JP2015111190A - 表示装置 - Google Patents

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直季 宮永
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Abstract

【課題】表示品位の良好な表示装置を提供する。
【解決手段】島状の第１遮光層と、前記第１遮光層から離間し前記第１遮光層とは異なる形状の第２遮光層と、前記第１遮光層と交差する第１半導体層と、前記第２遮光層と交差する第２半導体層と、第１方向に延出し前記第１遮光層と対向し前記第１半導体層と交差するとともに前記第２遮光層と対向し前記第２半導体層と交差するゲート配線と、第２方向に延出し前記第１遮光層と対向する第１ソース配線と、第２方向に延出し前記第２遮光層と対向する第２ソース配線と、前記ゲート配線及び前記第１ソース配線に電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続され前記第１遮光層及び前記第２遮光層と対向する画素電極と、を備え、前記第１遮光層と前記画素電極とが対向する面積は、前記第２遮光層と前記画素電極とが対向する面積と同等である、表示装置。
【選択図】 図２

Description

本発明の実施形態は、表示装置に関する。
平面表示装置は、各種分野で利用されている。このような表示装置において、一対の基板間のセルギャップは、スペーサによって保持されている。スペーサの周辺では、液晶分子の配向が乱れやすく、これに起因して光漏れなどの表示の不具合が発生しやすい。このため、スペーサと重なる領域は、遮光することが望ましい。
例えば、スペーサと重なる領域を覆う第１遮光部と、スペーサと重ならない領域を覆う第２遮光部とを設け、第１遮光部の面積が第２遮光部の面積よりも大きいことで、開口率の低下を抑制する技術が提案されている。
特開２０１０−７２０６７号公報
本実施形態の目的は、表示品位の良好な表示装置を提供することにある。
本実施形態によれば、
島状の第１遮光層と、前記第１遮光層から離間し前記第１遮光層とは異なる形状の第２遮光層と、前記第１遮光層と交差する第１半導体層と、前記第２遮光層と交差する第２半導体層と、第１方向に延出し前記第１遮光層と対向し前記第１半導体層と交差するとともに前記第２遮光層と対向し前記第２半導体層と交差するゲート配線と、第２方向に延出し前記第１遮光層と対向する第１ソース配線と、第２方向に延出し前記第２遮光層と対向する第２ソース配線と、前記ゲート配線及び前記第１ソース配線に電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続され前記第１遮光層及び前記第２遮光層と対向する画素電極と、を備えた第１基板と、前記第１基板に対向配置された第２基板と、を備え、前記第１遮光層と前記画素電極とが対向する面積は、前記第２遮光層と前記画素電極とが対向する面積と同等である、表示装置が提供される。
本実施形態によれば、
第１絶縁基板と、前記第１絶縁基板上に位置し島状の第１遮光層と、前記第１絶縁基板上に位置し前記第１遮光層から離間し前記第１遮光層とは異なる形状の第２遮光層と、前記第１遮光層及び前記第２遮光層を覆う第１絶縁膜と、前記第１絶縁膜上に位置し前記第１遮光層と交差する第１半導体層と、前記第１絶縁膜上に位置し前記第２遮光層と交差する第２半導体層と、前記第１半導体層及び前記第２半導体層を覆う第２絶縁膜と、前記第２絶縁膜上に位置し第１方向に延出し前記第１遮光層と対向し前記第１半導体層と交差するとともに前記第２遮光層と対向し前記第２半導体層と交差するゲート配線と、前記ゲート配線を覆う第３絶縁膜と、前記第３絶縁膜上に位置し前記第１半導体層の一端側にコンタクトし第２方向に延出し前記第１遮光層と対向する第１ソース配線と、前記第３絶縁膜上に位置し前記第１半導体層の他端側にコンタクトしたドレイン電極と、前記第３絶縁膜上に位置し第２方向に延出し前記第２遮光層と対向する第２ソース配線と、前記第１ソース配線、前記ドレイン電極、及び、前記第２ソース配線を覆う第４絶縁膜と、前記前記第４絶縁膜上に位置し前記ドレイン電極にコンタクトし前記第１遮光層及び前記第２遮光層と対向する画素電極と、を備えた第１基板と、前記第１基板に対向配置された第２基板と、を備え、前記第１遮光層と前記画素電極とが対向する面積は、前記第２遮光層と前記画素電極とが対向する面積と同等である、表示装置が提供される。
図１は、本実施形態の表示装置に適用可能な表示パネルＰＮＬの一例を概略的に示す平面図である。 図２は、図１に示した表示パネルＰＮＬのスイッチング素子ＳＷを含む構造を概略的に示す平面図である。 図３は、図２に示したスイッチング素子ＳＷを含む表示装置ＤＳＰの断面構造を概略的に示す図である。 図４は、柱状スペーサＳＰ及び遮光層ＳＬのレイアウトの一例を概略的に示す図である。
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したもの同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
図１は、本実施形態の表示装置に適用可能な表示パネルＰＮＬの一例を概略的に示す平面図である。
すなわち、表示パネルＰＮＬは、アクティブマトリクスタイプの液晶表示パネルであり、アレイ基板ＡＲと、アレイ基板ＡＲに対向配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。アレイ基板ＡＲと対向基板ＣＴとは、これらの間に所定のセルギャップを形成した状態でシール材ＳＥによって貼り合わせられている。図示した例では、シール材ＳＥは矩形枠状の閉ループ形状をなすように形成されている。セルギャップは、アレイ基板ＡＲまたは対向基板ＣＴに形成された後述する柱状スペーサによって形成されている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間のセルギャップにおいてシール材ＳＥによって囲まれた内側に保持されている。表示パネルＰＮＬは、シール材ＳＥによって囲まれた内側に、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、例えば、略長方形状であり、マトリクス状に配置された複数の画素ＰＸによって構成されている。
アレイ基板ＡＲは、第１方向Ｘに沿って延出したゲート配線Ｇ、第１方向Ｘに交差する第２方向Ｙに沿って延出しゲート配線Ｇと交差するソース配線Ｓ、ゲート配線Ｇ及びソース配線Ｓに電気的に接続されたスイッチング素子ＳＷ、スイッチング素子ＳＷに電気的に接続された画素電極ＰＥなどを備えている。液晶層ＬＱを介して画素電極ＰＥの各々と対向する共通電極ＣＥは、例えば対向基板ＣＴに備えられている。
なお、表示パネルＰＮＬの詳細な構成については説明を省略するが、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ）モードなどの主として縦電界を利用するモードでは、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられている。また、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの主として横電界を利用するモードでは、画素電極ＰＥ及び共通電極ＣＥの双方がアレイ基板ＡＲに備えられている。
図示した例では、アレイ基板ＡＲは、対向基板ＣＴの基板端部よりも外側に延出した実装部ＭＴを有している。駆動ＩＣチップ２及びフレキシブル・プリンテッド・サーキット（ＦＰＣ）基板３などの表示パネルＰＮＬの駆動に必要な信号を供給する信号供給源は、アクティブエリアＡＣＴよりも外側の周辺エリアＰＲＰに位置し、実装部ＭＴに実装されている。
図２は、図１に示した表示パネルＰＮＬのスイッチング素子ＳＷを含む構造を概略的に示す平面図である。
アレイ基板ＡＲは、遮光層ＳＬ１、遮光層ＳＬ２、ゲート配線Ｇ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥなどを備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）である。スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良いが、図示した例では、トップゲート型を採用している。このスイッチング素子ＳＷは、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。
遮光層ＳＬ１及び遮光層ＳＬ２は、モリブデン（Ｍｏ）等の遮光性を有する金属を用いてそれぞれ島状に形成されている。遮光層ＳＬ２は、遮光層ＳＬ１から離間しており、遮光層ＳＬ１とは異なる形状である。また、遮光層ＳＬ１は、遮光層ＳＬ２よりも大きなサイズに形成されており、遮光層ＳＬ１の設置面積は、遮光層ＳＬ２の設置面積よりも大きい。後述するが、遮光層ＳＬ１と重なる位置には柱状スペーサが配置され、遮光層ＳＬ２と重なる位置には柱状スペーサが配置されない。
半導体層ＳＣ１は、遮光層ＳＬ１と交差している。この半導体層ＳＣ１は、その一端側にコンタクト部ＣＴ１を有し、その他端側にコンタクト部ＣＴ２を有している。半導体層ＳＣ１は、例えばＬ字状に形成されており、コンタクト部ＣＴ１から第２方向Ｙに沿って延出した直線部Ｌ１と、コンタクト部ＣＴ２から第１方向Ｘに沿って延出し直線部Ｌ１に繋がった直線部Ｌ２とを有している。半導体層ＳＣ２は、遮光層ＳＬ２と交差している。この第２半導体層ＳＣ２については、半導体層ＳＣ１と同一形状であり、その形状の説明については省略する。
ゲート配線Ｇ１は、第１方向Ｘに沿って延出し、遮光層ＳＬ１及び遮光層ＳＬ２とそれぞれ対向している。ゲート配線Ｇ１は、その遮光層ＳＬ１と対向する部分において、半導体層ＳＣ１と交差している。また、ゲート配線Ｇ１は、その遮光層ＳＬ２と対向する部分において、半導体層ＳＣ２と交差している。図示した例は、スイッチング素子ＳＷは、ダブルゲート構造であり、このスイッチング素子ＳＷに着目すると、ゲート配線Ｇ１のうち、半導体層ＳＣ１と交差する２箇所がゲート電極ＷＧとして機能する。なお、シングルゲート構造のスイッチング素子においては、ゲート配線は１箇所で半導体層と交差する。
ソース配線Ｓ１及びソース配線Ｓ２は、それぞれ第２方向Ｙに沿って延出している。ソース配線Ｓ１は、遮光層ＳＬ１と対向している。ソース配線Ｓ２は、遮光層ＳＬ２と対向している。スイッチング素子ＳＷに着目すると、ソース配線Ｓ１のうち、半導体層ＳＣ１のコンタクト部ＣＴ１とコンタクトしている部分がソース電極ＷＳとして機能する。
スイッチング素子ＳＷのドレイン電極ＷＤは、半導体層ＳＣ１のコンタクト部ＣＴ２とコンタクトしている。図の中央部に位置する画素電極ＰＥ２は、ドレイン電極ＷＤにコンタクトしており、スイッチング素子ＳＷと電気的に接続されている。
次に、遮光層ＳＬ１及び遮光層ＳＬ２と、画素電極ＰＥとの位置関係について説明する。
遮光層ＳＬ１は、ゲート配線Ｇ１とソース配線Ｓ１との交差部を中心として配置され、ゲート配線Ｇ１及びソース配線Ｓ１によって区切られた４つの領域（画素）に延在している。また、遮光層ＳＬ１は、その四方に位置する画素電極ＰＥ１、画素電極ＰＥ２、画素電極ＰＥ４、及び、画素電極ＰＥ５のそれぞれの一部と対向している。すなわち、遮光層ＳＬ１は、画素電極ＰＥ１と対向する領域Ａ１１、画素電極ＰＥ２と対向する領域Ａ１２、画素電極ＰＥ４と対向する領域Ａ１４、及び、画素電極ＰＥ５と対向する領域Ａ１５を有している。
遮光層ＳＬ２は、ゲート配線Ｇ１とソース配線Ｓ２との交差部を中心として配置され、ゲート配線Ｇ１及びソース配線Ｓ２によって区切られた４つの領域（画素）に延在している。また、遮光層ＳＬ２は、その四方に位置する画素電極ＰＥ２、画素電極ＰＥ３、画素電極ＰＥ５、及び、画素電極ＰＥ６のそれぞれの一部と対向している。すなわち、遮光層ＳＬ２は、画素電極ＰＥ２と対向する領域Ａ２２、画素電極ＰＥ３と対向する領域Ａ２３、画素電極ＰＥ５と対向する領域Ａ２５、及び、画素電極ＰＥ６と対向する領域Ａ２６を有している。
ここで、遮光層ＳＬ１及び遮光層ＳＬ２において、同一の画素電極と対向する領域の面積は同等である。図示した例では、画素電極ＰＥ２と対向する遮光層ＳＬ１の領域Ａ１２の面積は、画素電極ＰＥ２と対向する遮光層ＳＬ２の領域Ａ２２の面積と同等である。また、画素電極ＰＥ５と対向する遮光層ＳＬ１の領域Ａ１５の面積は、画素電極ＰＥ５と対向する遮光層ＳＬ２の領域Ａ２５の面積と同等である。つまり、遮光層ＳＬ１と画素電極ＰＥ２とのカップリング容量は、遮光層ＳＬ２と画素電極ＰＥ２とのカップリング容量と同等であり、遮光層ＳＬ１と画素電極ＰＥ５とのカップリング容量は、遮光層ＳＬ２と画素電極ＰＥ５とのカップリング容量と同等である。
次に、遮光層ＳＬ１及び遮光層ＳＬ２と、ゲート配線Ｇ１との位置関係について説明する。
遮光層ＳＬ１は、ゲート配線Ｇ１と対向する領域Ｂ１を有している。遮光層ＳＬ２は、ゲート配線Ｇ１と対向する領域Ｂ２を有している。ここで、遮光層ＳＬ１及び遮光層ＳＬ２において、同一のゲート配線と対向する領域の面積は同等である。図示した例では、領域Ｂ１の面積は、領域Ｂ２の面積と同等である。つまり、遮光層ＳＬ１とゲート配線Ｇ１とのカップリング容量は、遮光層ＳＬ２とゲート配線Ｇ１とのカップリング容量と同等である。
次に、遮光層ＳＬ１及び遮光層ＳＬ２と、ソース配線Ｓ１及びソース配線Ｓ２との位置関係について説明する。
遮光層ＳＬ１は、ソース配線Ｓ１と対向する領域Ｃ１を有している。遮光層ＳＬ２は、ソース配線Ｓ２と対向する領域Ｃ２を有している。ここで、遮光層ＳＬ１及び遮光層ＳＬ２において、各ソース配線と対向する領域の面積は同等である。図示した例では、領域Ｃ１の面積は、領域Ｃ２の面積と同等である。つまり、遮光層ＳＬ１とソース配線Ｓ１とのカップリング容量は、遮光層ＳＬ２とソース配線Ｓ１とのカップリング容量と同等である。
図３は、図２に示したスイッチング素子ＳＷを含む表示装置ＤＳＰの断面構造を概略的に示す図である。なお、ここでは、一例として、主として縦電界を利用するモードを適用した表示装置ＤＳＰの断面構造について説明する。
アレイ基板ＡＲは、ガラス基板や樹脂基板などの透明な第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に遮光層ＳＬ１、スイッチング素子ＳＷ、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。
遮光層ＳＬ１は、第１絶縁基板１０の上に形成されている。遮光層ＳＬ１は、第１絶縁膜１１によって覆われている。また、第１絶縁膜１１は、第１絶縁基板１０の上にも配置されている。
スイッチング素子ＳＷは、第１絶縁膜１１の上に配置された半導体層ＳＣ１を備えている。半導体層ＳＣ１は、例えばポリシリコンによって形成されている。半導体層ＳＣ１は、第２絶縁膜１２によって覆われている。また、第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。
スイッチング素子ＳＷのゲート電極ＷＧは、第２絶縁膜１２の上に形成され、半導体層ＳＣ１の直上に位置している。ゲート電極ＷＧは、ゲート配線Ｇ１と一体的に形成されている。ゲート電極ＷＧ及びゲート配線Ｇ１は、第３絶縁膜１３によって覆われている。また、第３絶縁膜１３は、第２絶縁膜１２の上にも配置されている。
ソース配線Ｓ１、スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第３絶縁膜１３の上に形成されている。ソース電極ＷＳは、ソース配線Ｓ１と一体的に形成されている。ドレイン電極ＷＤは、ソース配線Ｓ１から離間している。ソース電極ＷＳ及びドレイン電極ＷＤは、それぞれ第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールを通して半導体層ＳＣ１にコンタクトしている。ソース電極ＷＳ、ソース配線Ｓ及びドレイン電極ＷＤは、第４絶縁膜１４によって覆われている。また、第４絶縁膜１４は、第３絶縁膜１３の上にも配置されている。第４絶縁膜１４には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨが形成されている。第４絶縁膜１４は、例えば透明な樹脂材料によって形成されている。
画素電極ＰＥは、第４絶縁膜１４の上に形成されている。画素電極ＰＥは、コンタクトホールＣＨを介してドレイン電極ＷＤにコンタクトしている。画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。
一方、対向基板ＣＴは、ガラス基板や樹脂基板などの透明な第２絶縁基板３０を用いて形成されている。対向基板ＣＴは、第２絶縁基板３０のアレイ基板ＡＲに対向する側に、遮光層（ブラックマトリクス）３１、カラーフィルタ（赤色カラーフィルタ層、緑色カラーフィルタ層、及び、青色カラーフィルタ層を含む）３２、オーバーコート層３３、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
遮光層３１は、第２絶縁基板３０のアレイ基板ＡＲと対向する側に形成され、アクティブエリアＡＣＴにおいて各画素ＰＸを区画し、開口部ＡＰを形成する。遮光層３１は、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、スイッチング素子ＳＷなどの配線部に対向している。
カラーフィルタ３２は、開口部ＡＰに形成され、遮光層３１の上にも延在している。カラーフィルタ３２は、互いに異なる複数の色、例えば赤色、緑色、青色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色カラーフィルタ層は赤色を表示する赤色画素に配置され、緑色カラーフィルタ層は緑色を表示する緑色画素に配置され、青色カラーフィルタ層は青色を表示する青色画素に配置されている。異なる色のカラーフィルタの境界は、遮光層３１に重なっている。
オーバーコート層３３は、カラーフィルタ３２を覆っている。オーバーコート層３３は、遮光層３１やカラーフィルタ３２の表面の凹凸を平坦化する。オーバーコート層３３は、透明な樹脂材料によって形成されている。
共通電極ＣＥは、オーバーコート層３３のアレイ基板ＡＲと対向する側に形成され、画素電極ＰＥと対向している。共通電極ＣＥは、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には柱状スペーサＳＰが介在し、所定のセルギャップが形成される。図示した例では、柱状スペーサＳＰは、アレイ基板ＡＲに備えられ、遮光層ＳＬ１と重なる領域において第４絶縁膜１４の上に形成されているが、対向基板ＣＴに備えられていても良い。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に形成されたセルギャップに封入された液晶分子を含む液晶組成物によって構成されている。
第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。第２絶縁基板３０の外面３０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。
このような構成の表示パネルＰＮＬに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であるが、詳細な構造については説明を省略する。
このような表示装置ＤＳＰにおいては、各種電極や各種配線を用いて画像を表示するのに必要な容量を形成しているが、近年の高精細化、高開口率化、広視野角化、高コントラスト化の要望により、遮光性の配線材料によって形成される電極及び配線の設置面積が縮小しており、十分な容量を確保しにくくなっている。このため、スイッチング素子ＳＷにおける光リークを抑制し、容量の保持能力を向上することが求められている。特に、ボトムゲート構造のスイッチング素子ＳＷは、その背面側に位置するバックライトＢＬからの光が半導体層ＳＣに照射されることで、光リークを生ずる。このため、半導体層ＳＣとバックライトＢＬとの間に遮光層ＳＬを配置することで、スイッチング素子ＳＷの光リークを抑制し、容量の保持能力を向上することが可能である。
一方で、表示装置ＤＳＰにおいて、一対の基板間のセルギャップを保持する柱状スペーサＳＰが配置されている。特に、液晶表示装置においては、柱状スペーサＳＰの周辺で液晶分子の配向が乱れやすい。このため、柱状スペーサＳＰと重なる領域に遮光層ＳＬを配置することで、液晶分子の配向乱れに起因した光漏れを抑制し、コントラスト比の低下を抑制することが可能である。
ここで、全ての画素に同等の設置面積の遮光層ＳＬを設けた場合、開口率が低下するため、柱状スペーサと重なる領域と、柱状スペーサと重ならない領域とで異なるパターンの遮光層ＳＬを適用することが求められる。つまり、柱状スペーサを配置する箇所には比較的大きな面積の遮光層ＳＬを設置し、柱状スペーサを配置しない箇所には比較的小さな面積の遮光層ＳＬを設置することで、開口率の低下を抑制することができる。このとき、遮光層ＳＬが画素電極ＰＥ、ソース配線Ｓ、ゲート配線Ｇなどと対向するように配置されている構成では、異なるパターンの遮光層ＳＬを適用した場合、各遮光層と画素電極ＰＥ、ソース配線Ｓ、ゲート配線Ｇとの対向する面積の相違によってカップリング容量が異なり、電気的なバランスを崩してフリッカーやクロストークの発生といった表示品位の劣化を招く。
本実施形態によれば、隣接する遮光層ＳＬ１及び遮光層ＳＬ２と画素電極ＰＥとの位置関係に着目すると、遮光層ＳＬ１と画素電極ＰＥとが対向する面積は、遮光層ＳＬ２と画素電極ＰＥとが対向する面積と同等である。加えて、隣接する画素電極についても、各遮光層と対向する面積が同等である。また、遮光層ＳＬ１及び遮光層ＳＬ２とゲート配線Ｇ１との位置関係に着目すると、遮光層ＳＬ１とゲート配線Ｇ１とが対向する面積は、遮光層ＳＬ２とゲート配線Ｇ１とが対向する面積と同等である。さらに、遮光層ＳＬ１及び遮光層ＳＬ２とソース配線Ｓ１及びソース配線Ｓ２との位置関係に着目すると、遮光層ＳＬ１とソース配線Ｓ１とが対向する面積は、遮光層ＳＬ２とソース配線Ｓ１とが対向する面積と同等である。このため、同一ソース配線に容量結合している各画素において、画素電極ＰＥと遮光層ＳＬとのカップリング容量の相違に起因したクロストークの発生を抑制することが可能となる。また、同一ゲート配線に容量結合している各画素において、ゲート配線と遮光層ＳＬとのカップリング容量の相違に起因したフリッカーの発生を抑制することが可能となる。したがって、表示品位の良好な表示装置を提供することが可能となる。
図４は、柱状スペーサＳＰ及び遮光層ＳＬのレイアウトの一例を概略的に示す図である。
すなわち、柱状スペーサＳＰは、上記の通り、ゲート配線Ｇとソース配線Ｓとの交差部に配置される。比較的面積の大きな遮光層ＳＬ１は、ゲート配線Ｇとソース配線Ｓとの交差部のうち、柱状スペーサＳＰと重なる領域に形成されている。遮光層ＳＬ１よりも面積の小さな遮光層ＳＬ２は、ゲート配線Ｇとソース配線Ｓとの交差部のうち、柱状スペーサＳＰが配置されない領域に形成されている。
本実施形態においては、アクティブエリアＡＣＴにおいて、同一ソース配線と交差する遮光層ＳＬ１の数は同一である。例えば、ソース配線Ｓ１〜Ｓ４のいずれにおいても、交差する遮光層ＳＬ１の数は２個である。なお、各ソース配線Ｓ１〜Ｓ４と交差する遮光層ＳＬ２の数も同一である。このため、各ソース配線Ｓにおいて、遮光層ＳＬ１及び遮光層ＳＬ２とのカップリング容量は略同等となり、ソース配線Ｓにおけるカップリング容量の相違による表示品位の劣化を抑制することが可能となる。
また、同一ゲート配線と交差する遮光層ＳＬ１の数も同一である。例えば、ゲート配線Ｇ１〜Ｇ４のいずれにおいても、交差する遮光層ＳＬ１の数は２個である。なお、各ゲート配線Ｇ１〜Ｇ４と交差する遮光層ＳＬ２の数も同一である。このため、各ゲート配線Ｇにおいて、遮光層ＳＬ１及び遮光層ＳＬ２とのカップリング容量は略同等となり、ゲート配線Ｇにおけるカップリング容量の相違による表示品位の劣化を抑制することが可能となる。
以上説明したように、本実施形態によれば、表示品位の良好な表示装置を提供することができる。
なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
本実施形態では、表示装置の一例として液晶表示装置について説明したが、その他の適用例として、有機ＥＬ表示装置などの自発光型表示装置、あるいは、電気泳動素子などを有する電子ペーパー型表示装置などのフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能であることは言うまでもない。
ＰＮＬ…表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
Ｇ…ゲート配線 Ｓ…ソース配線 ＳＷ…スイッチング素子
ＳＣ…半導体層
ＰＥ…画素電極 ＣＥ…共通電極
ＳＬ…遮光層 ＳＰ…柱状スペーサ

Claims (5)

  1. 島状の第１遮光層と、前記第１遮光層から離間し前記第１遮光層とは異なる形状の第２遮光層と、前記第１遮光層と交差する第１半導体層と、前記第２遮光層と交差する第２半導体層と、第１方向に延出し前記第１遮光層と対向し前記第１半導体層と交差するとともに前記第２遮光層と対向し前記第２半導体層と交差するゲート配線と、第２方向に延出し前記第１遮光層と対向する第１ソース配線と、第２方向に延出し前記第２遮光層と対向する第２ソース配線と、前記ゲート配線及び前記第１ソース配線に電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続され前記第１遮光層及び前記第２遮光層と対向する画素電極と、を備えた第１基板と、
    前記第１基板に対向配置された第２基板と、を備え、
    前記第１遮光層と前記画素電極とが対向する面積は、前記第２遮光層と前記画素電極とが対向する面積と同等である、表示装置。
  2. 前記第１遮光層と前記ゲート配線とが対向する面積は、前記第２遮光層と前記ゲート配線とが対向する面積と同等である、請求項１に記載の表示装置。
  3. 前記第１遮光層と前記第１ソース配線とが対向する面積は、前記第２遮光層と前記第２ソース配線とが対向する面積と同等である、請求項１または２に記載の表示装置。
  4. さらに、前記第１遮光層と重なる位置に配置され前記第１基板と前記第２基板との間のセルギャップを保持する柱状スペーサを備えた、請求項１に記載の表示装置。
  5. 第１絶縁基板と、前記第１絶縁基板上に位置し島状の第１遮光層と、前記第１絶縁基板上に位置し前記第１遮光層から離間し前記第１遮光層とは異なる形状の第２遮光層と、前記第１遮光層及び前記第２遮光層を覆う第１絶縁膜と、前記第１絶縁膜上に位置し前記第１遮光層と交差する第１半導体層と、前記第１絶縁膜上に位置し前記第２遮光層と交差する第２半導体層と、前記第１半導体層及び前記第２半導体層を覆う第２絶縁膜と、前記第２絶縁膜上に位置し第１方向に延出し前記第１遮光層と対向し前記第１半導体層と交差するとともに前記第２遮光層と対向し前記第２半導体層と交差するゲート配線と、前記ゲート配線を覆う第３絶縁膜と、前記第３絶縁膜上に位置し前記第１半導体層の一端側にコンタクトし第２方向に延出し前記第１遮光層と対向する第１ソース配線と、前記第３絶縁膜上に位置し前記第１半導体層の他端側にコンタクトしたドレイン電極と、前記第３絶縁膜上に位置し第２方向に延出し前記第２遮光層と対向する第２ソース配線と、前記第１ソース配線、前記ドレイン電極、及び、前記第２ソース配線を覆う第４絶縁膜と、前記前記第４絶縁膜上に位置し前記ドレイン電極にコンタクトし前記第１遮光層及び前記第２遮光層と対向する画素電極と、を備えた第１基板と、
    前記第１基板に対向配置された第２基板と、を備え、
    前記第１遮光層と前記画素電極とが対向する面積は、前記第２遮光層と前記画素電極とが対向する面積と同等である、表示装置。
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