JP2016085400A - 液晶表示装置 - Google Patents

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宏宜 林
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Masahiro Tada
正浩 多田
一秀 望月
Kazuhide Mochizuki
一秀 望月
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Abstract

【課題】高精細化を図ることのできる液晶表示装置を提供する。【解決手段】液晶表示装置は、第１基板、第２基板及び液晶層を備える。第１基板は、帯状の遮光層ＳＨと、第１半導体層ＳＣ１と、第２半導体層ＳＣ２と、ゲート線Ｇと、第１画素電極と、第２画素電極と、を備える。遮光層ＳＨは、第１方向Ｘに延在している。第１半導体層ＳＣ１及び第２半導体層ＳＣ２は、遮光層ＳＨの上方に位置している。第１半導体層ＳＣ１の第３領域Ｒ３と、第２半導体層ＳＣ２の第６領域Ｒ６とは、遮光層ＳＨと対向している。第３領域Ｒ３及び第６領域Ｒ６は、それぞれ第１チャネル領域ＲＣ１及び第２チャネル領域ＲＣ２を備えている。【選択図】図８

Description

本発明の実施形態は、液晶表示装置に関する。
液晶表示装置は、高解像度化のために画素の小型化が検討されている。例えば、複数の画素は、２次元格子状に配列されている。また、薄膜トランジスタとしては、走査線の分岐部を利用したダブルゲート型の薄膜トランジスタが知られている。
遮光層は、薄膜トランジスタ毎に設けられている。遮光層は、薄膜トランジスタの半導体層の下方に位置し、半導体層と対向している。遮光層は、半導体層に直接入射するバックライトを遮蔽している。
特開平１１−８４３５９号公報
本実施形態は、高精細化を図ることのできる液晶表示装置を提供する。
一実施形態に係る液晶表示装置は、
第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板及び第２基板間に挟持された液晶層と、を備え、
前記第１基板は、
第１方向に延在した帯状の遮光層と、
前記遮光層の上方に位置し、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置し前記遮光層と対向した第３領域と、を有した第１半導体層と、
前記遮光層の上方に位置し、前記第１方向に前記第１半導体層に間隔を置いて設けられ、第４領域と、第５領域と、前記第４領域と前記第５領域との間に位置し前記遮光層と対向した第６領域と、を有した第２半導体層と、
前記第１半導体層及び前記第２半導体層の上方に位置し、前記第１方向に延在し、前記第３領域及び前記第６領域と交差したゲート線と、
前記第２領域に電気的に接続された第１画素電極と、
前記第５領域に電気的に接続された第２画素電極と、
を備え、
前記第３領域及び前記第６領域は、それぞれＵ字の形状を有し、前記ゲート線と２個所で交差し、前記ゲート線と対向した第１チャネル領域及び第２チャネル領域を備えている。
図１は、一実施形態に係る液晶表示装置の構成を概略的に示す斜視図である。 図２は、図１に示した液晶表示パネルを示す概略断面図である。 図３は、図１及び図２に示したアレイ基板の概略構成を示す平面図である。 図４は、上記液晶表示パネルの１個の単位画素を示す概略構成図である。 図５は、上記アレイ基板の一部を示す概略平面図であり、図４に示した１個の単位画素の一部を示す図である。 図６は、図５の線ＶＩ−ＶＩに沿って示す上記アレイ基板の概略断面図である。 図７は、図４の線ＶＩＩ−ＶＩＩに沿って示す対向基板の概略断面図である。 図８は、上記実施形態に係る遮光層、第１乃至第４半導体層、及びゲート線を示す平面図である。 図９は、上記実施形態に係る変形例１の液晶表示装置の液晶表示パネルの４個の単位画素を示す概略構成図である。 図１０は、上記変形例１のアレイ基板の一部を示す概略平面図であり、図９に示した２個の単位画素の一部を示す図である。 図１１は、上記実施形態に係る変形例２の液晶表示装置の液晶表示パネルの１個の単位画素を示す概略構成図である。 図１２は、上記変形例２のアレイ基板の一部を示す概略図であり、遮光層、第１乃至第３半導体層、及びゲート線を示す平面図である。 図１３は、上記実施形態に係る変形例３の液晶表示装置のアレイ基板の一部を示す概略図であり、遮光層、第１乃至第３半導体層、及びゲート線を示す平面図である。
以下、一実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
まず、一実施形態に係る液晶表示装置について説明する。
図１は、液晶表示装置の構成を概略的に示す斜視図である。ここでは、第１方向Ｘ及び第２方向Ｙは、互いに直交している。第３方向Ｚは、第１方向Ｘ及び第２方向Ｙのそれぞれと互いに直交している。
図１に示すように、液晶表示装置ＤＳＰは、アクティブマトリックス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ、液晶表示パネルＰＮＬを照明するバックライトユニットＢＬ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣ１、ＦＰＣ２などを備えている。
液晶表示パネルＰＮＬは、平板状のアレイ基板ＡＲと、アレイ基板ＡＲに所定の隙間を置いて対向配置された平板状の対向基板ＣＴとを備えている。本実施形態において、アレイ基板ＡＲは第１基板として機能し、対向基板ＣＴは第２基板として機能している。液晶表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡを備えている。液晶表示パネルＰＮＬは、表示領域ＤＡの中で第１方向Ｘ及び第２方向Ｙにマトリクス状に配列された複数の画素ＰＸを備えている。
バックライトユニットＢＬは、アレイ基板ＡＲの背面に配置されている。このようなバックライトユニットＢＬとしては、種々の形態が適用可能であるが、詳細な構造については説明を省略する。
駆動ＩＣチップＩＣは、アレイ基板ＡＲ上に実装されている。フレキシブル配線基板ＦＰＣ１は、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。フレキシブル配線基板ＦＰＣ２は、バックライトユニットＢＬと制御モジュールＣＭとを接続している。
図２は、液晶表示パネルの断面を示す概略図である。
図２に示すように、液晶表示パネルＰＮＬは、シール材ＳＥ、液晶層ＬＱ、第１光学素子ＯＤ１、及び第２光学素子ＯＤ２をさらに備えている。アレイ基板ＡＲは第１絶縁基板１０を有し、対向基板ＣＴは第２絶縁基板２０を有している。
シール材ＳＥは、非表示領域ＮＤＡに配置され、アレイ基板ＡＲと対向基板ＣＴとを接合している。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に挟持され、アレイ基板ＡＲ、対向基板ＣＴ及びシール材ＳＥで囲まれた空間に形成されている。
第１絶縁基板１０及び第２絶縁基板２０は、ガラスや有機材料などの、透明性を有する絶縁材料によって形成されている。第１光学素子ＯＤ１は、アレイ基板ＡＲの液晶層ＬＱに接する面の反対側に配置されている。第２光学素子ＯＤ２は、対向基板ＣＴの液晶層ＬＱに接する面の反対側に配置されている。第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、偏光板を備えている。
図３は、アレイ基板ＡＲの概略構成を示す平面図である。
図３に示すように、アレイ基板ＡＲは、ゲート線Ｇ、信号線Ｓ、画素電極ＰＥ、スイッチング素子ＳＷ、第１駆動回路ＤＲ１、第２駆動回路ＤＲ２、パッドＰ、及びリード線Ｌを備えている。
複数のゲート線Ｇは、表示領域ＤＡにおいて、第１方向Ｘに延在し第２方向Ｙに間隔を置いて並んでいる。この実施形態において、ゲート線Ｇは、第１方向Ｘに直線的に延在している。複数の信号線Ｓは、表示領域ＤＡにおいて、第２方向Ｙに延在し、複数のゲート線Ｇと交差し、第１方向Ｘに間隔を置いて並んでいる。なお、信号線Ｓは、必ずしも直線的に延出していなくてもよく、一部が屈曲していたり、第２方向Ｙから傾いていたりしてもよい。画素電極ＰＥは、画素ＰＸに対応して配置されている。すなわち、画素電極ＰＥは、第１方向Ｘ及び第２方向Ｙにマトリクス状に設けられている。スイッチング素子ＳＷは、画素電極ＰＥと信号線Ｓとを電気的に接続している。スイッチング素子は、トップゲート型の薄膜トランジスタ（ＴＦＴ）を利用して形成されている。第１駆動回路ＤＲ１及び第２駆動回路ＤＲ２は、非表示領域ＮＤＡに配置されている。第１駆動回路ＤＲ１は、非表示表域ＮＤＡに引き出されたゲート線Ｇと電気的に接続されている。第２駆動回路ＤＲ２は、非表示領域ＮＤＡに引き出された信号線Ｓと電気的に接続されている。パッドＰはアレイ基板ＡＲの第２方向の端部に形成されている。リード線Ｌは、非表示領域ＮＤＡにおいて、第１駆動回路ＤＲ１とパッドＰ、及び第２駆動回路ＤＲ２とパッドＰとを電気的に接続している。
第１駆動回路ＤＲ１は、ゲート線Ｇに制御信号を与える。第２駆動回路ＤＲ２は、信号線Ｓに画像信号（例えば、映像信号）を与える。パッドＰは、第１駆動回路ＤＲ１及び第２駆動回路ＤＲ２と、図１に示した制御モジュールＣＭとを電気的に接続されている。
本実施形態において、複数の画素ＰＸは、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３及び第４画素ＰＸ４の４種類に分類される。第２画素ＰＸ２は、第２方向Ｙに第１画素ＰＸ１と隣合っている。第３画素ＰＸ３は、第１方向Ｘに第１画素ＰＸ１と隣合っている。第４画素ＰＸ４は、第１方向Ｘに第２画素ＰＸ２と隣合い、第２方向Ｙに第３画素ＰＸ３と隣合っている。隣合う第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３及び第４画素ＰＸ４の４個の画素ＰＸは、単位画素ＵＰＸを形成している。複数の単位画素ＵＰＸは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。
なお、上記単位画素ＵＰＸを絵素又は主画素と言い換えることができる。又は、上記単位画素ＵＰＸを画素と言い換えることができ、この場合、上記画素ＰＸを副画素と言い換えることができる。
図４は、液晶表示パネルＰＮＬの１個の単位画素ＵＰＸを示す概略構成図である。図４には、遮光層ＳＨと、単位画素ＵＰＸで利用される１本のゲート線Ｇ、及び第１乃至第４信号線Ｓ１乃至Ｓ４の４本の信号線とが示されている。
図４に示すように、遮光層ＳＨは、帯状に形成され、第１方向に延在している。ゲート線Ｇは、遮光層ＳＨの上方に位置している。ゲート線Ｇの少なくとも一部は、第３方向Ｚに遮光層ＳＨと対向している。遮光層ＳＨは、ゲート線Ｇと同様に、表示領域ＤＡにて分断されること無しに形成され、表示領域ＤＡの端から端まで第１方向に連続的に形成されている。
液晶表示パネルＰＮＬは、単位画素ＵＰＸに対応付けられた第１乃至第４画素領域ＰＲ１乃至ＰＲ４を有している。
第１画素領域ＲＰ１は、ゲート線Ｇ、第１信号線Ｓ１及び第２信号線Ｓ２で区画されている。第１画素ＰＸ１は、大まかに第１画素領域ＲＰ１に形成されている。
第２画素領域ＲＰ２は、ゲート線Ｇ、第１信号線Ｓ１及び第２信号線Ｓ２で区画され、ゲート線Ｇを挟んで第１画素領域ＲＰ１と隣合っている。第２画素ＰＸ２は、大まかに第２画素領域ＲＰ２に形成されている。
第３画素領域ＲＰ３は、ゲート線Ｇ、第３信号線Ｓ３及び第４信号線Ｓ４で区画され、第２信号線Ｓ２及び第３信号線Ｓ３を挟んで第１画素領域ＲＰ１と隣合っている。第３画素ＰＸ３は、大まかに第３画素領域ＲＰ３に形成されている。
第４画素領域ＲＰ４は、ゲート線Ｇ、第３信号線Ｓ３及び第４信号線Ｓ４で区画され、ゲート線Ｇを挟んで第３画素領域ＲＰ３と隣合い、第２信号線Ｓ２及び第３信号線Ｓ３を挟んで第２画素領域ＲＰ２と隣合っている。
第１乃至第４画素ＰＸ１乃至ＰＸ４は、互いに異なる色の画像を表示するように構成された画素である。この実施形態において、第１画素ＰＸ１は赤色（Ｒ）の画像を表示するように構成された画素であり、第２画素ＰＸ２は青色（Ｂ）の画像を表示するように構成された画素であり、第３画素ＰＸ３は緑色（Ｇ）の画像を表示するように構成された画素であり、第４画素ＰＸ４は白色（Ｗ）の画像を表示するように構成された画素である。
また、本実施形態において、単位画素ＵＰＸの形状は略正方形であり、第１乃至第４画素ＰＸ１乃至ＰＸ４は略正方配列している。
なお、単位画素ＵＰＸの形状は略正方形に限らず、長方形であってもよい。例えば、第１画素ＰＸ１は緑色（Ｇ）の画像を表示するように構成された画素、第２画素ＰＸ２は青色（Ｂ）の画像を表示するように構成された画素、第３画素ＰＸ３は赤色（Ｒ）の画像を表示するように構成された画素、第４画素ＰＸ４は白色（Ｗ）の画像を表示するように構成された画素とするとともに、第１画素ＰＸ１と第３画素ＰＸ３の第２方向Ｙの幅に比べて第２画素ＰＸ２と第４画素ＰＸ４の第２方向Ｙの幅を大きくしたり、更に、第１画素ＰＸ１と第２画素ＰＸ２の第１方向Ｘの幅に比べて第３画素ＰＸ３と第４画素ＰＸ４の第１方向Ｘの幅を大きくしたりしてもよい。
図５は、アレイ基板ＡＲの一部を示す概略平面図であり、図４に示した１個の単位画素ＵＰＸの一部を示す図である。
図５に示すように、アレイ基板ＡＲは、ゲート線Ｇ、第１信号線Ｓ１、第２信号線Ｓ２、第３信号線Ｓ３、第４信号線Ｓ４、第１画素電極ＰＥ１、第２画素電極ＰＥ２、第３画素電極ＰＥ３、第４画素電極ＰＥ４、第１半導体層ＳＣ１、第２半導体層ＳＣ２、第３半導体層ＳＣ３、第４半導体層ＳＣ４、第１導電層ＣＬ１、第２導電層ＣＬ２、第３導電層ＣＬ３、及び第４導電層ＣＬ４を備えている。
第１半導体層ＳＣ１は、第１信号線Ｓ１に接続された第１領域Ｒ１と、第２領域Ｒ２と、第３領域Ｒ３と、を有している。第３領域Ｒ３は、第１領域Ｒ１と第２領域Ｒ２との間に位置しゲート線Ｇと交差している。
第２半導体層ＳＣ２は、第２信号線Ｓ２に接続された第４領域Ｒ４と、第５領域Ｒ５と、第６領域Ｒ６と、を有している。第６領域Ｒ６は、第４領域Ｒ４と第５領域Ｒ５との間に位置しゲート線Ｇと交差している。
第３半導体層ＳＣ３は、第３信号線Ｓ３に接続された第７領域Ｒ７と、第８領域Ｒ８と、第９領域Ｒ９と、を有している。第９領域Ｒ９は、第７領域Ｒ７と第８領域Ｒ８との間に位置しゲート線Ｇと交差している。
第４半導体層ＳＣ４は、第４信号線Ｓ４に接続された第１０領域Ｒ１０と、第１１領域Ｒ１１と、第１２領域Ｒ１２と、を有している。第１２領域Ｒ１２は、第１０領域Ｒ１０と第１１領域Ｒ１１との間に位置しゲート線Ｇと交差している。
本実施形態において、第１画素領域ＲＰ１及び第３画素領域ＲＰ３が上側、第２画素領域ＲＰ２及び第４画素領域ＲＰ４が下側となるＸ−Ｙ平面視において、第３及び第９領域Ｒ３及びＲ９は、それぞれ、Ｕ字の形状に形成され、ゲート線Ｇと２個所で交差し、一方、第６及び第１２領域Ｒ６及びＲ１２は、それぞれ、Ｕ字を逆さにした形状に形成され、ゲート線Ｇと２個所で交差している。第３、第６、第９及び第１２領域Ｒ３，Ｒ６，Ｒ９及びＲ１２は、それぞれＵ字の形状を有している。このため、スイッチング素子ＳＷは、それぞれダブルゲート型のＴＦＴで形成されている。また、第３、第６、第９及び第１２領域Ｒ３，Ｒ６，Ｒ９及びＲ１２は、それぞれゲート線Ｇと直角に交差している。
第１導電層ＣＬ１は、第１画素領域ＲＰ１に位置し、第３方向Ｚに第２領域Ｒ２と対向し、第２領域Ｒ２に電気的に接続されている。
第２導電層ＣＬ２は、第２画素領域ＲＰ２に位置し、第３方向Ｚに第５領域Ｒ５と対向し、第５領域Ｒ５に電気的に接続されている。
第３導電層ＣＬ３は、第３画素領域ＲＰ３に位置し、第３方向Ｚに第８領域Ｒ８と対向し、第８領域Ｒ８に電気的に接続されている。
第４導電層ＣＬ４は、第４画素領域ＲＰ４に位置し、第３方向Ｚに第１１領域Ｒ１１と対向し、第１１領域Ｒ１１に電気的に接続されている。
第１画素電極ＰＥ１は、第１画素領域ＲＰ１に位置し、同じく第１画素領域ＲＰ１に位置した第１コンタクトホールＣＨ１を通って第１導電層ＣＬ１に接触し、第２領域Ｒ２に電気的に接続されている。
第２画素電極ＰＥ２は、第２画素領域ＲＰ２に位置し、同じく第２画素領域ＲＰ２に位置した第２コンタクトホールＳＨ２を通って第２導電層ＣＬ２に接触し、第５領域Ｒ５に電気的に接続されている。
第３画素電極ＰＥ３は、第３画素領域ＲＰ３に位置し、同じく第３画素領域ＲＰ３に位置した第３コンタクトホールＳＨ３を通って第３導電層ＣＬ３に接触し、第８領域Ｒ８に電気的に接続されている。
第４画素電極ＰＥ４は、第４画素領域ＲＰ４に位置し、同じく第４画素領域ＲＰ４に位置した第４コンタクトホールＳＨ４を通って第４導電層ＣＬ４に接触し、第１１領域Ｒ１１に電気的に接続されている。
なお、本実施形態に係る液晶表示パネルＰＮＬは、表示モードとしてＦＦＳ（Fringe Field Switching）モードに対応した構成を有している。このため、第１乃至第４画素電極ＰＥ１乃至ＰＥ４は、それぞれスリットを有している。
図６は、図５の線ＶＩ−ＶＩに沿って示すアレイ基板ＡＲの概略断面図である。
図６に示すように、遮光層ＳＨは、第１絶縁基板１０上に形成されている。遮光層ＳＨは、遮光性を有する材料として、例えば金属で形成されている。金属で形成される遮光層ＳＨは、電気的にフローティング状態となっている。下地絶縁膜１１は、第１絶縁基板１０及び遮光層ＳＨ上に形成されている。第１半導体層ＳＣ１等の半導体層は下地絶縁膜１１上に形成されている。各半導体層は、遮光層ＳＨの上方に位置している。また、これらの半導体層は、多結晶シリコン（polycrystalline silicon：poly-Ｓｉ）で形成されている。この実施形態において、これらの半導体層は、低温ポリシリコン（low-temperature poly-Ｓｉ：ＬＴＰＳ）で形成されている。
第１半導体層ＳＣ１の第３領域Ｒ３は、それぞれゲート線Ｇと対向した第１チャネル領域ＲＣ１及び第２チャネル領域ＲＣ２を有している。
第１絶縁膜１２は下地絶縁膜１１及び第１半導体層ＳＣ１（半導体層）上に形成されている。ゲート線Ｇは、第１絶縁膜１２上に形成され、第１チャネル領域ＲＣ１及び第２チャネル領域ＲＣ２と対向している。第２絶縁膜１４は、ゲート線Ｇ及び第１絶縁膜１２上に形成されている。
第１信号線Ｓ１等の信号線、及び第１導電層ＣＬ１等の導電層は、第２絶縁膜１４上に形成されている。第１信号線Ｓ１は、第１絶縁膜１２及び第２絶縁膜１４に形成されたコンタクトホールを通り、第１半導体層ＳＣ１の第１領域Ｒ１に接触している。第１導電層ＣＬ１は、第１絶縁膜１２及び第２絶縁膜１４に形成された他のコンタクトホールを通り、第１半導体層ＳＣ１の第２領域Ｒ２に接触している。
第３絶縁膜１６は、第２絶縁膜１４、第１信号線Ｓ１及び第１導電層ＣＬ１上に形成されている。そして、第３絶縁膜１６は、ゲート線Ｇ、第１半導体層ＳＣ１（半導体層）、及び第１信号線Ｓ１（信号線）の上方に設けられている。第３絶縁膜１６は、アレイ基板ＡＲの表面の凹凸を平坦化する役割を担っている。このため、第３絶縁膜１６は、厚膜化に適したアクリル樹脂などの有機材料によって形成されている。第３絶縁膜１６には、第１コンタクトホールＣＨ１等の複数のコンタクトホールが形成されている。第１コンタクトホールＣＨ１は、第１導電層ＣＬ１上に位置し、第１導電層ＣＬ１を露出している。
共通電極ＣＥは、第３絶縁膜１６上に形成されている。共通電極ＣＥは、第１コンタクトホールＣＨ１等のコンタクトホールを囲む複数の開口部を有している。第４絶縁膜１８は、第３絶縁膜１６及び共通電極ＣＥ上に形成されている。第１絶縁膜１２、第２絶縁膜１４、第４絶縁膜１８は、例えばシリコン窒化物（ＳｉＮ）やシリコン酸化物（ＳｉＯ）などの、無機材料によって形成されている。
第１画素電極ＰＥ１等の画素電極は、第４絶縁膜１８上に形成されている。そして、第１画素電極ＰＥ１等の画素電極は、第３絶縁膜１６の上方に形成されている。第１画素電極ＰＥ１は、第１コンタクトホールＣＨ１を通り、第１導電層ＣＬ１に接触している。なお、第１画素電極ＰＥ１は、第１コンタクトホールＣＨ１だけでなく第４絶縁膜１８に形成され第１コンタクトホールＣＨ１と対向した他のコンタクトホールも通っている。第１画素電極ＰＥ１は、第３方向Ｚに共通電極ＣＥと対向している。共通電極ＣＥ及び第１画素電極ＰＥ１（画素電極）は、例えばインジウム・ジンク・オキサイド（ＩＺＯ）やインジウム・ティン・オキサイド（ＩＴＯ）などの、透明導電材料によって形成されている。
配向膜ＡＬ１は、第４絶縁膜１８及び第１画素電極ＰＥ１上に形成されている。配向膜ＡＬ１は、例えば、水平配向性を示す材料によって形成されている。配向膜ＡＬ１には、配向処理が施されている。
図７は、図４の線ＶＩＩ−ＶＩＩに沿って示す対向基板ＣＴの概略断面図である。
図７に示すように、対向基板ＣＴは、第２絶縁基板２０、カラーフィルタＣＦ、オーバーコート層ＯＣ、及び配向膜ＡＬ２を備えている。
カラーフィルタＣＦは、遮光層３１を有している。遮光層３１は、第２絶縁基板２０上に形成されている。遮光層３１は、光透過率が低く、反射率が低い材料で形成される。遮光層３１は、少なくとも、ストライプ状に形成され、第１方向Ｘに延在し、ゲート線Ｇと対向している。本実施形態では、遮光層３１は、格子状に形成され、ゲート線Ｇと対向し、さらに信号線Ｓと対向している。
カラーフィルタＣＦは、複数色の着色層（又は透明層）３２をさらに有している。本実施形態において、カラーフィルタＣＦは、第１画素ＰＸ１に対応する領域に設置された赤色の着色層３２（３２Ｒ）、第２画素ＰＸ２に対応する領域に設置された青色の着色層３２、第３画素ＰＸ３に対応する領域に設置された緑色の着色層３２（３２Ｇ）、及び第４画素ＰＸ４に対応する領域に設置された透明層３２を有している。
赤色の着色層３２Ｒは、赤色に着色された樹脂で形成されている。青色の着色層３２は、青色に着色された樹脂で形成されている。緑色の着色層３２Ｇは、緑色に着色された樹脂で形成されている。透明層３２は、透明な樹脂で形成されている。
なお、透明層３２は、表示に悪影響を及ぼさない程度に仄かに着色して形成されていてもよい。又は、上記カラーフィルタ３０は、透明層３２無しに形成することができ得る。
オーバーコート層ＯＣは、透明な樹脂材料を利用し、カラーフィルタＣＦ上に形成されている。オーバーコート層ＯＣは、対向基板ＣＴの表面の凹凸を緩和することができる。なお、オーバーコート層ＯＣは、必要に応じて設けられていればよい。
配向膜ＡＬ２は、オーバーコート層ＯＣ上に形成されている。配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。配向膜ＡＬ２には、配向処理が施されている。
図８は、本実施形態に係る遮光層ＳＨ、第１乃至第４半導体層ＳＣ１乃至ＳＣ４、及びゲート線Ｇを示す平面図である。
図８に示すように、第１乃至第４半導体層ＳＣ１乃至ＳＣ４、すなわち、第３領域Ｒ３，第６領域Ｒ６，第９領域Ｒ９及び第１２領域Ｒ１２は、それぞれ第１チャネル領域ＲＣ１及び第２チャネル領域ＲＣ２を有している。第２方向Ｙにおける遮光層ＳＨの幅をＷ１とする。第２方向Ｙにおける第１チャネル領域ＲＣ１の長さ（第１チャネル長）及び第２チャネル領域ＲＣ２の長さ（第２チャネル長）をＬ１とする。すると、本実施形態において、幅Ｗ１は、長さＬ１より大きい。
本実施形態において、第１チャネル領域ＲＣ１の全体及び第２チャネル領域ＲＣ２の全体は、遮光層ＳＨと対向している。
また、第１乃至第４半導体層ＳＣ１乃至ＳＣ４は、第１方向Ｘに間隔Ｄ１乃至Ｄ３を置いて並んでいる。間隔Ｄ１乃至Ｄ３は、特定値以上である。ここで、間隔Ｄ１は、第１半導体層ＳＣ１の第２半導体層ＳＣ２側の端から、第２半導体層ＳＣ２の第１半導体層ＳＣ１側の端までの第１方向Ｘの距離である。間隔Ｄ２は、第２半導体層ＳＣ２の第３半導体層ＳＣ３側の端から、第３半導体層ＳＣ３の第２半導体層ＳＣ２側の端までの第１方向Ｘの距離である。間隔Ｄ３は、第３半導体層ＳＣ３の第４半導体層ＳＣ４側の端から、第４半導体層ＳＣ４の第３半導体層ＳＣ３側の端までの第１方向Ｘの距離である。
以上のように構成された一実施形態に係る液晶表示装置によれば、液晶表示装置は、アレイ基板ＡＲと、対向基板ＣＴと、液晶層ＬＱとを備えている。アレイ基板ＡＲは、遮光層ＳＨと、半導体層ＳＣ（ＳＣ１乃至ＳＣ４）と、ゲート線Ｇと、画素電極ＰＥ（ＰＥ１乃至ＰＥ４）と、を備えている。
半導体層ＳＣは、遮光層ＳＨの上方に位置している。各半導体層ＳＣの第１チャネル領域ＲＣ１の全体及び第２チャネル領域ＲＣ２の全体は、遮光層ＳＨと対向している。遮光層は、半導体層に直接入射し得るバックライトを遮蔽することができる。また、スイッチング素子ＳＷは、ダブルゲート型ＴＦＴで形成されている。このため、第１チャネル領域ＲＣ１及び第２チャネル領域ＲＣ２に光が照射されることにより、第１チャネル領域ＲＣ１及び第２チャネル領域ＲＣ２に生じるリーク電流の発生を抑制することができる。
１個の遮光層ＳＨは、表示領域ＤＡの端から端まで第１方向Ｘに連続的に延在し、帯状に形成されている。１個の遮光層ＳＨは、第１方向Ｘに並んだ全ての半導体層ＳＣの第１チャネル領域ＲＣ１及び第２チャネル領域ＲＣ２に照射され得るバックライトを遮蔽するように構成されている。遮光層ＳＨは、画素ＰＸ毎に独立して形成されていない。遮光層を画素ＰＸ毎に独立して形成した場合における加工の制約に拘束されること無しに、遮光層ＳＨを形成することができる。なお、上記遮光層に関する加工の制約とは、複数の遮光層ＳＨを並べて形成する場合に、複数の遮光層の間隔を特定値上にしなければならないと言う規定である。
本実施形態では、半導体層ＳＣの間隔Ｄ１乃至Ｄ３に制約されるものの、上記のように、遮光層の間隔に制約されることはない。このため、遮光層の間隔に制約されることがない分、第１方向Ｘにおける画素ＰＸのピッチを小さくすることができる。また、画素ＰＸの小型化を図ることができ、ひいては高精細化に寄与することができる。
ゲート線Ｇは、第１方向に延在している。ゲート線Ｇは、ゲート線Ｇ自体の側縁から第２方向Ｙに突出すること無しに形成されている。このため、突出部を有したゲート線を利用する場合に比べて画素ＰＸの開口率の向上に寄与することができる。
上述したことから、本実施形態において、高精細化を図ることのできる液晶表示装置を得ることができる。
次に、上記実施形態に係る変形例１の液晶表示装置について説明する。本変形例１の液晶表示装置は、上記実施形態に係る液晶表示装置と比較して、単位画素ＵＰＸの構成、単位画素ＵＰＸとゲート線Ｇとの接続関係、単位画素ＵＰＸと信号線Ｓとの接続関係において相違している。図９は、本変形例１の液晶表示装置の液晶表示パネルＰＮＬの４個の単位画素ＵＰＸを示す概略構成図である。
図９に示すように、複数の単位画素ＵＰＸは、第１方向Ｘ及び第２方向Ｙにマトリクス状に並べられている。各単位画素ＵＰＸは、第１画素ＰＸ１と、第２方向Ｙに第１画素ＰＸ１と隣合った第２画素ＰＸ２と、第１方向Ｘに第１画素ＰＸ１及び第２画素ＰＸ２の両方と隣合った第３画素ＰＸ３と、を有している。Ｘ−Ｙ平面において、第１乃至第３画素ＰＸ１乃至ＰＸ３（第１乃至第３画素電極ＰＥ１乃至ＰＥ３）のサイズは、特に限定されるものではない。例えば、第３画素ＰＸ３（第３画素電極ＰＥ３）のサイズは、第１画素ＰＸ１（第１画素電極ＰＥ１）のサイズと第２画素ＰＸ２（第２画素電極ＰＥ２）のサイズの和と同等であってもよい。
本変形例１において、第１画素ＰＸ１は緑色（Ｇ）の画像を表示するように構成された画素であり、第２画素ＰＸ２は赤色（Ｒ）の画像を表示するように構成された画素であり、第３画素ＰＸ３は青色（Ｂ）又は白色（Ｗ）の画像を表示するように構成された画素である。カラーフィルタＣＦの着色層及び透明層は、第１乃至第３画素ＰＸ１乃至ＰＸ３に対応付けて設けられている。青色に対応した第３画素ＰＸ３を有する単位画素ＵＰＸと、白色に対応した第３画素ＰＸ３を有する単位画素ＵＰＸとは、市松状に配置されている。
第２方向Ｙに並んだ複数の第３画素ＰＸ３は、１本の信号線Ｓ（後述する第３信号線Ｓ３）を共用している。
図１０は、本変形例１のアレイ基板ＡＲの一部を示す概略平面図であり、図９に示した２個の単位画素ＵＰＸの一部を示す図である。
図１０に示すように、複数の単位画素ＵＰＸのうち、第１信号線Ｓ１及び第３信号線Ｓ３の間に挟まれゲート線Ｇを挟んで隣合う２個の単位画素ＵＰＸを、第１単位画素ＵＰＸ１及び第２単位画素ＵＰＸ２とする。第１単位画素ＵＰＸ１及び第２単位画素ＵＰＸ２には、第１信号線Ｓ１、第２信号線Ｓ２及び第３信号線Ｓ３の３本の信号線が接続されている。
第１単位画素ＵＰＸ１の第１画素ＰＸ１は、第１半導体層ＳＣ１及び第１画素電極ＰＥ１を有している。第２単位画素ＵＰＸ２の第２画素ＰＸ２は、第２半導体層ＳＣ２及び第２画素電極ＰＥ２を有している。第２単位画素ＵＰＸ２の第３画素ＰＸ３は、第３半導体層ＳＣ３及び第３画素電極ＰＥ３を有している。
第１単位画素ＵＰＸ１の第１画素ＰＸ１、第２単位画素ＵＰＸ２の第２画素ＰＸ２、並びに第１単位画素ＵＰＸ１の第３画素ＰＸ３及び第２単位画素ＵＰＸ２の第３画素ＰＸ３の何れか一方は、１本のゲート線Ｇを共用している。本変形例１において、第１単位画素ＵＰＸ１の第１画素ＰＸ１、第２単位画素ＵＰＸ２の第２画素ＰＸ２、及び第２単位画素ＵＰＸ２の第３画素ＰＸ３は、１本のゲート線Ｇを共用している。
本変形例１においても、遮光層ＳＨは、表示領域ＤＡの端から端まで第１方向に連続的に形成されている。
上述したことから、本変形例１においても、上記実施形態と同様の効果が得られる。また、視感度の低い青色画素の面積を赤色画素や緑色画素に比べて大きくしてもよく、これにより、液晶表示装置の表示品位の向上を図ることができ得る。
次に、上記実施形態に係る変形例２の液晶表示装置について説明する。本変形例２の液晶表示装置は、上記実施形態に係る液晶表示装置と比較して、単位画素ＵＰＸの構成、単位画素ＵＰＸとゲート線Ｇとの接続関係、単位画素ＵＰＸと信号線Ｓとの接続関係において相違している。図１１は、本変形例２の液晶表示装置の液晶表示パネルＰＮＬの１個の単位画素ＵＰＸを示す概略構成図である。
図１１に示すように、複数の単位画素ＵＰＸは、第１方向Ｘ及び第２方向Ｙにマトリクス状に並べられている。各単位画素ＵＰＸは、第１方向Ｘに順に並んだ第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を有している。Ｘ−Ｙ平面において、第１乃至第３画素ＰＸ１乃至ＰＸ３（第１乃至第３画素電極ＰＥ１乃至ＰＥ３）のサイズは、特に限定されるものではない。例えば、第１乃至第３画素ＰＸ１乃至ＰＸ３（第１乃至第３画素電極ＰＥ１乃至ＰＥ３）のサイズは均一であってもよい。
本変形例２において、第１画素ＰＸ１は赤色（Ｒ）の画像を表示するように構成された画素であり、第２画素ＰＸ２は緑色（Ｇ）の画像を表示するように構成された画素であり、第３画素ＰＸ３は青色（Ｂ）の画像を表示するように構成された画素である。カラーフィルタＣＦの着色層は、第１乃至第３画素ＰＸ１乃至ＰＸ３に対応付けて設けられている。なお、本変形例２において、カラーフィルタＣＦは透明層無しに形成されている。
１個の単位画素ＵＰＸの第１乃至第３画素ＰＸ１乃至ＰＸ３は、１本のゲート線Ｇを共用している。第１画素ＰＸ１は第１信号線Ｓ１を利用し、第２画素ＰＸ２は第２信号線Ｓ２を利用し、第３画素ＰＸ３は第３信号線Ｓ３を利用している。
図１２は、本変形例２のアレイ基板ＡＲの一部を示す概略図であり、遮光層ＳＨ、第１乃至第３半導体層ＳＣ１乃至ＳＣ３、及びゲート線Ｇを示す平面図である。
図１２に示すように、第１乃至第３半導体層ＳＣ１乃至ＳＣ３、すなわち、第３領域Ｒ３，第６領域Ｒ６及び第９領域Ｒ９は、それぞれ第１チャネル領域ＲＣ１及び第２チャネル領域ＲＣ２を有している。本変形例２において、幅Ｗ１は、長さＬ１より大きい。
本変形例２において、第１チャネル領域ＲＣ１の全体及び第２チャネル領域ＲＣ２の全体は、遮光層ＳＨと対向している。
また、第１乃至第３半導体層ＳＣ１乃至ＳＣ３は、第１方向Ｘに間隔Ｄ１及びＤ２を置いて並んでいる。間隔Ｄ１乃至Ｄ３は、特定値以上である。
本変形例２において、第１乃至第３画素ＰＸ１乃至ＰＸ３が利用する画素電極ＰＥ（ＲＥ１乃至ＰＥ３）が上側、これらの画素が利用するゲート線Ｇが下側となるＸ−Ｙ平面視において、第３、第６及び第９領域Ｒ３，Ｒ６及びＲ９は、それぞれ、Ｕ字の形状に形成され、ゲート線Ｇと２個所で交差している。このため、スイッチング素子ＳＷは、それぞれダブルゲート型のＴＦＴで形成されている。また、第３、第６及び第９領域Ｒ３，Ｒ６及びＲ９は、それぞれゲート線Ｇと直角に交差している。
本変形例２においても、遮光層ＳＨは、表示領域ＤＡの端から端まで第１方向に連続的に形成されている。
上述したことから、本変形例２においても、上記実施形態と同様の効果が得られる。
次に、上記実施形態に係る変形例３の液晶表示装置について説明する。本変形例３の液晶表示装置は、上記変形例２の液晶表示装置と比較して、遮光層ＳＨとチャネル領域（ＲＣ１，ＲＣ２）との位置関係において相違している。図１３は、本変形例３の液晶表示装置のアレイ基板ＡＲの一部を示す概略図であり、遮光層ＳＨ、第１乃至第３半導体層ＳＣ１乃至ＳＣ３、及びゲート線Ｇを示す平面図である。
図１３に示すように、第１半導体層ＳＣ１の第１チャネル領域ＲＣ１は、第１領域Ｒ１と第１半導体層ＳＣ１の第２チャネル領域ＲＣ２との間に位置している。第２半導体層ＳＣ２の第１チャネル領域ＲＣ１は、第４領域Ｒ４と第２半導体層ＳＣ２の第２チャネル領域ＲＣ２との間に位置している。第３半導体層ＳＣ３の第１チャネル領域ＲＣ１は、第７領域Ｒ７と第３半導体層ＳＣ３の第２チャネル領域ＲＣ２との間に位置している。
遮光層ＳＨは、第２方向Ｙに、それぞれ、チャネル領域の端Ｅ１乃至Ｅ６を跨いで形成されている。ここで、端Ｅ１は、第１半導体層ＳＣ１の第１チャネル領域ＲＣ１の第１領域Ｒ１側の端である。端Ｅ２は、第１半導体層ＳＣ１の第２チャネル領域ＲＣ２の第２領域Ｒ２側の端である。端Ｅ３は、第２半導体層ＳＣ２の第１チャネル領域ＲＣ１の第４領域Ｒ４側の端である。端Ｅ４は、第２半導体層ＳＣ２の第２チャネル領域ＲＣ２の第５領域Ｒ５側の端である。端Ｅ５は、第３半導体層ＳＣ３の第１チャネル領域ＲＣ１の第７領域Ｒ７側の端である。端Ｅ６は、第３半導体層ＳＣ３の第２チャネル領域ＲＣ２の第８領域Ｒ８側の端である。
本変形例３においても、遮光層ＳＨは、表示領域ＤＡの端から端まで第１方向に連続的に形成されている。
また、遮光層ＳＨは、第１チャネル領域ＲＣ１の全体及び第２チャネル領域ＲＣ２の全体と対向していないものの、第２方向Ｙに、それぞれ、チャネル領域の端Ｅ１乃至Ｅ６を跨いで形成されている。このため、チャネル領域の端（Ｅ１乃至Ｅ６）の近傍に光が照射されることにより、チャネル領域に生じるリーク電流の発生を抑制することができる。なお、上記リーク電流は、チャネル領域の端（Ｅ１乃至Ｅ６）の近傍に光が照射されると発生し易いものである。
上述したことから、本変形例３においても、上記実施形態と同様の効果が得られる。
本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上述した新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、各画素ＰＸの形状や各画素ＰＸに対応するカラーフィルタＣＦの色は、上述した実施形態及びその変形例に限定されるものではなく、種々変形可能である。
また、本発明の実施形態は、上述した液晶表示装置に限定されるものではなく、各種の液晶表示装置に適用可能である。なお、上述した実施形態は、中小型の表示装置から大型の表示装置まで、特に限定することなく適用が可能であることは言うまでもない。
例えば、上述した実施形態に係る液晶表示パネルＰＮＬは、表示モードとしてＦＦＳモードに対応した構成を有しているが、他の表示モードに対応した構成を有していてもよい。例えば、液晶表示パネルＰＮＬは、ＦＦＳモード等の主として基板主面に略平行な横電界を利用するＩＰＳ（In-Plane Switching）モードに対応した構成を有していてもよい。横電界を利用する表示モードでは、例えばアレイ基板ＡＲに画素電極ＰＥ及び共通電極ＣＥの双方が備えられた構成が適用可能である。又は、液晶表示パネルＰＮＬは、ＴＮ（Twisted Nematic）モード、ＯＣＢ（Optically Compensated Bend）モード、ＶＡ（Vertical Aligned）モード等の主として基板主面に略垂直な縦電界を利用するモードに対応した構成を有していてもよい。縦電界を利用する表示モードでは、例えばアレイ基板ＡＲに画素電極ＰＥが備えられ、対向基板ＣＴに共通電極ＣＥが備えられた構成が適用可能である。なお、ここでの基板主面とは、互いに直交する第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面と平行な面である。
ＤＳＰ…液晶表示装置、ＰＮＬ…液晶表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、ＵＰＸ，ＵＰＸ１，ＵＰＸ２…単位画素、ＰＸ，ＰＸ１，ＰＸ２，ＰＸ３，ＰＸ４…画素、ＳＨ…遮光層、Ｇ…ゲート線、Ｓ，Ｓ１，Ｓ２，Ｓ３，Ｓ４…信号線、ＳＷ…スイッチング素子、ＳＣ，ＳＣ１，ＳＣ２，ＳＣ３，Ｓ４…半導体層、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２…領域、ＲＣ１，ＲＣ２…チャネル領域、Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５，Ｅ６…端、ＰＥ，ＰＥ１，ＰＥ２，ＰＥ３，ＰＥ４…画素電極、Ｄ１，Ｄ２，Ｄ３…間隔、Ｘ…第１方向、Ｙ…第２方向

Claims (8)

  1. 第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板及び第２基板間に挟持された液晶層と、を備え、
    前記第１基板は、
    第１方向に延在した帯状の遮光層と、
    前記遮光層の上方に位置し、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置し前記遮光層と対向した第３領域と、を有した第１半導体層と、
    前記遮光層の上方に位置し、前記第１方向に前記第１半導体層に間隔を置いて設けられ、第４領域と、第５領域と、前記第４領域と前記第５領域との間に位置し前記遮光層と対向した第６領域と、を有した第２半導体層と、
    前記第１半導体層及び前記第２半導体層の上方に位置し、前記第１方向に延在し、前記第３領域及び前記第６領域と交差したゲート線と、
    前記第２領域に電気的に接続された第１画素電極と、
    前記第５領域に電気的に接続された第２画素電極と、
    を備え、
    前記第３領域及び前記第６領域は、それぞれＵ字の形状を有し、前記ゲート線と２個所で交差し、前記ゲート線と対向した第１チャネル領域及び第２チャネル領域を備えている液晶表示装置。
  2. 前記第１画素電極及び前記第２画素電極は、前記ゲート線を挟んで隣合い、
    前記第１画素電極が上側、前記第２画素電極が下側となる平面視において、前記第３領域はＵ字の形状に形成され、前記第６領域はＵ字を逆さにした形状に形成されている請求項１に記載の液晶表示装置。
  3. 前記第３領域及び前記第６領域は、それぞれ前記ゲート線と直角に交差している請求項１又は２に記載の液晶表示装置。
  4. 前記第１半導体層及び前記第２半導体層は、多結晶シリコンで形成されている請求項１に記載の液晶表示装置。
  5. 前記第１方向に直交した第２方向における前記遮光層の幅は、前記第２方向における前記第１チャネル領域の長さ及び前記第２チャネル領域の長さより大きく、
    前記第１チャネル領域の全体及び前記第２チャネル領域の全体は、前記遮光層と対向している請求項１に記載の液晶表示装置。
  6. 前記第１半導体層の前記第１チャネル領域は、前記第１領域と前記第１半導体層の前記第２チャネル領域との間に位置し、
    前記第２半導体層の前記第１チャネル領域は、前記第４領域と前記第２半導体層の前記第２チャネル領域との間に位置し、
    前記遮光層は、前記第１方向に直交した第２方向に、それぞれ、前記第１半導体層の前記第１チャネル領域の前記第１領域側の端と、前記第１半導体層の前記第２チャネル領域の前記第２領域側の端と、前記第２半導体層の前記第１チャネル領域の前記第４領域側の端と、前記第２半導体層の前記第２チャネル領域の前記第５領域側の端と、を跨いで形成されている請求項１に記載の液晶表示装置。
  7. 前記第１基板は、
    それぞれ、第１画素と、前記第１方向に直交した第２方向に前記第１画素と隣合った第２画素と、前記第１方向に前記第１画素と隣合った第３画素と、前記第１方向に前記第２画素と隣合い前記第２方向に前記第３画素と隣合った第４画素と、を有し、前記第１方向及び前記第２方向にマトリクス状に並べられた複数の単位画素と、
    前記遮光層の上方に位置し、記第１方向に前記第２半導体層に間隔を置いて設けられ、第７領域と、第８領域と、前記第７領域と前記第８領域との間に位置し前記遮光層と対向した第９領域と、を有した第３半導体層と、
    前記遮光層の上方に位置し、前記第１方向に前記第３半導体層に間隔を置いて設けられ、第１０領域と、第１１領域と、前記第１０領域と前記第１１領域との間に位置し前記遮光層と対向した第１２領域と、を有した第４半導体層と、
    前記第８領域に電気的に接続された第３画素電極と、
    前記第１１領域に電気的に接続された第４画素電極と、
    をさらに備え、
    前記ゲート線は、前記第３半導体層及び前記第４半導体層の上方にさらに位置し、前記第９領域及び前記第１２領域とさらに交差し、
    前記第１画素は、前記第１半導体層及び前記第１画素電極を有し、
    前記第２画素は、前記第２半導体層及び前記第２画素電極を有し、
    前記第３画素は、前記第３半導体層及び前記第３画素電極を有し、
    前記第４画素は、前記第４半導体層及び前記第４画素電極を有している請求項１に記載の液晶表示装置。
  8. 前記第１基板は、
    それぞれ、第１画素と、前記第１方向に直交した第２方向に前記第１画素と隣合った第２画素と、前記第１方向に前記第１画素及び前記第２画素の両方と隣合った第３画素と、を有し、前記第１方向及び前記第２方向にマトリクス状に並べられた複数の単位画素と、
    前記遮光層の上方に位置し、記第１方向に前記第２半導体層に間隔を置いて設けられ、第７領域と、第８領域と、前記第７領域と前記第８領域との間に位置し前記遮光層と対向した第９領域と、を有した第３半導体層と、
    前記第８領域に電気的に接続された第３画素電極と、
    をさらに備え、
    前記ゲート線は、前記第３半導体層の上方にさらに位置し、前記第９領域とさらに交差し、
    前記複数の単位画素のうち、前記ゲート線を挟んで隣合う第１単位画素及び第２単位画素において、
    前記第１単位画素の前記第１画素は、前記第１半導体層及び前記第１画素電極を有し、
    前記第２単位画素の前記第２画素は、前記第２半導体層及び前記第２画素電極を有し、
    前記第１単位画素の前記第３画素及び前記第２単位画素の前記第３画素の何れか一方は、前記前記第３半導体層及び前記第３画素電極を有している請求項１に記載の液晶表示装置。
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