JP2015232603A - 表示装置 - Google Patents

Abstract

【課題】表示品位の良好な表示装置を提供する。
【解決手段】ポリシリコンによって形成され第１方向に延出した半導体層であって、第１不純物領域、第２不純物領域、及び、チャネル領域を有する半導体層と、前記半導体層を覆う第１層間絶縁膜上に形成され、第１方向に延出し前記半導体層に対して並列配置されたゲート配線であって、前記ゲート配線の幅方向に拡張され前記チャネル領域と対向するゲート電極を含むゲート配線と、前記ゲート配線を覆う第２層間絶縁膜上に形成され、第１方向と交差する第２方向に延出したソース配線であって、前記第２不純物領域と対向する位置からずれた位置に配置され、前記第１不純物領域に対向し前記第１不純物領域に電気的に接続されたソース配線と、第１方向に沿った長さが第２方向に沿った長さよりも長い画素に配置され、前記第２不純物領域に電気的に接続された画素電極と、を備えた表示装置。
【選択図】 図４

Description

本発明の実施形態は、表示装置に関する。

近年、薄膜トランジスタを備えた表示装置が実用化されている。表示装置の一例として、液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置等が挙げられる。表示装置に適用される薄膜トランジスタの一例として、ダブルゲート電極構造の薄膜トランジスタであって、接合面への光照射を防止する遮光膜を備えた技術が知られている。

最近の携帯端末機用途の表示装置では、小型化及び高精細化の要望が高まっており、画素サイズが縮小する傾向にある。画素内に比較的大きな設置面積を必要とする薄膜トランジスタを設ける場合、薄膜トランジスタを設置した分だけ、一画素あたり表示に寄与する面積が低減してしまう。このため、十分な輝度あるいは透過率を得るために、各画素の表示に寄与する面積を拡大することが求められている。

一方で、半導体層に向かう光を遮光する遮光膜を設ける場合、遮光膜と半導体層との間に寄生容量が発生するが、半導体層と対向する遮光膜の面積が大きくなるほど、寄生容量は大きくなる。ゲート配線とソース配線との交差部近傍に配置された薄膜トランジスタにおいて、半導体層の少なくとも一部がソース配線と重なるレイアウトでは、ソース配線と電気的に接続された側の半導体層の電位は、ソース配線に供給される映像信号に応じて変化する。このため、半導体層と容量結合している遮光膜の電位は、映像信号に応じて変化する。また、この遮光膜は、画素電極と電気的に接続された側の半導体層とも対向している。このため、画素電極に書き込まれ保持された画素電位は、遮光膜の電位変化によって不安定となる。したがって、同一のソース配線に電気的に接続された各画素では、ソース配線に供給される映像信号に応じて、保持している画素電位が乱れ、表示品位の劣化を招く虞がある。

特開２００１−２８４５９４号公報

本実施形態の目的は、表示品位の良好な表示装置を提供することにある。

本実施形態によれば、
絶縁基板と、ポリシリコンによって形成され第１方向に延出した半導体層であって、第１不純物領域、第２不純物領域、及び、前記第１不純物領域と前記第２不純物領域との間に位置するチャネル領域を有する半導体層と、前記半導体層を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に形成され、第１方向に延出し前記半導体層に対して並列配置されたゲート配線であって、前記ゲート配線の幅方向に拡張され前記チャネル領域と対向するゲート電極を含むゲート配線と、前記ゲート配線を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に形成され、第１方向と交差する第２方向に延出したソース配線であって、前記第２不純物領域と対向する位置からずれた位置に配置され、前記第１不純物領域に対向し、前記第１不純物領域に電気的に接続されたソース配線と、第１方向に沿った長さが第２方向に沿った長さよりも長い画素に配置され、前記第２不純物領域に電気的に接続された画素電極と、を備えた表示装置が提供される。

本実施形態によれば、
絶縁基板と、第１方向に延出したゲート配線と、前記ゲート配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上においてポリシリコンによって形成され、前記ゲート配線の直上で第１方向に延出した半導体層であって、第１不純物領域、第２不純物領域、及び、前記第１不純物領域と前記第２不純物領域との間に位置するチャネル領域を有する半導体層と、前記半導体層を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に形成され、前記ゲート配線に電気的に接続され、前記チャネル領域と対向するゲート電極と、前記ゲート電極を覆う第３層間絶縁膜と、前記第３層間絶縁膜上に形成され、第１方向と交差する第２方向に延出したソース配線であって、前記ゲート配線と前記ゲート電極とが電気的に接続される位置と対向し、前記ゲート配線の直上で前記第１不純物領域に電気的に接続され、前記第２不純物領域と対向する位置からずれた位置に配置されたソース配線と、前記第２不純物領域に電気的に接続された画素電極と、を備えた表示装置が提供される。

本実施形態によれば、
絶縁基板と、ポリシリコンによって形成され、第２方向に延出した半導体層であって、第１不純物領域、第２不純物領域、及び、前記第１不純物領域と前記第２不純物領域との間に位置するチャネル領域を有する半導体層と、前記半導体層を覆う第１層間絶縁膜と、前記第１層間絶縁膜上において第１方向に延出し、前記チャネル領域と対向するゲート電極を含むゲート配線と、前記ゲート配線を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に形成され、前記第２不純物領域に電気的に接続されるとともに前記半導体層と対向する位置からずれた位置に延出したローカルインターコネクト電極と、前記ローカルインターコネクト電極を覆う第３層間絶縁膜と、前記第３層間絶縁膜上に形成され、第２方向に延出したソース配線であって、前記半導体層と対向し、前記第１不純物領域に電気的に接続されたソース配線と、前記ソース配線と対向する位置からずれた位置で前記ローカルインターコネクト電極に電気的に接続された画素電極と、を備えた表示装置が提供される。

図１は、本実施形態の表示装置を構成する表示パネルＰＮＬの構成及び等価回路を概略的に示す図である。 図２は、図１に示した画素ＰＸを含む表示パネルＰＮＬの構成を概略的に示す断面図である。 図３は、図１に示したスイッチング素子ＳＷの等価回路を示す図である。 図４は、本実施形態の表示装置に適用可能なスイッチング素子ＳＷの一構成例を概略的に示す平面図である。 図５は、図４に示したスイッチング素子ＳＷをＡ−Ｂ線で切断した構造を概略的に示す断面図である。 図６は、本実施形態の表示装置に適用可能なスイッチング素子ＳＷの他の構成例を概略的に示す平面図である。 図７Ａは、図６に示したスイッチング素子ＳＷをＣ−Ｄ線で切断した構造を概略的に示す断面図である。 図７Ｂは、図６に示したスイッチング素子ＳＷをＥ−Ｆ線で切断した構造を概略的に示す断面図である。 図８は、本実施形態の表示装置に適用可能なスイッチング素子ＳＷの他の構成例を概略的に示す平面図である。 図９Ａは、図８に示したスイッチング素子ＳＷをＧ−Ｈ線で切断した構造を概略的に示す断面図である。 図９Ｂは、図８に示したスイッチング素子ＳＷをＥ−Ｆ線で切断した構造を概略的に示す断面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態の表示装置を構成する表示パネルＰＮＬの構成及び等価回路を概略的に示す図である。なお、ここでは、表示装置の一例として、液晶表示装置を例に説明する。

すなわち、液晶表示装置は、アクティブマトリクスタイプの透過型の表示パネルＰＮＬを備えている。表示パネルＰＮＬは、アレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間のセルギャップに保持された液晶層ＬＱと、を備えている。アレイ基板ＡＲ及び対向基板ＣＴは、シール材によって貼り合わせられている。このような表示パネルＰＮＬは、シール材によって囲まれた内側に、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。

アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。スイッチング素子ＳＷは、薄膜トランジスタ（ＴＦＴ）によって構成され、ゲート配線Ｇ及びソース配線Ｓに電気的に接続されている。画素電極ＰＥは、各画素ＰＸにおいてスイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、給電部ＶＳに接続されている。共通電極ＣＥは、アクティブエリアＡＣＴにおいて、複数の画素ＰＸに亘って共通に形成され、各画素電極ＰＥと向かい合っている。ゲート配線Ｇには、スイッチング素子ＳＷをオンオフ制御するための制御信号が供給される。ソース配線Ｓには、映像信号が供給される。スイッチング素子ＳＷは、ゲート配線Ｇに供給された制御信号に基づいてオンした際に、ソース配線Ｓに供給された映像信号に応じた画素電位を画素電極ＰＥに書き込む。コモン電位の共通電極ＣＥと画素電位の画素電極ＰＥとの間の電位差により、液晶層ＬＱに電圧が印加され、液晶層ＬＱに含まれる液晶分子の配向が制御される。

蓄積容量ＣＳは、液晶層ＬＱに印加される電圧を一定期間保持するものであって、絶縁膜を介して対向する一対の電極で構成されている。例えば、蓄積容量ＣＳは、画素電極ＰＥと同電位の第１電極と、共通電極ＣＥと同電位の第２電極と、第１電極と第２電極との間に介在する絶縁膜と、で構成されている。

なお、表示パネルＰＮＬの詳細な構成についてはここでは説明を省略するが、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ）モードなどの主として縦電界を利用するモードでは、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられる。また、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの主として横電界を利用するモードでは、画素電極ＰＥ及び共通電極ＣＥの双方がアレイ基板ＡＲに備えられる。

図２は、図１に示した画素ＰＸを含む表示パネルＰＮＬの構成を概略的に示す断面図である。なお、ここでは、表示モードの一例として、横電界モードを適用した表示パネルＰＮＬの画素構造について説明する。図中では、説明に必要な主要部のみを図示している。

アレイ基板ＡＲは、ガラス基板や樹脂基板などの透明な第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴと対向する側に、共通電極ＣＥ、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、第１配向膜ＡＬ１などを備えている。

第１絶縁膜１１は、第１絶縁基板１０の内面に配置されている。第２絶縁膜１２は、第１絶縁膜１１の上に配置されている。第３絶縁膜１３は、第２絶縁膜１２の上に配置されている。第４絶縁膜１４は、第３絶縁膜１３の上に配置されている。第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３は、例えばシリコン窒化物やシリコン酸化物などの無機系材料を用いて形成されている。第４絶縁膜１４は、例えばアクリル樹脂などの有機系材料を用いて形成されている。

共通電極ＣＥは、第４絶縁膜１４の上に配置されている。共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。共通電極ＣＥは、第５絶縁膜１５によって覆われている。第５絶縁膜１５は、シリコン窒化物などの無機系材料を用いて形成されている。

画素電極ＰＥの各々は、第５絶縁膜１５の上に配置され、共通電極ＣＥと対向している。画素電極ＰＥには、共通電極ＣＥと対向するスリットＳＬが形成されている。画素電極ＰＥは、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第５絶縁膜１５も覆っている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成され、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。

一方、対向基板ＣＴは、ガラス基板や樹脂基板などの透明な第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲと対向する側に、ブラックマトリクス（遮光部材）ＢＭ、カラーフィルタＣＦ１乃至ＣＦ３、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、第２絶縁基板２０の内面に配置されている。ブラックマトリクスＢＭは、画素の境界に沿って形成されており、ゲート配線、ソース配線、スイッチング素子などの配線部の直上に位置している。ブラックマトリクスＢＭは、黒色の樹脂材料や遮光性の金属材料によって形成されている。

カラーフィルタＣＦ１乃至ＣＦ３のそれぞれは、第２絶縁基板２０の内面に配置されている。一例として、カラーフィルタＣＦ１は、緑色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ２は、青色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ３は、赤色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ１乃至ＣＦ３の端部は、ブラックマトリクスＢＭに重なっている。なお、後述するが、本実施形態では、カラーフィルタＣＦ１乃至ＣＦ３のそれぞれは、ゲート配線と平行な方向に延出している。

オーバーコート層ＯＣは、カラーフィルタＣＦ１乃至ＣＦ３を覆っている。オーバーコート層ＯＣは、透明な樹脂材料によって形成されている。オーバーコート層ＯＣは、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成され、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴの間には、所定のセルギャップが形成される。液晶層ＬＱは、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に封入された液晶分子を含む液晶組成物によって構成されている。

このような構成の表示パネルＰＮＬに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬは、表示パネルＰＮＬに向けて光を照射する。

第１絶縁基板１０の外面には、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。第２絶縁基板２０の外面には、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１の第１吸収軸及び第２偏光板ＰＬ２の第２吸収軸は、例えば互いに直交している。

図３は、図１に示したスイッチング素子ＳＷの等価回路を示す図である。図示した例のスイッチング素子ＳＷはシングルゲート構造であるが、スイッチング素子ＳＷの構造は図示した例に限定されるものではない。

図示した例では、スイッチング素子ＳＷにおいて、ソース配線Ｓと接続される一端側端子の電位をＶｓとし、画素電極ＰＥと接続される他端側端子の電位をＶｄとしたとき、Ｖｄ＞Ｖｓの関係にある状態は、画素電極ＰＥにプラスフィールドの電荷が保持されている場合に相当し、Ｖｄ＜Ｖｓの関係にある状態は、画素電極ＰＥにマイナスフィールドの電荷が保持されている場合に相当する。

スイッチング素子ＳＷは、半導体層ＳＣを備えている。半導体層ＳＣは、例えばポリシリコンによって形成されている。半導体層ＳＣは、第１不純物領域Ｒ１、第２不純物領域Ｒ２、及び、チャネル領域ＣＮを有している。チャネル領域ＣＮは、第１不純物領域Ｒ１と第２不純物領域Ｒ２との間に位置している。ゲート電極ＷＧは、チャネル領域ＣＮと対向している。

第１不純物領域Ｒ１及び第２不純物領域Ｒ２は、いずれも半導体層ＳＣに不純物が注入された領域に相当する。第１不純物領域Ｒ１は、スイッチング素子ＳＷの一端側（ソース配線側）に位置している。第２不純物領域Ｒ２は、スイッチング素子ＳＷの他端側（画素電極側）に位置している。

画素電極ＰＥにプラスフィールドの電荷が保持される場合には、ソース配線側の第１不純物領域Ｒ１がソース領域となり、画素電極側の第２不純物領域Ｒ２はドレイン領域となる。画素電極ＰＥにマイナスフィールドの電荷が保持される場合には、ソース配線側の第１不純物領域Ｒ１がドレイン領域となり、画素電極側の第２不純物領域Ｒ２がソース領域となる。

次に、本実施形態に係るスイッチング素子ＳＷの構成例について説明する。

図４は、本実施形態の表示装置に適用可能なスイッチング素子ＳＷの一構成例を概略的に示す平面図である。なお、図４では共通電極の図示を省略している。

ゲート配線Ｇ１乃至Ｇ３は、それぞれ第２方向Ｙに沿ってピッチＰ１で配置され、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、それぞれ第１方向Ｘに沿ってピッチＰ２で配置され、第２方向Ｙに沿ってそれぞれ延出しており、ゲート配線Ｇ１乃至Ｇ３と交差している。ここで、第１方向Ｘは、第２方向Ｙと直交している。ピッチＰ２は、ピッチＰ１よりも大きい。ゲート配線Ｇ１及びＧ２と、ソース配線Ｓ１及びＳ２とで区画される画素ＰＸは、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも長い横長の長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線のピッチＰ２に相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線のピッチＰ１に相当する。

ソース配線Ｓ１及びソース配線Ｓ２を挟んで第１方向Ｘに隣接する各画素は、例えば同一色を表示する画素である。一例として、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続される画素、及び、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続される画素は、緑色画素であり、緑色のカラーフィルタと対向する。ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続される画素、及び、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続される画素は、青色画素であり、青色のカラーフィルタと対向する。ゲート配線Ｇ３及びソース配線Ｓ１と電気的に接続される画素、及び、ゲート配線Ｇ３及びソース配線Ｓ２と電気的に接続される画素は、赤色画素であり、赤色のカラーフィルタと対向する。

スイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１との交差部付近に位置し、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。図示した例のスイッチング素子ＳＷは、１個のゲート電極ＷＧを有するシングルゲート構造の薄膜トランジスタである。

スイッチング素子ＳＷの半導体層ＳＣは、第１方向Ｘに延出し、直線状に形成されている。また、半導体層ＳＣは、ゲート配線Ｇ１と並列配置されている。半導体層ＳＣにおいて、第１不純物領域Ｒ１、チャネル領域ＣＮ、及び、第２不純物領域Ｒ２は、この順に第１方向Ｘに並んでいる。

Ｘ−Ｙ平面において、半導体層ＳＣのうち、第１不純物領域Ｒ１は、その略全体がソース配線Ｓ１と重なっている。また、半導体層ＳＣのうち、第２不純物領域Ｒ２及びチャネル領域ＣＮは、ソース配線Ｓ１とは重ならない。換言すると、ソース配線Ｓ１は、第１不純物領域Ｒ１と対向し、第２不純物領域Ｒ２及びチャネル領域ＣＮと対向する位置からずれた位置に配置されている。

ゲート電極ＷＧは、チャネル領域ＣＮと対向している。ゲート電極ＷＧは、例えば、ゲート配線Ｇ１の一部である。図示した例では、ゲート電極ＷＧは、第１方向Ｘに直線状に延出したゲート配線Ｇ１のうち、その幅方向つまり第２方向Ｙに拡張された領域に相当する。

ソース配線Ｓ１は、コンタクトホールＣＨ１を介して半導体層ＳＣの一端側、つまり第１不純物領域Ｒ１と電気的に接続されている。

中継電極ＲＥは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、第２不純物領域Ｒ２と対向している。図示した例では、中継電極ＲＥは、さらに、ゲート配線Ｇ１とも対向している。このような中継電極ＲＥは、コンタクトホールＣＨ２を介して半導体層ＳＣの他端側、つまり第２不純物領域Ｒ２と電気的に接続されている。

図中に一点鎖線で示した画素電極ＰＥは、画素ＰＸの形状に対応して、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも長い横長の長方形状である。このような画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間に位置している。また、画素電極ＰＥは、中継電極ＲＥと対向し、中継電極ＲＥと電気的に接続されている。つまり、中継電極ＲＥは、半導体層ＳＣと画素電極ＰＥとの間に位置し、両者を電気的に接続している。

図示した例では、半導体層ＳＣのうち、主に光リークが顕著に発生する領域は、遮光膜ＬＳによって遮光されている。すなわち、遮光膜ＬＳは、半導体層ＳＣのうちの光リークが顕著に発生する領域、すなわち、チャネル領域ＣＮと第２不純物領域Ｒ２との境界を含む領域に対向するように配置されている。図示した例では、遮光膜ＬＳは、チャネル領域ＣＮ及び第２不純物領域Ｒ２に跨って延在しており、チャネル領域ＣＮと対向する一端部ＬＳＡと、第２不純物領域Ｒ２と対向する他端部ＬＳＢと、を有している。つまり、遮光膜ＬＳは、半導体層ＳＣのうち、チャネル領域ＣＮの画素電極側の領域、及び、第２不純物領域Ｒ２のチャネル領域ＣＮと隣接する側の領域とそれぞれ対向している。その一方で、遮光膜ＬＳは、第１不純物領域Ｒ１とは対向していない。また、遮光膜ＬＳは、島状に形成され、ソース配線Ｓ１と対向する位置からずれた位置に配置されている。このため、遮光膜ＬＳは、ソース配線Ｓ１との間、あるいは、半導体層ＳＣのソース配線側の領域との間で不所望な寄生容量を形成することはない。さらには、遮光膜ＬＳは、ゲート配線Ｇ１の第１方向Ｘに延出した部分と対向する位置からずれた位置に配置されている。このため、遮光膜ＬＳは、ゲート配線Ｇ１との間でも不所望な寄生容量を形成することはない。

ゲート配線Ｇ１に着目すると、ゲート配線Ｇ１は、ソース配線Ｓ１と交差する交差部ＣＲ、及び、ソース配線Ｓ１とソース配線Ｓ２との間に位置する拡幅部ＷＴを有している。交差部ＣＲは、第２方向Ｙに沿って幅Ｗ１を有している。拡幅部ＷＴは、第２方向Ｙに沿って幅Ｗ２を有している。幅Ｗ２は、幅Ｗ１よりも幅広である。ゲート配線Ｇ１において、ソース配線の各々と交差する交差部ＣＲにおいては、その幅Ｗ１を小さくすることで、ソース配線との寄生容量が低減される。また、ゲート配線Ｇ１の拡幅部ＷＴにおいては、その幅Ｗ２を大きくすることで、ゲート配線Ｇ１が低抵抗化される。なお、他のゲート配線についても、ゲート配線Ｇ１と同一形状を有している。

図５は、図４に示したスイッチング素子ＳＷをＡ−Ｂ線で切断した構造を概略的に示す断面図である。なお、ここでは、画素電極及び共通電極の図示を省略している。

遮光膜ＬＳは、第１絶縁基板１０と半導体層ＳＣとの間に位置している。図示した例では、遮光膜ＬＳは、第１絶縁基板１０の内面に配置され、第１絶縁膜１１によって覆われている。このような遮光膜ＬＳは、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）など金属材料を用いて形成されている。

半導体層ＳＣは、第１絶縁膜１１の上に配置され、第２絶縁膜１２によって覆われている。第２絶縁膜１２は、半導体層ＳＣを覆う第１層間絶縁膜に相当する。半導体層ＳＣにおいて、その一端側から他端側に向かって、第１不純物領域Ｒ１、チャネル領域ＣＮ、及び、第２不純物領域Ｒ２がこの順に並んでいる。チャネル領域ＣＮは、遮光膜ＬＳの一端部ＬＳＡの直上に位置している。第２不純物領域Ｒ２は、遮光膜ＬＳの他端部ＬＳＢの直上に位置している。

ゲート配線Ｇ１の一部であるゲート電極ＷＧは、第２絶縁膜１２の上に配置され、第３絶縁膜１３によって覆われている。ゲート電極ＷＧは、チャネル領域ＣＮの直上に位置している。第３絶縁膜１３は、ゲート電極ＷＧを覆う第２層間絶縁膜に相当する。

ソース配線Ｓ１及び中継電極ＲＥは、第３絶縁膜１３の上に配置され、第４絶縁膜１４によって覆われている。これらのソース配線Ｓ１及び中継電極ＲＥは、同一材料を用いて一括して形成可能である。ソース配線Ｓ１は、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１を介して第１不純物領域Ｒ１にコンタクトしている。中継電極ＲＥは、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ２を介して第２不純物領域Ｒ２にコンタクトしている。

なお、画素電極は、第４絶縁膜１４を貫通するコンタクトホールを介して中継電極ＲＥにコンタクトしている。

ゲート電極ＷＧを含むゲート配線Ｇ１、ソース配線Ｓ１、及び、中継電極ＲＥは、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）など金属材料を用いて形成されている。

本実施形態によれば、ゲート配線の延出方向である第１方向Ｘに沿った長さがソース配線の延出方向である第２方向Ｙに沿った長さよりも長い横長の画素構成としたことにより、第２方向Ｙに沿った長さが第１方向Ｘに沿った長さよりも長い縦長の画素構成とした場合と比較して、アクティブエリアにおける総画素数が同一でありながら、ゲート配線、ソース配線などの信号配線の総数を低減することができる。このように、信号配線の総数を低減できるため、信号配線の端子数を低減することができ、これらの信号配線に信号を供給するドライバの規模を低減することが可能となるとともに表示パネルＰＮＬに実装すべき駆動ＩＣチップの数を低減することが可能となる。したがって、コストの削減が可能となる。

また、横長の画素構成を採用したことにより、縦長の画素構成を採用した場合と比較して、ソース配線Ｓのピッチを拡大することが可能である。このため、高精細化等に伴って画素サイズが縮小したとしても、隣接するソース配線Ｓの間にスイッチング素子ＳＷを配置するためのスペースを確保できるとともに、画素電極とスイッチング素子とを電気的に接続する中継電極を設置するためのスペース、あるいは、コンタクトホールを形成するためのスペースを確保することが可能となる。

また、本実施形態によれば、各画素ＰＸに配置されるスイッチング素子ＳＷは、画素ＰＸの長手方向に延出したシングルゲート構造の薄膜トランジスタによって構成されている。また、スイッチング素子ＳＷにおいて、半導体層ＳＣの一部（上記の例では第１不純物領域Ｒ１）は、ソース配線Ｓと対向している。また、スイッチング素子ＳＷの画素電極ＰＥと接続される他端側は、ソース配線Ｓとは対向していない。特に、半導体層ＳＣの第２不純物領域Ｒ２は、ソース配線Ｓと対向する位置からずれた位置に配置されている。このため、画素電極側の半導体層ＳＣとソース配線Ｓとの間の容量結合が防止され、ソース配線Ｓに供給される映像信号にかかわらず、スイッチング素子ＳＷの画素電極側の電位を安定化することが可能となる。このため、画素電極ＰＥに保持される画素電位の乱れを抑制することが可能となる。したがって、良好な表示品位を得ることが可能となる。

また、本実施形態によれば、スイッチング素子ＳＷの半導体層ＳＣは、その裏面側（つまりバックライトが配置される側）に配置された遮光膜ＬＳと対向している。遮光膜ＬＳは、半導体層ＳＣのうち、光リークが顕著に発生する領域、特に、画素電極側に位置するチャネル領域と不純物領域（上記の例では第２不純物領域）との境界を含む領域と対向するように配置されている。このため、半導体層ＳＣにおいて光リークが発生しやすい領域に向かうバックライト光を遮光することが可能となる。したがって、スイッチング素子ＳＷにおける光リークを抑制することが可能となる。これにより、光リークに起因したスイッチング素子ＳＷの誤動作、及び、画素電極ＰＥが保持している画素電位の変動を抑制することが可能となる。

次に、スイッチング素子ＳＷの他の構成例について説明する。

図６は、本実施形態の表示装置に適用可能なスイッチング素子ＳＷの他の構成例を概略的に示す平面図である。なお、図６では画素電極及び共通電極の図示を省略している。

ゲート配線Ｇ１乃至Ｇ３は、それぞれ第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、それぞれ第２方向Ｙに沿ってそれぞれ延出しており、ゲート配線Ｇ１乃至Ｇ３と交差している。ゲート配線Ｇ１及びＧ２と、ソース配線Ｓ１及びＳ２とで区画される画素ＰＸは、図４に示した例と同様に、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも長い横長の長方形状である。

より具体的には、ゲート配線Ｇ１は、略一定の幅で第１方向Ｘに延出しており、ソース配線Ｓ１と交差する位置において、第２方向Ｙに延出した延出部ＧＥを有している。ソース配線Ｓ１は、略一定の幅で第２方向Ｙに延出しており、ゲート配線Ｇ１と交差する位置において、第１方向Ｘに延出した延出部ＳＥを有している。

スイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１との交差部付近に位置し、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。図示した例のスイッチング素子ＳＷは、１個のゲート電極ＷＧを有するシングルゲート構造の薄膜トランジスタである。

スイッチング素子ＳＷの半導体層ＳＣは、ゲート配線Ｇ１の直上で第１方向Ｘに延出し、直線状に形成されている。つまり、Ｘ−Ｙ平面において、半導体層ＳＣの全体は、ゲート配線Ｇ１と重なっている。この半導体層ＳＣは、半導体層ＳＣにおいて、第１不純物領域Ｒ１、チャネル領域ＣＮ、及び、第２不純物領域Ｒ２は、この順に第１方向Ｘに並んでいる。第１不純物領域Ｒ１は、ソース配線Ｓ１の延出部ＳＥと対向している。ソース配線Ｓ１は、ゲート配線Ｇ１の直上に位置する延出部ＳＥにおいて、コンタクトホールＣＨ１１を介して半導体層ＳＣの一端側、つまり第１不純物領域Ｒ１と電気的に接続されている。

また、半導体層ＳＣのうち、第２不純物領域Ｒ２は、ソース配線Ｓ１とは重ならない。換言すると、ソース配線Ｓ１は、第１不純物領域Ｒ１と対向し、第２不純物領域Ｒ２と対向する位置からずれた位置に配置されている。

ゲート電極ＷＧは、チャネル領域ＣＮと対向している。図示した例では、ゲート電極ＷＧは、Ｌ字状に形成されており、第１方向Ｘに延出した部分がチャネル領域ＣＮと対向し、第２方向Ｙに延出した部分がゲート配線Ｇ１の延出部ＧＥと対向している。ゲート配線Ｇ１は、ソース配線Ｓ１と対向する延出部ＧＥにおいて、コンタクトホールＣＨ１２を介してゲート電極ＷＧと電気的に接続されている。

中継電極ＲＥは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、第２不純物領域Ｒ２と対向している。図示した例では、中継電極ＲＥは、さらに、ゲート配線Ｇ１とも対向している。このような中継電極ＲＥは、コンタクトホールＣＨ１３を介して半導体層ＳＣの他端側、つまり第２不純物領域Ｒ２と電気的に接続されている。

このような構成例では、図４に示した例で適用した遮光膜は不要である。

図７Ａは図６に示したスイッチング素子ＳＷをＣ−Ｄ線で切断した構造を概略的に示す断面図であり、図７Ｂは図６に示したスイッチング素子ＳＷをＥ−Ｆ線で切断した構造を概略的に示す断面図である。なお、ここでは、画素電極及び共通電極の図示を省略している。

延出部ＧＥを含むゲート配線Ｇ１は、第１絶縁基板１０の内面に配置され、第１絶縁膜１１によって覆われている。第１絶縁膜１１は、ゲート配線Ｇ１を覆う第１層間絶縁膜に相当する。

半導体層ＳＣは、第１絶縁膜１１の上に配置され、第２絶縁膜１２によって覆われている。第２絶縁膜１２は、半導体層ＳＣを覆う第２層間絶縁膜に相当する。半導体層ＳＣにおいて、その一端側から他端側に向かって、第１不純物領域Ｒ１、チャネル領域ＣＮ、及び、第２不純物領域Ｒ２がこの順に並んでいる。当然のことながら、チャネル領域ＣＮを含む半導体層ＳＣの全体は、ゲート配線Ｇ１の直上に位置している。

ゲート電極ＷＧは、第２絶縁膜１２の上に配置され、第３絶縁膜１３によって覆われている。第３絶縁膜１３は、ゲート電極ＷＧを覆う第３層間絶縁膜に相当する。ゲート電極ＷＧは、チャネル領域ＣＮの直上に位置している。また、ゲート電極ＷＧは、ゲート配線Ｇ１の延出部ＧＥの直上まで延在し、第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールＣＨ１２を介して延出部ＧＥにコンタクトしている。

ソース配線Ｓ１及び中継電極ＲＥは、第３絶縁膜１３の上に配置され、第４絶縁膜１４によって覆われている。ソース配線Ｓ１の延出部ＳＥは、第１不純物領域Ｒ１の直上に位置し、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１１を介して第１不純物領域Ｒ１にコンタクトしている。中継電極ＲＥは、第２不純物領域Ｒ２の直上に位置し、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１３を介して第２不純物領域Ｒ２にコンタクトしている。

このような構成例によれば、上記した構成例と同様の効果が得られる。加えて、スイッチング素子ＳＷは、その略全体がゲート配線Ｇ及びソース配線と重なっている。つまり、スイッチング素子ＳＷの略全体が表示に寄与しない配線と重なる領域に位置しているため、高精細化等に伴って画素サイズが縮小したとしても、スイッチング素子ＳＷの設置による一画素ＰＸあたりの表示に寄与する面積の低減が抑制される。このため、各画素ＰＸにおいて、十分な輝度あるいは透過率を得ることが可能となる。

また、トップゲート構造のスイッチング素子ＳＷでありながら、半導体層ＳＣの第１絶縁基板側はゲート配線Ｇによって遮光されるため、別途遮光膜を配置することなく、光リークに起因したスイッチング素子ＳＷの誤動作、及び、画素電極ＰＥが保持している画素電位の変動を抑制することが可能となる。なお、ゲート配線Ｇと半導体層ＳＣとの間に位置する第１絶縁膜１１の膜厚は、ゲート電極ＷＧと半導体層ＳＣとの間に位置する第２絶縁膜１２の膜厚よりも厚いことが望ましく、一例では、第１絶縁膜１１の膜厚は第２絶縁膜１２の膜厚の約３倍である。これにより、ゲート配線Ｇと半導体層ＳＣとの容量結合を抑制することが可能となる。

図８は、本実施形態の表示装置に適用可能なスイッチング素子ＳＷの他の構成例を概略的に示す平面図である。なお、図８では画素電極及び共通電極の図示を省略している。

ゲート配線Ｇ１乃至Ｇ３は、それぞれ第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、それぞれ第２方向Ｙに沿ってそれぞれ延出しており、ゲート配線Ｇ１乃至Ｇ３と交差している。ゲート配線Ｇ１及びＧ２と、ソース配線Ｓ１及びＳ２とで区画される画素ＰＸは、図４に示した例と同様に、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも長い横長の長方形状である。

スイッチング素子ＳＷは、ゲート配線Ｇ２とソース配線Ｓ１との交差部付近に位置し、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。図示した例のスイッチング素子ＳＷは、１個のゲート電極ＷＧを有するシングルゲート構造の薄膜トランジスタである。

スイッチング素子ＳＷの半導体層ＳＣは、ソース配線Ｓ１の直下で第２方向Ｙに延出し、直線状に形成されている。つまり、Ｘ−Ｙ平面において、半導体層ＳＣの全体は、ソース配線Ｓ１と重なっている。この半導体層ＳＣは、半導体層ＳＣにおいて、第１不純物領域Ｒ１、チャネル領域ＣＮ、及び、第２不純物領域Ｒ２は、この順に第２方向Ｙに並んでいる。なお、ここで説明する半導体層ＳＣは、第２方向Ｙに隣接する２つのスイッチング素子に跨って配置されており、図示した例の半導体層ＳＣは、ゲート配線Ｇ３及びソース配線Ｓ１と電気的に接続されたスイッチング素子にも延在している。第１不純物領域Ｒ１は、ソース配線Ｓ１と対向している。ソース配線Ｓ１は、コンタクトホールＣＨ２１を介して半導体層ＳＣの一端側、つまり第１不純物領域Ｒ１と電気的に接続されている。

ゲート配線Ｇ１の一部であるゲート電極ＷＧは、チャネル領域ＣＮと対向している。

ローカルインターコネクト電極ＬＩは、Ｌ字状に形成されており、第２方向Ｙに延出した部分がソース配線Ｓ１と重なる位置で第２不純物領域Ｒ２と対向し、第１方向Ｘに延出した部分がゲート配線Ｇ１と対向している。このローカルインターコネクト電極ＬＩは、コンタクトホールＣＨ２２を介して半導体層ＳＣの他端側、つまり第２不純物領域Ｒ２と電気的に接続されている。

中継電極ＲＥは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、ゲート配線Ｇ１と重なる位置（或いはソース配線Ｓ１と重ならない位置で）でローカルインターコネクト電極ＬＩと対向している。このような中継電極ＲＥは、コンタクトホールＣＨ２３を介してローカルインターコネクト電極ＬＩと電気的に接続されている。

図９Ａは図８に示したスイッチング素子ＳＷをＧ−Ｈ線で切断した構造を概略的に示す断面図であり、図９Ｂは図８に示したスイッチング素子ＳＷをＥ−Ｆ線で切断した構造を概略的に示す断面図である。なお、ここでは、画素電極及び共通電極の図示を省略している。

遮光膜ＬＳは、第１絶縁基板１０の内面に配置され、第１絶縁膜１１によって覆われている。

半導体層ＳＣは、第１絶縁膜１１の上に配置され、第２絶縁膜１２によって覆われている。第２絶縁膜１２は、半導体層ＳＣを覆う第１層間絶縁膜に相当する。半導体層ＳＣにおいて、その一端側から他端側に向かって、第１不純物領域Ｒ１、チャネル領域ＣＮ、及び、第２不純物領域Ｒ２がこの順に並んでいる。チャネル領域ＣＮは、遮光膜ＬＳの一端部ＬＳＡの直上に位置している。第２不純物領域Ｒ２は、遮光膜ＬＳの他端部ＬＳＢの直上に位置している。

ゲート配線Ｇ１の一部であるゲート電極ＷＧは、第２絶縁膜１２の上に配置され、第３絶縁膜１３によって覆われている。ゲート電極ＷＧは、チャネル領域ＣＮの直上に位置している。第３絶縁膜１３は、ゲート電極ＷＧを覆う第２層間絶縁膜に相当する。

ローカルインターコネクト電極ＬＩは、第３絶縁膜１３の上に配置され、第４絶縁膜１４によって覆われている。ローカルインターコネクト電極ＬＩは、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ２２を介して第２不純物領域Ｒ２にコンタクトしている。第４絶縁膜１４は、ローカルインターコネクト電極ＬＩを覆う第３層間絶縁膜に相当する。

ソース配線Ｓ１及び中継電極ＲＥは、第４絶縁膜１４の上に配置され、第５絶縁膜１５によって覆われている。ソース配線Ｓ１は、第２絶縁膜１２、第３絶縁膜１３、及び、第４絶縁膜１４を貫通するコンタクトホールＣＨ２１を介して第１不純物領域Ｒ１にコンタクトしている。中継電極ＲＥは、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ２を介して第２不純物領域Ｒ２にコンタクトしている。中継電極ＲＥは、第４絶縁膜１４を貫通するコンタクトホールＣＨ２３を介してローカルインターコネクト電極ＬＩにコンタクトしている。

このような構成例においても、上記した構成例と同様の効果が得られる。

上記実施形態では、表示装置として、液晶表示装置を例に説明したが、有機ＥＬ表示装置などの他の表示装置についても本実施形態は適用可能である。

以上説明したように、本実施形態によれば、表示品位の良好な表示装置を提供することができる。

なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

ＰＮＬ…表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＳＷ…スイッチング素子 ＷＧ…ゲート電極
ＳＣ…半導体層 ＣＮ…チャネル領域 Ｒ１…第１不純物領域 Ｒ２…第２不純物領域
ＬＳ…遮光膜

Claims (6)

1. 絶縁基板と、
   ポリシリコンによって形成され第１方向に延出した半導体層であって、第１不純物領域、第２不純物領域、及び、前記第１不純物領域と前記第２不純物領域との間に位置するチャネル領域を有する半導体層と、
   前記半導体層を覆う第１層間絶縁膜と、
   前記第１層間絶縁膜上に形成され、第１方向に延出し前記半導体層に対して並列配置されたゲート配線であって、前記ゲート配線の幅方向に拡張され前記チャネル領域と対向するゲート電極を含むゲート配線と、
   前記ゲート配線を覆う第２層間絶縁膜と、
   前記第２層間絶縁膜上に形成され、第１方向と交差する第２方向に延出したソース配線であって、前記第２不純物領域と対向する位置からずれた位置に配置され、且つ、前記第１不純物領域に対向し前記第１不純物領域に電気的に接続されたソース配線と、
   第１方向に沿った長さが第２方向に沿った長さよりも長い画素に配置され、前記第２不純物領域に電気的に接続された画素電極と、
   を備えた表示装置。
2. さらに、前記絶縁基板と前記半導体層との間に位置し、前記ソース配線と対向する位置からずれた位置に配置され、前記チャネル領域と前記第２不純物領域との境界を含む領域に対向する遮光膜を備えた請求項１に記載の表示装置。
3. さらに、前記第２層間絶縁膜上に形成され、隣接する前記ソース配線の間に位置し、前記第２不純物領域と対向し、前記第２不純物領域と前記画素電極との間で両者を電気的に接続する中継電極を備えた、請求項１に記載の表示装置。
4. 前記ゲート配線は、前記ソース配線と交差する第１幅を有する交差部と、隣接する前記ソース配線の間に位置し前記第１幅より幅広の第２幅を有する拡幅部と、を含む、請求項１に記載の表示装置。
5. 絶縁基板と、
   第１方向に延出したゲート配線と、
   前記ゲート配線を覆う第１層間絶縁膜と、
   前記第１層間絶縁膜上においてポリシリコンによって形成され、前記ゲート配線の直上で第１方向に延出した半導体層であって、第１不純物領域、第２不純物領域、及び、前記第１不純物領域と前記第２不純物領域との間に位置するチャネル領域を有する半導体層と、
   前記半導体層を覆う第２層間絶縁膜と、
   前記第２層間絶縁膜上に形成され、前記ゲート配線に電気的に接続され、前記チャネル領域と対向するゲート電極と、
   前記ゲート電極を覆う第３層間絶縁膜と、
   前記第３層間絶縁膜上に形成され、第１方向と交差する第２方向に延出したソース配線であって、前記ゲート配線と前記ゲート電極とが電気的に接続される位置と対向し、前記ゲート配線の直上で前記第１不純物領域に電気的に接続され、前記第２不純物領域と対向する位置からずれた位置に配置されたソース配線と、
   前記第２不純物領域に電気的に接続された画素電極と、
   を備えた表示装置。
6. 絶縁基板と、
   ポリシリコンによって形成され、第２方向に延出した半導体層であって、第１不純物領域、第２不純物領域、及び、前記第１不純物領域と前記第２不純物領域との間に位置するチャネル領域を有する半導体層と、
   前記半導体層を覆う第１層間絶縁膜と、
   前記第１層間絶縁膜上において第１方向に延出し、前記チャネル領域と対向するゲート電極を含むゲート配線と、
   前記ゲート配線を覆う第２層間絶縁膜と、
   前記第２層間絶縁膜上に形成され、前記第２不純物領域に電気的に接続されるとともに前記半導体層と対向する位置からずれた位置に延出したローカルインターコネクト電極と、
   前記ローカルインターコネクト電極を覆う第３層間絶縁膜と、
   前記第３層間絶縁膜上に形成され、第２方向に延出したソース配線であって、前記半導体層と対向し、前記第１不純物領域に電気的に接続されたソース配線と、
   前記ソース配線と対向する位置からずれた位置で前記ローカルインターコネクト電極に電気的に接続された画素電極と、
   を備えた表示装置。

Images