JP2018116228A - 表示装置 - Google Patents

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Abstract

【課題】表示品位の低下を抑制することが可能な表示装置を提供する。
【解決手段】本実施形態によれば、絶縁基板と、絶縁基板の上で第１方向に沿って延伸したゲート線と、絶縁基板の上でゲート線と交差し、第１方向に並んだ第１ソース線及び第２ソース線と、ゲート線、第１ソース線、及び第２ソース線と重なり、第１開口部及び第２開口部を有する第１遮光層と、第１ソース線と第２ソース線との間でゲート線と交差し、第２ソース線に接続された酸化物半導体層と、を備え、第１開口部と第２開口部とは、第１ソース線と第２ソース線との間で第１方向と交差する第２方向に沿って並び、ゲート線は、第１開口部と第２開口部との間に位置し、酸化物半導体層は、第１開口部と重なる第１重畳部を有している、表示装置が提供される。
【選択図】図４

Description

本発明の実施形態は、表示装置に関する。
透過型の液晶表示装置では、スイッチング素子の劣化防止やリーク電流の抑制のため、バックライトからの光を遮光するための遮光層が設けられている場合がある。スマートフォンやタブレット等に用いられる液晶表示装置では、高精細化に伴い、小型で且つ多くの電流を流すことのできるスイッチング素子が求められている。スイッチング素子に大電流を流す手法として、スイッチング素子のゲート電極と遮光層とを電気的に接続し、遮光層を例えばバックゲート電極として用いることが知られている。
しかしながら、上記のような構成においては、画素を構成する配線間の寄生容量が増大し、表示品位を劣化させる場合がある。
特許５６６９２４６号公報
本実施形態の目的は、表示品位の低下を抑制することが可能な表示装置を提供することにある。
本実施形態によれば、
絶縁基板と、前記絶縁基板の上で第１方向に沿って延伸したゲート線と、前記絶縁基板の上で前記ゲート線と交差し、前記第１方向に並んだ第１ソース線及び第２ソース線と、前記ゲート線、前記第１ソース線、及び前記第２ソース線と重なり、第１開口部及び第２開口部を有する第１遮光層と、前記第１ソース線と前記第２ソース線との間で前記ゲート線と交差し、前記第２ソース線に接続された酸化物半導体層と、を備え、前記第１開口部と前記第２開口部とは、前記第１ソース線と前記第２ソース線との間で前記第１方向と交差する第２方向に沿って並び、前記ゲート線は、前記第１開口部と前記第２開口部との間に位置し、前記酸化物半導体層は、前記第１開口部と重なる第１重畳部を有している、表示装置が提供される。
本実施形態によれば、
絶縁基板と、前記絶縁基板の上で第１方向に沿って延伸したゲート線と、前記絶縁基板の上で前記ゲート線と交差し、前記第１方向に並んだ第１ソース線及び第２ソース線と、前記第１ソース線と前記第２ソース線との間で前記ゲート線と交差する酸化物半導体層と、前記第１ソース線と前記第２ソース線との間で前記第１方向と交差する第２方向に並んだ第１画素電極及び第２画素電極と、を備え、前記ゲート線は、前記第１画素電極と前記第２画素電極との間に位置し、前記酸化物半導体層は、前記第２画素電極と電気的に接続された第１端部と、前記第２ソース線と電気的に接続された第２端部と、前記第１端部と前記第２端部との間に位置し前記第１画素電極と重なる第２重畳部とを含む、表示装置が提供される。
図１は、本実施形態の表示装置の構成を示す図である。 図２は、図１に示す表示パネルの基本構成及び等価回路を示す図である。 図３は、画素ＰＸの構成を示す平面図である。 図４は、第２基板の構成を示す平面図である。 図５は、図３のＡ−Ｂ線で切断した表示パネルの一部を示す断面図である。 図６は、図３のＣ−Ｄ線で切断した表示パネルの一部を示す断面図である。 図７は、第１基板ＳＵＢ１の他の構成例を示す平面図である。 図８は、図７のＥ−Ｆ線で切断した第１基板の一部を示す断面図である。 図９は、第１基板ＳＵＢ１の他の構成例を示す平面図である。
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
図１は、本実施形態の表示装置ＤＳＰの構成を示す図である。図に示す第１方向Ｘ及び第２方向Ｙは互いに交差している。一例では、第１方向Ｘと第２方向Ｙとは、互いに直交しているが、９０度以外の角度で互いに交差していても良い。
本実施形態においては、表示装置の一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。
表示装置ＤＳＰは、表示パネルＰＮＬ、表示パネルＰＮＬを駆動する駆動ＩＣチップ１などを備えている。表示パネルＰＮＬは、例えば、液晶表示パネルであり、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、シール部ＳＥと、液晶層（後述する液晶層ＬＣ）と、を備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。シール部ＳＥは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着している。表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡを備えている。表示領域ＤＡは、シール部ＳＥによって囲まれた内側に位置している。
駆動ＩＣチップ１は、非表示領域ＮＤＡに位置している。図示した例では、駆動ＩＣチップ１は、第２基板ＳＵＢ２よりも外側に延伸した第１基板ＳＵＢ１の実装部ＭＴに実装されている。駆動ＩＣチップ１は、例えば、画像表示に必要な信号を出力するディスプレイドライバを内蔵している。ここでのディスプレイドライバは、後述するソースドライバＳＤ、ゲートドライバＧＤ１及びＧＤ２、及び、共通電極駆動回路ＣＤの少なくとも一部を含むものである。なお、図示した例に限らず、駆動ＩＣチップ１は、別途表示パネルＰＮＬに接続されるフレキシブル基板上に実装されていても良い。
本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであっても良い。
また、ここでは、表示パネルＰＮＬの詳細な構成については説明を省略するが、表示パネルＰＮＬは、Ｘ−Ｙ平面、あるいは、基板主面に沿った横電界を利用する表示モード、Ｘ−Ｙ平面の法線に沿った縦電界を利用する表示モード、あるいは、Ｘ−Ｙ平面に対して斜め方向に傾斜した傾斜電界を利用する表示モードのいずれを適用した構成を有していても良い。また、表示パネルＰＮＬは、上記の縦電界、横電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応した構成を有していても良い。
図２は、図１に示した表示パネルＰＮＬの基本構成及び等価回路を示す図である。表示パネルＰＮＬは、表示領域ＤＡにおいて、複数の画素ＰＸを備えている。複数の画素ＰＸは、マトリクス状に配置されている。また、表示パネルＰＮＬは、表示領域ＤＡにおいて、複数本のゲート線Ｇ（Ｇ１〜Ｇｎ）、複数本のソース線Ｓ（Ｓ１〜Ｓｍ）、共通電極ＣＥなどを備えている。ゲート線Ｇは、各々第１方向Ｘに延伸し、第２方向Ｙに並んでいる。ソース線Ｓは、各々第２方向Ｙに延伸し、第１方向Ｘに並んでいる。なお、ゲート線Ｇ及びソース線Ｓは、必ずしも直線的に延伸していなくても良く、それらの一部が屈曲していてもよい。共通電極ＣＥは、複数の画素ＰＸに亘って配置されている。
表示パネルＰＮＬは、非表示領域ＮＤＡにおいて、ゲートドライバＧＤ１及びＧＤ２と、ソースドライバＳＤとを備えている。ゲートドライバＧＤ１とゲートドライバＧＤ２とは、第１方向Ｘに対向して配置され、表示領域ＤＡを挟んでいる。ゲート線Ｇは、ゲートドライバＧＤ１及びＧＤ２のいずれか一方に接続されている。図示した例では、奇数番目のゲート線Ｇ１、Ｇ３、…は、ゲートドライバＧＤ１に接続されている。偶数番目のゲート線Ｇ２、Ｇ４…は、ゲートドライバＧＤ２に接続されている。このようなレイアウトによれば、非表示領域ＮＤＡにおける一端側の幅と他端側の幅とを均一化することができ、狭額縁化に好適である。ソース線Ｓは、ソースドライバＳＤに接続されている。共通電極ＣＥは、共通電極駆動回路ＣＤに接続されている。ソースドライバＳＤ、ゲートドライバＧＤ１及びＧＤ２、及び、共通電極駆動回路ＣＤは、非表示領域ＮＤＡにおいて、第１基板ＳＵＢ１上に形成されても良いし、これらの一部或いは全部が図１に示した駆動ＩＣチップ１に内蔵されていても良い。
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、ゲート線Ｇ及びソース線Ｓと電気的に接続されている。ゲート線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。ソース線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。これらのゲート線Ｇ、ソース線Ｓ、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどは、図１に示した第１基板ＳＵＢ１に備えられている。
図３は、画素ＰＸの構成を示す平面図である。ここでは、表示パネルＰＮＬを構成する一方の基板である第１基板ＳＵＢ１の平面図が示されている。図示した例は、横電界を利用する表示モードの一つであるＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが適用された例に相当する。なお、一例では、第１基板ＳＵＢ１は共通電極を備えているが、ここでは共通電極の図示を省略する。
第１基板ＳＵＢ１は、ゲート線Ｇ２及びＧ３、遮光層ＬＳ２及びＬＳ３、ソース線Ｓ１及びＳ２、画素電極ＰＥ１及びＰＥ２、及びスイッチング素子ＳＷなどを備えている。
ゲート線Ｇ２及びＧ３は、第１方向Ｘに沿って延伸し、第２方向Ｙに間隔をおいて並んでいる。ゲート線Ｇ２及びＧ３は、第２方向Ｙの幅ＷＧがほぼ一定の帯状に形成されている。
遮光層ＬＳ２及びＬＳ３は、それぞれ第１方向Ｘに沿って延伸し、ゲート線Ｇ２及びＧ３と重なっている。以下では、遮光層ＬＳ２を代表してその構成を説明する。遮光層ＬＳ２は、導電性を有し、ゲート線Ｇ２と電気的に接続されている。一例では、遮光層ＬＳ２は、図２に示すゲートドライバＧＤ２に接続されることで、ゲート線Ｇ２と電気的に接続されていてもよい。遮光層ＬＳ２は、第２方向Ｙの幅ＷＬＳがほぼ一定の帯状に形成され、ソース線Ｓ１及びＳ２と交差している。幅ＷＬＳは、幅ＷＧより大きい。したがって、ゲート線Ｇ２は、そのすべてが遮光層ＬＳ２と重なっている。図示した例では、ゲート線Ｇ２は、遮光層ＬＳ２の略中央に位置している。
ソース線Ｓ１及びＳ２は、第２方向Ｙに沿って延伸し、第１方向Ｘに沿って間隔をおいて並んでいる。図示した例では、画素ＰＸは、ゲート線Ｇ２及びＧ３とソース線Ｓ１及びＳ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。なお、画素ＰＸの形状は、長方形状に限らず、適宜に変更することが可能である。
画素電極ＰＥ１及びＰＥ２は、ソース線Ｓ１とソース線Ｓ２との間で第２方向Ｙに沿って並んでいる。ゲート線Ｇ２は、画素電極ＰＥ１と画素電極ＰＥ２との間に位置している。以下では、画素電極ＰＥ２を代表してその構成を説明する。
画素電極ＰＥ２は、電極部ＰＡ２とコンタクト部ＰＢ２とを備えている。電極部ＰＡ２及びコンタクト部ＰＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。コンタクト部ＰＢ２は、電極部ＰＡ２よりゲート線Ｇ２に近接している。電極部ＰＡ２は、コンタクト部ＰＢ２から第２方向Ｙに延伸している。図示した例では、画素電極ＰＥ２は、２本の電極部ＰＡ２を有している。２本の電極部ＰＡ２は、間隔をおいて第１方向Ｘに並び、それぞれ第１方向Ｘに沿ってほぼ一定の幅を有する帯状に形成されている。なお、画素電極ＰＥ２の形状は、図示した例に限定されるものではなく、画素ＰＸの形状などに合わせて適宜変更することができる。例えば、画素電極ＰＥ２は、第１方向Ｘ及び第２方向Ｙと交差する斜め方向に延伸し、電極部ＰＡ２が斜め方向に延伸していてもよい。また、画素電極ＰＥ２は、１本の電極部ＰＡ２を有していてもよく、３本以上の電極部ＰＡ２を有していてもよい。
スイッチング素子ＳＷは、ソース線Ｓ１とソース線Ｓ２との間に形成されている。一例では、スイッチング素子ＳＷは、ソース線Ｓ２及びゲート線Ｇ２と電気的に接続されたシングルゲート型の薄膜トランジスタである。スイッチング素子ＳＷは、半導体層ＳＣ２、ゲート電極ＧＥ、及び中継電極ＲＥなどを備えている。
半導体層ＳＣ２は、略Ｌ字状に形成され、第１部分ＰＳ２１と第２部分ＰＳ２２とを有している。半導体層ＳＣ２の第１端部Ｅ１は、ソース線Ｓ１とソース線Ｓ２との間、及びゲート線Ｇ２とゲート線Ｇ３との間に位置し、ゲート線Ｇ３よりもゲート線Ｇ２に近接している。第１端部Ｅ１は、中継電極ＲＥ及びコンタクト部ＰＢ２と重なっている。半導体層ＳＣ２の第２端部Ｅ２は、ゲート線Ｇ２を挟んで第１端部Ｅ１と反対側に位置し、ソース線Ｓ２と重なっている。
第１部分ＰＳ２１は、第１端部Ｅ１から第２方向Ｙに沿って延伸し、ゲート線Ｇ２及び遮光層ＬＳ２と交差している。ゲート電極ＧＥは、ゲート線Ｇ２のうち、第１部分ＰＳ２１と交差する部分に相当する。第１部分ＰＳ２１は、第１端部Ｅ１と重なって形成されたコンタクトホールＣＨ１において、中継電極ＲＥと接続されている。図示した例では、第１部分ＰＳ２１の第１端部Ｅ１と反対側の領域は、画素電極ＰＥ１が備える２つの電極部ＰＡ１の間に位置している。
第２部分ＰＳ２２は、第２端部Ｅ２から第１方向Ｘに沿って延伸し、第１部分ＰＳ２１と繋がっている。第２部分ＰＳ２２は、第２端部Ｅ２と重なって形成されたコンタクトホールＣＨ２においてソース線Ｓ２と接続されている。第２部分ＰＳ２２は、斜線で示すように、電極部ＰＡ１の一方と重なった重畳部ＯＶ１を有している。重畳部ＯＶ１は、第１端部Ｅ１と第２端部Ｅ２との間に位置している。重畳部ＯＶ１と第１端部Ｅ１とは、第２方向Ｙに沿って並んでいる。重畳部ＯＶ１と第２端部Ｅ２とは、第１方向Ｘに沿って並んでいる。
第２部分ＰＳ２２は、電極部ＰＡ１の第２方向Ｙの端部ＥＰＡよりもゲート線Ｇ２及び遮光層ＬＳ２から離間している。換言すると、第２部分ＰＳ２２とゲート線Ｇ２との間隔ＧＰＳは、電極部ＰＡ１とゲート線Ｇ２との間隔ＧＰＡより大きい。同様に、第２部分ＰＳ２２と遮光層ＬＳ２との間隔ＬＰＳは、電極部ＰＡ１と遮光層ＬＳ２との間隔ＬＰＡより大きい。ここで間隔とは、第２方向Ｙに沿った長さである。図示した例では、間隔ＬＰＳは、間隔ＧＰＳより小さい。
なお、第１部分ＰＳ２１は、第２方向Ｙと交差する方向に延伸していてもよく、第２部分ＰＳ２２は、第１方向Ｘと交差する方向に延伸していてもよい。また、第１部分ＰＳ２１と第２部分ＰＳ２２とは、一部が屈曲していてもよい。
中継電極ＲＥは、コンタクト部ＰＢ２と重なっている。図示した例では、第１方向Ｘにおいて、画素ＰＸの略中央に位置している。中継電極ＲＥの幅ＷＲＥは、コンタクト部ＰＢ２の幅ＷＰＢより大きい。中継電極ＲＥは、コンタクト部ＰＢ２と重なる領域に形成されたコンタクトホールＣＨ３において、コンタクト部ＰＢ２と接続されている。これにより、画素電極ＰＥ２は、中継電極ＲＥを介してスイッチング素子ＳＷと電気的に接続される。図示した例では、コンタクトホールＣＨ３は、コンタクトホールＣＨ１よりゲート線Ｇ２に近接している。
なお、図示した例では、第１基板ＳＵＢ１は、ゲート線Ｇ３と交差する半導体層ＳＣ３を備えている。半導体層ＳＣ３は、ゲート線Ｇ３とともにスイッチング素子を構成している。半導体層ＳＣ２と同様、半導体層ＳＣ３の第２部分ＰＳ３２は、電極部ＰＡ２１と交差している。
図４は、図３に示す第１基板ＳＵＢ１と対向する第２基板ＳＵＢ２の構成例を示す平面図である。第２基板ＳＵＢ２は、遮光層ＢＭ、カラーフィルタなどを備えているが、ここでは、遮光層ＢＭのみを示している。また、第１基板ＳＵＢ１に設けられている各構成要素を破線で示している。
遮光層ＢＭは、ゲート線Ｇ２及びＧ３、遮光層ＬＳ２及びＬＳ３、ソース線Ｓ１及びＳ２、及び中継電極ＲＥと対向する領域に設けられ、各画素ＰＸを区画している。遮光層ＢＭは、開口部ＯＰ１及びＯＰ２を有している。開口部ＯＰ１及びＯＰ２は、表示パネルＰＮＬのうち表示に寄与する領域に相当する。図示した例では、開口部ＯＰ１及びＯＰ２は、ソース線Ｓ１とソース線Ｓ２との間に位置し、第２方向Ｙに沿って並んでいる。
ゲート線Ｇ２及び遮光層ＬＳ２は、開口部ＯＰ１と開口部ＯＰ２との間に位置している。中継電極ＲＥは、ゲート線Ｇ２と開口部ＯＰ２との間に位置している。半導体層ＳＣ２は、斜線で示すように、部分的に開口部ＯＰ１と重なった重畳部ＯＶ２を有している。すなわち、重畳部ＯＶ２は、遮光層ＢＭと重なっていない。重畳部ＯＶ２は、略Ｌ字状であり、第１部分ＰＳ２１の一部と第２部分ＰＳ２２の一部を含んでいる。第１端部Ｅ１は、ゲート線Ｇ２と開口部ＯＰ２との間に位置し、遮光層ＢＭと重なっている。第２端部Ｅ２は、ソース線Ｓ２に重なるとともに、遮光層ＢＭとも重なっている。第２端部Ｅ２は、開口部ＯＰ１のゲート線Ｇ２側の端部Ｅ３よりもゲート線Ｇ２から離間している。換言すると、重畳部ＯＶ２と第１端部Ｅ１とは、第２方向Ｙに沿って並んでいる。重畳部ＯＶ２と第２端部Ｅ２とは、第１方向Ｘに沿って並んでいる。
なお、本実施形態において、ソース線Ｓ１は、第１ソース線に対応し、ソース線Ｓ２は、第２ソース線に対応し、ゲート線Ｇ２は、ゲート線に対応する。画素電極ＰＥ１は、第１画素電極に対応し、画素電極ＰＥ２は、第２画素電極に対応する。遮光層ＢＭは、第１遮光層に対応し、遮光層ＬＳ２は、第２遮光層又は遮光層に対応する。開口部ＯＰ１は、第１開口部に対応し、開口部ＯＰ２は、第２開口部に対応する。重畳部ＯＶ２は、第１重畳部に対応し、重畳部ＯＶ１は、第２重畳部に対応する。
図５は、図４のＡ−Ｂ線で切断した表示パネルＰＮＬの一部を示す断面図である。図５において、第１基板ＳＵＢ１から第２基板ＳＵＢ２に向う方向を第３方向Ｚと定義する。また、第３方向Ｚを「上」又は「上方」と称し、第３方向Ｚと反対方向を「下」又は「下方」と称す。
第１基板ＳＵＢ１は、第１絶縁基板１０、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、第６絶縁膜１６、遮光層ＬＳ２、半導体層ＳＣ２、ゲート線Ｇ２、ソース線Ｓ２、中継電極ＲＥ、共通電極ＣＥ、画素電極ＰＥ１及びＰＥ２、第１配向膜ＡＬ１などを備えている。
第１絶縁基板１０は、ガラス基板や樹脂基板などの光透過性を有する基板である。第１絶縁膜１１は、第１絶縁基板１０の上に形成されている。遮光層ＬＳ２は、第１絶縁膜１１の上に位置している。遮光層ＬＳ２は、後述するバックライトユニットＢＬから半導体層ＳＣ２に向かう光を遮光する。遮光層ＬＳ２は、例えばチタン（Ｔｉ）などの金属材料によって形成されている。第２絶縁膜１２は、遮光層ＬＳ２を覆うとともに、第１絶縁膜１１の上にも形成されている。半導体層ＳＣ２は、第２絶縁膜１２の上に位置し、一部が遮光層ＬＳ２と重なっている。半導体層ＳＣ２は、例えば、透明アモルファス酸化物半導体（ＴＡＯＳ：transparent amorphous oxide semiconductor）によって形成されている。第３絶縁膜１３は、半導体層ＳＣ２を覆っている。
ゲート線Ｇ２の一部であるゲート電極ＧＥは、第３絶縁膜１３の上に位置し、第４絶縁膜１４によって覆われている。ゲート電極ＧＥは、半導体層ＳＣ２のうち遮光層ＬＳ２と対向する領域の直上に位置している。ゲート線Ｇ２は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であっても良いし、多層構造であっても良い。
ソース線Ｓ２及び中継電極ＲＥは、第４絶縁膜１４の上に位置し、第５絶縁膜１５によって覆われている。ソース線Ｓ２と中継電極ＲＥとは、同一材料によって形成され、上記の金属材料が適用可能である。ソース線Ｓ２は、第３絶縁膜１３及び第４絶縁膜１４を貫通するコンタクトホールＣＨ２において半導体層ＳＣ２に接している。中継電極ＲＥは、第３絶縁膜１３及び第４絶縁膜１４を貫通するコンタクトホールＣＨ１において半導体層ＳＣ２に接している。
共通電極ＣＥは、第５絶縁膜１５の上に位置し、第６絶縁膜１６によって覆われている。画素電極ＰＥ１及びＰＥ２は、第６絶縁膜１６の上に位置し、第１配向膜ＡＬ１によって覆われている。画素電極ＰＥ１及びＰＥ２の一部は、第６絶縁膜１６を介して共通電極ＣＥと対向している。共通電極ＣＥ及び画素電極ＰＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。画素電極ＰＥ２は、共通電極ＣＥの開口部と重畳する位置において、第５絶縁膜１５及び第６絶縁膜１６を貫通するコンタクトホールＣＨ３において中継電極ＲＥに接している。図示した例では、コンタクトホールＣＨ３とコンタクトホールＣＨ１とは、重なっていない。なお、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、及び、第６絶縁膜１６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁膜であり、単層構造であっても良いし、多層構造であっても良い。第５絶縁膜１５は、アクリル樹脂などの有機絶縁膜である。
第２基板ＳＵＢ２は、第２絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。
遮光層ＢＭ、及びカラーフィルタＣＦは、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。遮光層ＢＭは、例えば黒色に着色された樹脂材料によって形成されており、各画素を区画している。図示した例では、遮光層ＢＭは、ソース線Ｓ２、ゲート線Ｇ２、遮光層ＬＳ２、中継電極ＲＥ、及びコンタクト部ＰＢ２とそれぞれ対向する領域に配置されている。一方、遮光層ＢＭは、電極部ＰＡ１と対向する領域には設けられていない。カラーフィルタＣＦは、画素電極ＰＥ１及びＰＥ２と対向する位置に配置され、その一部が遮光層ＢＭに重なっている。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。
なお、カラーフィルタＣＦは、第１基板ＳＵＢ１に配置されても良い。遮光層ＢＭは、カラーフィルタＣＦとオーバーコート層ＯＣとの間、あるいは、オーバーコート層ＯＣと第２配向膜ＡＬ２との間に配置されても良い。また、白色を表示する画素が追加されても良く、白色画素には白色のカラーフィルタを配置しても良いし、無着色の樹脂材料を配置しても良いし、カラーフィルタを配置せずにオーバーコート層ＯＣを配置しても良い。
上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。第１配向膜ＡＬ１と第２配向膜ＡＬ２との間には、所定のセルギャップが形成される。セルギャップは、例えば２〜５μｍである。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、所定のセルギャップが形成された状態でシール材によって貼り合わせられている。
液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に位置し、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子を含んでいる。このような液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。
上記のような構成の表示パネルＰＮＬに対して、第１基板ＳＵＢ１の下方には、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。また、第２基板ＳＵＢ２の上方には、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。一例では、第１偏光板ＰＬ１及び第２偏光板ＰＬ２は、それぞれの吸収軸がＸ−Ｙ平面において互いに直交するように配置されている。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、必要に応じて、１／４波長板や１／２波長板などの位相差板、散乱層、反射防止層などを備えていても良い。
このような構成例においては、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていないオフ状態において、液晶層ＬＣに含まれる液晶分子は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の間で所定の方向に初期配向している。このようなオフ状態では、バックライトユニットＢＬから表示パネルＰＮＬに向けて照射された光は、第１光学素子ＯＤ１及び第２光学素子ＯＤ２によって吸収され、暗表示となる。一方、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されたオン状態においては、液晶分子は、電界により初期配向方向とは異なる方向に配向し、その配向方向は電界によって制御される。このようなオン状態では、バックライトユニットＢＬからの光の一部は、第１光学素子ＯＤ１及び第２光学素子ＯＤ２を透過し、明表示となる。
図６は、図３のＣ−Ｄ線で切断した表示パネルＰＮＬの一部を示す断面図である。
第１絶縁基板１０と共通電極ＣＥとの間において、第２部分ＰＳ２２、遮光層ＬＳ２、中継電極ＲＥ、第２部分ＰＳ３２、及び遮光層ＬＳ３は、この順で第２方向Ｙに沿って並んでいる。ゲート線Ｇ２及びＧ３は、遮光層ＬＳ２及びＬＳ３の直上に位置している。
画素電極ＰＥ１と画素電極ＰＥ２とは、第６絶縁膜１６の上で、第２方向Ｙに間隔をおいて並んでいる。電極部ＰＡ１は、第２部分ＰＳ２２と重なっている。画素電極ＰＥ２は、中継電極ＲＥ及び第２部分ＰＳ３２の上方に位置している。すなわち、コンタクト部ＰＢ２は、中継電極ＲＥの直上に位置し、コンタクトホールＣＨ３において中継電極ＲＥと接している。電極部ＰＡ２は、コンタクト部ＰＢ２から第２方向に延伸し、一部が第２部分ＰＳ３２と重なっている。
一方、第２基板ＳＵＢ２において、開口部ＯＰ１と開口部ＯＰ２とは、第２方向Ｙに沿って並んでいる。開口部ＯＰ１は、電極部ＰＡ１及び第２部分ＰＳ２２と対向している。第２開口部ＯＰ２は、電極部ＰＡ２及び第２部分ＰＳ３２と対向している。開口部ＯＰ１と開口部ＯＰ２との間に位置する遮光層ＢＭ１は、遮光層ＬＳ２、ゲート線Ｇ２、中継電極ＲＥ、及びコンタクト部ＰＢ２と対向している。開口部ＯＰ２に対して遮光層ＢＭ１と反対側に位置する遮光層ＢＭ２は、遮光層ＬＳ３及びゲート線Ｇ３と対向している。
本実施形態によれば、第２部分ＰＳ２２は、開口部ＯＰ１と重なっている。すなわち、第２部分ＰＳ２２は、ゲート線Ｇ２及び遮光層ＬＳ２から十分に離れている。したがって、半導体層ＳＣ２とゲート線Ｇ２及び遮光層ＬＳ２との間で生じる寄生容量を低減することができる。さらに、半導体層ＳＣ２は、酸化物半導体等の透明な材料で形成されている。したがって、半導体層ＳＣ２が開口部ＯＰ１と重なっている場合であっても、表示装置の開口率を減少させることなく、半導体層ＳＣ２とゲート線Ｇ２及び遮光層ＬＳ２との間の寄生容量を低減することができる。
一方、例えば、スイッチング素子ＳＷを構成する半導体層が、多結晶シリコン等の光透過性が低い半導体によって形成されている場合、開口率を減少させないためには、半導体層は、遮光層ＢＭが設けられた領域に配置される必要がある。この場合、半導体層とゲート線Ｇ２及び遮光層ＬＳ２との間隔を十分にあけることができず、結果として半導体層とゲート線Ｇ２及び遮光層ＬＳ２との間の寄生容量を低減することが困難になる。逆に、寄生容量を低減するために、半導体層とゲート線Ｇ２及び遮光層ＬＳ２との間隔を大きくすると、半導体層が開口部ＯＰ１と重なる領域に位置し、開口率が低下するおそれがある。
本実施形態によれば、透明な材料からなる半導体層ＳＣ２を用い、その一部を開口部ＯＰ１と重なる位置までゲート線Ｇ２及び遮光層ＬＳ２から離すことで、寄生容量の低減と開口率の維持の両方を実現することができる。したがって、表示品位の低下を抑制することができる。
次に他の構成例について説明する。
図７に示す構成例は、図３に示す構成例と比較して、中継電極ＲＥが第１領域Ｒ１と第２領域Ｒ２とを有している点で相違している。なお、図７は、第１基板ＳＵＢ１を示しているが、第２基板ＳＵＢ２に設けられた遮光層ＢＭを一点鎖線で示している。
第１領域Ｒ１及び第２領域Ｒ２は、ゲート線Ｇ２と開口部ＯＰ２との間に位置している。第１領域Ｒ１と第２領域Ｒ２とは、一体的あるいは連続的に形成され、互いに電気的に接続されている。
第１領域Ｒ１は、一例では矩形状であり、コンタクト部ＰＢ２と重なっている。第１領域Ｒ１は、第１方向Ｘにおいて、ソース線Ｓ１とソース線Ｓ２の間の略中央に位置している。コンタクトホールＣＨ３は、コンタクト部ＰＢ２と第１領域Ｒ１とが重なる領域内に設けられている。コンタクト部ＰＢ２は、コンタクトホールＣＨ３において第１領域Ｒ１と接している。コンタクト部ＰＢ２と第１領域Ｒ１とが接続される構造は、図５に示したコンタクトホールＣＨ３の構造と同様である。
第２領域Ｒ２は、一例では第１領域Ｒ１より小さい矩形状であり、第１領域Ｒ１よりゲート線Ｇ２から離れている。換言すると、ゲート線Ｇ２、第１領域Ｒ１、及び第２領域Ｒ２は、この順で第２方向Ｙに沿って並んでいる。さらに、第２領域Ｒ２は、ソース線Ｓ２よりもソース線Ｓ１に近接している。すなわち、ソース線Ｓ２と第２領域Ｒ２との第１方向Ｘに沿った間隔Ｄ２２は、ソース線Ｓ１と第２領域Ｒ２との第１方向Ｘに沿った間隔Ｄ１２より大きい。図示した例では、第２領域Ｒ２は、ソース線Ｓ１側に位置する電極部ＰＡ２１と重なっている。電極部ＰＡ２１は、第１方向Ｘにおいて、第２領域Ｒ２の略中央に位置している。
間隔Ｄ２２は、ソース線Ｓ２と第１領域Ｒ１との第１方向Ｘに沿った間隔Ｄ２１より大きい。一方、間隔Ｄ１２は、ソース線Ｓ１と第１領域Ｒ１との第１方向Ｘに沿った間隔Ｄ１１と等しい。換言すると、第２領域Ｒ２の第１方向Ｘの幅ＷＲ２は、第１領域Ｒ１の第１方向Ｘの幅ＷＲ１より小さい。図示した例では、幅ＷＲ２は、電極部ＰＡ２１の第１方向Ｘの幅より大きい。なお、一例では、間隔Ｄ１１と間隔Ｄ２１は等しくてもよい。
第１端部Ｅ１は、第２領域Ｒ２に重なっている。コンタクトホールＣＨ１は、第２領域Ｒ２と電極部ＰＡ２１とが重なる領域に設けられ、コンタクトホールＣＨ３よりゲート線Ｇ２から離間している。図示した例では、半導体層ＳＣ２は、コンタクトホールＣＨ３とコンタクトホールＣＨ１との間で屈曲している。具体的には、半導体層ＳＣ２は、第１部分ＰＳ２１と第２部分ＰＳ２２とに加え、第３部分ＰＳ２３及び第４部分ＰＳ２４を有している。第３部分ＰＳ２３は、第１端部Ｅ１からゲート線Ｇ２へ向かって延伸している。第４部分ＰＳ２４は、第３部分ＰＳ２３から電極部ＰＡ２１と電極部ＰＡ２２との間まで延伸し、第１部分ＰＳ２１と繋がっている。
図８は、図７のＥ−Ｆ線で切断した第１基板ＳＵＢ１を示す断面図である。
ソース線Ｓ１とソース線Ｓ２とは、第４絶縁膜１４の上に位置し、第２方向Ｙに沿って互いに離間している。第３部分ＰＳ２３は、第２絶縁膜１２の上に位置し、第３絶縁膜１３により覆われている。第３部分ＰＳ２３は、第２方向Ｙにおいてソース線Ｓ１とソース線Ｓ２との間に位置し、ソース線Ｓ１に近接している。第２領域Ｒ２は、第３部分ＰＳ２３の直上の第４絶縁膜１４の上に形成されている。第２領域Ｒ２は、第４絶縁膜１４及び第３絶縁膜１３を第３部分ＰＳ２３まで貫通するコンタクトホールＣＨ１において第３部分ＰＳ２３と接している。電極部ＰＡ２１と電極部ＰＡ２２とは、第６絶縁膜１６の上に位置し、第２方向Ｙに沿って互いに離間している。電極部ＰＡ２１は、第３部分ＰＳ２３及び第２領域Ｒ２の直上に位置している。
本構成例においても、図３に示す構成例と同様の効果を得ることができる。さらに本構成例によれば、第２領域Ｒ２は、第１領域Ｒ１よりソース線Ｓ２から離間している。しがたって、中継電極ＲＥとソース線Ｓ２との間の寄生容量を低減することができる。
図９に示す構成例は、図７に示す構成例と比較して、第２領域Ｒ２が第１領域Ｒ１よりソース線Ｓ１から離間している点で相違している。
間隔Ｄ１２は、間隔Ｄ１１より大きい。図示した例では、第２領域Ｒ２は、第１方向Ｘにおいてソース線Ｓ１とソース線Ｓ２の中央に位置している。すなわち、間隔Ｄ１２は、間隔Ｄ２２と等しい。図示した例では、第２領域Ｒ２は、電極部ＰＡ２１及びＰＡ２２の間に位置し、電極部ＰＡ２１と電極部ＰＡ２２と重なっていない。
本構成例においても、図７に示す構成例と同様の効果を得ることができる。さらに、本構成例によれば、中継電極ＲＥとソース線Ｓ１との間に生じる寄生容量を低減することができる。
以上説明したように、本実施形態によれば、表示品位の低下を抑制することが可能な表示装置を提供することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１絶縁基板、１１…第１絶縁膜、１２…第２絶縁膜、１３…第３絶縁膜、１４…第４絶縁膜、１５…第５絶縁膜、１６…第６絶縁膜、２０…第２絶縁基板、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＤＡ…表示領域、ＮＤＡ…非表示領域、Ｓ…ソース線、Ｇ…ゲート線、ＧＤ１，ＧＤ２…ゲートドライバ、ＬＳ…遮光層、ＰＥ１，ＰＥ２…画素電極、ＣＥ…共通電極、ＲＥ…中継電極、Ｒ１…第１領域、Ｒ２…第２領域、ＳＷ…スイッチング素子、ＳＣ…半導体層、ＰＳ２１…第１部分、ＰＳ２２…第２部分、ＢＭ…遮光層、ＯＰ１，ＯＰ２…開口部、ＣＦ…カラーフィルタ、ＯＣ…オーバーコート層、ＬＣ…液晶層、ＡＬ１…第１配向膜、ＡＬ２…第２配向膜。

Claims (13)

  1. 絶縁基板と、
    前記絶縁基板の上で第１方向に沿って延伸したゲート線と、
    前記絶縁基板の上で前記ゲート線と交差し、前記第１方向に並んだ第１ソース線及び第２ソース線と、
    前記ゲート線、前記第１ソース線、及び前記第２ソース線と重なり、第１開口部及び第２開口部を有する第１遮光層と、
    前記第１ソース線と前記第２ソース線との間で前記ゲート線と交差し、前記第２ソース線に接続された酸化物半導体層と、
    を備え、
    前記第１開口部と前記第２開口部とは、前記第１ソース線と前記第２ソース線との間で前記第１方向と交差する第２方向に沿って並び、
    前記ゲート線は、前記第１開口部と前記第２開口部との間に位置し、
    前記酸化物半導体層は、前記第１開口部と重なる第１重畳部を有している、表示装置。
  2. 前記ゲート線と重なって前記第１方向に沿って延伸し、前記ゲート線と電気的に接続された第２遮光層をさらに備え、
    前記第２遮光層は、前記絶縁基板と前記ゲート線との間に位置し、
    前記酸化物半導体層は、前記第２遮光層と前記ゲート線との間に位置している、請求項１に記載の表示装置。
  3. 前記酸化物半導体層は、第１端部と第２端部とを有し、
    前記第１端部は、前記ゲート線と前記第２開口部との間に位置し、
    前記第２端部は、前記第２ソース線と重なり、前記第１開口部の前記ゲート線側の端部より、前記ゲート線から離れている、請求項１又は２に記載の表示装置。
  4. 前記酸化物半導体層は、前記第１端部から前記第１開口部へ向かって延伸し前記ゲート線と交差する第１部分と、前記第２端部から前記第１開口部へ向かって延伸し前記第１部分と繋がる第２部分と、を有し、
    前記第１重畳部は、前記第１部分と前記第２部分とを含む、請求項３に記載の表示装置。
  5. 前記ゲート線と前記第２開口部との間に位置する中継電極をさらに備え、
    前記中継電極は、第１領域と、前記第１領域より前記ゲート線から離れ前記酸化物半導体層に接している第２領域とを有している、請求項１乃至４のいずれか１項に記載の表示装置。
  6. 前記第２領域と前記第２ソース線との前記第１方向Ｘに沿った間隔は、前記第２領域と前記第１ソース線との前記第１方向Ｘに沿った間隔より大きい、請求項５に記載の表示装置。
  7. 前記第２領域の前記第１方向の幅は、前記第１領域の前記第１方向の幅より小さい、請求項５又は６に記載の表示装置。
  8. 前記第１ソース線と前記第２領域との前記第１方向に沿った間隔は、前記第１ソース線と前記第１領域との前記第１方向に沿った間隔と等しい、請求項５乃至７のいずれか１項に記載の表示装置。
  9. コンタクト部と電極部とを有する画素電極をさらに備え、
    前記コンタクト部は、前記第１領域と重なり、前記第１領域と接し、
    前記電極部は、前記第２領域と重なっている、請求項５乃至８のいずれか１項に記載の表示装置。
  10. 絶縁基板と、
    前記絶縁基板の上で第１方向に沿って延伸したゲート線と、
    前記絶縁基板の上で前記ゲート線と交差し、前記第１方向に並んだ第１ソース線及び第２ソース線と、
    前記第１ソース線と前記第２ソース線との間で前記ゲート線と交差する酸化物半導体層と、
    前記第１ソース線と前記第２ソース線との間で前記第１方向と交差する第２方向に並んだ第１画素電極及び第２画素電極と、
    を備え、
    前記ゲート線は、前記第１画素電極と前記第２画素電極との間に位置し、
    前記酸化物半導体層は、前記第２画素電極と電気的に接続された第１端部と、前記第２ソース線と電気的に接続された第２端部と、前記第１端部と前記第２端部との間に位置し前記第１画素電極と重なる第２重畳部とを含む、表示装置。
  11. 前記第２端部は、前記第２ソース線と重なり、前記第１画素電極の前記ゲート線側の端部より、前記ゲート線から離れている、請求項１０に記載の表示装置。
  12. 前記ゲート線と重なって前記第１方向に沿って延伸し、前記ゲート線と電気的に接続された遮光層をさらに備え、
    前記第２端部は、前記第１画素電極の前記ゲート線側の端部より、前記遮光層から離れている、請求項１０又は１１に記載の表示装置。
  13. 前記酸化物半導体層は、前記第１端部から前記第２方向に沿って延伸し前記ゲート線と交差する第１部分と、前記第２端部から前記第１方向に沿って延伸し前記第１部分と繋がる第２部分と、を有し
    前記第２部分と前記遮光層の前記第２方向に沿った間隔は、前記第２部分と前記ゲート線との前記第２方向に沿った間隔より小さい、請求項１２に記載の表示装置。
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