JP2015210374A - 液晶表示装置 - Google Patents

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Hitoshi Hirozawa
仁 廣澤
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Abstract

【課題】表示品位を改善することが可能な液晶表示装置を提供する。【解決手段】第１方向に延出したゲート配線と、前記ゲート配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に形成された第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第１方向に交差する第２方向に延出したソース配線と、前記ソース配線を覆う第３層間絶縁膜と、前記第３層間絶縁膜上で第２方向に延出した主画素電極を含む画素電極と、前記第３層間絶縁膜上で第２方向に延出し前記ソース配線と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、前記画素電極及び前記第２共通電極を覆う第１配向膜と、を備えた第１基板と、前記第１配向膜に対向する第２配向膜を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置。【選択図】図２

Description

本発明の実施形態は、液晶表示装置に関する。
近年、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置において、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が実用化されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
一方で、隣接するソース配線間に、２層構造の画素電極を配置することで、ソース配線からの漏れ電界の影響を緩和する技術が提案されている。
特開２０１３−２５４０５２号公報
本実施形態の目的は、表示品位を改善することが可能な液晶表示装置を提供することにある。
本実施形態によれば、
第１方向に延出したゲート配線と、前記ゲート配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に形成された第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第１方向に交差する第２方向に延出したソース配線と、前記ソース配線を覆う第３層間絶縁膜と、前記第３層間絶縁膜上で第２方向に延出した主画素電極を含む画素電極と、前記第３層間絶縁膜上で第２方向に延出し前記ソース配線と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、前記画素電極及び前記第２共通電極を覆う第１配向膜と、を備えた第１基板と、前記第１配向膜に対向する第２配向膜を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構成例を概略的に示す平面図である。 図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構成例を概略的に示す平面図である。 図４は、図２に示したアレイ基板ＡＲにおけるスイッチング素子ＳＷを含む構造を概略的に示す断面図である。 図５は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図６は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図７は、第１共通電極ＣＥ１のレイアウトの一例を概略的に示す平面図である。
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、アレイ基板ＡＲと対向基板ＣＴとの間に液晶層ＬＱが保持された領域に相当し、例えば、四角形状であり、マトリクス状に配置された複数の画素ＰＸによって構成されている。
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、複数のゲート配線Ｇ（Ｇ１〜Ｇｎ）、複数のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇは、第１方向Ｘに沿って略直線的に延出している。ソース配線Ｓは、第１方向Ｘに交差する第２方向Ｙに沿って略直線的に延出し、ゲート配線Ｇと交差している。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。なお、ゲート配線Ｇ及びソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。ゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量ＣＳは、例えば画素電極ＰＥと共通電極ＣＥとの間に形成される。
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンなどによって形成されていても良い。
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。給電部ＶＳは、例えば、アレイ基板ＡＲにおけるアクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、給電部ＶＳと電気的に接続されている。画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されても良いし、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの不透明な配線材料によって形成されても良い。
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成され、共通電極ＣＥの少なくとも一部がアレイ基板ＡＲまたは対向基板ＣＴに形成された構成であり、画素電極ＰＥと共通電極ＣＥとの間に形成される電界を利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面（あるいは基板主面）に対してわずかに傾いた斜め電界（あるいは基板主面にほぼ平行な横電界）である。
図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構成例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
アレイ基板ＡＲは、ゲート配線Ｇ１、ソース配線Ｓ１、ソース配線Ｓ２、画素電極ＰＥ、共通電極ＣＥに含まれる第１共通電極ＣＥ１及び第２共通電極ＣＥ２、第１配向膜ＡＬ１などを備えている。
ゲート配線Ｇ１は、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って延出している。図示したように、本実施形態においては、保持容量ＣＳを形成するために画素ＰＸを横切る補助容量線は存在しない。
図示した例では、画素ＰＸは、図中の破線で示した領域に相当し、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線の第２方向Ｙに沿ったピッチに相当する。
図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ１は当該画素ＰＸの中央部に配置されている。画素ＰＸに対応して配置されるスイッチング素子は、例えば、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。
画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間に位置している。画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを備えている。主画素電極ＰＡ及び副画素電極ＰＢは、一体的あるいは連続的に形成され、互いに電気的に接続されている。主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置し、画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線的に延出している。主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。副画素電極ＰＢは、画素ＰＸの略中央部に位置し、画素ＰＸの左側端部付近（つまりソース配線Ｓ１と重なる位置の近傍）及び右側端部付近（つまりソース配線Ｓ２と重なる位置の近傍）まで第１方向Ｘに沿って直線的に延出している。つまり、副画素電極ＰＢは、その一部がゲート配線Ｇ１と重なる位置に配置され、主画素電極ＰＡの第２方向Ｙに沿った中間部で交差している。換言すると、ここに示した画素電極ＰＥは、十字形状に形成されている。副画素電極ＰＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されているが、その形状は図示した例に限らない。画素電極ＰＥは、ゲート配線Ｇ１と重なる位置の副画素電極ＰＢでスイッチング素子と電気的に接続されている。
第１共通電極ＣＥ１は、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。この第１共通電極ＣＥ１は、第１方向Ｘに沿ってソース配線のピッチと略同等の幅を有しており、画素ＰＸの略全体に亘って配置されている。つまり、第１共通電極ＣＥ１は、画素電極ＰＥ及びゲート配線Ｇと重なり、主画素電極ＰＡ及び副画素電極ＰＢとソース配線Ｓ１との間、及び、主画素電極ＰＡ及び副画素電極ＰＢとソース配線Ｓ２との間にそれぞれ配置されている。図示した例では、第１共通電極ＣＥ１は、第２方向Ｙに延在しており、当該画素ＰＸのみならず、当該画素ＰＸの第２方向Ｙに隣接する各画素にも配置されている。なお、後述するように、第１共通電極ＣＥ１は、ソース配線Ｓ１及びソース配線Ｓ２と重ならないことが望ましい。
第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２を備えている。第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第２主共通電極ＣＡ２は第２方向Ｙに沿って直線的に延出し、第２副共通電極ＣＢ２は第１方向Ｘに沿って直線的に延出している。つまり、第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２により、画素ＰＸを区画する格子状に形成されている。第２共通電極ＣＥ２は、画素電極ＰＥから離間しており、画素電極ＰＥを囲んでいる。第１共通電極ＣＥ１及び第２共通電極ＣＥ２は、互いに電気的に接続され、同電位であり、アクティブエリアＡＣＴの外側で給電部ＶＳに接続されている。
第２主共通電極ＣＡ２は、ソース配線Ｓと対向している。第２主共通電極ＣＡ２は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置している。第２主共通電極ＣＡ２は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第２主共通電極ＣＡ２の第１方向Ｘに沿った電極幅は、例えば、ソース配線Ｓの第１方向Ｘに沿った線幅と略同等である。なお、第２主共通電極ＣＡ２は、ソース配線Ｓの線幅よりも大きい電極幅を有していてもよい。図示した例では、第２主共通電極ＣＡ２は、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置された第２主共通電極ＣＡＬ２、及び、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置された第２主共通電極ＣＡＲ２を有している。第２主共通電極ＣＡＬ２はソース配線Ｓ１と対向し、第２主共通電極ＣＡＲ２はソース配線Ｓ２と対向している。
第２副共通電極ＣＢ２は、第１方向Ｘに沿って延出している。第２副共通電極ＣＢ２は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。図示した例では、第２副共通電極ＣＢ２は、画素ＰＸの上側端部に位置する第２副共通電極ＣＢＵ２、及び、画素ＰＸの下側端部に位置する第２副共通電極ＣＢＢ２を有している。
アレイ基板ＡＲにおいて、画素電極ＰＥ及び第２共通電極ＣＥ２は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理がなされている。第１配向処理方向ＰＤ１は、第２方向Ｙと略平行である。
図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構成例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の画素電極ＰＥ及び第２共通電極ＣＥ２のみを破線で示している。
対向基板ＣＴは、共通電極ＣＥに含まれる第３共通電極ＣＥ３を備えている。第３共通電極ＣＥ３は、第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３を備えている。第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第３主共通電極ＣＡ３は第２方向Ｙに沿って直線的に延出し、第３副共通電極ＣＢ３は第１方向Ｘに沿って直線的に延出している。つまり、第３共通電極ＣＥ３は、第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３により、画素ＰＸを区画する格子状に形成されている。また、第３共通電極ＣＥ３は、例えば、アクティブエリアの外側などにおいて、第１共通電極ＣＥ１及び第２共通電極ＣＥ２と電気的に接続され、第１共通電極ＣＥ１及び第２共通電極ＣＥ２と同電位である。
第３主共通電極ＣＡ３は、第２主共通電極ＣＡ２と対向し、第２主共通電極ＣＡ２と平行に延出している。第３主共通電極ＣＡ３は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第３主共通電極ＣＡ３の幅は、第２主共通電極ＣＡ２の幅と同等である。図示した例では、第３主共通電極ＣＡ３は、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置された第３主共通電極ＣＡＬ３、及び、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置された第３主共通電極ＣＡＲ３を有している。第３主共通電極ＣＡＬ３は第２主共通電極ＣＡＬ２と対向し、第３主共通電極ＣＡＲ３は第２主共通電極ＣＡＲ２と対向している。
第３副共通電極ＣＢ３は、第２副共通電極ＣＢ２と対向し、第２副共通電極ＣＢ２と平行に延出している。第３副共通電極ＣＢ３は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。第３副共通電極ＣＢ３の幅は、第２副共通電極ＣＢ２の幅と同等である。図示した例では、第３副共通電極ＣＢ３は、画素ＰＸの上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置された第３副共通電極ＣＢＵ３、及び、画素ＰＸの下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置された第３副共通電極ＣＢＢ３を有している。第３副共通電極ＣＢＵ３は第２副共通電極ＣＢＵ２と対向し、第３副共通電極ＣＢＢ３は第２副共通電極ＣＢＢ２と対向している。
対向基板ＣＴにおいて、第３共通電極ＣＥ３は、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理がなされている。第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と平行である。図示した例では、第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と同一方向である。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、互いに逆向きの方向であっても良い。
図４は、図２に示したアレイ基板ＡＲにおけるスイッチング素子ＳＷを含む構造を概略的に示す断面図である。
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、スイッチング素子ＳＷ、ゲート配線Ｇ１、ソース配線Ｓ１、画素電極ＰＥ、第１共通電極ＣＥ１、第２共通電極ＣＥ２、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。
図示した例のスイッチング素子ＳＷは、トップゲート型であり、ダブルゲート構造を有している。このスイッチング素子ＳＷは、半導体層ＳＣ、ゲート電極ＷＧ１、ゲート電極ＷＧ２、ソース電極ＷＳ、及び、ドレイン電極ＷＤを備えている。
半導体層ＳＣは、第１絶縁基板１０の上に形成され、第１絶縁膜１１によって覆われている。ゲート電極ＷＧ１及びゲート電極ＷＧ２は、ゲート配線Ｇ１の一部であり、第１絶縁膜１１の上に形成され、第２絶縁膜（第１層間絶縁膜）１２によって覆われている。
第１共通電極ＣＥ１は、第２絶縁膜１２の上に形成され、第３絶縁膜（第２層間絶縁膜）１３によって覆われている。この第１共通電極ＣＥ１は、上記の通り、ゲート配線Ｇ１と対向しており、図示した例では、ゲート配線Ｇ１のうち、ゲート電極ＷＧ２とは対向しているが、ゲート電極ＷＧ１とは対向していない。このような第１共通電極ＣＥ１は、上記の通り、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。
ソース配線Ｓ１、ソース電極ＷＳ及びドレイン電極ＷＤは、第３絶縁膜１３の上に形成され、第４絶縁膜（第３層間絶縁膜）１４によって覆われている。ソース電極ＷＳは、ソース配線Ｓ１の一部であり、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３を貫通するコンタクトホールＣＨ１を介して半導体層ＳＣと電気的に接続されている。ソース配線Ｓ１は、第２絶縁膜１２及び第３絶縁膜１３を介してゲート電極ＷＧ１と対向している。一方で、ソース電極ＷＳを含むソース配線Ｓ１は、第１共通電極ＣＥ１とは対向していない。ドレイン電極ＷＤは、島状に形成され、台座電極として機能する。このドレイン電極ＷＤは、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３を貫通するコンタクトホールＣＨ２を介して半導体層ＳＣと電気的に接続されている。また、ドレイン電極ＷＤは、第３絶縁膜１３を介して第１共通電極ＣＥ１と対向している。
上述した第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３は、例えば、シリコン窒化物やシリコン酸化物などの透明な無機系材料によって形成されている。第４絶縁膜１４は、樹脂材料等の透明な有機系材料によって形成されている。
第２主共通電極ＣＡ２を含む第２共通電極ＣＥ２、及び、画素電極ＰＥは、第４絶縁膜１４の上に形成され、第１配向膜ＡＬ１によって覆われている。第２主共通電極ＣＡ２はソース配線Ｓ１の直上に位置している。画素電極ＰＥは、第４絶縁膜１４を貫通するコンタクトホールＣＨ３を介してドレイン電極ＷＤと電気的に接続されている。
このような構造のアレイ基板ＡＲでは、ＯＮ時には、主として第３絶縁膜１３を介して対向する第１共通電極ＣＥ１とドレイン電極ＷＤとで保持容量ＣＳを形成する。また、第１絶縁膜１１及び第２絶縁膜１２を介して対向する半導体層ＳＣと第１共通電極ＣＥ１とでも保持容量ＣＳを形成することが可能である。このような保持容量ＣＳは、スイッチング素子ＳＷを介して各画素に書き込まれた画素電位を一定期間保持する。
図５は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。図６は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であり、詳細な構造については説明を省略する。
アレイ基板ＡＲは、第１絶縁基板１０の内側、つまり、対向基板ＣＴと対向する側において、ゲート配線Ｇ１、ソース配線Ｓ１、ソース配線Ｓ２、画素電極ＰＥ、第１共通電極ＣＥ１、第２共通電極ＣＥ２、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。
ゲート配線Ｇ１は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。第１共通電極ＣＥ１は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。また、第１共通電極ＣＥ１は、ゲート配線Ｇ１に対向するとともに、第２方向Ｙに延在している。ソース配線Ｓ１及びソース配線Ｓ２は、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。図示した例では、第１共通電極ＣＥ１は、ソース配線Ｓ１及びソース配線Ｓ２と対向する位置からずれた位置に配置されている。
画素電極ＰＥの主画素電極ＰＡ及び副画素電極ＰＢや、第２共通電極ＣＥ２の第２主共通電極ＣＡＬ２、第２主共通電極ＣＡＲ２、第２副共通電極ＣＢＵ２、及び、第２副共通電極ＣＢＢ２は、第４絶縁膜１４の上に形成されている。主画素電極ＰＡは、第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間に位置し、第３絶縁膜１３及び第４絶縁膜１４を介して第１共通電極ＣＥ１と対向している。副画素電極ＰＢは、第２副共通電極ＣＢＵ２と第２副共通電極ＣＢＢ２との間に位置し、第３絶縁膜１３及び第４絶縁膜１４を介して第１共通電極ＣＥ１と対向している。第２主共通電極ＣＡＬ２は、第４絶縁膜１４を介してソース配線Ｓ１と対向している。第２主共通電極ＣＡＲ２は、第４絶縁膜１４を介してソース配線Ｓ２と対向している。第２副共通電極ＣＢＵ２及び第２副共通電極ＣＢＢ２は、第３絶縁膜１３及び第４絶縁膜１４を介して第１共通電極ＣＥ１と対向している。
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第１配向膜ＡＬ１は、画素電極ＰＥ及び第２共通電極ＣＥ２を覆っており、第４絶縁膜１４の上にも配置されている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第３共通電極ＣＥ３、第２配向膜ＡＬ２などを備えている。
遮光層ＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに形成され、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。つまり、遮光層ＢＭは、ソース配線Ｓ、ゲート配線Ｇ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここに示した例では、遮光層ＢＭは、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置し第２方向Ｙに沿って延出した部分と、第２副共通電極ＣＢＵ２及び第２副共通電極ＣＢＢ２の上方に位置し第１方向Ｘに沿って延出した部分を備えており、格子状に形成されている。なお、遮光層ＢＭのうち、第２副共通電極ＣＢＵ２及び第２副共通電極ＣＢＢ２の上方に位置する部分は省略しても良い。
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおいて遮光層ＢＭによって区画された内側（開口部ＡＰ）に配置されるとともに、その一部が遮光層ＢＭに重なっている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。カラーフィルタＣＦ同士の境界は、遮光層ＢＭと重なる位置にある。
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、遮光層ＢＭ及びカラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。
第３共通電極ＣＥ３の第３主共通電極ＣＡＬ３、第３主共通電極ＣＡＲ３、第３副共通電極ＣＢＵ３及び第３副共通電極ＣＢＢ３は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成され、いずれも遮光層ＢＭの下方に位置している。第３主共通電極ＣＡＬ３は、ソース配線Ｓ１の上方に位置し、第２主共通電極ＣＡＬ２と対向している。第３主共通電極ＣＡＲ３は、ソース配線Ｓ２の上方に位置し、第２主共通電極ＣＡＲ２と対向している。第３副共通電極ＣＢＵ３は、第２副共通電極ＣＢＵ２と対向している。第３副共通電極ＣＢＢ３は、第２副共通電極ＣＢＢ２と対向している。開口部ＡＰにおいて、画素電極ＰＥと、第２共通電極ＣＥ２、及び、第３共通電極ＣＥ３との間の領域は、いずれもバックライト光が透過可能な透過領域に相当する。
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第２配向膜ＡＬ２は、第３共通電極ＣＥ２やオーバーコート層ＯＣを覆っている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含み、例えば誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
アレイ基板ＡＲの外面つまり第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が配置されている。第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライトＢＬと対向する側に位置しており、バックライトＢＬから液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。
対向基板ＣＴの外面つまり第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が配置されている。第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交するクロスニコルの位置関係にある。図３の（ａ）に示した例では、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置され、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第２方向Ｙと平行となるように配置されている。図３の（ｂ）に示した例では、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置され、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第２方向Ｙと平行となるように配置されている。
次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥ（第１共通電極ＣＥ１、第２共通電極ＣＥ２、及び、第３共通電極ＣＥ３）との間に電界が形成されていない状態（ＯＦＦ時）においては、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。なお、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。ＯＦＦ時の液晶分子ＬＭは、図３に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。
このようなＯＦＦ時において、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。直線偏光の偏光状態は、ＯＦＦ時の液晶層ＬＱを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その配向状態が変化する。図３に示した例では、画素電極ＰＥと第３主共通電極ＣＡＬ３との間の領域のうち、下側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、上側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。画素電極ＰＥと第３主共通電極ＣＡＲ３との間の領域のうち、下側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。このように、各画素ＰＸにおいて、ＯＮ時の液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。これにより、画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間にバックライト光が透過可能な透過領域が形成される。
このようなＯＮ時に、液晶表示パネルＬＰＮに入射した直線偏光は、その偏光状態が液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極ＰＥ及び共通電極ＣＥと重なる位置では、液晶分子は初期配向状態に保持されているため、ＯＦＦ時と同様に黒表示となる。
本実施形態によれば、アレイ基板ＡＲは、各ソース配線Ｓよりも第１絶縁基板１０の側に第１共通電極ＣＥ１を備え、また、各ソース配線Ｓよりも液晶層ＬＱ側に第１共通電極ＣＥ１と同電位（例えばコモン電位）の第２主共通電極ＣＡ２を備えている。下層に位置する第１共通電極ＣＥ１は、ソース配線Ｓよりも画素電極ＰＥの側に位置し、また、上層に位置する第２主共通電極ＣＡ２は、ソース配線Ｓの直上に位置している。第１共通電極ＣＥ１及び第２主共通電極ＣＡ２は同電位であるため、第１共通電極ＣＥ１と第２主共通電極ＣＡ２との間に等電位面が形成される。このような等電位面は、第１共通電極ＣＥ１と第２主共通電極ＣＡ２との間に位置するソース配線Ｓから液晶層ＬＱに向かう不所望な漏れ電界をシールドする。したがって、透過領域のうちのソース配線Ｓに近接する領域での不所望な電界の影響が緩和され、表示品位を改善することが可能となる。
また、画素電極ＰＥに隣接するソース配線Ｓからの漏れ電界の影響を緩和することができるため、クロストークによる表示品位の劣化を抑制することが可能となる。特に、フレーム毎に各ソース配線Ｓに供給される映像信号の極性が反転するような駆動方法が適用された場合であっても、ソース配線Ｓから液晶層ＬＱに向かう不所望な漏れ電界がシールドされるため、表示品位の劣化を抑制することが可能となる。
また、ソース配線Ｓに近い側の第１共通電極ＣＥ１は、ソース配線Ｓと対向する位置からずれた位置に配置されている。このため、ソース配線Ｓと第１共通電極ＣＥ１との間での不所望な容量の形成を抑制することが可能となり、ソース配線Ｓの負荷を低減することが可能となる。このため、ソース配線Ｓの負荷に起因した表示品位の不具合や消費電力の増加を抑制することが可能となる。
さらに、第２主共通電極ＣＡ２とソース配線Ｓとの間には、比較的厚い膜厚を有する第４絶縁膜１４が介在している。これにより、ソース配線Ｓと対向する第２主共通電極ＣＡ２は、第１共通電極ＣＥ１よりもソース配線Ｓから離れているため、ソース配線Ｓと第２主共通電極ＣＡ２との間に形成され得る容量は小さく、その容量が表示に及ぼす影響を低減することが可能となる。
なお、第１共通電極ＣＥ１は、画素電極ＰＥと対向しているが、画素電極ＰＥとの間に比較的厚い絶縁膜、つまり、第３絶縁膜１３及び第４絶縁膜１４が介在している。このため、ＯＮ時には、画素電極ＰＥと第１共通電極ＣＥ１との間にフリンジ電界が形成され得るが、透過領域においては、画素電極ＰＥと第２共通電極ＣＥ２との間に形成される横電界、及び、画素電極ＰＥと第３共通電極ＣＥ３との間に形成される斜め電界の影響が支配的となり、フリンジ電界が液晶分子ＬＭの配向に及ぼす影響は小さい。
また、本実施形態によれば、第１共通電極ＣＥ１は、少なくとも透過領域においては、ゲート配線Ｇと対向している。このため、ゲート配線Ｇから液晶層ＬＱに向かう不所望な漏れ電界をシールドすることが可能となる。したがって、透過領域のうちのゲート配線Ｇに近接する領域での不所望な電界の影響が緩和され、表示品位を改善することが可能となる。
また、第２方向Ｙに隣接する画素において、それらの境界には、同電位の第２副共通電極ＣＢ２及び第３副共通電極ＣＢ３が配置されている。このため、各々の画素ＰＸについては、上記の通り、当該画素に必要な電界が形成される一方で、第２方向Ｙに隣接する画素からの電界の影響を受けにくくなる。したがって、表示品位を改善することが可能となる。
また、第３共通電極ＣＥ３は、第２共通電極ＣＥ２と対向する格子状であって、第２共通電極ＣＥ２と同電位であるため、第２共通電極ＣＥ２と第３共通電極ＣＥ３との間にコモン電位の等電位面が形成される。このような等電位面は、例えアレイ基板ＡＲと対向基板ＣＴとの間に合わせずれが生じたとしても、ＯＮ時及びＯＦＦ時に液晶分子ＬＭを初期配向状態に維持するため、混色の発生を抑制することが可能となる。
また、本実施形態によれば、スイッチング素子ＳＷのドレイン電極（あるいは台座電極）ＷＤは、第３絶縁膜１３を介して第１共通電極ＣＥ１と対向し、各画素に書き込まれた画素電位を一定期間保持することができる。このため、保持容量ＣＳを形成するために画素ＰＸを横切る補助容量線は不要となる。これにより、補助容量線を配置した場合と比較して、一画素当たりの透過領域の面積を拡大することが可能となり、透過率を向上することが可能となる。
また、画素電極ＰＥの副画素電極ＰＢは、一画素内で液晶分子の配向方向を分けるための電界を形成する機能を有している。この副画素電極ＰＢは、このような電界を形成するのに必要なサイズ（第１方向Ｘ及び第２方向Ｙに沿ったそれぞれの長さ）を有するように形成される。さらに、第２共通電極ＣＥ２の第２副共通電極ＣＢ２は、一画素内で液晶分子の配向方向を分ける電界を強化する機能を有している。この第２副共通電極ＣＢ２は、このような電界を形成するのに必要な幅（第２方向Ｙに沿った長さ）を有するように形成される。これらの副画素電極ＰＢ及び第２副共通電極ＣＢ２の設置面積を縮小することにより、一画素当たりの透過領域の面積をさらに拡大することが可能となり、透過率を向上することが可能となる。
発明者が確認したところでは、第１共通電極を配置することなく、副画素電極ＰＢの直下に補助容量線を配置し、画素ＰＸの上端部及び下端部にそれぞれゲート配線Ｇを配置し、画素電極ＰＥを囲む格子状の第２共通電極ＣＥ２を備えたアレイ基板ＡＲを適用した比較例では、補助容量線と重なる領域が表示に寄与せず、また、画素ＰＸの上端部及び下端部にそれぞれ位置するゲート配線と対向する第２副共通電極ＣＢ２がゲート配線Ｇと同等以上の幅を必要とする。このため、比較例では本実施形態よりも透過率が低下し、比較例の透過率を１とした場合、本実施形態の透過率は１．２となることが確認された。
図７は、第１共通電極ＣＥ１のレイアウトの一例を概略的に示す平面図である。なお、ここでは、説明に必要な構成のみを図示している。
図示したように、第１共通電極ＣＥ１の各々は、第２方向Ｙに延在した帯状に形成されている。１つの第１共通電極ＣＥ１は、第２方向Ｙに並んだ複数の画素電極ＰＥと対向している。上記の通り、各第１共通電極ＣＥ１は、ソース配線Ｓとの容量結合を抑制するため、ソース配線Ｓと重なる領域で途切れている。但し、第１方向Ｘに隣接する各第１共通電極ＣＥ１は、局所的に配置された接続電極ＰＣにより、電気的に接続されていることが望ましい。これにより、第１共通電極ＣＥ１を互いに低抵抗化することが可能となる。なお、接続電極ＰＣは、ソース配線Ｓと交差するが、ソース配線Ｓと交差する面積は微小であるため、容量結合による影響は極めて小さい。
以上説明したように、本実施形態によれば、表示品位を改善することが可能な液晶表示装置を提供することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＬＰＮ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極
ＣＥ１…第１共通電極
ＣＥ２…第２共通電極 ＣＡ２…第２主共通電極 ＣＢ２…第２副共通電極
ＣＥ３…第３共通電極 ＣＡ３…第３主共通電極 ＣＢ３…第３副共通電極

Claims (5)

  1. 第１方向に延出したゲート配線と、前記ゲート配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に形成された第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第１方向に交差する第２方向に延出したソース配線と、前記ソース配線を覆う第３層間絶縁膜と、前記第３層間絶縁膜上で第２方向に延出した主画素電極を含む画素電極と、前記第３層間絶縁膜上で第２方向に延出し前記ソース配線と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、前記画素電極及び前記第２共通電極を覆う第１配向膜と、を備えた第１基板と、
    前記第１配向膜に対向する第２配向膜を備えた第２基板と、
    前記第１基板と前記第２基板との間に保持された液晶層と、
    を備えた液晶表示装置。
  2. 前記第２基板は、第２方向に延出し前記第２主共通電極と対向する第３主共通電極を含み前記第２共通電極と同電位の第３共通電極を備えた、請求項１に記載の液晶表示装置。
  3. 前記第１共通電極は、前記ゲート配線と対向する、請求項１に記載の液晶表示装置。
  4. 前記第１共通電極は、前記ソース配線と対向する位置からずれた位置に配置された、請求項１に記載の液晶表示装置。
  5. 前記第１基板は、さらに、前記第２層間絶縁膜上に形成され前記画素電極と電気的に接続される台座電極を備え、
    前記台座電極は、前記第２層間絶縁膜を介して前記第１共通電極と対向する、請求項１に記載の液晶表示装置。
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