JP5759813B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００９−１９２８２２号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に第１幅を有し第１方向に交差する第２方向に沿って延出した主画素電極と、第１方向に第１幅よりも大きい第２幅をおいて向かい合う第１エッジ及び第２エッジを有し前記主画素電極と電気的に接続された副画素電極と、前記主画素電極を挟んだ両側で第２方向に沿って延出し前記第１エッジ及び前記第２エッジの少なくとも一方と向かい合う位置で途切れた第１主共通電極と、第１方向に沿って延出し前記第１主共通電極と電気的に接続された第１副共通電極と、を備えた第１基板と、前記第１主共通電極に対向し第２方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間において第１方向に沿って延出した補助容量線と、第１方向に交差する第２方向に沿って延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線と前記第２ソース配線との間において第２方向に沿って延出した主画素電極と、前記補助容量線と対向し前記主画素電極と電気的に接続された副画素電極と、前記第１ソース配線及び前記第２ソース配線のそれぞれと対向し第２方向に沿って延出するとともに前記補助容量線と前記第１ソース配線との第１交差部及び前記補助容量線と前記第２ソース配線との第２交差部の少なくとも一方で途切れた第１主共通電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれと対向し第１方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第１副共通電極と、を備えた第１基板と、前記第１主共通電極に対向し第２方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿って延出した補助容量線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ソース配線に接続されたスイッチング素子と、前記スイッチング素子に接続されたドレイン電極と、前記ソース配線及び前記ドレイン電極を覆う絶縁膜と、第２方向に沿って延出し前記絶縁膜上に配置されコンタクトホールを介して前記ドレイン電極と接続された副画素電極と、前記副画素電極と電気的に接続された主画素電極と、第２方向に沿って延出するとともに前記補助容量線と前記ソース配線との交差部に途切れた間隙部を有する第１主共通電極と、第１方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第１副共通電極と、を備えた第１基板と、前記第１主共通電極に対向し第２方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備え、前記コンタクトホールの中心は、前記第１主画素電極のセンターラインと前記間隙部と間に配置されたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。 図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。 図４は、図２のＡ−Ａ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。 図５は、図１に示したアレイ基板におけるアクティブエリアの構造例を概略的に示す平面図である。 図６は、図１に示したアレイ基板におけるアクティブエリアの別の構造例を概略的に示す平面図である。 図７は、図１に示したアレイ基板におけるアクティブエリアの別の構造例を概略的に示す平面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

アレイ基板ＡＲは、画素電極ＰＥを備えるとともに、共通電極ＣＥの一部を備えている。

図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿って延出している。補助容量線Ｃ１は、隣接するゲート配線Ｇ１とゲート配線Ｇ２との間に配置され、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。

図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素の略中央部に配置されている。この補助容量線Ｃ１とソース配線Ｓ１とが交差する領域を第１交差部ＣＲ１とし、補助容量線Ｃ１とソース配線Ｓ２とが交差する領域を第２交差部ＣＲ２とする。これらの第１交差部ＣＲ１及び第２交差部ＣＲ２は、図中に斜線で示した領域である。

スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１の交点に設けられている。スイッチング素子ＳＷのゲート電極ＷＧはゲート配線Ｇ１と電気的に接続され、ソース電極ＷＳはソース配線Ｓ１と電気的に接続され、ドレイン電極ＷＤはソース配線Ｓ１及び補助容量線Ｃ１に沿って延長され、補助容量線Ｃ１と重なる領域に形成されたコンタクトホールＣＨを介して画素電極ＰＥと電気的に接続されている。このようなスイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられ、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。

画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ及び副画素電極ＰＢを備えている。主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との間において副画素電極ＰＢから画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線的に延出している。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅Ｗ１を有する帯状に形成されている。

副画素電極ＰＢは、補助容量線Ｃ１と対向する領域に位置し、コンタクトホールＣＨを介してスイッチング素子ＳＷのドレイン電極ＷＤと電気的に接続されている。この副画素電極ＰＢは、第１方向Ｘに沿って主画素電極ＰＡの幅Ｗ１よりも大きい幅Ｗ２を有している。すなわち、副画素電極ＰＢは、幅Ｗ２をおいて対向する第１エッジＥ１及び第２エッジＥ２を有している。これらの第１エッジＥ１及び第２エッジＥ２は、第２方向Ｙに沿って延出している。第１エッジＥ１は、ソース配線Ｓ１と向かい合う側に位置している。第２エッジＥ２は、ソース配線Ｓ２と向かい合う側に位置している。この副画素電極ＰＢは、第１交差部ＣＲ１と第２交差部ＣＲ２との間に位置している。

図示した例では、主画素電極ＰＡが画素ＰＸの中央部に位置しているのに対して、副画素電極ＰＢは、画素ＰＸの中央部よりもソース配線Ｓ２の側に偏在している。副画素電極ＰＢの第１エッジＥ１から主画素電極ＰＡまでの第１方向Ｘに沿った距離Ｄ１は、副画素電極ＰＢの第２エッジＥ２から主画素電極ＰＡまでの第１方向Ｘに沿った距離Ｄ２よりも小さい。

共通電極ＣＥは、アレイ基板ＡＲに第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１を備えている。これらの第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、互いに電気的に接続されている。

第１主共通電極ＣＡ１は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延出している。あるいは、第１主共通電極ＣＡ１は、ソース配線Ｓとそれぞれ対向するとともに主画素電極ＰＡと略平行に延出している。このような第１主共通電極ＣＡ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。但し、図示した例では、第１主共通電極ＣＡ１は、主画素電極ＰＡと並んだ位置で第１方向Ｘに沿って線幅Ｗ１１を有しているのに対して、副画素電極ＰＢに並んだ位置では第１方向Ｘに沿って線幅Ｗ１１よりも小さい線幅Ｗ１２を有している。

また、このような第１主共通電極ＣＡ１は、副画素電極ＰＢを挟んだ両側において、第１エッジＥ１及び第２エッジＥ２の少なくとも一方と対向する位置で途切れている。つまり、第１主共通電極ＣＡ１は、第１交差部ＣＲ１及び第２交差部ＣＲ２の少なくとも一方で途切れている。

図示した例では、第１主共通電極ＣＡ１は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。以下では、これらの第１主共通電極ＣＡ１を区別するために、図中の左側の第１主共通電極をＣＡＬ１と称し、図中の右側の第１主共通電極をＣＡＲ１と称する。

第１主共通電極ＣＡＬ１は、第１エッジＥ１と向かい合い、途中で途切れることなくソース配線Ｓ１と対向している。つまり、第１主共通電極ＣＡＬ１は、第１交差部ＣＲ１と対向している。第１主共通電極ＣＡＲ１は、第２エッジＥ２と向かい合う位置で途切れ、その他の位置ではソース配線Ｓ２と対向している。つまり、画素ＰＸ内において、第１主共通電極ＣＡＲ１には、第２交差部ＣＲ２で途切れた領域である間隙部ＫＧが存在している。

画素ＰＸにおいて、第１主共通電極ＣＡＬ１は左側端部に配置され、第１主共通電極ＣＡＲ１は右側端部に配置されている。厳密には、第１主共通電極ＣＡＬ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、第１主共通電極ＣＡＲ１は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。

第１副共通電極ＣＢ１は、Ｘ−Ｙ平面内において、画素電極ＰＥを挟んだ両側で副画素電極ＰＢと略平行な第１方向Ｘに沿って直線的に延出している。あるいは、第１副共通電極ＣＢ１は、ゲート配線Ｇとそれぞれ対向するとともに副画素電極ＰＢと略平行に延出している。このような第１副共通電極ＣＢ１は、帯状に形成されている。第１副共通電極ＣＢ１の第２方向Ｙに沿った幅については、必ずしも一定でなくても良い。また、この第１副共通電極ＣＢ１は、第１主共通電極ＣＡ１と一体的あるいは連続的に形成され、第１主共通電極ＣＡ１と電気的に接続されている。

図示した例では、第１副共通電極ＣＢ１は、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上下両端部にそれぞれ配置されている。以下では、これらの第１副共通電極ＣＢ１を区別するために、図中の上側の第１副共通電極をＣＢＵ１と称し、図中の下側の第１副共通電極をＣＢＢ１と称する。第１副共通電極ＣＢＵ１は、途中で途切れることなくゲート配線Ｇ１と対向している。第１副共通電極ＣＢＢ１は、途中で途切れることなくゲート配線Ｇ２と対向している。

画素ＰＸにおいて、第１副共通電極ＣＢＵ１は上側端部に配置され、第１副共通電極ＣＢＢ１は下側端部に配置されている。厳密には、第１副共通電極ＣＢＵ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、第１副共通電極ＣＢＢ１は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。

画素電極ＰＥと共通電極ＣＥとの位置関係に着目すると、以下の関係が言える。

Ｘ−Ｙ平面内において、主画素電極ＰＡと第１主共通電極ＣＡ１とは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと第１主共通電極ＣＡ１とは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第１主共通電極ＣＡ１のいずれも画素電極ＰＥとは重ならない。すなわち、隣接する第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の間には、１本の主画素電極ＰＡが位置している。換言すると、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１は、主画素電極ＰＡを挟んだ両側に配置されている。あるいは、主画素電極ＰＡは、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との間に配置されている。このため、第１主共通電極ＣＡＬ１、主画素電極ＰＡ、及び、第１主共通電極ＣＡＲ１は、第１方向Ｘに沿ってこの順に配置されている。

これらの主画素電極ＰＡと第１主共通電極ＣＡ１との第１方向Ｘに沿った間隔は略一定である。すなわち、第１主共通電極ＣＡＬ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔Ｄ１１は、第１主共通電極ＣＡＲ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔Ｄ１２と略同等である。

また、Ｘ−Ｙ平面内において、副画素電極ＰＢと第１副共通電極ＣＢ１とは、第２方向Ｘに沿って交互に配置されている。これらの副画素電極ＰＢと第１副共通電極ＣＢ１とは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第１副共通電極ＣＢ１のいずれも画素電極ＰＥとは重ならない。すなわち、隣接する第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１の間には、１本の副画素電極ＰＢが位置している。換言すると、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１は、副画素電極ＰＢを挟んだ両側に配置されている。あるいは、副画素電極ＰＢは、第１副共通電極ＣＢＵ１と第１副共通電極ＣＢＢ１との間に配置されている。このため、第１副共通電極ＣＢＢ１、副画素電極ＰＢ、及び、第１副共通電極ＣＢＵ１は、第２方向Ｙに沿ってこの順に配置されている。

この副画素電極ＰＢから第１交差部ＣＲ１（あるいは、ソース配線Ｓ１のエッジ）までの第１方向Ｘに沿った間隔Ｄ２１は、副画素電極ＰＢから第２交差部ＣＲ２（あるいは、ソース配線Ｓ２のエッジ）までの第１方向Ｘに沿った間隔Ｄ２２よりも大きい。

すなわち、副画素電極ＰＢは、間隙部ＫＧ側に近接するように配置され、第１主共通電極ＣＡＬ１の第１交差部ＣＲ１からは遠ざかるように配置されている。また、副画素電極ＰＢとスイッチング素子ＳＷのドレイン電極を接続させるためのコンタクトホールＣＨは、補助容量線Ｃ１と重なる領域において間隙部ＫＧ寄りに配置されている。つまり、コンタクトホールＣＨの中心Ｏは、主画素電極ＰＡのセンターラインＣＬから間隙部ＫＧの方向にずれて配置されている。

上述のように副画素電極ＰＢを配置すると、副画素電極ＰＢと第１主共通電極ＣＡＬ１等のように同層で異なる電気信号をもつ電極間のショートを防止することが出来る。すなわち、間隙部ＫＧを設けることにより、画素電極と共通電極との間隔に余裕を持たせることができるため製造歩留まりが向上する。特に画素ＰＸの間隔が狭くなる高精細において、製造上の理由によりコンタクトホールＣＨを画素ＰＸの大きさに従い小さくすることが出来ない場合には、コンタクトホールＣＨが画素ＰＸに占める割合は大きくなる。また、ドレイン電極と画素電極ＰＥとの接触抵抗の低減し電極の腐食を防止するために、コンタクトホールＣＨは画素電極ＰＥによって覆われることが必要である。したがって、副画素電極ＰＢの大きさの最小寸法はコンタクトホールＣＨの大きさによって制限される。このため、副画素電極ＰＢと第１主共通電極ＣＡＬ１の間隔が十分に余裕を持っていないと、副画素電極ＰＢと第１主共通電極ＣＡＬ１が製造時にエッチングが十分になされずショートする虞がある。しかしならが、本実施形態によれば、コンタクトホールＣＨの中心を画素ＰＸのセンターラインと間隙部ＫＧの間に配置する。これにより、副画素電極ＰＢがコンタクトホールＣＨを覆っても、共通電極ＣＡ１と画素電極ＰＥの間にはショートを回避する十分な間隔をもつことが可能となる。

図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられた画素電極ＰＥと、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１とを破線で示している。

共通電極ＣＥは、対向基板ＣＴに第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２を備えている。これらの第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、互いに電気的に接続されている。また、これらの第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、例えば、アクティブエリアの外側などにおいて、アレイ基板に備えられた第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１と電気的に接続されている。

第２主共通電極ＣＡ２は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延出している。あるいは、第２主共通電極ＣＡ２は、第１主共通電極ＣＡ１とそれぞれ対向するとともに主画素電極ＰＡと略平行に延出している。このような第２主共通電極ＣＡ２は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、第２主共通電極ＣＡ２は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。以下では、これらの第２主共通電極ＣＡ２を区別するために、図中の左側の第２主共通電極をＣＡＬ２と称し、図中の右側の第２主共通電極をＣＡＲ２と称する。第２主共通電極ＣＡＬ２は、途中で途切れることなく第１主共通電極ＣＡＬ１と対向している。第２主共通電極ＣＡＲ２は、途中で途切れることなく第１主共通電極ＣＡＲ１と対向している。

画素ＰＸにおいて、第２主共通電極ＣＡＬ２は左側端部に配置され、第２主共通電極ＣＡＲ２は右側端部に配置されている。厳密には、第２主共通電極ＣＡＬ２は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、第２主共通電極ＣＡＲ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。

第２副共通電極ＣＢ２は、Ｘ−Ｙ平面内において、画素電極ＰＥを挟んだ両側で副画素電極ＰＢと略平行な第１方向Ｘに沿って直線的に延出している。あるいは、第２副共通電極ＣＢ２は、第１副共通電極ＣＢ１とそれぞれ対向するとともに副画素電極ＰＢと略平行に延出している。このような第２副共通電極ＣＢ２は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。また、この第２副共通電極ＣＢ２は、第２主共通電極ＣＡ２と一体的あるいは連続的に形成され、第２主共通電極ＣＡ２と電気的に接続されている。つまり、対向基板ＣＴにおいては、共通電極ＣＥは格子状に形成されている。

図示した例では、第２副共通電極ＣＢ２は、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上下両端部にそれぞれ配置されている。以下では、これらの第２副共通電極ＣＢ２を区別するために、図中の上側の第２副共通電極をＣＢＵ２と称し、図中の下側の第２副共通電極をＣＢＢ２と称する。第２副共通電極ＣＢＵ２は、途中で途切れることなく第１副共通電極ＣＢＵ１と対向している。第２副共通電極ＣＢＢ２は、途中で途切れることなく第１副共通電極ＣＢＢ２と対向している。

画素ＰＸにおいて、第２副共通電極ＣＢＵ２は上側端部に配置され、第２副共通電極ＣＢＢ２は下側端部に配置されている。厳密には、第２副共通電極ＣＢＵ２は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、第２副共通電極ＣＢＢ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。

図４は、図２のＡ−Ａ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。第１方向Ｘに延在した補助容量線Ｃ１は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。なお、図示しないゲート配線も同様に、第１絶縁膜１１と第２絶縁膜１２との間に形成されている。

スイッチング素子のドレイン電極ＷＤ、ソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。ドレイン電極ＷＤは、ソース配線Ｓ１及びソース配線Ｓ２から離間し、これらの間に位置している。第３絶縁膜１３には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨが形成されている。

画素電極の副画素電極ＰＢや、共通電極の第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１などは、同一絶縁膜の上面、すなわち、第３絶縁膜１３の上面に形成されているが、それぞれ離間している。副画素電極ＰＢは、コンタクトホールＣＨに延在し、ドレイン電極ＷＤと電気的に接続されている。このような副画素電極ＰＢは、隣接するソース配線Ｓ１及びソース配線Ｓ２のそれぞれの直上の位置よりもそれらの内側に位置しているが、ソース配線Ｓ２に近接している。つまり、副画素電極ＰＢは、ソース配線Ｓ１の直上に位置する第１主共通電極ＣＡＬ１と、ソース配線Ｓ２の直上に位置する第１主共通電極ＣＡＲ１との間に位置しているが、第１主共通電極ＣＡＲ１に近接している。ところが、第１主共通電極ＣＡＲ１は、図中に破線で示したように、副画素電極ＰＢの第２エッジＥ２と向かい合う位置では途切れている。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極の副画素電極ＰＢや共通電極の第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１などを覆っており、第３絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極の第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２などは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。第２主共通電極ＣＡＬ２は、第１主共通電極ＣＡＬ１の直上に位置している。第２主共通電極ＣＡＲ２は、第１主共通電極ＣＡＲ１の直上に位置している。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極の第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２やオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、ともに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図３に示したように、第２方向Ｙと略平行であって、同じ向きである。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｘと平行、あるいは、第１方向Ｘと平行である。

図３において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について、図２乃至図４を参照しながら説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図３に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。

図３に示した例では、画素電極ＰＥと第２主共通電極ＣＡＬ２及び第２副共通電極ＣＢＢ２とで囲まれた領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥと第２主共通電極ＣＡＲ２及び第２副共通電極ＣＢＢ２とで囲まれた領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。画素電極ＰＥと第２主共通電極ＣＡＬ２及び第２副共通電極ＣＢＵ２とで囲まれた領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の左上を向くように配向する。画素電極ＰＥと第２主共通電極ＣＡＲ２及び第２副共通電極ＣＢＵ２とで囲まれた領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

本実施形態によれば、アレイ基板ＡＲは、主画素電極ＰＡを挟んだ両側に位置するとともに副画素電極ＰＢを挟んだ両側のうちの少なくとも一方で途切れた第１主共通電極ＣＡ１を備えている。このため、副画素電極ＰＢの第１方向Ｘに沿った幅が拡大したり、画素ＰＸの第１方向Ｘに沿った幅が縮小したりした場合であっても、画素電位となる副画素電極ＰＢとコモン電位の第１主共通電極ＣＡ１との水平電極間距離を十分に確保することが可能となる。したがって、画素電極ＰＥと共通電極ＣＥとのショートに起因した表示不良の発生を抑制することが可能となる。また、第１方向Ｘに沿った画素ピッチを低減した狭画素ピッチに対応することが可能となり、高精細化が可能となる。

また、第１主共通電極ＣＡ１がソース配線Ｓと対向するため、ソース配線Ｓからの不所望な電界を遮蔽することが可能となる。このため、ソース配線Ｓから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、クロストーク（例えば、当該画素ＰＸが黒を表示する画素電位に設定されている状態で、当該画素ＰＸに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素ＰＸの一部から光漏れが生じて輝度の上昇を招く現象）などの表示不良の発生を抑制することが可能となる。したがって、表示品位の良好な液晶表示装置を提供することができる。

なお、ソース配線Ｓからの電界の遮蔽性能を向上するために、第１主共通電極ＣＡ１の第１方向Ｘに沿った幅は、ソース配線Ｓの第１方向Ｘに沿った幅よりも大きく設定されることが望ましい。

また、第１副共通電極ＣＢ１がゲート配線Ｇと対向するため、ゲート配線Ｇからの不所望な電界を遮蔽することが可能となる。このため、ゲート配線Ｇから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。したがって、表示品位の良好な液晶表示装置を提供することができる。

なお、ゲート配線Ｇからの電界の遮蔽性能を向上するために、第１副共通電極ＣＢ１の第２方向Ｙに沿った幅は、ゲート配線Ｇの第２方向Ｙに沿った幅よりも大きく設定されることが望ましい。

また、これらの第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、互いに電気的に接続され、略格子状に形成されているため、冗長性を向上することが可能となる。したがって、アレイ基板ＡＲに備えられた共通電極ＣＥの一部で断線が発生したとしても、各画素ＰＸに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。

さらに、アレイ基板ＡＲに備えられた第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１が互いに電気的に接続されているため、第１方向Ｘに隣接する各画素、及び、第２方向Ｙに隣接する各画素に対して同一のコモン電位を供給することが可能となるとともに、ゲート配線Ｇ及びソース配線Ｓからの電界の影響を受けにくく、ＨＶ反転駆動やＶライン反転駆動など、共通電極に印加されるコモン電位がＤＣとなる駆動方法を適用した場合に、表示不良の発生を抑制することが可能となる。

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された主画素電極ＰＡに対して主共通電極ＣＡの配置位置を変更する）ことで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。

また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域で透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、本実施形態によれば、第１主共通電極ＣＡ１はそれぞれソース配線Ｓと対向し、第２主共通電極ＣＡ２は第１主共通電極ＣＡ１と対向している。つまり、ソース配線Ｓ、第１主共通電極ＣＡ１、及び、第２主共通電極ＣＡ２は、液晶表示パネルＬＰＮの法線方向に沿ってこの順に並んでいる。このような構成の場合には、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２がソース配線Ｓの上方の位置よりも画素電極ＰＥの側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。

また、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２がソース配線Ｓの上方の位置よりも画素電極ＰＥの側に配置された場合と比較して、画素電極ＰＥと第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２との間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。

なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図３に示したように、第２方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。

なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。

本実施形態において、画素ＰＸの構造は、図２及び図３に示した例に限定されるものではない。また、本実施形態においては、共通電極ＣＥを構成する第２副共通電極ＣＢ２を省略しても良い。

以下に、より具体的な例について説明する。

図５は、アレイ基板ＡＲにおけるアクティブエリアＡＣＴの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

図示した例は、青色画素ＰＸＢ１、赤色画素ＰＸＲ１、緑色画素ＰＸＧ１、青色画素ＰＸＢ２、赤色画素ＰＸＲ２がこの順に第１方向Ｘに沿って並んでいる場合に相当する。各画素に配置された画素電極ＰＥは左上がりの斜線で示し、共通電極ＣＥを構成する第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は右上がりの斜線で示している。

青色画素ＰＸＢ１に着目すると、副画素電極ＰＢは、画素中央部よりも図中の左側に偏在している。画素電極ＰＥの右側に位置する第１主共通電極ＣＡ１は途切れることなく第２方向Ｙに延出しているのに対して、画素電極ＰＥの左側に位置する第１主共通電極ＣＡ１は副画素電極ＰＢと向かい合う位置で途切れた間隙部ＫＧが設けられている。他の青色画素ＰＸＢ２や、第２方向Ｙに隣接する青色画素についても同様である。

赤色画素ＰＸＲ１に着目すると、副画素電極ＰＢは、画素中央部よりも図中の右側に偏在している。画素電極ＰＥの左側に位置する第１主共通電極ＣＡ１は途切れることなく第２方向Ｙに延出しているのに対して、画素電極ＰＥの右側に位置する第１主共通電極ＣＡ１は副画素電極ＰＢと向かい合う位置で途切れている。すなわち、画素電極ＰＥの右側に位置する第１主共通電極ＣＡ１は副画素電極ＰＢと向かい合う位置に間隙部ＫＧが設けられている。他の赤色画素ＰＸＲ２や、第２方向Ｙに隣接する赤色画素についても同様である。

緑色画素ＰＸＧ１に着目すると、副画素電極ＰＢは、画素の略中央部に位置している。画素電極ＰＥの両側に位置する第１主共通電極ＣＡ１は副画素電極ＰＢと向かい合う位置で途切れている。すなわち、第１主共通電極ＣＡ１には間隙部ＫＧが設けられている。図示していないが、他の緑色画素についても同様である。

つまり、図示した例では、赤色画素と緑色画素との間、及び、緑色画素と青色画素との間の第１主共通電極ＣＡ１は、各副画素電極ＰＢと向かい合う位置で途切れている。これにより、各副画素電極ＰＢと第１主共通電極ＣＡ１との間の第１方向Ｘに沿った水平電極間距離を十分に確保することが可能となる。一方で、赤色画素と青色画素との間の第１主共通電極ＣＡ１は、アクティブエリアＡＣＴにおいて途切れることなく第２方向Ｙに沿って直線的に延出している。これにより、アレイ基板ＡＲに備えられた共通電極の第１主共通電極ＣＡ１と第１副共通電極ＣＢ１とがアクティブエリアＡＣＴ内で電気的に接続され、冗長化が可能となる。また、特定の色画素間、つまり、赤色画素と青色画素との間で第１主共通電極ＣＡ１を延出し、第２方向Ｙに沿って隣接する画素間の第１副共通電極ＣＢ１を電気的に接続している。赤色や青色は、緑色と比較して比視感度が低いため、例えこれらの特定の色画素で表示ムラが発生したとしても、視認性が低く、表示品位に与える影響を低減することが可能となる。

図６は、アレイ基板ＡＲにおけるアクティブエリアＡＣＴの別の構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

図示した例は、青色画素ＰＸＢ１、赤色画素ＰＸＲ１、緑色画素ＰＸＧ１、青色画素ＰＸＢ２、赤色画素ＰＸＲ２がこの順に第１方向Ｘに沿って並んでいる場合に相当する。各画素に配置された画素電極ＰＥは左上がりの斜線で示し、共通電極ＣＥを構成する第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は右上がりの斜線で示している。

赤色画素ＰＸＲ１と緑色画素ＰＸＧ１に着目すると、赤色画素ＰＸＲ１の画素電極ＰＥの左側、及び、緑色画素ＰＸＧ１の画素電極ＰＥの右側に位置する第１主共通電極ＣＡ１は途切れることなく第２方向Ｙに延出しているのに対して、赤色画素ＰＸＲ１と緑色画素ＰＸＧ１の画素電極ＰＥの間に位置する第１主共通電極ＣＡ１は副画素電極ＰＢと向かい合う位置で途切れた間隙部ＫＧを設けている。また、赤色画素ＰＸＲ１と緑色画素ＰＸＧ１の副画素電極ＰＢは、画素中央部よりも図中の間隙部ＫＧの方向に偏在している。

この間隙部ＫＧは、ソース配線Ｓの１本置きに設けられている。言い換えれば、隣接する２画素に１つの間隙部ＫＧが存在する。このように間隙部ＫＧを配置すると、画素電極ＰＥと間隙部ＫＧとの距離よりも画素電極ＰＥと共通電極ＣＡ１との間の距離を大きくすることができるために、製造上生じる電極間のショートを抑制する効果が生じる。

図７は、アレイ基板ＡＲにおけるアクティブエリアＡＣＴの別の構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

画素ＰＸの間隔に対してコンタクトホールＣＨが大きい場合には、コンタクトホールＣＨを画素ＰＸのセンターラインから間隙部ＫＧの方向にずらして配置する。言い換えれば、画素ＰＸのセンターラインと間隙部ＫＧの間にコンタクトホールの中心を配置する。あるいは、隣接する画素において間隙部ＫＧを挟んだコンタクトホールＣＨ間の距離は、隣接する画素において共通電極を挟んだコンタクトホールＣＨ間の距離よりも小さくなるように、コンタクトホールを配置する。このようにコンタクトホールＣＨを配置することによって、画素電極ＰＥがコンタクトホールＣＨのすべてを覆っても、エッチングが不十分な場合に生じる製造時の共通電極ＣＡ１と画素電極ＰＥの間のショートを回避することができる。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極
ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極
ＣＡ１…第１主共通電極 ＣＢ１…第１副共通電極
ＣＡ２…第２主共通電極 ＣＢ２…第２副共通電極

Claims (12)

1. 第１方向に第１幅を有し第１方向に交差する第２方向に沿って延出した主画素電極と、第１方向に第１幅よりも大きい第２幅をおいて向かい合う第１エッジ及び第２エッジを有し前記主画素電極と電気的に接続された副画素電極と、前記副画素電極と同層に位置し前記主画素電極を挟んだ両側で第２方向に沿って延出し前記第１エッジ及び前記第２エッジの少なくとも一方と向かい合う位置で途切れた第１主共通電極と、第１方向に沿って延出し前記第１主共通電極と電気的に接続された第１副共通電極と、を備えた第１基板と、
   前記第１主共通電極に対向し第２方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えたことを特徴とする液晶表示装置。
2. 前記第１エッジから前記主画素電極までの第１方向に沿った第１距離は、前記第２エッジから前記主画素電極までの第１方向に沿った第２距離よりも小さいことを特徴とする請求項１に記載の液晶表示装置。
3. 前記第１主共通電極は、前記第１エッジと向かい合う位置で途切れることなく第２方向に沿って連続的に延出し、且つ、前記第２エッジと向かい合う位置で途切れていることを特徴とする請求項１または２に記載の液晶表示装置。
4. 第１方向に沿って延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間において第１方向に沿って延出した補助容量線と、第１方向に交差する第２方向に沿って延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線と前記第２ソース配線との間において第２方向に沿って延出した主画素電極と、前記補助容量線と対向し前記主画素電極と電気的に接続された副画素電極と、前記第１ソース配線及び前記第２ソース配線のそれぞれと対向し第２方向に沿って延出するとともに前記補助容量線と前記第１ソース配線との第１交差部及び前記補助容量線と前記第２ソース配線との第２交差部の少なくとも一方で途切れた第１主共通電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれと対向し第１方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第１副共通電極と、を備えた第１基板と、
   前記第１主共通電極に対向し第２方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えたことを特徴とする液晶表示装置。
5. 前記第１交差部から前記副画素電極までの第１方向に沿った第１距離は、前記第２交差部から前記副画素電極までの第１方向に沿った第２距離よりも大きいことを特徴とする請求項４に記載の液晶表示装置。
6. 前記第１主共通電極は、前記第１交差部と対向し、前記第２交差部で途切れていることを特徴とする請求項４または５に記載の液晶表示装置。
7. 前記主画素電極は第１方向に第１幅を有し、前記副画素電極は第１方向に第１幅よりも大きい第２幅を有することを特徴とする請求項４乃至６のいずれか１項に記載の液晶表示装置。
8. 第１方向に沿って延出した補助容量線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ソース配線に接続されたスイッチング素子と、前記スイッチング素子に接続されたドレイン電極と、前記ソース配線及び前記ドレイン電極を覆う絶縁膜と、第１方向に沿って延出し前記絶縁膜上に配置されコンタクトホールを介して前記ドレイン電極と接続された副画素電極と、前記副画素電極と電気的に接続された主画素電極と、前記絶縁膜上に配置され第２方向に沿って延出するとともに前記補助容量線と前記ソース配線との交差部に途切れた間隙部を有する第１主共通電極と、第１方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第１副共通電極と、を備えた第１基板と、
   前記第１主共通電極に対向し第２方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備え、
   前記コンタクトホールの中心は、前記主画素電極のセンターラインと前記間隙部と間に配置されたことを特徴とする液晶表示装置。
9. 前記主画素電極からその両側に位置する前記第１主共通電極までの距離は略同等であることを特徴とする請求項１乃至８のいずれか１項に記載の液晶表示装置。
10. 前記第１主共通電極は、前記主画素電極と並んだ位置で第１方向に第１線幅を有し、前記副画素電極と並んだ位置で第１方向に第１線幅よりも小さい第２線幅を有することを特徴とする請求項１乃至９のいずれか１項に記載の液晶表示装置。
11. 前記副画素電極及び前記第１主共通電極は、同一絶縁膜の上面に形成されたことを特徴とする請求項１乃至１０のいずれか１項に記載の液晶表示装置。
12. 前記第２基板は、さらに、前記第１副共通電極と対向し前記第２主共通電極と電気的に接続された第２副共通電極を備えたことを特徴とする請求項１乃至１１のいずれか１項に記載の液晶表示装置。

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