JP2013072954A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位の劣化を抑制する液晶表示装置を提供する。
【解決手段】第１信号配線Ｇと、第１信号配線Ｇと交差する方向Ｙに延びるとともに第１信号配線Ｇと交差する位置において第１信号線Ｇが延びる方向Ｘにおける幅が広くなった幅広部ＳＡを備えた第２信号配線Ｓと、第２信号配線Ｓの間において第１信号配線Ｇと交差する方向に延びた主画素電極ＰＡと、主画素電極ＰＡと電気的に接続された副画素電極ＰＢと、を含む画素電極ＰＥと、を備えた第１基板ＡＲと、画素電極ＰＥの両側に配置された共通電極ＣＥを備えた第２基板ＣＴと、第１基板ＡＲと第２基板ＣＴとの間に挟持された液晶層ＬＱと、を備え、第１信号配線Ｇの全体が幅広部ＳＡと副画素電極ＰＢとの少なくとも一方と重なっている液晶表示装置。
【選択図】図２

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００５−３８０２号公報 特開２００９−１９２８２２号公報

ゲート配線に印加される信号による不所望な電界の影響により焼き付きが生じ、表示品位が劣化することがあった。

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

実施形態によれば、第１信号配線と、前記第１信号配線と交差する方向に延びるとともに前記第１信号配線と交差する位置において前記第１信号線が延びる方向における幅が広くなった幅広部を備えた第２信号配線と、前記第２信号配線の間において前記第１信号配線と交差する方向に延びた主画素電極と、前記主画素電極と電気的に接続された副画素電極と、を含む画素電極と、を備えた第１基板と、前記画素電極の両側に配置された共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に挟持された液晶層と、を備え、前記第１信号配線の全体が前記幅広部と前記副画素電極との少なくとも一方と重なっている液晶表示装置が提供される。

図１は、実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。 図３は、図２に示した液晶表示パネルＬＰＮをＩＩＩ−ＩＩＩ線で切断したときの断面構造を概略的に示す断面図である。 図４は、図２に示した液晶表示パネルＬＰＮをＩＶ−ＩＶ線で切断したときの断面構造を概略的に示す断面図である。 図５は、比較例の液晶表示装置の液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブエリアＡＣＴにおいて画素ＰＸがマトリクス状に配置されたアクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線（第１信号配線）Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線（第３信号配線）Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線（第２信号配線）Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向（行方向）Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向（列方向）Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。補助容量線Ｃ１及び補助容量線Ｃ２は、第１方向Ｘに沿って延出している。

ゲート配線Ｇ１は、隣接する補助容量線Ｃ１と補助容量線Ｃ２との間に配置され、第１方向Ｘに沿って延出している。

ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、ゲート配線Ｇ１と交差する位置において第１方向Ｘの幅が広くなった幅広部ＳＡを備えている。本実施形態では、幅広部ＳＡは第１方向Ｘに沿ってソース配線Ｓ１、Ｓ２の左右側へ突出した略矩形状である。幅広部ＳＡは、ゲート配線Ｇ１の上層においてゲート配線Ｇ１の一部を覆うように配置されている。

画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、補助容量線Ｃ１と補助容量線Ｃ２との間に位置している。

図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。

また、画素ＰＸにおいて、補助容量線Ｃ１は上側端部に配置される。厳密には、補助容量線Ｃ１は当該画素ＰＸとその上側に隣接する画素との境界に沿って配置され、補助容量線Ｃ２は下側の隣接する画素において下側の隣接する画素と当該画素ＰＸとの境界に沿って配置されている。ゲート配線Ｇ１は、画素の略中央部に配置されている。

スイッチング素子ＳＷは、例えばゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。

画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ、副画素電極ＰＢ、及び容量部ＰＣを備えている。主画素電極ＰＡは、副画素電極ＰＢから画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線的に延出している。主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。容量部ＰＣは、補助容量線Ｃ１と重なる領域に位置し、補助容量線Ｃ１との間に印加される電圧により補助容量を形成する。容量部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。副画素電極ＰＢはゲート配線Ｇ１と重なる領域に位置し、第１方向Ｘに沿って延びている。副画素電極ＰＢの一部は、ソース配線Ｓ１、Ｓ２の幅広部ＳＡの一部と重なるように配置されている。

画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、画素ＰＸの中央に配置されている。ソース配線Ｓ１と画素電極ＰＥとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と画素電極ＰＥとの第１方向Ｘに沿った間隔と略同等である。

共通電極ＣＥは、主共通電極ＣＡを備えている。主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓとそれぞれ対向するとともに主画素電極ＰＡと略平行に延出している。主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、主共通電極ＣＡは、第１方向Ｘに沿って２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。以下では、主共通電極ＣＡを区別して説明するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称する。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向している。これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。

画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。

画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、画素電極ＰＥと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの画素電極ＰＥと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも画素電極ＰＥとは重ならない。

すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の画素電極ＰＥが位置している。換言すると、主共通電極ＣＡＬ及び主共通電極ＣＡＲは、画素電極ＰＥの直上の位置を挟んだ両側に配置されている。あるいは、画素電極ＰＥは、主共通電極ＣＡＬと主共通電極ＣＡＲとの間に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第１方向Ｘに沿ってこの順に配置されている。

これらの画素電極ＰＥと共通電極ＣＥとの第１方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔は、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。

図３は、図２に示した液晶表示パネルＬＰＮをＩＩＩ−ＩＩＩ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。ソース配線Ｓは、第１層間絶縁膜１１の上に形成され、第２層間絶縁膜１２によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第１絶縁基板１０と第１層間絶縁膜１１の間に配置されている。画素電極ＰＥは、第２層間絶縁膜１２の上に形成されている。この画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、例えば７０ｎｍの厚さであって画素電極ＰＥなどを覆っており、第２層間絶縁膜１２の上にも配置されている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。この共通電極ＣＥと画素電極ＰＥとの第３方向Ｚに沿った間隔は略一定である。第３方向Ｚとは、第１方向Ｘ及び第２方向Ｙに直交する方向、あるいは、液晶表示パネルＬＰＮの法線方向である。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、例えば７０ｎｍの厚さであって、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図２に示したように、第２方向Ｙと略平行であって、逆向きである。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。

尚、主画素電極ＰＡと主共通電極ＣＡとの第１方向Ｘの間隔は、液晶層ＬＱの厚み（セルギャップ）よりも大きく、主画素電極ＰＡと主共通電極ＣＡとの間隔は、液晶層ＬＱの厚み（セルギャップ）の２倍以上の大きさを持つ。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第１方向Ｘと平行、あるいは、第２方向Ｙと直交である。

図２において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

また、図２において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

図４は、図２に示した液晶表示パネルＬＰＮをＩＶ−ＩＶ線で切断したときの断面構造を概略的に示す断面図である。なお、ここではアレイ基板ＡＲの構成のみを示している。

図４において、ゲート配線Ｇ１の上層には少なくとも１層の導電層が配置されている。すなわち、ゲート配線Ｇ１の上層には、ソース配線Ｓ１、Ｓ２と、副画素電極ＰＢとの少なくとも一方が配置されている。ゲート配線Ｇ１の上において、副画素電極ＰＢが第１方向Ｘに延びた端部と、幅広部ＳＡの第１方向Ｘに延びた端部とは、第２層間絶縁膜１２を介して互いに重なっている。

図２に示すように、副画素電極ＰＢおよび幅広部ＳＡの第２方向Ｙにおける幅は、ゲート配線Ｇ１の第２方向Ｙにおける幅よりも大きく、ゲート配線Ｇ１の全体が、第１層間絶縁膜１１、あるいは、第１層間絶縁膜１１および第２層間絶縁膜１２を介して複数の導電層によって覆われている。

次に、上記構成の液晶表示パネルＬＰＮの動作について、図２及び図３を参照しながら説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。

ここで、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ１に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２は互いに平行で且つ同じ向きである場合には、上述のように液晶分子ＬＭはスプレイ配向になり、上記したように液晶層ＬＱの中間部を境界として、アレイ基板ＡＲ上の第１配向膜ＡＬ１の近傍での液晶分子ＬＭの配向と対向基板ＣＴ上の第２配向膜ＡＬ２の近傍での液晶分子ＬＭの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。

図２に示した例では、副画素電極ＰＢよりも下側において画素電極ＰＥと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。副画素電極ＰＢよりも上側において画素電極ＰＥと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の左上を向くように配向する。

副画素電極ＰＢよりも下側において画素電極ＰＥと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。副画素電極ＰＢよりも上側において画素電極ＰＥと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

図５は、比較例の液晶表示装置の液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、図２と同様にＸ−Ｙ平面における平面図を示している。

この比較例の液晶表示パネルＬＰＮでは、画素電極ＰＥが副画素電極ＰＢを備えていない。また、ソース配線Ｓ１、Ｓ２が幅広部ＳＡを備えていない。これらの点以外は上述の実施形態の液晶表示装置と同様である。

この比較例の液晶表示装置では、ゲート配線Ｇ１で生じた不所望な電界が液晶層ＬＱに印加されゲート配線Ｇ１が配置された位置およびその近傍で焼き付きが発生し、表示品位が劣化することがあった。

これに対し、上記本実施形態の液晶表示装置によれば、ゲート配線Ｇ１が上層に配置された複数の導電層により覆われている。このようにゲート配線Ｇ１と対向するように複数の導電層を配置し、ゲート配線Ｇ１の全体を覆うことによりゲート配線Ｇ１からの不所望な電界をシールドして焼きつきの発生を抑制することが可能である。

なお、本実施形態の液晶表示装置では、補助容量線Ｃの上層に画素電極ＰＥの容量部ＰＣが配置されているため、補助容量線Ｃからの不所望な電界をシールドすることができる。

また、ゲート配線Ｇ１の上において、副画素電極ＰＢが第１方向Ｘに延びた端部と、幅広部ＳＡの第１方向Ｘに延びた端部とは、第２層間絶縁膜１２を介して互いに重なっている。そのため、ゲート配線Ｇ１からの不所望な電界が副画素電極ＰＢの端部と幅広部ＳＡの端部との隙間から漏れることがなく、より効果的に焼きつきの発生を抑制することができる。

すなわち、本実施形態の液晶表示装置によれば、表示品位の劣化を抑制することが可能となる。

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された画素電極ＰＥに対して主共通電極ＣＡの配置位置を変更する）ことで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。

また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。

また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。

なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図２に示したように、第２方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。

なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの不透明な導電材料を用いて形成しても良い。

なお、本実施形態においては、共通電極ＣＥは、対向基板ＣＴに備えられた主共通電極ＣＡに加えて、アレイ基板ＡＲに備えられ主共通電極ＣＡと対向する（あるいはソース配線Ｓと対向する）第２主共通電極を備えていても良い。この第２主共通電極は、主共通電極ＣＡと略平行に延出し、しかも、主共通電極ＣＡと同電位である。このような第２主共通電極を設けることにより、ソース配線Ｓからの不所望な電界をシールドすることが可能である。第２主共通電極を備えた構成によれば、更なる表示品位の劣化を抑制することが可能となる。

また、共通電極ＣＥは、対向基板ＣＴにおいて主共通電極ＣＡの他に、第１方向Ｘに沿って延びた副共通電極を備えていてもよい。主共通電極ＣＡ及び副共通電極ＣＢは、一体的あるいは連続的に形成されている。副共通電極ＣＢは、補助容量線Ｃの各々と対向している。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記実施形態では、幅広部ＳＡおよび副画素電極ＰＢは略矩形状であったが、幅広部ＳＡと副画素電極ＰＢの形状はこれに限定されない。ゲート配線Ｇが幅広部ＳＡと副画素電極ＰＢの少なくとも一方で覆われていればよく、ゲート配線Ｇが少なくとも１層の導電層で覆われていれば上述の実施形態と同様の効果を得ることができる。

ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板（第１基板）、ＣＴ…対向基板（第２基板）、ＬＱ…液晶層、ＡＣＴ…アクティブエリア、ＰＸ…画素、Ｓ…ソース配線（第２信号配線）、Ｇ…ゲート配線（第１信号配線）、Ｃ…補助容量線、Ｘ…第１方向（行方向）、Ｙ…第２方向（列方向）、ＰＥ…画素電極、ＣＥ…共通電極、ＳＡ…幅広部、ＰＡ…主画素電極、ＰＢ…副画素電極。

Claims (10)

1. 第１信号配線と、前記第１信号配線と交差する方向に延びるとともに前記第１信号配線と交差する位置において前記第１信号線が延びる方向における幅が広くなった幅広部を備えた第２信号配線と、前記第２信号配線の間において前記第１信号配線と交差する方向に延びた主画素電極と、前記主画素電極と電気的に接続された副画素電極と、を含む画素電極と、を備えた第１基板と、
   前記画素電極の両側に配置された共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に挟持された液晶層と、を備え、
   前記第１信号配線の全体が前記幅広部と前記副画素電極との少なくとも一方と重なっている液晶表示装置。
2. 前記副画素電極と前記幅広部とは、前記第１信号配線の上層において互いの一部が重なるように配置されている請求項１記載の液晶表示装置。
3. 前記第２信号配線および前記主画素電極と交差する方向に延びた第３信号配線をさらに備え、
   前記画素電極は、前記第３信号配線と重なるように前記主画素電極から延びた容量部をさらに備える請求項１または請求項２記載の液晶表示装置。
4. 第２方向に延びた主画素電極と、前記主画素電極から前記第２方向と交差する第１方向に延びた副画素電極とを備えた画素電極と、前記主画素電極の両側において前記第２方向に延びて配置されるとともに幅広部を含む第２信号配線と、前記副画素電極と前記幅広部との下層において前記第１方向に延びて配置された第１信号配線と、を備えた第１基板と、
   前記主画素電極の両側において前記第２方向に延びて配置された共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に挟持された液晶層と、を備えた液晶表示装置。
5. 前記副画素電極と前記幅広部とは、前記第１信号配線の上層において互いの一部が重なるように配置されている請求項４記載の液晶表示装置。
6. 前記第２信号配線および前記主画素電極と交差する方向に延びた第３信号配線をさらに備え、
   前記画素電極は、前記第３信号配線と重なるように前記主画素電極から延びた容量部をさらに備える請求項４または請求項５記載の液晶表示装置。
7. マトリクス状に配置された画素を含むアクティブエリアと、
   前記画素が配列する列方向に延びるとともに幅広部を備えた第２信号配線と、前記行方向に延びてその端部が前記幅広部の一部と重なるように配置された副画素電極および前記副画素電極から前記列方向に延びた主画素電極を含む画素電極と、前記幅広部と前記副画素電極との下層において前記行方向に延びて配置された第１信号配線と、を備えた第１基板と、
   前記画素電極の両側において前記列方向に延びて配置された共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に挟持された液晶層と、を備えた液晶表示装置。
8. 前記行方向に延びた第３信号配線をさらに備え、
   前記画素電極は、前記第３信号配線と重なるように前記主画素電極から延びた容量部をさらに備える請求項７記載の液晶表示装置。
9. 前記主画素電極と前記主共通電極との間に電界が形成されていない状態で、前記液晶層の液晶分子の初期配向方向は、前記主画素電極の延出方向と略平行である請求項１乃至請求項８のいずれか１項記載の液晶表示装置。
10. 前記液晶層の液晶分子は、前記画素電極と前記共通電極との間に電界が形成されていない状態で、前記第１基板と前記第２基板との間においてスプレイ配向またはホモジニアス配向している請求項１乃至９のいずれか１項記載の液晶表示装置。

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