JP5740278B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００９−１９２８２２号公報 特開平９−１６００４１号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、第１方向に延びた第１ゲート配線および第２ゲート配線と、前記第１方向と交差する第２方向に延びたソース配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され、コンタクト部と前記第２方向に延びた主画素電極とを含む画素電極と、薄膜トランジスタで構成されたスイッチング素子と、補助容量配線と、を備えた第１基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、前記第１ゲート配線と前記第２ゲート配線との少なくとも一方は、前記ソース配線と交差する位置において前記画素電極側の端部に設けられた凹部を備え、前記補助容量配線は、前記第１方向に延びるとともに、前記コンタクト部と重なる容量部と、前記ソース配線と交差する位置において前記第２方向における少なくとも一方の端部に設けられた第２凹部と、を含み、前記スイッチング素子は、前記第２ゲート配線に電気的に接続されたゲート電極と、前記ゲート電極と対向した半導体層と、前記ソース配線に電気的に接続され前記半導体層の両端部の上に配置された２つの分岐部を有するソース電極と、前記画素電極に電気的に接続され前記２つの分岐部の間に位置し前記半導体層の上に配置されたドレイン電極と、を備える液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。 図３は、図２に示した液晶表示パネルＬＰＮを線ＩＩＩ−ＩＩＩで切断したときのアレイ基板ＡＲの断面構造を概略的に示す断面図である。 図４は、図２に示した液晶表示パネルＬＰＮを線ＩＶ−ＩＶで切断したときのアレイ基板ＡＲの断面構造を概略的に示す断面図である。 図５は、図２に示した液晶表示パネルをＶ−Ｖ線で切断したときの断面構造を概略的に示す断面図である。 図６は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。 図７は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向（行方向）Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向（列方向）Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿って延出している。補助容量線Ｃ１は、隣接するゲート配線Ｇ１とゲート配線Ｇ２との間に配置され、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。

図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に沿って配置され、ゲート配線Ｇ２は下側端部に沿って配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸの上側に隣接する画素において境界近傍に配置され、ゲート配線Ｇ２は当該画素ＰＸにおいて下側に隣接する画素との境界近傍に配置されている。補助容量線Ｃ１は、画素ＰＸの中央部とゲート配線Ｇ２との間に配置されている。

ゲート配線Ｇ１、Ｇ２は、ソース配線Ｓ１、Ｓ２と交差する位置に設けられた凹部ＧＸを備えている。凹部ＧＸは、ゲート配線Ｇ１、Ｇ２の下側（自画素ＰＸの主画素電極ＰＡと反対側）から第２方向Ｙに略矩形状に凹んでいる。

ゲート配線Ｇ１と第２ゲート配線Ｇ２との少なくとも一方は、ソース配線Ｓ１、Ｓ２と交差する位置において、その間に配置された画素電極ＰＥ側の端部に設けられた凹部ＧＸを備えている。すなわち、第２方向Ｙにおいて、ゲート配線Ｇ１、Ｇ２は画素電極ＰＥ間（第１画素電極と第２画素電極との間）に配置され、ゲート配線Ｇ１、Ｇ２はソース配線Ｓ１、Ｓ２と交差する位置において、上側あるいは下側の少なくとも一方の端部（第１画素電極側の端部）に設けられた凹部を備えている。

図２に示す場合では、ゲート配線Ｇ１、Ｇ２は、ソース配線Ｓ１、Ｓ２と交差する位置において、ゲート配線Ｇ１、Ｇ２と下側で隣接した画素の主画素電極ＰＡとの距離が離れるように、第２方向Ｙにおける端部の一方が凹んで第２方向Ｙにおける幅が小さくなっている。ゲート配線Ｇ１、Ｇ２は、ゲート電極ＥＧを含むスイッチング素子ＳＷの半導体層ＳＣ上に配置される部分において、第２方向Ｙにおける幅が大きくなっている。

スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ２とソース配線Ｓ１との交点近傍に設けられている。

スイッチング素子ＳＷのゲート電極ＥＧはゲート配線Ｇ２と電気的に接続され（あるいは一体に形成され）、ソース電極ＥＳはソース配線Ｓ１と電気的に接続され（あるいは一体に形成され）、ドレイン電極ＥＤは補助容量線Ｃ１と重なる領域に形成されたコンタクトホールＣＨを介して画素電極ＰＥと電気的に接続されている。

スイッチング素子ＳＷのドレイン電極ＥＤは画素ＰＸの下側端部から第２方向Ｙに沿って上側に延び、画素電極ＰＥの下まで延びて広がっている。

補助容量線Ｃ１は、画素ＰＸの第１方向Ｘにおける略中央部において容量部ＣｓＴを有している。すなわち、補助容量線Ｃ１は、ソース配線Ｓ１、Ｓ２と交差する位置に設けられた凹部ＣＸを備えている。凹部ＣＸは、補助容量線Ｃ１の上側（主画素電極ＰＡに近い側）から第２方向Ｙに凹んでいる。この例では凹部ＣＸは略矩形状である。

すなわち、補助容量線Ｃ１は、ソース配線Ｓ１、Ｓ２と交差する位置において、主画素電極ＰＡとの距離が離れるように、主画素電極ＰＡ側の端部が凹んで第２方向Ｙにおける幅が小さくなっている。補助容量線Ｃ１は、容量部ＣｓＴにおいて第２方向Ｙにおける幅が大きくなっている。

図３は、図２に示した液晶表示パネルＬＰＮを線ＩＩＩ−ＩＩＩで切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。ソース配線Ｓは、第１層間絶縁膜１１の上に形成され、第２層間絶縁膜１２によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第１絶縁基板１０と第１層間絶縁膜１１の間に配置されている。第２層間絶縁膜１２上には平坦化膜１３が配置されている。画素電極ＰＥは、平坦化膜１３の上に形成されている。この画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、平坦化膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタ（図示せず）は、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。この共通電極ＣＥと画素電極ＰＥとの第３方向Ｚに沿った間隔は略一定である。第３方向Ｚとは、第１方向Ｘ及び第２方向Ｙに直交する方向、あるいは、液晶表示パネルＬＰＮの法線方向である。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図２に示したように、第２方向Ｙと略平行であって、同じ向きである。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材（図示せず）によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）を有する第１偏光板ＰＬ１を含んでいる。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）を有する第２偏光板ＰＬ２を含んでいる。

第１偏光板ＰＬ１の第１偏光軸と、第２偏光板ＰＬ２の第２偏光軸とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第１方向Ｘと平行である。

共通電極ＣＥは、対向基板ＣＴ上に主共通電極ＣＡ及び副共通電極ＣＢを備えている。主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓあるいは開口ＰＯと対向するとともに主画素電極ＰＡと略平行に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、主共通電極ＣＡは、第１方向Ｘに沿って３本平行に並んでおり、画素ＰＸの左右両端部と中央部とにそれぞれ配置されている。以下では、これらの主共通電極ＣＡを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称し、図中の中央の主共通電極をＣＡＣと称する。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向し、主共通電極ＣＡＣは画素電極ＰＥの開口ＰＯと対向している。これらの主共通電極ＣＡＬ、主共通電極ＣＡＲ、及び、主共通電極ＣＡＣは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。

画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＣは当該画素ＰＸの第１方向Ｘにおけるほぼ中央に配置されている。

副共通電極ＣＢは、Ｘ−Ｙ平面内において、第２方向Ｙに並んで配置された画素電極ＰＥの開口ＰＯ間において第１方向Ｘに沿って直線的に延びている。副共通電極ＣＢは、主画素電極ＰＡと略直交して延出している。このような副共通電極ＣＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。

図示した例では、副共通電極ＣＢは、第２方向Ｙに並んで配置された画素電極ＰＥの間に配置され、画素ＰＸの上側と下側とのそれぞれに配置されている。以下では、これらの副共通電極ＣＢを区別するために、図中の上側の副共通電極をＣＢＵと称し、図中の下側の副共通電極をＣＢＢと称する。副共通電極ＣＢＵはゲート配線Ｇ１と対向し、副共通電極ＣＢＢはゲート配線Ｇ２と対向している。これらの副共通電極ＣＢＵ、及び、副共通電極ＣＢＢは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。すなわち、共通電極ＣＥは、アクティブエリアにおいて格子状に形成されている。

画素ＰＸにおいて、副共通電極ＣＢＵは上側端部に配置され、副共通電極ＣＢＢは下側端部に配置されている。厳密には、副共通電極ＣＢＵは当該画素ＰＸとその上側に隣接する画素において境界にゲート配線Ｇ１の上側に配置され、副共通電極ＣＢＢは当該画素ＰＸにおいてゲート配線Ｇ２と補助容量線Ｃ１との間に配置されている。

画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡＬ、主共通電極ＣＡＲ及び主共通電極ＣＡＣは主画素電極ＰＡとは重ならない。

すなわち、隣接する主共通電極ＣＡＬと主共通電極ＣＡＣとの間、及び、主共通電極ＣＡＲと主共通電極ＣＡＣとの間には、１本の主画素電極ＰＡが位置している。換言すると、主共通電極ＣＡＬ、主共通電極ＣＡＲ及び主共通電極ＣＡＣは、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。あるいは、主画素電極ＰＡは、主共通電極ＣＡＬと主共通電極ＣＡＣとの間、及び、主共通電極ＣＡＲと主共通電極ＣＡＣとの間に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、主共通電極ＣＡＣ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第１方向Ｘに沿ってこの順に配置されている。

これらの画素電極ＰＥと共通電極ＣＥとの第１方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔、主共通電極ＣＡＣと主画素電極ＰＡとの第１方向Ｘに沿った間隔、及び、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔は略同等である。

図４は、図２に示した液晶表示パネルＬＰＮを線ＩＶ−ＩＶで切断したときの断面構造を概略的に示す断面図である。なお、ここでは説明に必要な箇所のみを図示している。

スイッチング素子ＳＷのゲート電極ＥＧは第１絶縁基板１０上に配置されている。ゲート電極ＥＧは第１層間絶縁膜１１に覆われている。第１層間絶縁膜１１を介してゲート電極ＥＧ上にはアモルファスシリコンからなる半導体層ＳＣが配置されている。半導体層ＳＣ上にはソース電極ＥＳとドレイン電極ＥＤとが配置されている。ソース電極ＥＳの端部は２つに分岐し、第１方向Ｘにおける半導体層ＳＣの両端部上に配置されている。ドレイン電極ＥＤは、第１方向Ｘにおける２つのソース電極ＥＳ間で半導体層ＳＣ上に配置されている。ソース電極ＥＳとドレイン電極ＥＤとは第２層間絶縁膜１２に覆われている。第２層間絶縁膜１２上には平坦化膜１３が配置されている。平坦化膜１３は第１配向膜ＡＬ１に覆われている。

対向基板ＣＴの第２絶縁基板２０上にはブラックマトリクスＢＭが配置されている。ブラックマトリクスＢＭは、ゲート配線Ｇ２の凹部ＧＸと対向する位置を覆うとともに、第１方向Ｘに沿って延びて配置されている。

ブラックマトリクスＢＭの上にはカラーフィルタＣＦが配置されている。カラーフィルタＣＦはオーバーコート層ＯＣに覆われている。

共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。主共通電極ＣＡＬはソース配線Ｓ１と対向するように配置され、主共通電極ＣＡＲはソース配線Ｓ２と対向するように配置され、主共通電極ＣＡＣは、第１方向Ｘにおけるソース配線Ｓ１、Ｓ２の略中間の位置と対向するように配置されている。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。

図５は、図２に示した液晶表示パネルＬＰＮを線Ｖ−Ｖで切断したときの断面構造を概略的に示す断面図である。なお、ここでは説明に必要な箇所のみを図示している。

第１絶縁基板１０上には補助容量線Ｃ１の容量部ＣｓＴが配置されている。ドレイン電極ＥＤは第１層間絶縁膜１１を介して容量部ＣｓＴと対向するように配置されている。ドレイン電極ＥＤは第２層間絶縁膜１２に覆われている。第２層間絶縁膜１２はドレイン電極ＥＤを露出するコンタクトホールＣＨ２を有している。この例ではコンタクトホールＣＨ２は２箇所に設けられている。第２層間絶縁膜１２上には平坦化膜１３が配置されている。平坦化膜１３には、第２層間絶縁膜１２の２つのコンタクトホールＣＨ２を露出するコンタクトホールＣＨ１が設けられている。平坦化膜１３上には画素電極ＰＥが配置されている。画素電極ＰＥはコンタクトホールＣＨ１及びコンタクトホールＣＨ２においてドレイン電極ＥＤと電気的に接続している。画素電極ＰＥおよび平坦化膜１３は第１配向膜ＡＬ１に覆われている。

図２に示すように、画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ、接続部Ｐ１及びコンタクト部ＰＣを備えている。コンタクト部ＰＣは画素ＰＸの下端部近傍（該画素ＰＸの画素電極ＰＥに接続されたスイッチング素子ＳＷの近傍）に配置されている。コンタクト部ＰＣは、補助容量線Ｃ１の容量部ＣｓＴと重なる領域に位置し、コンタクトホールＣＨを介してスイッチング素子ＳＷと電気的に接続されている。コンタクト部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。

主画素電極ＰＡは、コンタクト部ＰＣの２箇所から画素ＰＸの上側端部付近まで第２方向Ｙに沿って直線的に延出している。主画素電極ＰＡは、画素ＰＸの上側端部付近において第１方向Ｘに延びる接続部Ｐ１により互いに電気的に接続されている。すなわち、画素電極ＰＥに、主画素電極ＰＡ、接続部Ｐ１及びコンタクト部ＰＣに囲まれた略矩形状あるいは円形状の開口ＰＯが設けられる。開口ＰＯは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、画素ＰＸの中央に配置されている。

対向基板ＣＴの第２絶縁基板２０上にはブラックマトリクスＢＭが配置されている。ブラックマトリクスＢＭは、補助容量線Ｃ１の凹部ＣＸと対向する位置を覆うとともに、第１方向Ｘに沿って延びて配置されている。

ブラックマトリクスＢＭの上にはカラーフィルタＣＦが配置されている。カラーフィルタＣＦはオーバーコート層ＯＣに覆われている。

共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。主共通電極ＣＡＬはソース配線Ｓ１と対向するように配置され、主共通電極ＣＡＲはソース配線Ｓ２と対向するように配置され、主共通電極ＣＡＣは、第１方向Ｘにおけるソース配線Ｓ１、Ｓ２の略中間の位置と対向するように配置されている。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。

次に、上記構成の液晶表示パネルＬＰＮの動作について、図２及び図５を参照しながら説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。

ここで、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ１に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２は互いに平行で且つ同じ向きである場合には、上述のように液晶分子ＬＭはスプレイ配向になり、上記したように液晶層ＬＱの中間部を境界として、アレイ基板ＡＲ上の第１配向膜ＡＬ１の近傍での液晶分子ＬＭの配向と対向基板ＣＴ上の第２配向膜ＡＬ２の近傍での液晶分子ＬＭの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。

図２に示した例では、主画素電極ＰＡと主共通電極ＣＡＬとの間の領域内および主画素電極ＰＡと主共通電極ＣＡＣとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。主画素電極ＰＡと主共通電極ＣＡＲとの間の領域内および主画素電極ＰＡと主共通電極ＣＡＣとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

なお、ソース配線Ｓ１の直上に位置する主共通電極ＣＡＬ及びソース配線Ｓ２の直上に位置する主共通電極ＣＡＲは、それぞれブラックマトリクスＢＭと対向しているが、これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、ともにブラックマトリクスＢＭの第１方向Ｘに沿った幅と同等以下の幅を有しており、ブラックマトリクスＢＭと重なる位置よりも画素電極ＰＥの側に延在していない。このため、一画素あたり、表示に寄与する領域は、ブラックマトリクスＢＭの間もしくはソース配線Ｓ１とソース配線Ｓ２との間の領域のうち、画素電極ＰＥと主共通電極ＣＡＬとの間の領域、画素電極ＰＥと主共通電極ＣＡＣとの間の領域、及び、画素電極ＰＥと主共通電極ＣＡＲとの間の領域に相当する。

上記液晶表示装置において、ゲート配線Ｇには比較的大きなＤＣ電圧が印加されるため、例えばゲート配線Ｇとの距離が近い主画素電極ＰＡの近傍では、液晶分子ＬＭが初期配向方向から回転してしまい所望の方向に配向制御することが困難になる。

また、ゲート配線Ｇとソース配線Ｓとが交差する位置では、対向電極ＣＥとゲート配線Ｇとソース配線Ｓとに印加される電圧により生じる電界が相互に作用し、液晶分子ＬＭが初期配向方向から回転することがある。

その結果、ゲート配線Ｇとソース配線Ｓとが交差する位置の近傍で、光漏れや焼き付き等が発生して表示品位の劣化を招くこことなる。

そこで、本実施形態の液晶表示装置では、ゲート配線Ｇに凹部ＧＸを設けて、ソース配線Ｓとゲート配線Ｇとが交差する位置において、ゲート配線Ｇと主画素電極ＰＡとの距離を大きくしている。このようにゲート配線Ｇと主画素電極ＰＡとの距離を大きくすることにより、ゲート配線Ｇに印加される電圧の液晶分子ＬＭの配向への影響を緩和し、表示品位の劣化を抑制することができる。

また、対向基板ＣＴには、ゲート配線Ｇの凹部ＧＸと対向する位置を含み、開口部ＡＰを囲むようにブラックマトリクスＢＭが配置されている。すなわち、ゲート配線Ｇとソース配線Ｓとが交差する部分は、第２方向ＹにおいてブラックマトリクスＢＭの端部よりも内側に配置され、ブラックマトリクスＢＭと対向する。したがって、ゲート配線Ｇとソース配線Ｓとが交差する位置の近傍において、対向電極ＣＥとゲート配線Ｇとソース配線Ｓとに印加される電圧により生じる電界の相互作用により、液晶分子ＬＭが初期配向方向から回転した部分があった場合でも、ブラックマトリクスＢＭに覆われるため視認されることがなくなり、表示品位の劣化を抑制することができる。

また、凹部ＧＸを設けることにより、ゲート配線Ｇとソース配線Ｓとが交差する領域が小さくなり、ゲート配線Ｇとソース配線Ｓとが互いに印加される電圧の影響を受けて各配線に印加される信号の波形が鈍ることを改善することができるとともに、ゲート配線Ｇとソース配線Ｓとのショート不良の発生を抑制することができる。

同様に、例えば補助容量線Ｃとの距離が近い主画素電極ＰＡの近傍では、液晶分子ＬＭが初期配向方向から回転してしまい所望の方向に配向制御することが困難になる。

また、補助容量線Ｃとソース配線Ｓとが交差する位置では、対向電極ＣＥと補助容量線Ｃとソース配線Ｓとに印加される電圧により生じる電界が相互に作用し、液晶分子ＬＭが初期配向方向から回転することがある。

その結果、補助容量線Ｃとソース配線Ｓとが交差する位置の近傍で、光漏れや焼き付き等が発生して表示品位の劣化を招くこことなる。

そこで、本実施形態の液晶表示装置では、補助容量線Ｃに凹部ＣＸを設けて、ソース配線Ｓと補助容量線Ｃとが交差する位置において、補助容量線Ｃと主画素電極ＰＡとの距離を大きくしている。このように補助容量線Ｃと主画素電極ＰＡとの距離を大きくすることにより、補助容量線Ｃに印加される電圧の液晶分子ＬＭの配向への影響を緩和し、表示品位の劣化を抑制することができる。

また、対向基板ＣＴには、補助容量線Ｃの凹部ＣＸと対向する位置を含み、開口部ＡＰを囲むようにブラックマトリクスＢＭが配置されている。すなわち、補助容量線Ｃとソース配線Ｓとが交差する部分は、第２方向ＹにおいてブラックマトリクスＢＭの端部よりも内側に配置され、ブラックマトリクスＢＭと対向する。したがって、補助容量線Ｃとソース配線Ｓとが交差する位置の近傍において、対向電極ＣＥと補助容量線Ｃとソース配線Ｓとに印加される電圧により生じる電界の相互作用により、液晶分子ＬＭが初期配向方向から回転した部分があった場合でも、ブラックマトリクスＢＭに覆われるため視認されることがなくなり、表示品位の劣化を抑制することができる。

また、凹部ＣＸを設けることにより、補助容量線Ｃとソース配線Ｓとが交差する領域が小さくなり、補助容量線Ｃとソース配線Ｓとが互いに印加される電圧の影響を受けて各配線に印加される信号の波形が鈍ることを改善することができるとともに、補助容量線Ｃとソース配線Ｓとのショート不良の発生を抑制することができる。

なお、本実施形態の液晶表示装置では、Ｘ−Ｙ平面において、画素電極ＰＥの接続部Ｐ１が第２方向Ｙに並ぶ画素ＰＸの画素電極ＰＥ間に副共通電極ＣＢＢが配置されている。また、１画素のＸ−Ｙ平面で見た場合に、対向基板に配置された共通電極ＣＥの内側にアレイ基板ＡＲ上に画素電極ＰＥが配置されている。言い換えれば、１画素において画素電極ＰＥは共通電極ＣＥによって囲まれている。このように配置することによって、図５に示すように１画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、例えば、第２方向Ｙに隣接した画素ＰＸ間において液晶層ＬＱに印加される電界が互いに影響を受けることが抑制され、隣接画素からの電界の影響によって自画素の液晶分子が動くことが無く表示品位の劣化を抑制することができる。

すなわち、このような本実施形態によれば、表示品位の劣化を抑制することが可能となる。

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された画素電極ＰＥに対して主共通電極ＣＡの配置位置を変更する）ことで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。

また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、本実施形態によれば、主共通電極ＣＡＲ、ＣＡＬは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。

また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。

なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図２に示したように、第２方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。

なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。

本実施形態において、画素ＰＸの構造は、図２に示した例に限定されるものではない。

図６は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。なお、以下の説明において上述の実施形態と同様の構成については同一の符号を付して説明を省略する。

図６に示す例では、ゲート配線Ｇの凹部ＧＸおよび補助容量線Ｃの凹部ＣＸの構成が上述の液晶表示装置と異なっている。図６に示す例では、凹部ＧＸおよび凹部ＣＸは略台形状である。すなわち、凹部ＧＸの第１方向Ｘにおける幅は、凹部ＧＸが開口したゲート配線Ｇの端部に近い部分ほど大きくなっている。同様に、凹部ＣＸの第１方向Ｘにおける幅は、凹部ＣＸが開口した補助容量線Ｃの端部に近い部分ほど大きくなっている。すなわち、凹部ＧＸおよび凹部ＣＸの主画素電極ＰＸに近い部分ほど第１方向Ｘにおける幅が大きくなっている。

上記以外の構成は上述の実施形態の液晶表示装置と同様である。このように凹部ＧＸ及び凹部ＣＸを略台形状にした場合も同様に、ソース配線Ｓとゲート配線Ｇとが交差する位置、および、ソース配線Ｓと補助容量線Ｃとが交差する位置において、ゲート配線Ｇおよび補助容量線Ｃと主画素電極ＰＡとの距離を大きくなり、このことにより、ゲート配線Ｇおよび補助容量線Ｃに印加される電圧の液晶分子ＬＭの配向への影響を緩和し、表示品位の劣化を抑制することができる。

図６に示した例では、主画素電極ＰＡに近い部分ほど凹部ＧＸおよび凹部ＣＸの第１方向Ｘにおける幅が大きいため、ゲート配線Ｇおよび補助容量線Ｃに印加される電圧の液晶分子ＬＭの配向への影響をより緩和することができ、表示品位の劣化を抑制することができる。

また、ゲート配線Ｇとソース配線Ｓとが交差する位置、および、補助容量線Ｃとソース配線Ｓとが交差する部分は、ブラックマトリクスＢＭと対向するため、液晶分子ＬＭが初期配向方向から回転した部分があった場合でも、ブラックマトリクスＢＭに覆われるため視認されることがなくなり、表示品位の劣化を抑制することができる。

また、凹部ＧＸおよび凹部ＣＸを設けることにより、ゲート配線Ｇとソース配線Ｓとが交差する領域、および、補助容量線Ｃとソース配線Ｓとが交差する領域が小さくなるため各配線に印加される信号の波形が鈍ることを改善することができるとともに、ショート不良の発生を抑制することができる。

図７は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。なお、以下の説明において上述の実施形態と同様の構成については同一の符号を付して説明を省略する。

この例では、画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ、接続部Ｐ１及びコンタクト部ＰＣを備えている。コンタクト部ＰＣは、第１方向Ｘおよび第２方向Ｙにおいて画素ＰＸの略中央部に配置されている。主画素電極ＰＡは、コンタクト部の第１方向Ｘおよび第２方向Ｙにおける端部の４箇所から、第２方向Ｙに沿って上端部側および下端部側に延びて配置されている。接続部Ｐ１は画素ＰＸの下端部近傍と上端部近傍とに配置され、コンタクト部ＰＣから上端部側に延びた２つの主画素電極ＰＡ同士および下端部側に延びた２つの主画素電極ＰＡ同士を電気的に接続している。従って、この例では、コンタクト部ＰＣの上下に第２方向Ｙに並んだ２つの開口部ＰＯが設けられる。２つの開口ＰＯは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、第１方向Ｘにおいて画素ＰＸの中央に配置されている。

スイッチング素子ＳＷのドレイン電極ＥＤは、半導体層ＳＣと重なる位置から第２方向Ｙに沿ってコンタクト部ＰＣが配置された領域まで延びている。ドレイン電極ＥＤは主共通電極ＣＡＣと対向する位置に配置されている。ドレイン電極ＥＤはコンタクト部ＰＣと重なる領域においてコンタクトホールＣＨ１、ＣＨ２を介してコンタクト部ＰＣと電気的に接続されている。

この例は、第２方向Ｙにおける画素ＰＸの略中央部において、第１方向Ｘに沿って延びている。補助容量線Ｃ１は、コンタクト部ＰＣと重なる領域に配置された容量部ＣｓＴと、ソース配線Ｓ１、Ｓ２と交差する位置に設けられた凹部ＣＸと、を備えている。

凹部ＣＸは第２方向Ｙにおける両端に設けられ、補助容量線Ｃ１はソース配線Ｓ１、Ｓ２と交差する部分の第２方向Ｙにおける幅が細くなっている。

また、この例では、補助容量線Ｃ１が画素ＰＸの第２方向Ｙにおける中央部に配置されているため、図２に示す場合よりもゲート配線Ｇ２と上側の画素電極ＰＥとの距離が近くなる。そのため、ゲート配線Ｇ２の凹部ＧＸは、ソース配線Ｓ１、Ｓ２と交差する位置において、第２方向Ｙにおける両端に設けられている。ゲート配線Ｇ２は、上側の画素電極ＰＥからの距離および下側の画素電極ＰＥからの距離が離れるように、ソース配線Ｓ１、Ｓ２と交差する部分の第２方向Ｙにおける幅が細くなっている。

この場合、ブラックマトリクス（図示せず）は、補助容量線Ｃ１の凹部ＣＸおよびゲート配線Ｇ２の凹部ＧＸと対向するように配置されている。

上記以外の構成は図２に示す液晶表示装置と同様である。このように凹部ＧＸ及び凹部ＣＸを各配線の第２方向Ｙにおける両端に設けた場合も同様に、ソース配線Ｓとゲート配線Ｇとが交差する位置、において、ゲート配線Ｇと主画素電極ＰＡとの距離が大きくなる。すなわち、ソース配線Ｓと交差する位置において、ゲート配線Ｇの上側の端部に凹部ＧＸを設けることによりゲート配線Ｇと上側の主画素電極ＰＡとの距離が大きくなり、ゲート配線Ｇの下側の端部に凹部ＧＸを設けることによりゲート配線Ｇと下側の主画素電極ＰＡとの距離が大きくなる。このことにより、ゲート配線Ｇに印加される電圧の液晶分子ＬＭの配向への影響を緩和し、表示品位の劣化を抑制することができる。

また、ゲート配線Ｇとソース配線Ｓとが交差する位置は、ブラックマトリクスと対向するため、液晶分子ＬＭが初期配向方向から回転した部分があった場合でも、ブラックマトリクスに覆われて視認されることがなくなり、表示品位の劣化を抑制することができる。

また、凹部ＧＸおよび凹部ＣＸを設けることにより、ゲート配線Ｇとソース配線Ｓとが交差する領域、および、補助容量線Ｃとソース配線Ｓとが交差する領域が小さくなるため各配線に印加される信号の波形が鈍ることを改善することができるとともに、ショート不良の発生を抑制することができる。

なお、図７に示す例では、ゲート配線Ｇの第２方向Ｙにおける両端に凹部ＧＸを設けていたが、凹部ＧＸは少なくとも一方の端部に設けられればよい。その場合であっても、ゲート配線Ｇの一方の端部側において主画素電極ＰＡとの距離が大きくなればゲート配線Ｇに印加される電圧の液晶分子ＬＭの配向への影響を緩和し、表示品位の劣化を抑制することができる。また、この場合でも各配線に印加される信号の波形が鈍ることを改善することができるとともに、ショート不良の発生を抑制することができる。

同様に、図７に示す例では、補助容量線Ｃの第２方向Ｙにおける両端に凹部ＣＸを設けていたが、凹部ＣＸは少なくとも一方の端部に設けられればよい。その場合であっても、各配線に印加される信号の波形が鈍ることを改善することができるとともに、ショート不良の発生を抑制することができ、表示品位の劣化を抑制することができる。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］第１方向に延びた第１ゲート配線および第２ゲート配線と、前記第１方向と交差する第２方向に延びたソース配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され、前記第２方向に延びた主画素電極を含む画素電極と、を備えた第１基板と、
前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
前記第１ゲート配線と前記第２ゲート配線との少なくとも一方は、前記ソース配線と交差する位置において前記画素電極側の端部に設けられた凹部を備える液晶表示装置。
［２］前記対向基板は、少なくとも前記凹部と対向したブラックマトリクスをさらに備える［１］記載の液晶表示装置。
［３］前記アレイ基板は、前記第１方向に延びるとともに、前記コンタクト部と重なる容量部
と、前記ソース配線と交差する位置において前記第２方向における少なくとも一方の端部に設けられた第２凹部と、を含む補助容量配線をさらに備える［１］または［２］記載の液晶表示装置。
［４］前記凹部は略矩形状である［１］乃至［３］のいずれか１記載の液晶表示装置。
［５］前記凹部の前記第１方向における幅は、前記凹部が開口した端部に近い部分ほど大きい［１］乃至［３］のいずれか１記載の液晶表示装置。
［６］前記対向基板は、前記第２方向に並ぶ前記画素電極の間において前記主共通電極間に延びた副共通電極をさらに備える［１］乃至［５］のいずれか１記載の液晶表示装置。
［７］第１方向に延びたゲート配線と、前記第１方向と交差する第２方向に延びたソース配線と、前記ゲート配線を挟んで前記第２方向に並んで配置され、前記第２方向と略平行に延びた主画素電極を含む第１画素電極および第２画素電極と、を備えた第１基板と、
前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
前記ゲート配線は、前記ソース配線と交差する位置において、前記第２方向における端部の少なくとも前記第１画素電極側に設けられた凹部を備えている液晶表示装置。
［８］前記アレイ基板は、前記ソース配線と前記第２画素電極との電気的接続を切替えるスイッチング素子をさらに備える［７］記載の液晶表示装置。
［９］前記アレイ基板は、前記ソース配線と前記第１画素電極との電気的接続を切替えるスイッチング素子をさらに備える［７］記載の液晶表示装置。
［１０］前記対向基板は、少なくとも前記凹部と対向したブラックマトリクスをさらに備えている［７］乃至［９］のいずれか１記載の液晶表示装置。
［１１］前記アレイ基板は、前記ゲート配線と略平行に延びるとともに、前記コンタクト部と重なる容量部を含む補助容量線をさらに備え、
前記補助容量線は、前記ソース配線と交差する位置において、前記前記第２方向における端部の少なくとも一方に設けられた第２凹部を備えている［７］乃至［１０］のいずれか１記載の液晶表示装置。
［１２］前記補助容量線は前記ゲート配線の前記第２画素電極側において前記第２方向に並んで配置され、
前記ゲート配線は前記第２方向における端部の前記第１画素電極側に配置された前記凹部を有し、前記補助容量線は前記第２方向における端部の前記第２画素電極側に配置された前記第２凹部を有する［１１］記載の液晶表示装置。
［１３］前記凹部は略矩形状である［７］乃至［１２］のいずれか１記載の液晶表示装置。
［１４］前記凹部の前記第１方向における幅は、前記凹部が開口した端部に近い部分ほど大きい［７］乃至［１２］のいずれか１記載の液晶表示装置。
［１５］前記対向基板は、前記第２方向に並ぶ前記第１画素電極および前記第２画素電極の間において前記主共通電極間に延びた副共通電極をさらに備える［７］乃至［１４］のいずれか１記載の液晶表示装置。

ＬＰＮ…液晶表示パネル ＡＣＴ…アクティブエリア ＰＸ…画素
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
Ｇ（Ｇ１〜Ｇｎ）…ゲート配線 ＧＸ…凹部 Ｓ（Ｓ１〜Ｓｍ）…ソース配線 Ｃ（Ｃ１〜Ｃｎ）…補助容量線 ＣＸ…凹部（第２凹部）
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＣ…コンタクト部 ＰＯ…開口部
ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極

Claims (8)

1. 第１方向に延びた第１ゲート配線および第２ゲート配線と、前記第１方向と交差する第２方向に延びたソース配線と、前記第１ゲート配線と前記第２ゲート配線との間に配置され、コンタクト部と前記第２方向に延びた主画素電極とを含む画素電極と、薄膜トランジスタで構成されたスイッチング素子と、補助容量配線と、を備えた第１基板と、
   前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
   前記第１ゲート配線と前記第２ゲート配線との少なくとも一方は、前記ソース配線と交差する位置において前記画素電極側の端部に設けられた凹部を備え、
   前記補助容量配線は、前記第１方向に延びるとともに、前記コンタクト部と重なる容量部と、前記ソース配線と交差する位置において前記第２方向における少なくとも一方の端部に設けられた第２凹部と、を含み、
   前記スイッチング素子は、前記第２ゲート配線に電気的に接続されたゲート電極と、前記ゲート電極と対向した半導体層と、前記ソース配線に電気的に接続され前記半導体層の両端部の上に配置された２つの分岐部を有するソース電極と、前記画素電極に電気的に接続され前記２つの分岐部の間に位置し前記半導体層の上に配置されたドレイン電極と、を備える液晶表示装置。
2. 前記第２基板は、少なくとも前記凹部と対向したブラックマトリクスをさらに備える請求項１記載の液晶表示装置。
3. 前記凹部は略矩形状である請求項１又は２記載の液晶表示装置。
4. 前記凹部の前記第１方向における幅は、前記凹部が開口した端部に近い部分ほど大きい請求項１又は２記載の液晶表示装置。
5. 前記第２基板は、前記第２方向に並ぶ前記画素電極の間において前記主共通電極間に延びた副共通電極をさらに備える請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
6. 第１方向に延びたゲート配線と、前記第１方向と交差する第２方向に延びたソース配線と、前記ゲート配線を挟んで前記第２方向に並んで配置され、コンタクト部と前記第２方向と略平行に延びた主画素電極とを含む第１画素電極および第２画素電極と、薄膜トランジスタで構成されたスイッチング素子と、前記スイッチング素子と前記第１画素電極との間に介在した絶縁膜と、補助容量配線と、を備えた第１基板と、
   前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
   前記ゲート配線は、前記ソース配線と交差する位置において、前記第２方向における端部の少なくとも前記第１画素電極側に設けられた凹部を備え、
   前記補助容量配線は、前記ゲート配線と略平行に延びるとともに、前記コンタクト部と重なる容量部と、前記ソース配線と交差する位置において前記第２方向における端部の少なくとも一方に設けられた第２凹部と、を含み、
   前記スイッチング素子は、前記ゲート配線に電気的に接続されたゲート電極と、前記ゲート電極と対向した半導体層と、前記ソース配線に電気的に接続され前記半導体層の両端部の上に配置された２つの分岐部を有するソース電極と、前記第１画素電極に電気的に接続され前記２つの分岐部の間に位置し前記半導体層の上に配置されたドレイン電極と、を備え、
   前記第１画素電極は、前記絶縁膜に形成された２つのコンタクトホールを通り前記ドレイン電極に接続されている液晶表示装置。
7. 前記第２基板は、少なくとも前記凹部と対向したブラックマトリクスをさらに備えている請求項６記載の液晶表示装置。
8. 前記補助容量配線は前記ゲート配線の前記第２画素電極側において前記第２方向に並んで配置され、
   前記ゲート配線は前記第２方向における端部の前記第１画素電極側に配置された前記凹部を有し、前記補助容量配線は前記第２方向における端部の前記第２画素電極側に配置された前記第２凹部を有する請求項６記載の液晶表示装置。

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