JP5945479B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００９−０８１６４１号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

実施形態の液晶表示装置は、第１方向に延びたゲート配線と、前記第１方向と交差する第２方向に延びたソース配線と、前記第２方向における前記ゲート配線の少なくとも一方側に配置されたコンタクト部と、前記第２方向における前記ゲート配線の両側に配置され前記第１方向に延びた副画素電極と、前記コンタクト部又は前記副画素電極から前記第２方向に延びた主画素電極と、を有する画素電極と、前記ソース配線と前記画素電極との電気的接続を切り換えるスイッチング素子と、を備えた第１基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延出した主共通電極と、前記第２方向に並ぶ前記画素電極の間および前記ゲート配線と対向した位置において前記主共通電極間に延びた副共通電極と、を有する共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備える。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の一構造例を概略的に示す平面図である。 図３は、図２に示した液晶表示パネルをＩＩＩ−ＩＩＩ線で切断したときの断面構造を概略的に示す断面図である。 図４は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。 図５は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。
ゲート配線Ｇ１は、第２方向Ｙにおける画素ＰＸの中央部において第１方向Ｘに沿って延出している。

補助容量線Ｃ１は、ゲート配線Ｇ１の上側（第２方向Ｙの一方側）に配置された第１補助容量線ＣＵ１と、ゲート配線Ｇ１の下側（第２方向Ｙの他方側）に配置された第２補助容量線ＣＤ１とを備えている。補助容量線ＣＵ１と補助容量線ＣＤ１とは、第２方向Ｙにおけるゲート配線Ｇ１の両側において第１方向Ｘに沿って延出している。補助容量線ＣＵ１、ＣＤ１は、後述する第１画素電極ＰＥ１、ＰＥ２のコンタクト部ＰＣの下層に配置された容量部ＣＳＴを備えている。補助容量線ＣＵ１、ＣＤ１は、容量部ＣＳＴにおいて第２方向Ｙにおける幅が大きくなっている。

ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。

図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。

スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１との交点に設けられ、そのドレイン配線ＤＥはゲート配線Ｇ１に沿って延長され、第１方向Ｘにおける画素ＰＸの中央部において第２方向Ｙに沿って上下に延びて補助容量線ＣＵ１、ＣＤ１と重なる領域に形成されたコンタクトホールＣＨを介して画素電極ＰＥと電気的に接続されている。このようなスイッチング素子ＳＷは、ゲート配線Ｇ１及び補助容量線ＣＵ１、ＣＤ１と重なる領域に設けられ、ゲート配線Ｇ１及び補助容量線ＣＵ１、ＣＤ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。

画素電極ＰＥは、第１画素電極ＰＥ１と第２画素電極ＰＥ２とを備えている。第１画素電極ＰＥ１と第２画素電極ＰＥ２とは、ゲート配線Ｇ１を挟んで第２方向Ｙに沿って並んでいる。第１画素電極ＰＥ１は、ゲート配線Ｇ１の上側に配置している。第２画素電極ＰＥ２は、ゲート配線Ｇ１の下側に配置している。

第１画素電極ＰＥ１と第２画素電極ＰＥ２とのそれぞれは、互いに電気的に接続された主画素電極ＰＡ、副画素電極ＰＢ及びコンタクト部ＰＣを備えている。

コンタクト部ＰＣは、第２方向Ｙにおけるゲート配線Ｇ１の両側に配置されている。
第１画素電極ＰＥ１において、コンタクト部ＰＣは補助容量線ＣＵ１と重なる領域に位置し、コンタクトホールＣＨを介してスイッチング素子ＳＷと電気的に接続している。このコンタクト部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。

第２画素電極ＰＥ２において、コンタクト部ＰＣは補助容量線ＣＤ１と重なる領域に位置し、コンタクトホールＣＨを介してスイッチング素子ＳＷと電気的に接続している。このコンタクト部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。

主画素電極ＰＡは、第２方向Ｙに沿ってコンタクト部ＰＣからゲート配線Ｇ１に対して離れる方向へ延びている。

第１画素電極ＰＥ１において、主画素電極ＰＡは、コンタクト部ＰＣから画素ＰＸの上側端部付近まで第２方向Ｙに沿って直線的に延びている。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

第２画素電極ＰＥ２において、主画素電極ＰＡは、コンタクト部ＰＣから画素ＰＸの下側端部付近まで第２方向Ｙに沿って直線的に延びている。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

副画素電極ＰＢは、コンタクト部ＰＣから第１方向Ｘに突出している。換言すると、副画素電極ＰＢはコンタクト部ＰＣの一部を共有し、ゲート配線Ｇ１の第２方向Ｙにおける両側において第１方向Ｘに延びている。副画素電極ＰＢは、コンタクト部ＰＣの主画素電極ＰＡと接続した端辺に沿って、主画素電極ＰＡの第２方向に延びた外側の端辺の位置よりも第１方向Ｘに突出している。

第１画素電極ＰＥ１及び第２画素電極ＰＥ２は、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、画素ＰＸの中央に配置されている。第１画素電極ＰＥ１と第２画素電極ＰＥ２とはゲート配線Ｇ１に対して線対称である。

共通電極ＣＥは、主共通電極ＣＡと副共通電極ＣＢとを備えている。この主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓとそれぞれ対向するとともに主画素電極ＰＡと略平行に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、主共通電極ＣＡは、第１方向Ｘに沿って３本平行に並んでおり、画素ＰＸの左右両端部と第１方向Ｘにおける中央部とにそれぞれ配置されている。以下では、これらの主共通電極ＣＡを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称し、図中中央の主共通電極をＣＡＣと称する。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向し、主共通電極ＣＡＣはコンタクト部ＰＣと対向している。これらの主共通電極ＣＡＬ、主共通電極ＣＡＲ及び主共通電極ＣＡＣは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。

画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。画素ＰＸにおいて、主共通電極ＣＡＣは中央部に配置されている。主共通電極ＣＡＣはコンタクトホールＣＨと対向する位置に配置されている。

主画素電極ＰＡと主共通電極ＣＡとの位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも主画素電極ＰＡとは重ならない。

すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＣの間には１本の主画素電極ＰＡが位置し、隣接する主共通電極ＣＡＣ及び主共通電極ＣＡＲの間には１本の主画素電極ＰＡが位置している。換言すると、主共通電極ＣＡＬ及び主共通電極ＣＡＣは、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。主共通電極ＣＡＣ及び主共通電極ＣＡＲは、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。

あるいは、主画素電極ＰＡは、主共通電極ＣＡＬと主共通電極ＣＡＣとの間及び主共通電極ＣＡＣと主共通電極ＣＡＲとの間に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、主共通電極ＣＡＣ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第１方向Ｘに沿ってこの順に配置されている。

これらの主画素電極ＰＡと主共通電極ＣＡとの第１方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔、主共通電極ＣＡＣと主画素電極ＰＡとの第１方向Ｘに沿った間隔、及び、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔は略同等である。

副共通電極ＣＢは第１方向Ｘに沿って延出し、主共通電極ＣＡ及び副共通電極ＣＢは、一体的あるいは連続的に形成されている。副共通電極ＣＢは、ゲート配線Ｇの各々と対向するとともに、第２方向Ｙに並ぶ画素電極ＰＥ間に配置されている。図示した例では、副共通電極ＣＢは第１方向Ｘに沿って３本平行に並んでおり、以下では、これらを区別するために、図中の上側の副共通電極をＣＢＵと称し、図中中央の副共通電極をＣＢＣと称し、図中の下側の副共通電極をＣＢＢと称する。副共通電極ＣＢＵは、画素ＰＸの上側端部に配置されている。つまり、副共通電極ＣＢＵは、当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。副共通電極ＣＢＣは、ゲート配線Ｇ１と対向している。また、副共通電極ＣＢＢは、画素ＰＸの下側端部に配置されている。つまり、副共通電極ＣＢＢは、当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。

画素電極ＰＥと副共通電極ＣＢとの位置関係に着目すると、副画素電極ＰＢと副共通電極ＣＢとは第２方向Ｙに沿って交互に配置されている。すなわち、隣接する副共通電極ＣＢＢ、副共通電極ＣＢＣ及び副共通電極ＣＢＵの間には、１つのコンタクト部ＰＣが位置し、第２方向Ｙに沿って副共通電極ＣＢＢ、コンタクト部ＰＣ、副共通電極ＣＢＣ、コンタクト部ＰＣ、及び、副共通電極ＣＢＵの順に並んでいる。

換言すると、共通電極ＣＥは、主共通電極ＣＡと副共通電極ＣＢとにより囲まれた開口ＣＯを有している。図２の例では、各画素ＰＸに４つの開口ＣＯが設けられている。画素電極ＰＥの主画素電極ＰＡは、夫々、共通電極ＣＥの開口ＣＯと対向する位置に配置されている。同様に画素電極ＰＥの副画素電極ＰＢは、夫々、共通電極ＣＥの開口ＣＯと対向する位置に配置されている。

なお、主画素電極ＰＡと主共通電極ＣＡとの間の距離、及び、コンタクト部ＰＣと副共通電極ＣＢとの間の距離は、適正値よりも大きくなると液晶分子ＬＭが所望の配向とならず、表示品位が低下することがある。特に画素サイズが大きくなると、第２方向Ｙにおける画素電極ＰＥと共通電極ＣＥとの間の距離、すなわち、コンタクト部ＰＣ（あるいは副画素電極ＰＢ）と副共通電極ＣＢとの間の距離が大きくなることがある。その場合であっても、コンタクト部ＰＣと副共通電極ＣＢとの間の距離は５０μｍ以下とすることが望ましい。本実施形態では、第１画素電極ＰＥ１のコンタクト部ＰＣと副共通電極ＣＢＵとの間の距離、及び、第２画素電極ＰＥ２のコンタクト部ＰＣと副共通電極ＣＢＢとの間の距離は、例えば３０μｍ以上５０μｍ以下である。

図３は、図２に示した液晶表示パネルＬＰＮをＩＩＩ−ＩＩＩ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。ソース配線Ｓは、第１層間絶縁膜１１の上に形成され、第２層間絶縁膜１２によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第１絶縁基板１０と第１層間絶縁膜１１との間に配置されている。画素電極ＰＥは、第２層間絶縁膜１２の上に形成されている。この画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２層間絶縁膜１２の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタ（図示せず）は、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。この共通電極ＣＥと画素電極ＰＥとの第３方向Ｚに沿った間隔は略一定である。第３方向Ｚとは、第１方向Ｘ及び第２方向Ｙに直交する方向、あるいは、液晶表示パネルＬＰＮの法線方向である。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図２に示したように、第２方向Ｙと略平行であって、同じ向きである。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｘと平行、あるいは、第１方向Ｘと平行である。

図２において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

また、図２において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について、図２及び図３を参照しながら説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。

ここで、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ１に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２とは互いに平行で且つ同じ向きである場合には、上述のように液晶分子ＬＭはスプレイ配向になり、上記したように液晶層ＬＱの中間部を境界として、アレイ基板ＡＲ上の第１配向膜ＡＬ１の近傍での液晶分子ＬＭの配向と対向基板ＣＴ上の第２配向膜ＡＬ２の近傍での液晶分子ＬＭの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。

図２に示した例では、第１画素電極ＰＥ１の左側の主画素電極ＰＡと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭ、及び、第１画素電極ＰＥ１の右側の主画素電極ＰＡと主共通電極ＣＡＣとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の左上を向くように配向する。

第１画素電極ＰＥ１の左側の主画素電極ＰＡと主共通電極ＣＡＣとの間の領域内の液晶分子ＬＭ、及び、第２画素電極ＰＥの右側の主画素電極ＰＡと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の右上を向くように配向する。

第２画素電極ＰＥ２の左側の主画素電極ＰＡと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭ、及び、第２画素電極ＰＥ２の右側の主画素電極ＰＡと主共通電極ＣＡＣとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。

第２画素電極ＰＥ２の左側の主画素電極ＰＡと主共通電極ＣＡＣとの間の領域内の液晶分子ＬＭ、及び、第２画素電極ＰＥ２の右側の主画素電極ＰＡと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

ＯＦＦ状態では、液晶分子ＬＭは、第２方向Ｙに略平行な方向に初期配向している。画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ状態では、液晶分子ＬＭのダイレクタ（あるいは液晶分子ＬＭの長軸方向）が、Ｘ−Ｙ平面内で、第１偏光板ＰＬ１の第１偏光軸ＡＸ１及び第２偏光板ＰＬ２の第２偏光軸ＡＸ２に対して概ね４５°ずれた状態となったときに、液晶の光学的な変調率が最も高くなる（つまり、開口部での透過率が最大となる）。

ＯＮ状態となったとき、主共通電極ＣＡＣと第１画素電極ＰＥの左側の主画素電極ＰＡとの間の液晶分子ＬＭ、主共通電極ＣＡＲと第１画素電極ＰＥの右側の主画素電極ＰＡとの間の液晶分子ＬＭ、主共通電極ＣＡＬと第２画素電極ＰＥの左側の主画素電極ＰＡとの間の液晶分子ＬＭ、及び、主共通電極ＣＡＣと第２画素電極ＰＥの右側の主画素電極ＰＡとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で４５°−２２５°の方位と略平行となり、ピーク透過率が得られる。

また、ＯＮ状態となったとき、主共通電極ＣＡＬと第１画素電極ＰＥの左側の主画素電極ＰＡとの間の液晶分子ＬＭ、主共通電極ＣＡＣと第１画素電極ＰＥの右側の主画素電極ＰＡとの間の液晶分子ＬＭ、主共通電極ＣＡＣと第２画素電極ＰＥの左側の主画素電極ＰＡとの間の液晶分子ＬＭ、及び、主共通電極ＣＡＲと第２画素電極ＰＥの右側の主画素電極ＰＡとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で１３５°−３１５°の方位と略平行となり、ピーク透過率が得られる。

このとき、一画素あたりの透過率分布に着目すると、画素電極ＰＥ上及び共通電極ＣＥ上においては透過率が略ゼロとなる一方で、画素電極ＰＥと共通電極ＣＥとの間の電極間隙では、略全域に亘って高い透過率が得られる。

なお、ソース配線Ｓ１の直上に位置する主共通電極ＣＡＬ及びソース配線Ｓ２の直上に位置する主共通電極ＣＡＲは、それぞれブラックマトリクスＢＭと対向しているが、これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、ともにブラックマトリクスＢＭの第１方向Ｘに沿った幅と同等以下の幅を有しており、ブラックマトリクスＢＭと重なる位置よりも画素電極ＰＥの側に延在していない。このため、一画素あたり、表示に寄与する開口部は、ブラックマトリクスＢＭの間もしくはソース配線Ｓ１とソース配線Ｓ２との間の領域のうち、画素電極ＰＥと主共通電極ＣＡＬ、主共通電極ＣＡＣ及び主共通電極ＣＡＲとの間の領域に相当する。

このような本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間（厳密には主画素電極ＰＡと主共通電極ＣＡとの間）の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、主画素電極ＰＡと主共通電極ＣＡＬ、主共通電極ＣＡＣ及び主共通電極ＣＡＲとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された画素電極ＰＥに対して主共通電極ＣＡの配置位置を変更する）ことで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。

また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。

また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、主画素電極ＰＡと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。

さらに上記の例では、ゲート配線Ｇの第１方向Ｘに沿った端縁が略直線的に延びているとともに、ゲート配線Ｇは補助容量線ＣＵと補助容量線ＣＤとに挟まれている。このため、開口部ＡＰにおける液晶分子ＬＭの配向へのゲート配線Ｇからの電界の影響を抑制することができ、表示品位の低下を回避することが出来る。

なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図２に示したように、第２方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。

なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。

本実施形態において、画素ＰＸの構造は、図２に示した例に限定されるものではない。

図４は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

この構造例は、図２に示した構造例と比較して、画素電極ＰＥがゲート配線Ｇの上層を渡って配置された点、及び、補助容量線Ｃおよびコンタクト部ＰＣが第２方向Ｙにおけるゲート配線Ｇの一方側のみに配置された点で相違している。

スイッチング素子ＳＷは、半導体層ＳＣと、ゲート電極ＥＧと、ソース電極ＥＳと、ドレイン電極ＥＤと、を備えている。ゲート電極ＥＧは、ゲート配線Ｇ１と電気的に接続し（あるいは一体に形成され）ている。ゲート電極ＥＧはゲート配線Ｇ１よりも第１方向Ｘにおける幅が広く、絶縁層を介して半導体層ＳＣの下層に配置されている。ソース電極ＥＳは、ソース配線Ｓ１と電気的に接続し（あるいは一体に形成され）、ソース配線Ｓ１から第１方向Ｘに延び、第１方向Ｘにおける画素ＰＸの中央部の２箇所から第２方向Ｙに屈曲し、半導体層ＳＣの一部の上層に延びている。ドレイン電極ＥＤは、半導体層ＳＣの上層からコンタクト部ＰＣの下層に延び、コンタクト部ＰＣの下層で広がっている。ドレイン電極ＥＤは、ソース電極ＥＳと同じ層に形成されている。

画素電極ＰＥはゲート配線Ｇの上側と下側とで一体であって、主画素電極ＰＡ、副画素電極ＰＢ及びコンタクト部ＰＣを備えている。主画素電極ＰＡは、コンタクト部ＰＣから画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線的に延びている。図示した例では主画素電極ＰＡは、コンタクト部ＰＣの第１方向Ｘにおける端部４箇所から、第２方向Ｙに延びた端縁に沿って上下に延びている。主画素電極ＰＡは、共通電極ＣＥの開口ＣＯと対向する位置に配置している。

コンタクト部ＰＣは第２方向Ｙにおいてゲート配線Ｇの一方側に配置され、補助容量線Ｃ１の容量部ＣＳＴと対向している。コンタクト部ＰＣは主画素電極ＰＡよりも第１方向Ｘにおける幅が広くなっている。コンタクト部ＰＣはコンタクトホールＣＨにおいてスイッチング素子ＳＷのドレイン電極ＥＤと電気的に接続している。

副画素電極ＰＢは、主画素電極ＰＡ或いはコンタクト部ＰＣから第１方向Ｘに沿って延びている。図示した例では、コンタクト部ＰＣから延びた副画素電極ＰＢは、コンタクト部ＰＣの主画素電極ＰＡが設けられた端に沿って、第１方向Ｘにおける主画素電極ＰＡの端よりも第１方向Ｘに延びている。第２方向におけるゲート配線Ｇ１の他方側に配置された副画素電極ＰＢは、第１方向Ｘにおける主画素電極ＰＡの端よりも第１方向Ｘに延びて主画素電極ＰＡ間を接続している。

換言すると、画素電極ＰＥは、主画素電極ＰＡとコンタクト部ＰＣと副画素電極ＰＢとにより囲まれた開口ＰＯを有している。この開口ＰＯは、ゲート配線Ｇ１と対向している。

共通電極ＣＥは、主共通電極ＣＡ及び副共通電極ＣＢを含んでいる。副共通電極ＣＢＣは、第２方向Ｙにおける画素ＰＸの中央部に配置され、ゲート配線Ｇ１及びスイッチング素子ＳＷと対向している。副共通電極ＣＢＵは、当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。副共通電極ＣＢＢは、当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。

画素電極ＰＥと共通電極ＣＥとの位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは第１方向Ｘに沿って交互に配置され、副画素電極ＰＢと副共通電極ＣＢとは第２方向Ｙに沿って交互に配置されている。すなわち、隣接する主共通電極ＣＡＬ、主共通電極ＣＡＣ及び主共通電極ＣＡＲの間には、それぞれ１本の主画素電極ＰＡが位置し、第１方向Ｘに沿って主共通電極ＣＡＬ、主画素電極ＰＡ、主共通電極ＣＡＣ、主画素電極ＰＡ及び主共通電極ＣＡＲの順に並んでいる。また、隣接する副共通電極ＣＢＢ、副共通電極ＣＢＣ及び副共通電極ＣＢＵの間には、それぞれ１本の副画素電極ＰＢが位置し、第２方向Ｙに沿って副共通電極ＣＢＢ、副画素電極ＰＢ、副共通電極ＣＢＣ、副画素電極ＰＢ及び副共通電極ＣＢＵの順に並んでいる。

このような構造例によれば、ＯＦＦ時において第２方向Ｙに初期配向していた液晶分子ＬＭは、ＯＮ時に画素電極ＰＥと共通電極ＣＥとの間に形成される電界の影響を受け、図２の例と同様にその長軸がＸ−Ｙ平面と略平行な平面内で回転する。この構造例の場合も図２に示す例と同様の効果を得る事が出来る。

なお、図４に示した構造例では、補助容量線Ｃがゲート配線Ｇの一方側にのみ配置されるため、図２に示した例よりも開口部ＡＰの面積を大きくすることが可能である。すなわち、図４に示した構造例では画素ＰＸの開効率を向上させることが可能であり、より表示品位を向上させることが出来る。

図５は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

この構造例は、図４に示した構造例と比較すると、第１方向Ｘにおける画素ＰＸの中央部で第２方向Ｙに延びた接続部ＰＤを備え、接続部ＰＤによりゲート配線Ｇの上側と下側とに配置された電極が電気的に接続されている点で相違している。

すなわち、画素電極ＰＥは、主画素電極ＰＡ、副画素電極ＰＢ、コンタクト部ＰＣ、及び、接続部ＰＤを備えている。これらの主画素電極ＰＡ、副画素電極ＰＢ、コンタクト部ＰＣ、及び、接続部ＰＤは互いに電気的に接続されている。

接続部ＰＤは、ゲート配線Ｇ１の上側に配置されたコンタクト部ＰＣと、ゲート配線Ｇ１の下側に配置された副画素電極ＰＢとの間に延びて電気的に接続している。接続部ＰＤは、絶縁層を介してスイッチング素子ＳＷと対向している。

この構造例では、ゲート配線Ｇ１の上側において、主画素電極ＰＡはコンタクト部ＰＣから画素ＰＸの上端部近傍へ延びている。ゲート配線Ｇ１の下側において、主画素電極ＰＡは副画素電極ＰＢから画素ＰＸの下端部近傍へ延びている。

共通電極ＣＥは、主共通電極ＣＡＬ、主共通電極ＣＡＲ、主共通電極ＣＡＣ、副共通電極ＣＢＢ、及び、副共通電極ＣＢＵを備えている。これらの主共通電極ＣＡＬ、主共通電極ＣＡＲ、主共通電極ＣＡＣ、副共通電極ＣＢＢ、及び、副共通電極ＣＢＵは互いに電気的に接続されている。

このような構造例によれば、ＯＦＦ時において第２方向Ｙに初期配向していた液晶分子ＬＭは、ＯＮ時に画素電極ＰＥと共通電極ＣＥとの間に形成される電界の影響を受け、図２の例と同様にその長軸がＸ−Ｙ平面と略平行な平面内で回転する。この構造例の場合も図２に示す例と同様の効果を得る事が出来る。

なお、図４に示した構造例ではゲート配線Ｇと対向するように２本の主画素電極ＰＡが第２方向Ｙに沿って延びているのに対し、図５に示した構造例では接続部ＰＤがゲート配線Ｇと対向するのみである。従って、図５に示した構造例を採用した場合には、画素電極ＰＥの電位がゲート配線Ｇからの電界の影響を受けることを抑制することが出来る。すなわち、図５に示した構造例では、より表示品位を向上させることが出来る。

なお、本実施形態においては、共通電極ＣＥは、対向基板ＣＴに備えられた主共通電極ＣＡに加えて、アレイ基板ＡＲに備えられ主共通電極ＣＡと対向する（あるいはソース配線Ｓと対向する）第２主共通電極を備えていても良い。この第２主共通電極は、主共通電極ＣＡと略平行に延出し、しかも、主共通電極ＣＡと同電位である。このような第２主共通電極を設けることにより、ソース配線Ｓからの不所望な電界をシールドすることが可能である。

また、図２に示す例では、共通電極ＣＥは、対向基板ＣＴに備えられた主共通電極ＣＡに加えて、アレイ基板ＡＲに備えられゲート配線Ｇと対向する第２副共通電極を備えていても良い。この第２副共通電極は、主共通電極ＣＡと交差する方向に延出し、しかも、主共通電極ＣＡと同電位である。このような第２副共通電極を設けたことにより、ゲート配線Ｇからの不所望な電界をシールドすることが可能である。このような第２主共通電極や第２副共通電極を備えた構成によれば、更なる表示品位の劣化を抑制することが可能となる。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層 ＬＭ…液晶分子 Ｓ…ソース配線 Ｇ…ゲート配線 Ｃ…補助容量線 ＣＳＴ…容量部 ＣＵ…補助容量線 ＣＤ…補助容量線 Ｘ…第１方向 Ｙ…第２方向 ＳＷ…スイッチング素子 ＳＣ…半導体層 ＥＤ…ドレイン電極 ＥＧ…ゲート電極 ＥＳ…ソース電極 ＰＥ…画素電極 ＰＣ…コンタクト部 ＰＡ…主画素電極 ＰＢ…副画素電極 ＰＤ…接続部 ＰＯ…開口 ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極 ＣＡＬ…主共通電極 ＣＡＲ…主共通電極 ＣＡＣ…主共通電極 ＣＢＵ…副共通電極 ＣＢＣ…副共通電極 ＣＢＢ…副共通電極 ＣＯ…開口

Claims (13)

1. 第１方向に延びたゲート配線と、前記第１方向と交差する第２方向に延びたソース配線と、前記第２方向における前記ゲート配線の少なくとも一方側に配置されたコンタクト部と、前記第２方向における前記ゲート配線の両側に配置され前記第１方向に延びた副画素電極と、前記コンタクト部又は前記副画素電極から前記第２方向に延びた主画素電極と、を有する画素電極と、前記ソース配線と前記画素電極との電気的接続を切り換えるスイッチング素子と、を備えた第１基板と、
   前記主画素電極を挟んだ両側で前記主画素電極と略平行に延出した主共通電極と、前記第２方向に並ぶ前記画素電極の間および前記ゲート配線と対向した位置において前記主共通電極間に延びた副共通電極と、を有する共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えた液晶表示装置。
2. 前記コンタクト部は、前記第２方向における前記ゲート配線の両側に配置され、
   前記主画素電極は、前記第２方向に沿って前記コンタクト部から前記ゲート配線に対して離れる方向へ延び、
   前記副画素電極は、前記コンタクト部の前記主画素電極が設けられた端に沿って、前記第１方向における前記主画素電極の端よりも前記第１方向に延びている請求項１記載の液晶表示装置。
3. 前記スイッチング素子は、前記ソース電極の近傍において前記ゲート配線の上層に配置された半導体層と、前記半導体層上から前記ゲート配線に沿って延びて前記第２方向における前記ゲート配線の両側に分岐して前記コンタクト部の下層に延びたドレイン電極と、を備えている請求項２記載の液晶表示装置。
4. 前記第１基板は、前記ゲート配線と対向するとともに前記主共通電極と同電位である第２副共通電極を備える請求項１乃至請求項３のいずれか１項記載の液晶表示装置。
5. 前記コンタクト部は、前記第２方向における前記ゲート配線の一方側に配置され、
   前記主画素電極は、前記第１方向における前記コンタクト部の端部から、前記ゲート配線の一方側および他方側へ前記第２方向に沿って延び、
   前記ゲート配線の一方側に配置された前記副画素電極は、前記コンタクト部の前記主画素電極が設けられた端に沿って、前記第１方向における前記主画素電極の端よりも前記第１方向に延び、
   前記第２方向における前記ゲート配線の他方側に配置された前記副画素電極は、前記第１方向における前記主画素電極の端よりも前記第１方向に延びて前記主画素電極間を接続している請求項１記載の液晶表示装置。
6. 前記画素電極は、前記主画素電極と前記コンタクト部と前記副画素電極とにより囲まれた開口を備え、前記開口は前記ゲート配線と対向している請求項５記載の液晶表示装置。
7. 前記コンタクト部は、前記第２方向における前記ゲート配線の一方側に配置され、
   前記画素電極は、前記コンタクト部と前記第２方向における前記ゲート配線の他方側に配置された副画素電極との間に延びて電気的に接続した接続部を更に備え、
   前記一方側において、前記主画素電極は前記第１方向における前記コンタクト部の端部から、前記一方側へ前記第２方向に沿って延び、
   前記ゲート配線の一方側に配置された前記副画素電極は、前記コンタクト部の前記主画素電極が設けられた端に沿って、前記第１方向における前記主画素電極の端よりも前記第１方向に延び、
   前記他方側において、前記主画素電極は前記副画素電極から前記他方側へ前記第２方向に沿って延び、
   前記他方側に配置された前記副画素電極は、前記第１方向における前記主画素電極の端よりも前記第１方向に延びて前記主画素電極間に接続している請求項１記載の液晶表示装置。
8. コンタクト部と、第１方向に延びる前記コンタクト部の端から前記第１方向と交差する第２方向に延出した主画素電極と、を有し前記第２方向に並んで配置した第１画素電極及び第２画素電極と、前記第１画素電極と前記第２画素電極との間において前記第１方向に延びたゲート配線と、前記第２方向に延びたソース配線と、前記ソース配線と前記第１画素電極及び前記第２画素電極との電気的接続を切り換えるスイッチング素子と、備えた第１基板と、
   前記主画素電極を挟んだ両側で前記主画素電極と略平行に延出した主共通電極と、前記第２方向に並ぶ前記第１画素電極及び前記第２画素電極の間において前記主共通電極間に延びた副共通電極と、を有する共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えた液晶表示装置。
9. 前記第１画素電極及び前記第２画素電極は、前記コンタクト部の前記主画素電極が設けられた端に沿って、前記第１方向における前記主画素電極の端よりも前記第１方向に突出した副画素電極を更に備え、
   前記副共通電極と前記副画素電極とは前記第２方向において交互に配置されている請求項８記載の液晶表示装置。
10. 前記第１基板は、前記ゲート配線と対向するとともに前記主共通電極と同電位である第２副共通電極を備える請求項８又は請求項９記載の液晶表示装置。
11. 第１方向に延びたゲート配線と、前記第１方向と交差した第２方向に延びたソース配線と、前記第２方向における前記ゲート配線の少なくとも一方側に配置されたコンタクト部と、前記第２方向における前記ゲート配線の両側に配置され前記第１方向に延びた副画素電極と、前記コンタクト部又は前記副画素電極から前記第１方向と交差した第２方向に延びた主画素電極と、を有する画素電極と、前記ソース配線と前記画素電極との電気的接続を切り換えるスイッチング素子と、を備えた第１基板と、
    前記主画素電極と対向した複数の開口が設けられた共通電極を備えた第２基板と、
    前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えた液晶表示装置。
12. 前記開口は略区形状である請求項１１記載の液晶表示装置。
13. 前記第１基板は、絶縁層を介して前記コンタクト部と対向した容量部を備え、前記第２方向における前記ゲート配線の少なくとも一方側において前記第１方向に延びた補助容量線を更に備えた請求項１乃至請求項１２のいずれか１項記載の液晶表示装置。

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