JP2016057428A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位を改善することが可能な液晶表示装置を提供する。【解決手段】第１方向に延出した第１延出部及び第１方向に交差する第２方向に延出した第２延出部を有する半導体層と、前記半導体層のうちの少なくとも前記第２延出部と対向する第１共通電極と、前記第２延出部の上方を通り第２方向に延出したソース配線と、第２方向に延出した主画素電極を含む画素電極と、第２方向に延出し前記ソース配線と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、前記画素電極及び前記第２共通電極を覆う第１配向膜と、を備えた第１基板と、前記第１配向膜に対向する第２配向膜を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置。【選択図】図３

Description

本発明の実施形態は、液晶表示装置に関する。

近年、各画素にスイッチング素子を備えたアクティブマトリクス型液晶表示装置において、アレイ基板に形成された画素電極と、対向基板に形成された共通電極との間に、横電界あるいは斜め電界を形成し、液晶分子の配向を制御する技術が提案されている。中でも、隣接するソース配線間に、２層構造の画素電極を配置することで、ソース配線からの漏れ電界の影響を緩和する技術が提案されている。

特開２０１３−２５４０５２号公報

本実施形態の目的は、表示品位を改善することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に延出した第１延出部及び第１方向に交差する第２方向に延出した第２延出部を有する半導体層と、前記半導体層を覆う第１絶縁膜と、前記第１絶縁膜上で第１方向に延出し前記第２延出部と交差するゲート配線と、前記ゲート配線を覆う第２絶縁膜と、前記第２絶縁膜上に形成され前記半導体層のうちの少なくとも前記第２延出部と対向する第１共通電極と、前記第１共通電極を覆う第３絶縁膜と、前記第３絶縁膜上で前記第２延出部の上方を通り第２方向に延出したソース配線と、前記ソース配線を覆う第４絶縁膜と、前記第４絶縁膜上で第２方向に延出した主画素電極を含む画素電極と、前記第４絶縁膜上で第２方向に延出し前記ソース配線と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、前記画素電極及び前記第２共通電極を覆う第１配向膜と、を備えた第１基板と、前記第１配向膜に対向する第２配向膜を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構成例を概略的に示す平面図である。 図３は、図２に示したアレイ基板ＡＲを構成する主要な層構造を概略的に示す分解図である。 図４は、図１に示した対向基板ＣＴにおける一画素ＰＸの構成例を概略的に示す平面図である。 図５は、図４のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図６は、図４のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。 図８は、図７に示したアレイ基板ＡＲを構成する主要な層構造を概略的に示す分解図である。 図９は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。 図１０は、図９に示したアレイ基板ＡＲを構成する主要な層構造を概略的に示す分解図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、複数のゲート配線Ｇ（Ｇ１〜Ｇｎ）、複数の補助容量線Ｃ（Ｃ１〜Ｃｎ）、複数のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出し、ゲート配線Ｇ及び補助容量線Ｃと交差している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。ゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥ（或いは画素電極と同電位の半導体層）との間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。給電部ＶＳは、例えば、アレイ基板ＡＲにおけるアクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、給電部ＶＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成され、共通電極ＣＥの少なくとも一部がアレイ基板ＡＲまたは対向基板ＣＴに形成された構成であり、画素電極ＰＥと共通電極ＣＥとの間に形成される電界を利用して液晶層ＬＱに含まれる液晶分子の配向を制御する。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面（あるいは基板主面）に対してわずかに傾いた電界（あるいは基板主面にほぼ平行な電界）である。

図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構成例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

アレイ基板ＡＲは、ゲート配線Ｇ１、補助容量線Ｃ１、補助容量線Ｃ２、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥに含まれる第１共通電極ＣＥ１及び第２共通電極ＣＥ２、第１配向膜ＡＬ１などを備えている。

補助容量線Ｃ１及び補助容量線Ｃ２は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。ゲート配線Ｇ１は、補助容量線Ｃ１と補助容量線Ｃ２との間に位置し、第１方向Ｘに沿って延出している。図示した例では、ゲート配線Ｇ１は、補助容量線Ｃ１と補助容量線Ｃ２との略中間に位置している。つまり、ゲート配線Ｇ１と補助容量線Ｃ１との第２方向Ｙに沿った間隔は、ゲート配線Ｇ１と補助容量線Ｃ２との第２方向Ｙに沿った間隔と略同等である。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って延出している。

図示した例では、画素ＰＸは、図中の破線で示したように、補助容量線Ｃ１及び補助容量線Ｃ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さは補助容量線Ｃ１と補助容量線Ｃ２との第２方向Ｙに沿ったピッチに相当する。

図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、補助容量線Ｃ１は上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、補助容量線Ｃ２は下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。ゲート配線Ｇ１は、画素ＰＸの略中央部に配置されている。

スイッチング素子ＳＷは、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。スイッチング素子ＳＷのドレイン電極ＷＤは、画素ＰＸの略中央部に配置されている。

画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間に位置するとともに、隣接する補助容量線Ｃ１と補助容量線Ｃ２との間に位置している。画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを備えている。主画素電極ＰＡ及び副画素電極ＰＢは、一体的あるいは連続的に形成され、互いに電気的に接続されている。図示した画素電極ＰＥは、十字形状に形成されている。つまり、副画素電極ＰＢは、主画素電極ＰＡの中間部で交差している。

主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置し、画素ＰＸの上側端部付近（つまり補助容量線Ｃ１の近傍）及び下側端部付近（つまり補助容量線Ｃ２の近傍）まで第２方向Ｙに沿って直線的に延出している。主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。副画素電極ＰＢは、補助容量線Ｃ１と補助容量線Ｃ２との略中間に位置し、画素ＰＸの左側端部付近（つまりソース配線Ｓ１の近傍）及び右側端部付近（つまりソース配線Ｓ２の近傍）まで第１方向Ｘに沿って直線的に延出している。副画素電極ＰＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。副画素電極ＰＢは、その一部がゲート配線Ｇ１と重なる位置に配置され、ドレイン電極ＷＤと重なり、スイッチング素子ＳＷと電気的に接続されている。

第１共通電極ＣＥ１は、画素電極ＰＥと対向するとともに、画素ＰＸの略全体に亘って配置されている。また、第１共通電極ＣＥ１は、ソース配線Ｓ１及びソース配線Ｓ２と対向するとともに、これらのソース配線Ｓ１及びソース配線Ｓ２を超えて第１方向Ｘに亘って延在し、当該画素ＰＸの第１方向Ｘに隣接する画素にも配置されている。さらに、第１共通電極ＣＥ１は、ゲート配線Ｇ１、補助容量線Ｃ１及び補助容量線Ｃ２と対向するとともに、これらの補助容量線Ｃ１及び補助容量線Ｃ２を超えて第２方向Ｙに亘って延在し、当該画素ＰＸの第２方向Ｙに隣接する画素にも配置されている。

第２共通電極ＣＥ２は、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２と、第２副共通電極ＣＢＵ２及び第２副共通電極ＣＢＢ２と、を備えている。第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２と、第２副共通電極ＣＢＵ２及び第２副共通電極ＣＢＢ２とは、一体的あるいは連続的に形成され、互いに電気的に接続されている。つまり、第２共通電極ＣＥ２は、画素ＰＸを区画する格子状に形成されている。第２共通電極ＣＥ２は、画素電極ＰＥから離間しており、画素電極ＰＥを囲んでいる。第１共通電極ＣＥ１及び第２共通電極ＣＥ２は、互いに電気的に接続され、同電位であり、アクティブエリアＡＣＴの外側で給電部ＶＳに接続されている。

第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、第２方向Ｙに沿って直線的に延出し、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。図示した例では、第２主共通電極ＣＡＬ２は、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ１と対向している。第２主共通電極ＣＡＲ２は、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２と対向している。

第２副共通電極ＣＢＵ２及び第２副共通電極ＣＢＢ２は、第１方向Ｘに沿って直線的に延出し、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。図示した例では、第２副共通電極ＣＢＵ２は、補助容量線Ｃ１の上方において、画素ＰＸの上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。第２副共通電極ＣＢＢ２は、補助容量線Ｃ２の上方において、画素ＰＸの下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。

アレイ基板ＡＲにおいて、画素電極ＰＥ及び第２共通電極ＣＥ２は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理がなされている。第１配向処理方向ＰＤ１は、第２方向Ｙと略平行である。

図３は、図２に示したアレイ基板ＡＲを構成する主要な層構造を概略的に示す分解図である。なお、ここでは、アレイ基板ＡＲにおける主な導電層を図示している。

アレイ基板ＡＲは、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４、及び、第５層Ｌ５を備えている。また、アレイ基板ＡＲは、第１層Ｌ１と第２層Ｌ２との間に介在する第１絶縁膜１１、第２層Ｌ２と第３層Ｌ３との間に介在する第２絶縁膜１２、第３層Ｌ３と第４層Ｌ４との間に介在する第３絶縁膜１３、及び、第４層Ｌ４と第５層Ｌ５との間に介在する第４絶縁膜１４を備えている。

第１層Ｌ１は、スイッチング素子の半導体層ＳＣを含んでいる。半導体層ＳＣは、例えば、多結晶シリコン（ｐ−Ｓｉ）によって形成されているが、非晶質シリコン（ａ−Ｓｉ）などによって形成されていても良い。半導体層ＳＣは、第１方向Ｘに延出した第１延出部Ｅ１１及びＥ１２、及び、第２方向Ｙに延出した第２延出部Ｅ２を有している。第２延出部Ｅ２は、ソース配線Ｓ１の下方を通り、ゲート配線Ｇ１と交差し、補助容量線Ｃ１に向かって延出している。第１延出部Ｅ１１は、第２延出部Ｅ２の途中から分岐し、ドレイン電極ＷＤの下方に延出している。第１延出部Ｅ１２は、第２延出部Ｅ２に繋がり、補助容量線Ｃ１の下方に延出している。なお、半導体層ＳＣにおいて、ゲート配線Ｇ１の直下に位置する領域がチャネル領域ＳＣＣに相当し、チャネル領域ＳＣＣよりもソース配線Ｓ１とコンタクトする側の領域がソース領域ＳＣＳに相当し、チャネル領域ＳＣＣよりもドレイン電極ＷＤの下方に延出する側の領域がドレイン領域ＳＣＤに相当する。このような半導体層ＳＣは、第１絶縁膜１１によって覆われている。

第２層Ｌ２は、第１絶縁膜１１の上において、補助容量線Ｃ１、ゲート配線Ｇ１、及び、補助容量線Ｃ２を含んでいる。補助容量線Ｃ１、補助容量線Ｃ２、及び、ゲート配線Ｇ１は、同一の配線材料によって一括して形成可能である。補助容量線Ｃ１は、第１方向Ｘに延出し、第１絶縁膜１１を介して第１延出部Ｅ１２と対向している。また、補助容量線Ｃ１の一部ＣＣは、ゲート配線Ｇ１に向かって第２方向Ｙに延出し、第１絶縁膜１１を介して第２延出部Ｅ２と対向している。ゲート配線Ｇ１は、第１方向Ｘに延出し、第２延出部Ｅ２と交差している。ゲート配線Ｇ１のうち、半導体層ＳＣの上方に位置する領域がスイッチング素子のゲート電極ＷＧに相当する。これらの補助容量線Ｃ１、ゲート配線Ｇ１、及び、補助容量線Ｃ２は、第２絶縁膜１２によって覆われている。

第３層Ｌ３は、第２絶縁膜１２の上において、第１共通電極ＣＥ１を含んでいる。第１共通電極ＣＥ１は、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。第１共通電極ＣＥ１は、画素ＰＸの略全体に亘って配置され、補助容量線Ｃ１、ゲート配線Ｇ１、及び、補助容量線Ｃ２と対向している。また、第１共通電極ＣＥ１は、ゲート配線Ｇ１と補助容量線Ｃ１及び補助容量線Ｃ２との間で半導体層ＳＣと対向している。つまり、第２延出部Ｅ２のうち、ソース領域ＳＣＳ及びドレイン領域ＳＣＤは、第１共通電極ＣＥ１と対向している。この第１共通電極ＣＥ１には、ドレイン領域ＳＣＤのうちの第１延出部Ｅ１１の端部と対向する位置に開口部ＯＰ１が形成されている。また、第１共通電極ＣＥ１には、ソース領域ＳＣＳのうちの第２延出部Ｅ２の端部と対向する位置に開口部ＯＰ２が形成されている。このような第１共通電極ＣＥ１は、第３絶縁膜１３によって覆われている。

第４層Ｌ４は、第３絶縁膜１３の上において、ソース配線Ｓ１、ソース配線Ｓ２、及び、ドレイン電極ＷＤを含んでいる。ソース配線Ｓ１、ソース配線Ｓ２、及び、ドレイン電極ＷＤは、同一の配線材料によって一括して形成可能である。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに延出している。ソース配線Ｓ１のうち、半導体層ＳＣのソース領域ＳＣＳとコンタクトする領域がスイッチング素子のソース電極ＷＳに相当する。すなわち、ソース電極ＷＳは、第１共通電極ＣＥ１の開口部ＯＰ２を経由し、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３を貫通するコンタクトホールを介してソース領域ＳＣＳにコンタクトしている。ドレイン電極ＷＤは、ソース配線Ｓ１とソース配線Ｓ２との間において、島状に形成されている。ドレイン電極ＷＤは、第１共通電極ＣＥ１の開口部ＯＰ１を経由し、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３を貫通するコンタクトホールを介してドレイン領域ＳＣＤにコンタクトしている。これらのソース配線Ｓ１、ソース配線Ｓ２、及び、ドレイン電極ＷＤは、第４絶縁膜１４によって覆われている。

本実施形態においては、ソース配線Ｓ１は、半導体層ＳＣの第２延出部Ｅ２の上方に位置しているが、第２延出部Ｅ２のうち、画素電極ＰＥとコンタクトするドレイン領域ＳＣＤ側の領域ＳＣＹとの間には、第１共通電極ＣＥ１が介在している。

第５層Ｌ５は、第４絶縁膜１４の上において、第２共通電極ＣＥ２及び画素電極ＰＥを含んでいる。第２共通電極ＣＥ２及び画素電極ＰＥは、同一材料によって一括して形成可能であり、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。なお、画素電極ＰＥ及び第２共通電極ＣＥ２は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの不透明な配線材料によって形成されても良い。第２主共通電極ＣＡＬ２は、ソース配線Ｓ１の上方に位置している。第２主共通電極ＣＡＲ２は、ソース配線Ｓ２の上方に位置している。第２副共通電極ＣＢＵ２は、補助容量線Ｃ１の上方に位置している。第２副共通電極ＣＢＢ２は、補助容量線Ｃ２の上方に位置している。画素電極ＰＥは、第３絶縁膜１３及び第４絶縁膜１４を介して第１共通電極ＣＥ１と対向している。副画素電極ＰＢは、ドレイン電極ＷＤの上方に位置し、第４絶縁膜１４を貫通するコンタクトホールを介してドレイン電極ＷＤにコンタクトしている。

図４は、図１に示した対向基板ＣＴにおける一画素ＰＸの構成例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の画素電極ＰＥ及び第２共通電極ＣＥ２のみを破線で示している。

対向基板ＣＴは、共通電極ＣＥに含まれる第３共通電極ＣＥ３を備えている。第３共通電極ＣＥ３は、第３主共通電極ＣＡＬ３及び第３主共通電極ＣＡＲ３と、第３副共通電極ＣＢＵ３及び第３副共通電極ＣＢＢ３と、を備えている。第３主共通電極ＣＡＬ３及び第３主共通電極ＣＡＲ３と、第３副共通電極ＣＢＵ３及び第３副共通電極ＣＢＢ３とは、一体的あるいは連続的に形成され、互いに電気的に接続されている。つまり、第３共通電極ＣＥ３は、画素ＰＸを区画する格子状に形成されている。第３共通電極ＣＥ３は、第１共通電極ＣＥ１及び第２共通電極ＣＥ２と互いに電気的に接続され、第１共通電極ＣＥ１及び第２共通電極ＣＥ２と同電位である。

第３主共通電極ＣＡＬ３及び第３主共通電極ＣＡＲ３は、第２方向Ｙに沿って直線的に延出し、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。図示した例では、第３主共通電極ＣＡＬ３は、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、第２主共通電極ＣＡＬ２と対向している。第３主共通電極ＣＡＲ３は、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、第２主共通電極ＣＡＲ２と対向している。

第３副共通電極ＣＢＵ３及び第３副共通電極ＣＢＢ３は、第１方向Ｘに沿って直線的に延出し、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。図示した例では、第３副共通電極ＣＢＵ３は、画素ＰＸの上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、第２副共通電極ＣＢＵ２と対向している。第３副共通電極ＣＢＢ３は、画素ＰＸの下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置され、第２副共通電極ＣＢＵ２と対向している。

対向基板ＣＴにおいて、第３共通電極ＣＥ３は、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理がなされている。第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と平行である。図示した例では、第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と同一方向である。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、互いに逆向きの方向であっても良い。

図５は、図４のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。図６は、図４のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。

液晶表示パネルＬＰＮを照明するバックライトユニットＢＬは、アレイ基板ＡＲの背面側に配置されている。バックライトユニットＢＬとしては、種々の形態が適用可能であるが、ここでは詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内側、つまり、対向基板ＣＴと対向する側において、スイッチング素子の半導体層ＳＣ、ゲート配線Ｇ１、補助容量線Ｃ１、補助容量線Ｃ２、ソース配線Ｓ１、ソース配線Ｓ２、画素電極ＰＥ、第１共通電極ＣＥ１、第２共通電極ＣＥ２、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。

半導体層ＳＣは、第１絶縁基板１０の上に形成され、第１絶縁膜１１によって覆われている。なお、半導体層ＳＣと第１絶縁基板１０との間には、別途、絶縁膜（アンダーコート層）が設けられても良い。補助容量線Ｃ１、補助容量線Ｃ２、及び、ゲート配線Ｇ１は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。

第１共通電極ＣＥ１は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。第１共通電極ＣＥ１は、第１絶縁膜１１及び第２絶縁膜１２を介して半導体層ＳＣと対向し、また、第２絶縁膜１２を介してゲート配線Ｇ１、補助容量線Ｃ１及び補助容量線Ｃ２とそれぞれ対向している。

ソース配線Ｓ１及びソース配線Ｓ２は、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。半導体層ＳＣとソース配線Ｓ１及びソース配線Ｓ２との間には、第１共通電極ＣＥ１が介在している。

上述した第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３は、例えば、シリコン窒化物やシリコン酸化物などの透明な無機系材料によって形成されている。第４絶縁膜１４は、樹脂材料等の透明な有機系材料によって形成されている。

第２共通電極ＣＥ２及び画素電極ＰＥは、第４絶縁膜１４の上に形成され、第１配向膜ＡＬ１によって覆われている。主画素電極ＰＡは、第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間に位置し、第３絶縁膜１３及び第４絶縁膜１４を介して第１共通電極ＣＥ１と対向している。副画素電極ＰＢは、第２副共通電極ＣＢＵ２と第２副共通電極ＣＢＢ２との間に位置し、第３絶縁膜１３及び第４絶縁膜１４を介して第１共通電極ＣＥ１と対向している。第２主共通電極ＣＡＬ２は、第４絶縁膜１４を介してソース配線Ｓ１と対向している。第２主共通電極ＣＡＲ２は、第４絶縁膜１４を介してソース配線Ｓ２と対向している。第２副共通電極ＣＢＵ２は、補助容量線Ｃ１の上方において、第３絶縁膜１３及び第４絶縁膜１４を介して第１共通電極ＣＥ１と対向している。第２副共通電極ＣＢＢ２は、補助容量線Ｃ２の上方において、第３絶縁膜１３及び第４絶縁膜１４を介して第１共通電極ＣＥ１と対向している。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第１配向膜ＡＬ１は、第４絶縁膜１４の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第３共通電極ＣＥ３、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、補助容量線Ｃ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスＢＭは、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置し第２方向Ｙに沿って延出した部分と、補助容量線Ｃ１及び補助容量線Ｃ２の上方に位置し第１方向Ｘに沿って延出した部分を備えており、格子状に形成されている。ブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側（開口部ＡＰ）に配置されるとともに、その一部がブラックマトリクスＢＭに重なっている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色の樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色の樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色の樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。なお、カラーフィルタＣＦは、赤色、青色、緑色のいずれとも異なる色（例えば、透明或いは白色）のカラーフィルタをさらに含んでいても良い。カラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。また、各色のカラーフィルタＣＦは、第２方向Ｙに隣接する複数の画素に亘って延出している。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。

第３共通電極ＣＥ３は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成され、ブラックマトリクスＢＭの下方に位置している。第３主共通電極ＣＡＬ３は、第２主共通電極ＣＡＬ２と対向している。第３主共通電極ＣＡＲ３は、第２主共通電極ＣＡＲ２と対向している。第３副共通電極ＣＢＵ３は、第２副共通電極ＣＢＵ２と対向している。第３副共通電極ＣＢＢ３は、第２副共通電極ＣＢＢ２と対向している。第３共通電極ＣＥ３は、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。

上記の開口部ＡＰにおいて、画素電極ＰＥと第２共通電極ＣＥ２及び第３共通電極ＣＥ３との間の領域は、ゲート配線Ｇ１が交差する領域を除いて、他の電極や配線が形成されておらず、バックライト光が透過可能な透過領域に相当する。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第２配向膜ＡＬ２は、第３共通電極ＣＥ３やオーバーコート層ＯＣを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に所定のセルギャップが形成される。セルギャップは、例えば２〜７μｍである。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含んでいる。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着されている。第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライトユニットＢＬと対向する側に位置しており、バックライトユニットＢＬから液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着されている。第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。

第１偏光軸ＡＸ１と第２偏光軸ＡＸ２とは、互いに直交するクロスニコルの位置関係にある。図４の（ａ）に示した例では、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置され、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第２方向Ｙと平行となるように配置されている。図４の（ｂ）に示した例では、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置され、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第２方向Ｙと平行となるように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥ（第１共通電極ＣＥ１、第２共通電極ＣＥ２、及び、第３共通電極ＣＥ３）との間に電界が形成されていない状態（ＯＦＦ時）では、液晶層ＬＱの液晶分子ＬＭは、Ｘ−Ｙ平面内において、図４に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向（ここでは第２方向Ｙ）が初期配向方向に相当する。

ＯＦＦ時において、バックライトユニットＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。直線偏光の偏光状態は、ＯＦＦ時の液晶層ＬＱを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと第２共通電極ＣＥ２との間に基板主面と略平行な電界が形成されるとともに、画素電極ＰＥと第３共通電極ＣＥ３との間に基板主面に対して傾斜した斜め電界が形成される。液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その配向状態が変化する。図４に示した例では、画素電極ＰＥと第３主共通電極ＣＡＬ３との間の領域のうち、下側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、上側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。画素電極ＰＥと第３主共通電極ＣＡＲ３との間の領域のうち、下側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。このように、各画素ＰＸにおいて、ＯＮ時の液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。これにより、画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間にバックライト光が透過可能な透過領域が形成される。

このようなＯＮ時に、液晶表示パネルＬＰＮに入射した直線偏光は、その偏光状態が液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極ＰＥ及び共通電極ＣＥと重なる位置では、液晶分子ＬＭは、初期配向状態に保持されているため、ＯＦＦ時と同様に黒表示となる。

なお、ＯＮ時においては、スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁膜１１を介して補助容量線Ｃ１と対向し、各画素に書き込まれた画素電位を一定期間保持している。

本実施形態によれば、ソース配線Ｓ１と、半導体層ＳＣの第２延出部Ｅ２との間には、コモン電位の第１共通電極ＣＥ１が介在している。このため、半導体層ＳＣとソース配線Ｓ１との間の容量結合を抑制することが可能となる。特に、半導体層ＳＣにおける画素電極ＰＥとコンタクトするドレイン領域ＳＣＤ側において、ソース配線Ｓ１との容量結合を抑制することが可能となるため、ソース配線Ｓ１に供給される映像信号の電位に関わらず、画素電位を一定に保持することが可能となる。このため、同一のソース配線と電気的に接続された各画素において、クロストークによる表示品位の劣化を抑制することが可能となる。

また、フレーム毎に各ソース配線に供給される映像信号の極性が反転するような駆動方法が適用された場合であっても、半導体層とソース配線との容量結合を抑制することができるため、表示品位の劣化を抑制することが可能となる。

本実施形態によれば、第１共通電極ＣＥ１は、ゲート配線Ｇと対向している。このため、ゲート配線Ｇから液晶層ＬＱに向かう不所望な漏れ電界をシールドすることが可能となる。したがって、透過領域のうちのゲート配線Ｇに近接する領域での不所望な電界の影響が緩和され、表示品位を改善することが可能となる。

また、アレイ基板ＡＲは、各ソース配線Ｓよりも第１絶縁基板１０の側に第１共通電極ＣＥ１を備え、また、各ソース配線Ｓよりも液晶層ＬＱ側に第２主共通電極ＣＡ２（上記の例では、第２主共通電極ＣＡＬ２及びＣＡＲ２に相当する）を備えている。第１共通電極ＣＥ１及び第２主共通電極ＣＡ２は同電位であるため、第１共通電極ＣＥ１と第２主共通電極ＣＡ２との間に等電位面が形成される。このような等電位面は、第１共通電極ＣＥ１と第２主共通電極ＣＡ２との間に位置するソース配線Ｓから液晶層ＬＱに向かう不所望な漏れ電界をシールドする。したがって、透過領域のうちのソース配線Ｓに近接する領域での不所望な電界の影響が緩和され、表示品位を改善することが可能となる。

本実施形態によれば、第３共通電極ＣＥ３は、第２共通電極ＣＥ２と対向する格子状であって、第２共通電極ＣＥ２と同電位であるため、第２共通電極ＣＥ２と第３共通電極ＣＥ３との間に等電位面が形成される。このような等電位面は、例えアレイ基板ＡＲと対向基板ＣＴとの間に合わせずれが生じたとしても、ＯＮ時及びＯＦＦ時に液晶分子ＬＭを初期配向状態に維持するため、混色の発生を抑制することが可能となる。

なお、画素電極ＰＥの副画素電極ＰＢは、一画素内で液晶分子の配向方向を分けるための電界を形成する機能を有している。この副画素電極ＰＢは、このような電界を形成するのに必要なサイズ（第１方向Ｘ及び第２方向Ｙに沿ったそれぞれの長さ）を有するように形成される。図２などに示した例では、副画素電極ＰＢは、ゲート配線Ｇ１と同等の幅まで細くすることが可能である。また、半導体層ＳＣは、本来、表示に寄与しないソース配線Ｓやゲート配線Ｇなどと重なる領域に配置される。これにより、一画素当たりの透過領域の面積を拡大することが可能となり、透過率を向上することが可能となる。

次に、本実施形態の変形例について説明する。以下では、主な相違点を説明し、上記した例と同一構成については同一の参照符号を付して詳細な説明を省略する。

図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。

図７に示した例は、図２に示した例と比較して、補助容量線Ｃ１が画素ＰＸの略中央部に配置され、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している点で相違している。

すなわち、ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との略中間に位置し、第１方向Ｘに沿って延出している。

図示した画素ＰＸは、図中の破線で示したように、ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当する。画素ＰＸの第２方向Ｙに沿った長さは、ゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿ったピッチに相当する。ゲート配線Ｇ１は上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。

画素電極ＰＥの主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置し、画素ＰＸの上側端部付近（つまりゲート配線Ｇ１の近傍）及び下側端部付近（つまりゲート配線Ｇ２の近傍）まで第２方向Ｙに沿って直線的に延出している。

第１共通電極ＣＥ１は、画素ＰＸの略全体に亘って配置され、ソース配線Ｓ１及びソース配線Ｓ２を超えて第１方向Ｘに亘って延在するとともに、ゲート配線Ｇ１及びゲート配線Ｇ２を超えて第２方向Ｙに亘って延在している。

第２共通電極ＣＥ２の第２副共通電極ＣＢＵ２は、ゲート配線Ｇ１の上方において、画素ＰＸの上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。第２副共通電極ＣＢＢ２は、ゲート配線Ｇ２の上方において、画素ＰＸの下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。

図８は、図７に示したアレイ基板ＡＲを構成する主要な層構造を概略的に示す分解図である。

第１層Ｌ１において、半導体層ＳＣは、第１方向Ｘに延出した第１延出部Ｅ１、及び、第２方向Ｙに延出した第２延出部Ｅ２を有している。第２延出部Ｅ２は、ソース配線Ｓ１の下方を通り、ゲート配線Ｇ２と交差し、補助容量線Ｃ１に向かって延出している。第１延出部Ｅ１は、第２延出部Ｅ２に繋がり、ドレイン電極ＷＤ及び補助容量線Ｃ１の下方に延出している。なお、半導体層ＳＣにおいて、ゲート配線Ｇ２の直下に位置する領域がチャネル領域ＳＣＣに相当し、チャネル領域ＳＣＣよりもソース配線Ｓ１とコンタクトする側の領域がソース領域ＳＣＳに相当し、チャネル領域ＳＣＣよりもドレイン電極ＷＤの下方に延出する側の領域がドレイン領域ＳＣＤに相当する。

第２層Ｌ２において、補助容量線Ｃ１は、第１方向Ｘに延出し、第１絶縁膜１１を介して第１延出部Ｅ１と対向している。また、補助容量線Ｃ１の一部ＣＣは、ゲート配線Ｇ２に向かって第２方向Ｙに延出し、第１絶縁膜１１を介して第２延出部Ｅ２と対向している。ゲート配線Ｇ２のうち、半導体層ＳＣの上方に位置する領域がスイッチング素子のゲート電極ＷＧに相当する。

第３層Ｌ３において、第１共通電極ＣＥ１は、補助容量線Ｃ１、ゲート配線Ｇ１及びゲート配線Ｇ２と対向している。また、第１共通電極ＣＥ１は、ゲート配線Ｇ２と補助容量線Ｃ１との間で半導体層ＳＣと対向している。

第４層Ｌ４において、ソース配線Ｓ１のうち、半導体層ＳＣのソース領域ＳＣＳとコンタクトする領域がスイッチング素子のソース電極ＷＳに相当する。ソース配線Ｓ１は、半導体層ＳＣの第２延出部Ｅ２の上方に位置しているが、第２延出部Ｅ２のうち、画素電極ＰＥとコンタクトするドレイン領域ＳＣＤ側の領域ＳＣＹとの間には、第１共通電極ＣＥ１が介在している。

このような例においても、ソース配線Ｓ１と、半導体層ＳＣの第２延出部Ｅ２との間には、コモン電位の第１共通電極ＣＥ１が介在しているため、半導体層ＳＣとソース配線Ｓ１との間の容量結合を抑制することが可能となる。したがって、上記の例と同様の効果が得られる。

図９は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。

図９に示した例は、図２に示した例と比較して、ゲート配線Ｇ１が途中で分岐し、スイッチング素子ＳＷのゲート電極ＷＧ１及びゲート電極ＷＧ２を有する点で相違している。つまり、図示した例のスイッチング素子ＳＷは、ダブルゲート構造を有している。

図１０は、図９に示したアレイ基板ＡＲを構成する主要な層構造を概略的に示す分解図である。

第１層Ｌ１において、第２延出部Ｅ２は、ソース配線Ｓ１の下方を通り、ゲート配線Ｇ１と交差し、補助容量線Ｃ１に向かって延出している。半導体層ＳＣにおいて、ゲート配線Ｇ１のゲート電極ＷＧ１の直下に位置する領域がチャネル領域ＳＣＣ１に相当し、ゲート配線Ｇ１のゲート電極ＷＧ２の直下に位置する領域がチャネル領域ＳＣＣ２に相当し、チャネル領域ＳＣＣ２よりもドレイン電極ＷＤの下方に延出する側の領域がドレイン領域ＳＣＤに相当する。

第４層Ｌ４において、ソース配線Ｓ１は、半導体層ＳＣの第２延出部Ｅ２の上方に位置しているが、第２延出部Ｅ２のうち、画素電極ＰＥとコンタクトするドレイン領域ＳＣＤ側の領域ＳＣＹとの間には、第１共通電極ＣＥ１が介在している。

このような例においても、上記の例と同様の効果が得られる。

なお、上記の実施形態においては、画素電極ＰＥと第２共通電極ＣＥ２との間に形成される電界、及び、画素電極ＰＥと第３共通電極ＣＥ３との間に形成される電界の相互作用によって液晶分子の配向を制御する例について説明したが、この例に限らない。例えば、液晶表示パネルＬＰＮから第３共通電極ＣＥ３を省略し、画素電極ＰＥと第２共通電極ＣＥ２との間に形成される電界によって液晶分子の配向を制御することも可能である。

以上説明したように、本実施形態によれば、表示品位を改善することが可能な液晶表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＳＷ…スイッチング素子 ＳＣ…半導体層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極
ＣＥ１…第１共通電極 ＣＥ２…第２共通電極 ＣＥ３…第３共通電極

Claims (5)

1. 第１方向に延出した第１延出部及び第１方向に交差する第２方向に延出した第２延出部を有する半導体層と、前記半導体層を覆う第１絶縁膜と、前記第１絶縁膜上で第１方向に延出し前記第２延出部と交差するゲート配線と、前記ゲート配線を覆う第２絶縁膜と、前記第２絶縁膜上に形成され前記半導体層のうちの少なくとも前記第２延出部と対向する第１共通電極と、前記第１共通電極を覆う第３絶縁膜と、前記第３絶縁膜上で前記第２延出部の上方を通り第２方向に延出したソース配線と、前記ソース配線を覆う第４絶縁膜と、前記第４絶縁膜上で第２方向に延出した主画素電極を含む画素電極と、前記第４絶縁膜上で第２方向に延出し前記ソース配線と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、前記画素電極及び前記第２共通電極を覆う第１配向膜と、を備えた第１基板と、
   前記第１配向膜に対向する第２配向膜を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。
2. 前記第２基板は、第２方向に延出し前記第２主共通電極と対向する第３主共通電極を含み前記第２配向膜によって覆われ前記第２共通電極と同電位の第３共通電極を備えた、請求項１に記載の液晶表示装置。
3. 前記第１基板は、さらに、前記半導体層と対向する補助容量線を備えた、請求項１に記載の液晶表示装置。
4. 前記第１共通電極は、前記ソース配線と対向するとともに第１方向に延在し、前記ゲート配線と対向するとともに第２方向に延在した、請求項１に記載の液晶表示装置。
5. 前記第１乃至第３絶縁膜は無機系材料によって形成され、前記第４絶縁膜は有機系材料によって形成された、請求項１に記載の液晶表示装置。

Images