JP5552457B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００９−１９２８２２号公報 特開平９−１６００４１号公報

本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線と前記第２ソース配線との間に位置し第１方向に沿って延出した主画素電極と、前記第１ソース配線及び前記第２ソース配線のそれぞれとの間に絶縁膜を介して対向し第１方向に沿って延出した第１主共通電極と、を備えた第１基板と、前記第１主共通電極と対向し第１方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成を概略的に示す図である。 図２は、図１に示した液晶表示パネルの構成及び等価回路を概略的に示す図である。 図３は、本実施形態の基本構成について一画素における最小の単位構成体を概略的に示す平面図である。 図４は、スイッチング素子などを含む液晶表示パネルの断面を概略的に示す断面図である。 図５は、本実施形態の一構成例における液晶表示パネルの対向基板における一画素の構造を概略的に示す平面図である。 図６は、本実施形態の一構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。 図７は、図６に示した液晶表示パネルの一画素をＡ−Ａ線で切断した断面構造を概略的に示す断面図である。 図８は、本実施形態において導入したクロストーク率の定義を説明するための図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置１の構成を概略的に示す図である。

すなわち、液晶表示装置１は、アクティブマトリクスタイプの液晶表示パネルＬＰＮ、液晶表示パネルＬＰＮに接続された駆動ＩＣチップ２及びフレキシブル配線基板３、液晶表示パネルＬＰＮを照明するバックライト４などを備えている。

液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された図示しない液晶層と、を備えて構成されている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

バックライト４は、図示した例では、アレイ基板ＡＲの背面側に配置されている。このようなバックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

図２は、図１に示した液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向であるＹ方向に沿って交互に並列配置されている。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｙに交差する第２方向であるＸ方向に沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくても良い。ここでは、第１方向Ｙと第２方向Ｘとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差する。ソース配線Ｓは、第１方向Ｙに沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくても良い。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥがアレイ基板ＡＲ及び対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、アレイ基板ＡＲの主面あるいは対向基板ＣＴの主面にほぼ平行な横電界（あるいは、基板主面に対してわずかに傾いた斜め電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個のスイッチング素子ＳＷが形成されている。

画素電極ＰＥは、スイッチング素子ＳＷに電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個の画素電極ＰＥが形成されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

アレイ基板ＡＲは、アクティブエリアＡＣＴの外側に形成された給電部ＶＳを備えている。共通電極ＣＥのうち、アレイ基板ＡＲに形成された共通電極ＣＥの一部は、アクティブエリアＡＣＴの外側で給電部ＶＳと電気的に接続されている。また、共通電極ＣＥのうち、対向基板ＣＴに形成された共通電極ＣＥの一部は、図示しない導電部材を介して、アレイ基板ＡＲに形成された給電部ＶＳと電気的に接続されている。

以下に、本実施形態の基本構成について説明する。

図３は、一画素ＰＸにおける最小の単位構成体を概略的に示す平面図である。

画素電極ＰＥは、主画素電極ＰＡ及び容量部ＰＣを有している。これらの主画素電極ＰＡ及び容量部ＰＣは、互いに電気的に接続されている。本実施形態においては、画素電極ＰＥの全体がアレイ基板ＡＲに備えられている。

主画素電極ＰＡは、第１方向Ｙに沿って延出している。容量部ＰＣは、第１方向Ｙとは異なる第２方向Ｘに沿って延出している。より具体的には、主画素電極ＰＡは、略画素中央部において第１方向Ｙに沿って直線的に延出した帯状に形成されている。容量部ＰＣは、画素ＰＸの上側端部において第２方向Ｘに沿って直線的に延出した帯状に形成されている。なお、容量部ＰＣは、上下画素間に配置されても良い。つまり、容量部ＰＣは、図示した当該画素ＰＸとその上側の画素（図示せず）との境界に跨って配置されても良い。

この容量部ＰＣは、主画素電極ＰＡの一端部に結合し、主画素電極ＰＡからその両側に向かって延出している。このような容量部ＰＣは、主画素電極ＰＡと略直交している。なお、容量部ＰＣは、主画素電極ＰＡの一端部よりも他端部寄りに結合していても良い。画素電極ＰＥは、例えば、この容量部ＰＣにおいて図示を省略したスイッチング素子と電気的に接続されている。

共通電極ＣＥは、複数の主共通電極ＣＡを有している。これらの主共通電極ＣＡは、互いに電気的に接続されている。このような共通電極ＣＥは、画素電極ＰＥとは電気的に絶縁されている。本実施形態においては、共通電極ＣＥにおいて、主共通電極ＣＡの少なくとも一部は、対向基板ＣＴに備えられている。

主共通電極ＣＡは、第１方向Ｙに沿って延出している。図示した例では、主共通電極ＣＡは、第１方向Ｙに沿って直線的に延出した帯状に形成されている。なお、主共通電極ＣＡは第２方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称する。

主共通電極ＣＡＬ及び主共通電極ＣＡＲは左右画素間に配置されている。すなわち、主共通電極ＣＡＬは図示した当該画素ＰＸとその左側の画素（図示せず）との境界に跨って配置され、主共通電極ＣＡＲは図示した当該画素ＰＸとその右側の画素（図示せず）との境界に跨って配置されている。

主共通電極ＣＡは、主画素電極ＰＡを挟んだ両側に配置されている。つまり、主画素電極ＰＡと主共通電極ＣＡとは、第２方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと、主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも主画素電極ＰＡとは重ならず、主共通電極ＣＡのそれぞれと主画素電極ＰＡとの間には主として表示に寄与する開口部が形成されている。

すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の主画素電極ＰＡが位置している。換言すると、主共通電極ＣＡＬ及び主共通電極ＣＡＲは、主画素電極ＰＡを挟んだ両側に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第２方向Ｘに沿ってこの順に配置されている。

第２方向Ｘに沿った主共通電極ＣＡＬと主画素電極ＰＡとの間隔は、第２方向Ｘに沿った主共通電極ＣＡＲと主画素電極ＰＡとの間隔と略同等である。主共通電極ＣＡＬと主画素電極ＰＡとの間及び主画素電極ＰＡと主共通電極ＣＡＲとの間には、それぞれ開口部が形成される。つまり、ここに示した例では、一画素ＰＸにおいて、２つの開口部が形成される。

ここに示した例では、液晶分子ＬＭの初期配向方向は、例えば、第１方向Ｙと略平行な方向であるが、第１方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第１方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜２５°程度、より望ましくは１０°前後とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。ここでは、なす角度θ１は、第１方向Ｙに対して数°程度わずかに傾いた方向であり、例えば、７°である。

なお、画素電極ＰＥは、さらに、第２方向Ｘに沿って延出した副画素電極を備えていても良い。また、共通電極ＣＥは、さらに、第２方向Ｘに沿って延出した副共通電極を備えていても良い。

図４は、スイッチング素子ＳＷ、ゲート配線Ｇ、及び、補助容量線Ｃを含む液晶表示パネルＬＰＮの断面を概略的に示す断面図である。なお、ここでは、共通電極の図示を省略し、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。

アレイ基板ＡＲは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。

図示した例では、スイッチング素子ＳＷは、トップゲート型の薄膜トランジスタであるが、ボトムゲート型の薄膜トランジスタであっても良い。また、スイッチング素子ＳＷの半導体層ＳＣは、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

半導体層ＳＣは、チャネル領域ＳＣＣを挟んだ両側にそれぞれソース領域ＳＣＳ及びドレイン領域ＳＣＤを有している。なお、第１絶縁基板１０と半導体層ＳＣとの間には、絶縁膜であるアンダーコート層が介在していても良い。半導体層ＳＣは、ゲート絶縁膜１１によって覆われている。また、ゲート絶縁膜１１は、第１絶縁基板１０の上にも配置されている。

スイッチング素子ＳＷのゲート電極ＷＧは、ゲート絶縁膜１１の上に形成され、半導体層ＳＣのチャネル領域ＳＣＣの直上に位置している。また、ゲート配線Ｇ及び補助容量線Ｃも、ゲート絶縁膜１１の上に形成されている。これらのゲート電極ＷＧ、ゲート配線Ｇ及び補助容量線Ｃは、同一材料を用いて同一工程で形成可能である。ゲート電極ＷＧは、ゲート配線Ｇと電気的に接続されている。

ゲート電極ＷＧ、ゲート配線Ｇ及び補助容量線Ｃは、第１層間絶縁膜１２によって覆われている。また、この第１層間絶縁膜１２は、ゲート絶縁膜１１の上にも配置されている。これらのゲート絶縁膜１１及び第１層間絶縁膜１２は、例えば、酸化シリコン及び窒化シリコンなどの無機系材料によって形成されている。

スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第１層間絶縁膜１２の上に形成されている。また、図示しないソース配線も、第１層間絶縁膜１２の上に形成されている。これらのソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、同一材料を用いて同一工程で形成可能である。ソース電極ＷＳは、ソース配線と電気的に接続されている。

ソース電極ＷＳは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣのソース領域ＳＣＳにコンタクトしている。ドレイン電極ＷＤは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣのドレイン領域ＳＣＤにコンタクトしている。これらのゲート電極ＷＧ、ゲート配線Ｇ、補助容量線Ｃ、ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線Ｓは、例えば、モリブデン、アルミニウム、タングステン、チタンなどの導電材料によって形成されている。

このような構成のスイッチング素子ＳＷは、第２層間絶縁膜１３によって覆われている。つまり、ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、第２層間絶縁膜１３によって覆われている。また、この第２層間絶縁膜１３は、第１層間絶縁膜１２の上にも配置されている。この第２層間絶縁膜１３は、例えば、紫外線硬化型樹脂や熱硬化型樹脂などの各種有機材料によって形成されている。

画素電極ＰＥは、第２層間絶縁膜１３の上に形成さている。詳述しないが、画素電極ＰＥを構成する主画素電極ＰＡ及び容量部ＰＣは、第２層間絶縁膜１３の上に形成されている。この画素電極ＰＥは、第２層間絶縁膜１３を貫通するコンタクトホールを介してドレイン電極ＷＤに接続されている。このような画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

なお、アレイ基板ＡＲは、後述するように、さらに、共通電極の一部として第１主共通電極を備えている。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥ及び図示しない第１主共通電極を覆っており、第２層間絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

一方、対向基板ＣＴは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する側に、図示を省略した共通電極のうちの第２主共通電極や、第２配向膜ＡＬ２などを備えている。また、この対向基板ＣＴは、図示を省略するが、各画素ＰＸを区画する（あるいは、ソース配線Ｓ、ゲート配線Ｇ、補助容量線Ｃ、スイッチング素子ＳＷなどの配線部に対向するように配置された）ブラックマトリクスや各画素ＰＸに対応して配置されたカラーフィルタ層、ブラックマトリクス及びカラーフィルタ層の表面の凹凸の影響を緩和するオーバーコート層などが配置されても良い。

共通電極は、例えば、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、図示しない共通電極の第２主共通電極などを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向は、上記の通り、第１方向Ｙと略平行な方向、あるいは、第１方向Ｙを斜めに交差する斜め方向Ｄである。これらの第１配向処理方向及び第２配向処理方向は、ともに平行であって、互いに逆向きの方向あるいは同じ向きの方向である。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のギャップ、例えば３〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で図示しないシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、図示しない液晶分子を含んでいる。このような液晶層ＬＱは、ポジ型の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面には、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、第１偏光軸を有する第１偏光板ＰＬ１を含んでいる。また、対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面には、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、第２偏光軸を有する第２偏光板ＰＬ２を含んでいる。第１偏光板ＰＬ１の第１偏光軸と、第２偏光板ＰＬ２の第２偏光軸とは、例えば、直交する位置関係にある。一方の偏光板は、例えば、その偏光軸が液晶分子の長軸方向つまり第１配向処理方向あるいは第２配向処理方向と平行（あるいは、第１方向Ｙと平行）または直交（あるいはい、第２方向Ｘと平行）するように配置されている。これにより、ノーマリーブラックモードを実現している。

すなわち、液晶層ＬＱに電圧が印加されていない状態つまり画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない無電界時（ＯＦＦ時）には、図３において破線で示したように、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、液晶分子ＬＭの厳密な初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの配向方向をＸ−Ｙ平面に正射影した方向である。しかしながら、説明を簡略にするために、以下では、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向は、ともに第１方向Ｙと略平行な方向、あるいは、ともに斜め方向Ｄと略平行な方向である。このようなＯＦＦ時においては、液晶分子ＬＭは、その長軸が第１方向Ｙと略平行な方向、あるいは、斜め方向Ｄと略平行な方向に配向する。つまり、液晶分子ＬＭの初期配向方向は、第１方向Ｙあるいは斜め方向Ｄと平行である。図３に示した例では、液晶分子ＬＭの初期配向方向は第１方向Ｙと平行である。

第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向している（ホモジニアス配向）。また、第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部において略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。

バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。これにより、図３において実線で示したように、液晶分子ＬＭは、その長軸が電界の向きと略平行となるように基板主面と略平行な平面内で回転する。

図３に示した例では、主画素電極ＰＡと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第１方向Ｙに対して反時計回りに回転し、電界に沿って図中の左上を向くように配向する。主画素電極ＰＡと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第１方向Ｙに対して時計回りに回転し、電界に沿って図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に横電界（あるいは斜め電界）が形成された状態では、液晶分子ＬＭの配向方向が少なくとも２方向に分かれ、それぞれの配向方向でドメインが形成される。つまり、一画素ＰＸには、少なくとも２つのドメインが形成される。

このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、画素電極ＰＥと共通電極ＣＥとで区画された２つの領域（開口部）をそれぞれ通過した際に、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

このような本実施形態によれば、一画素内に少なくとも２つのドメインを形成することが可能となるため、少なくとも２方向での視野角を光学的に補償することができ、広視野角化が可能となる。したがって、高い透過率の表示を実現することができ、表示品位の良好な液晶表示装置を提供することが可能となる。

また、一画素内において、画素電極ＰＥと共通電極ＣＥとで区画される少なくとも２つの開口部それぞれについて面積を略同一に設定することにより、各領域の透過率が略同等となり、それぞれの開口部を透過した光が互いに光学的に補償し合い、広い視野角範囲に亘って均一な表示を実現することが可能となる。

なお、ＯＮ時には、画素電極ＰＥの主画素電極ＰＡ付近、あるいは、共通電極ＣＥの主共通電極ＣＡ付近では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、上記のように、画素電極ＰＥ及び共通電極ＣＥが光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀などの導電材料を用いて形成しても良い。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。

次に、本実施形態の一構成例について説明する。

図５は、本実施形態の一構成例における液晶表示パネルＬＰＮの対向基板ＣＴにおける一画素ＰＸの構造を概略的に示す平面図である。

ここで説明する構成例では、共通電極ＣＥは、主共通電極として、図示しないアレイ基板に備えられた第１主共通電極、及び、対向基板ＣＴに備えられた第２主共通電極ＣＡ２を有している。

すなわち、図示した対向基板ＣＴは、第１方向Ｙに沿って直線的に延出した帯状の第２主共通電極ＣＡ２を備えている。複数の第２主共通電極ＣＡ２は、電気的に接続されている。図示した例では、対向基板ＣＴにおいて、共通電極ＣＥは、ストライプ状に形成されている。

なお、図示した第２主共通電極ＣＡ２は第２方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側の第２主共通電極をＣＡＬ２と称し、図中の右側の第２主共通電極をＣＡＲ２と称する。このような共通電極ＣＥの第２主共通電極ＣＡ２は、詳述しないが、アクティブエリアの外側に引き出され、導電部材を介して、アレイ基板に形成された給電部と電気的に接続され、コモン電位が給電される。

次に、図５に示した対向基板ＣＴとの組み合わせが好適なアレイ基板ＡＲについて説明する。

図６は、本実施形態の一構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。なお、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。

アレイ基板ＡＲは、第２方向Ｘに沿って延出した補助容量線Ｃ１及び補助容量線Ｃ２と、第２方向Ｘに沿って延出したゲート配線Ｇ１と、第１方向Ｙに沿って延出したソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、共通電極ＣＥの一部として第１方向Ｙに沿って直線的に延出した帯状の第１主共通電極ＣＡ１と、を備えている。補助容量線Ｃ１、補助容量線Ｃ２、及び、ゲート配線Ｇ１は、ゲート絶縁膜１１の上に形成され、第１層間絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第１層間絶縁膜１２の上に形成され、第２層間絶縁膜１３によって覆われている。画素電極ＰＥは、第２層間絶縁膜１３の上に形成されている。第１主共通電極ＣＡ１は、例えば、画素電極ＰＥと同様に、第２層間絶縁膜１３の上に形成されている。

図示した例では、画素ＰＸは、図中の破線で示した領域に相当し、第２方向Ｘに沿った長さよりも第１方向Ｙに沿った長さの方が長い長方形状である。また、図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され（厳密には、ソース線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている）、ソース配線Ｓ２は右側端部に配置され（厳密には、ソース線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている）、補助容量線Ｃ１は上側端部に配置され、ゲート配線Ｇ１は略画素中央部に配置されている。なお、補助容量線Ｃ１は、当該画素ＰＸとその上側の画素との境界に跨って配置されてもよい。同様に、補助容量線Ｃ２は、当該画素ＰＸとその下側の画素との境界に跨って配置されてもよい。

共通電極ＣＥにおいて、図示した第１主共通電極ＣＡ１は第２方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側の第１主共通電極をＣＡＬ１と称し、図中の右側の第１主共通電極をＣＡＲ１と称する。第１主共通電極ＣＡ１が画素電極ＰＥとともに第２層間絶縁膜１３の上に形成されている場合には、第１主共通電極ＣＡ１は、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて同一工程で形成可能である。

なお、第１主共通電極ＣＡ１と画素電極ＰＥとの間に他の層間絶縁膜が介在し、第１主共通電極ＣＡ１と画素電極ＰＥとが異なる層に形成されても良い。この場合、第１主共通電極ＣＡ１は、画素電極ＰＥとは異なる材料によって形成されても良いし、画素電極ＰＥと同一材料によって形成されても良い。

図示した例では、第１主共通電極ＣＡＬ１は、画素ＰＸの左側端部に配置され、ソース配線Ｓ１と対向している（あるいは、第１主共通電極ＣＡＬ１がソース配線Ｓ１の直上に配置されている）。また、第１主共通電極ＣＡＲ１は、画素ＰＸの右側端部に配置され、ソース配線Ｓ２と対向している（あるいは、第１主共通電極ＣＡＲ１がソース配線Ｓ２の直上に配置されている）。

これらの第１主共通電極ＣＡ１は、それぞれアクティブエリア内においては直線的に延出し、アクティブエリアの外側に引き出され、アレイ基板ＡＲに形成された給電部と電気的に接続され、コモン電位が給電される。つまり、第１主共通電極ＣＡ１と上記の第２主共通電極ＣＡ２とは電気的に接続されている。

第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１のそれぞれがアクティブエリア内においてソース配線Ｓ１及びソース配線Ｓ２を覆う場合には、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の第２方向Ｘに沿った幅については、ソース配線Ｓ１及びソース線Ｓ２の第２方向Ｘに沿った幅と同等以上である。

画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間、つまり、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との間に配置されている。このような画素電極ＰＥは、第１方向Ｙに沿って直線的に延出した帯状の主画素電極ＰＡ、及び、第２方向Ｘに沿って直線的に延出した帯状の容量部ＰＣを有している。図示した例では、主画素電極ＰＡ及び容量部ＰＣは、一体的（あるいは連続的）に形成されている。

主画素電極ＰＡは、隣接するソース配線Ｓ１及びソース配線Ｓ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。より具体的には、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置に配置されている。換言すると、主画素電極ＰＡは、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との略中間の位置に配置されている。このような主画素電極ＰＡは、画素ＰＸの上側端部付近から下側端部付近まで延出している。

容量部ＰＣは、画素ＰＸの上側端部に配置され、主画素電極ＰＡの一端部に繋がっている。このような容量部ＰＣは、主画素電極ＰＡからその両側、つまり、ソース配線Ｓ１及びソース配線Ｓ２、あるいは、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１に向かってそれぞれ直線的に延出している。

この容量部ＰＣは、補助容量線Ｃ１と対向している。図示した例では、容量部ＰＣは、補助容量線Ｃ１の直上に配置されている。容量部ＰＣと補助容量線Ｃ１との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。但し、画素電極ＰＥが第１主共通電極ＣＡ１とともに第２層間絶縁膜１３の上に形成されている場合には、容量部ＰＣは、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１には接触しないように配置されている（あるいは、容量部ＰＣが第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１から離間するように配置されている）。画素電極ＰＥが図示しない層間絶縁膜を介して第１主共通電極ＣＡ１とは異なる層上に形成されている場合には、容量部ＰＣは、図示しない層間絶縁膜を介して第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１と交差するように配置されても良い。

なお、ゲート配線Ｇ１が画素ＰＸの上側端部に配置され、補助容量線Ｃ１が略画素中央部に配置されても良い。この場合には、容量部ＰＣは、略画素中央部に配置され、補助容量線Ｃ１と対向する（あるいは、容量部ＰＣが補助容量線Ｃ１の直上に配置される）。

図７は、図６に示した液晶表示パネルＬＰＮの一画素ＰＸをＡ−Ａ線で切断した断面構造を概略的に示す断面図である。なお、ここでは、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１が画素電極ＰＥとともに第２層間絶縁膜１３の上に配置された場合を図示しており、また、説明に必要な構成のみを図示している。

第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１は、主画素電極ＰＡを挟んだ両側に配置されている。換言すると、主画素電極ＰＡは、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との間に配置されている。第１主共通電極ＣＡＬ１は、ソース配線Ｓ１と対向している。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２と対向している。これらの第１主共通電極ＣＡＬ１とソース配線Ｓ１との間、及び、第１主共通電極ＣＡＲ１とソース配線Ｓ２との間には、図示した例では、それぞれ第２層間絶縁膜１３が介在している。これらの画素電極ＰＥ、及び、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１は、第１配向膜ＡＬ１によって覆われている。

第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。換言すると、主画素電極ＰＡは、第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間に配置されている。第２主共通電極ＣＡＬ２は、第１主共通電極ＣＡＬ１と対向している。第２主共通電極ＣＡＲ２は、第１主共通電極ＣＡＲ１と対向している。これらの第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１と電気的に接続されている。これらの第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、第２配向膜ＡＬ２によって覆われている。

上述のとおり、第１主共通電極ＣＡ１と第２主共通電極ＣＡ２は液晶層を介して重なり合い、第１主共通電極ＣＡ１とソース配線Ｓは絶縁膜を介して重なり合っている。すなわち、第１主共通電極ＣＡ１、第２主共通電極ＣＡ２、ソース配線Ｓは同一軸線上に配置されている。

主画素電極ＰＡと、ソース配線Ｓ１あるいは第１主共通電極ＣＡＬ１あるいは第２主共通電極ＣＡＬ２との第２方向Ｘに沿った間隔は、主画素電極ＰＡと、ソース配線Ｓ２あるいは第１主共通電極ＣＡＲ１あるいは第２主共通電極ＣＡＲ２との第２方向Ｘに沿った間隔と略同等である。

このような構成において、画素ＰＸに黒を表示する場合には、主画素電極ＰＡを含む画素電極ＰＥと、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２との間に電位差あるいは電界は形成されない。一方、画素ＰＸに白を表示する場合には、主画素電極ＰＡを含む画素電極ＰＥと、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２との間の電位差によって電界が形成される。

図示したように、第１主共通電極ＣＡ１がソース配線と対向しているため、画素ＰＸに黒を表示する場合であっても白を表示する場合であっても、第１主共通電極ＣＡ１によりソース配線からの不所望な電界を遮蔽することが可能となる。このような第１主共通電極ＣＡ１の幅が広いほど、ソース配線からの電界遮蔽性能が向上する。しかしながら、第１主共通電極ＣＡ１と主画素電極ＰＡとの間に、主として表示に寄与する開口部が形成されるため、第１主共通電極ＣＡ１の幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。

このため、特に、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１のそれぞれがソース配線Ｓ１及びソース配線Ｓ２の直上に配置され且つソース配線Ｓ１及びソース配線Ｓ２と略同等の幅を有する構成においては、高い透過率を維持しながら、ソース配線からの電界遮蔽性能が向上することが可能となる。

このようなソース配線からの不所望な電界を遮蔽することにより、ソース配線から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、クロストーク（例えば、当該画素ＰＸが黒を表示する画素電位に設定されている状態で、当該画素ＰＸに接続されたソース配線に白を表示する画素電位が供給されたときに、液晶層ＬＱに保持された液晶分子の配向が乱れることにより輝度の上昇を招く現象）などの表示不良の発生を抑制することが可能となる。したがって、表示品位のさらに良好な液晶表示装置を提供することができる。

また、このような構成例によれば、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、それぞれ第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１と対向している。特に、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２がそれぞれソース配線の直上に配置されている場合には、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２がソース配線よりも主画素電極ＰＡ側に配置された場合と比較して、開口部を拡大することができ、画素ＰＸの透過率を向上することが可能となる。

また、第１主共通電極ＣＡ１のそれぞれをソース配線の直上に配置し、第２主共通電極ＣＡ２のそれぞれを第１主共通電極ＣＡ１の直上に配置することによって、主画素電極ＰＡと第２主共通電極ＣＡ２との間の距離、あるいは、主画素電極ＰＡと第１主共通電極ＣＡ１との間の距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

また、第１主共通電極ＣＡ１と第２主共通電極ＣＡ２とが液晶層を挟んで対向する領域では、不所望な縦電界（すなわち、基板主面の法線方向に沿った電界）の発生を抑制することが可能となる。

次に、本実施形態の効果について検証した。

図８は、本実施形態において導入したクロストーク率の定義を説明するための図である。

すなわち、アクティブエリアＡＣＴの略中央に矩形状のウインドーＷＤＷを表示した場合であって、ウインドーＷＤＷが黒表示または白表示である一方で、その周辺部分が中間色を表示した場合に、ウインドーＷＤＷを囲む四方の輝度を測定した。図示した４箇所のそれぞれの輝度をＷ１、Ｗ２、Ｗ３、Ｗ４とした。また、同一のアクティブエリアＡＣＴの全面で同一の中間色を表示した場合に、上記と同一箇所の４箇所の輝度を測定した。図示した４箇所のそれぞれの輝度をＧ１、Ｇ２、Ｇ３、Ｇ４とした。このとき、クロストーク率は以下の式で定義する。

クロストーク率＝|W(n)-G(n)|/G(n)×100 （但し、n=1〜4である）
まず、比較例として、ソース配線に対向する第１主共通電極を設けなかった以外は本実施形態と同一の構成について、クロストーク率を測定した。次に、本実施形態の実施例１として、ソース配線に対向するとともにソース配線の幅に対して６０％の幅を有する第１主共通電極を設けた構成（ソース配線の被覆率６０％）、及び、本実施形態の実施例２として、ソース配線に対向するとともにソース配線の幅に対して１００％の幅を有する（すなわち、ソース配線と同等の幅を有する）第１主共通電極を設けた構成（ソース配線の被覆率１００％）のそれぞれについてクロストーク率を測定した。

比較例のクロストーク率を１として規格化したところ、実施例１のクロストーク率は０．８４であり、実施例１のクロストーク率は０．４９であった。このように、本実施形態の実施例１及び実施例２によれば、クロストークを低減することが可能であることが確認された。

以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＣ…容量部
ＣＥ…共通電極
ＣＡ…主共通電極（ＣＡ１…第１主共通電極 ＣＡ２…第２主共通電極）
Ｓ…ソース配線 Ｇ…ゲート配線 Ｃ…補助容量線

Claims (6)

1. 第１方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、第１ソース配線及び第２ソース配線上に位置する絶縁膜と、前記絶縁膜上に形成され前記第１ソース配線と前記第２ソース配線との間に位置し第１方向に沿って延出した主画素電極と、前記絶縁膜上に形成され前記第１ソース配線及び前記第２ソース配線のそれぞれと対向し第１方向に沿って延出した第１主共通電極と、を備えた第１基板と、
   前記第１主共通電極と対向し第１方向に沿って延出するとともに前記第１主共通電極と電気的に接続された第２主共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備え、
   前記第１主共通電極のそれぞれは、前記第１ソース配線及び前記第２ソース配線の直上に配置され且つ前記第１ソース配線及び前記第２ソース配線と同等の幅を有し、
   前記第１基板において、前記第１ソース配線と対向する前記第１主共通電極、前記主画素電極、及び、前記第２ソース配線と対向する前記第１主共通電極は、第１方向に直交する第２方向に沿ってこの順に配置され、前記第１主共通電極のそれぞれと前記主画素電極との間に開口部が形成され、
   前記第２基板において、前記主画素電極の直上に開口部が形成されたことを特徴とする液晶表示装置。
2. 前記主画素電極は、前記絶縁膜上に形成され、前記第１主共通電極のそれぞれと同一材料によって形成されたことを特徴とする請求項１に記載の液晶表示装置。
3. 第１方向に直交する第２方向に沿った前記第１ソース配線と前記主画素電極との間隔は前記第２ソース配線と前記主画素電極との間隔と同等であることを特徴とする請求項１または２に記載の液晶表示装置。
4. 前記主画素電極と前記第１主共通電極及び前記第２主共通電極との間に電界が形成されていない状態で、前記液晶分子の初期配向方向は、第１方向に平行な方向、もしくは、第１方向を斜めに交差する方向であることを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
5. さらに、前記第１基板に備えられ前記主画素電極及び前記第１主共通電極を覆う第１配向膜と、前記第２基板に備えられ前記第２主共通電極を覆う第２配向膜と、を備え、
   前記第１配向膜が前記液晶分子を初期配向させる第１配向処理方向及び前記第２配向膜が前記液晶分子を初期配向させる第２配向処理方向は、第１方向に平行な方向、もしくは、第１方向を斜めに交差する方向であることを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
6. 前記第１基板は、さらに、第１方向に直交する第２方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、前記ゲート配線と前記第１ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続され前記主画素電極と繋がり第２方向に沿って延出し前記補助容量線と対向した容量部と、を備えたことを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。

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