JP5377567B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００９−１９２８２２号公報 特開平９−１６００４１号公報

本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に沿って延出した副画素電極と、前記副画素電極の一端側に接続され第１方向に交差する第２方向に沿って延出した第１主画素電極と、前記副画素電極の他端側に接続され第２方向に沿って前記第１主画素電極とは逆向きに延出した第２主画素電極と、を有する画素電極を各画素に備えた第１基板と、前記副画素電極を挟んだ両側にそれぞれ配置され第１方向に沿って延出した第１副共通電極及び第２副共通電極と、前記副画素電極の一端側で第２方向に沿って前記第１主画素電極とは逆向きに延出するとともに前記第１副共通電極と接続された第１主共通電極と、前記副画素電極の他端側で第２方向に沿って前記第２主画素電極とは逆向きに延出するとともに前記第２副共通電極と接続された第２主共通電極と、を有する共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿って延出した副画素電極と、第１方向に交差する第２方向に沿って延出するとともにその中間部で前記副画素電極の一端側に接続された主画素電極と、を有する画素電極を各画素に備えた第１基板と、前記副画素電極を挟んだ両側にそれぞれ配置され第１方向に沿って延出した第１副共通電極及び第２副共通電極と、前記副画素電極の一端側で第２方向に沿って延出するとともに前記第１副共通電極及び前記第２副共通電極と接続された主共通電極と、を有する共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成を概略的に示す図である。 図２は、図１に示した液晶表示パネルの構成及び等価回路を概略的に示す図である。 図３は、スイッチング素子を含む液晶表示パネルの断面を概略的に示す断面図である。 図４は、本実施形態の第１構成例における液晶表示パネルを構成する対向基板の一画素の構造を概略的に示す平面図である。 図５は、本実施形態の第１構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。 図６は、第１構成例の液晶表示パネルの動作を説明するための一画素の平面図である。 図７は、本実施形態の第１構成例におけるアクティブエリアのレイアウトの一例を概略的に示す図である。 図８は、本実施形態の第１構成例におけるアクティブエリアの他のレイアウトの一例を概略的に示す図である。 図９は、本実施形態の第２構成例における液晶表示パネルを構成する対向基板の一画素の構造を概略的に示す平面図である。 図１０は、本実施形態の第２構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。 図１１は、第２構成例の液晶表示パネルの動作を説明するための一画素の平面図である。 図１２は、本実施形態の第２構成例におけるアクティブエリアのレイアウトの一例を概略的に示す図である。 図１３は、本実施形態の第２構成例におけるアクティブエリアの他のレイアウトの一例を概略的に示す図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置１の構成を概略的に示す図である。

すなわち、液晶表示装置１は、アクティブマトリクスタイプの液晶表示パネルＬＰＮ、液晶表示パネルＬＰＮに接続された駆動ＩＣチップ２及びフレキシブル配線基板３、液晶表示パネルＬＰＮを照明するバックライト４などを備えている。

液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された図示しない液晶層と、を備えて構成されている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

バックライト４は、図示した例では、アレイ基板ＡＲの背面側に配置されている。このようなバックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

図２は、図１に示した液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向であるＸ方向に沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくても良い。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向であるＹ方向に沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差する。ソース配線Ｓは、第２方向Ｙに沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくても良い。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥが対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、アレイ基板ＡＲの主面あるいは対向基板ＣＴの主面にほぼ平行な横電界（あるいは、基板主面に対してわずかに傾いた斜め電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個のスイッチング素子ＳＷが形成されている。

画素電極ＰＥは、スイッチング素子ＳＷに電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個の画素電極ＰＥが形成されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

アレイ基板ＡＲは、アクティブエリアＡＣＴの外側に形成された給電部ＶＳを備えている。対向基板ＣＴに形成された共通電極ＣＥは、図示しない導電部材を介して、アレイ基板ＡＲに形成された給電部ＶＳと電気的に接続されている。

図３は、スイッチング素子ＳＷを含む液晶表示パネルＬＰＮの断面を概略的に示す断面図である。なお、ここでは、共通電極の図示を省略し、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。

アレイ基板ＡＲは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。

図示した例では、スイッチング素子ＳＷは、トップゲート型の薄膜トランジスタであるが、ボトムゲート型の薄膜トランジスタであっても良い。また、スイッチング素子ＳＷの半導体層ＳＣは、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

半導体層ＳＣは、チャネル領域ＳＣＣを挟んだ両側にそれぞれソース領域ＳＣＳ及びドレイン領域ＳＣＤを有している。なお、第１絶縁基板１０と半導体層ＳＣとの間には、絶縁膜であるアンダーコート層が介在していても良い。半導体層ＳＣは、ゲート絶縁膜１１によって覆われている。また、ゲート絶縁膜１１は、第１絶縁基板１０の上にも配置されている。

スイッチング素子ＳＷのゲート電極ＷＧは、ゲート絶縁膜１１の上に形成され、半導体層ＳＣのチャネル領域ＳＣＣの直上に位置している。また、図示を省略するゲート配線及び補助容量線も、ゲート絶縁膜１１の上に形成されている。これらのゲート電極ＷＧ、ゲート配線及び補助容量線は、同一材料を用いて同一工程で形成可能である。ゲート電極ＷＧは、ゲート配線と電気的に接続されている。

ゲート電極ＷＧ、ゲート配線及び補助容量線は、第１層間絶縁膜１２によって覆われている。また、この第１層間絶縁膜１２は、ゲート絶縁膜１１の上にも配置されている。これらのゲート絶縁膜１１及び第１層間絶縁膜１２は、例えば、酸化シリコン及び窒化シリコンなどの無機系材料によって形成されている。

スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第１層間絶縁膜１２の上に形成されている。また、図示を省略するソース配線も、第１層間絶縁膜１２の上に形成されている。これらのソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、同一材料を用いて同一工程で形成可能である。ソース電極ＷＳは、ソース配線と電気的に接続されている。

ソース電極ＷＳは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣのソース領域ＳＣＳにコンタクトしている。ドレイン電極ＷＤは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣのドレイン領域ＳＣＤにコンタクトしている。これらのゲート電極ＷＧ、ゲート配線、補助容量線、ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、例えば、モリブデン、アルミニウム、タングステン、チタンなどの導電材料によって形成されている。

このような構成のスイッチング素子ＳＷは、第２層間絶縁膜１３によって覆われている。つまり、ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線は、第２層間絶縁膜１３によって覆われている。また、この第２層間絶縁膜１３は、第１層間絶縁膜１２の上にも配置されている。この第２層間絶縁膜１３は、例えば、紫外線硬化型樹脂や熱硬化型樹脂などの各種有機材料によって形成されている。

画素電極ＰＥは、第２層間絶縁膜１３の上に配置さている。この画素電極ＰＥは、第２層間絶縁膜１３を貫通するコンタクトホールを介してドレイン電極ＷＤに接続されている。このような画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

なお、アレイ基板ＡＲは、さらに、共通電極の一部を備えていても良い。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２層間絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

一方、対向基板ＣＴは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する側に、図示を省略した共通電極や、第２配向膜ＡＬ２などを備えている。また、この対向基板ＣＴは、図示を省略するが、各画素ＰＸを区画する（あるいは、ソース配線、ゲート配線、補助容量線、スイッチング素子ＳＷなどの配線部に対向するように配置された）ブラックマトリクスや各画素ＰＸに対応して配置されたカラーフィルタ層、ブラックマトリクス及びカラーフィルタ層の表面の凹凸の影響を緩和するオーバーコート層などが配置されても良い。

共通電極は、例えば、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極などを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向は、例えば、第２方向Ｙと略平行な方向である。これらの第１配向処理方向及び第２配向処理方向は、ともに平行であって、互いに逆向きの方向あるいは同じ向きの方向である。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で図示しないシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、図示しない液晶分子を含んでいる。このような液晶層ＬＱは、ポジ型の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面には、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、第１偏光軸を有する第１偏光板ＰＬ１を含んでいる。また、対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面には、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、第２偏光軸を有する第２偏光板ＰＬ２を含んでいる。第１偏光板ＰＬ１の第１偏光軸と、第２偏光板ＰＬ２の第２偏光軸とは、例えば、直交する位置関係にある。一方の偏光板は、例えば、その偏光軸が液晶分子の長軸方向つまり第１配向処理方向あるいは第２配向処理方向と平行（あるいは、第２方向Ｙと平行）または直交（あるいは、第１方向Ｘと平行）するように配置されている。これにより、ノーマリーブラックモードを実現している。

以下に、本実施形態の構成例についてより具体的に説明する。

≪第１構成例≫
図４は、本実施形態の第１構成例における液晶表示パネルＬＰＮを構成する対向基板ＣＴの一画素ＰＸの構造を概略的に示す平面図である。図示した例では、画素ＰＸは、図中の破線で示した領域に相当し、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状である。例えば、画素ＰＸの第２方向Ｙに沿った長さは、画素ＰＸの第１方向Ｘに沿った長さの約３倍である。

対向基板ＣＴは、図示を省略したアレイ基板と対向する側に、共通電極ＣＥを備えている。図示した例では、共通電極ＣＥは、第１方向Ｘに沿って延出した第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２と、第２方向Ｙに沿って延出した第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２と、を有している。

第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２は、略直線的に延出し、帯状に形成されている。図示した例では、第１副共通電極ＣＢ１は画素ＰＸの下側端部に沿って配置され、また、第２副共通電極ＣＢ２は画素ＰＸの上側端部に沿って配置されている。これらの第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２は、詳述しないが、アクティブエリアの外側に引き出され、導電部材を介して、アレイ基板に形成された給電部と電気的に接続され、コモン電位が給電される。

第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２は、略直線的に延出し、帯状に形成されている。図示した例では、第１主共通電極ＣＡ１は画素ＰＸの左側端部に沿って配置され、また、第２主共通電極ＣＡ２は画素ＰＸの右側端部に沿って配置されている。

第１主共通電極ＣＡ１は、第１副共通電極ＣＢ１と接続されている。図示した例では、第１主共通電極ＣＡ１は、画素ＰＸの左下で第１副共通電極ＣＢ１と繋がり、第２方向Ｙに沿って画素ＰＸの中間部付近まで延出している。つまり、第１主共通電極ＣＡ１の第２方向Ｙに沿った長さは、画素ＰＸの第２方向Ｙに沿った長さの約半分である。画素ＰＸの中間部から左上の第２副共通電極ＣＢ２に至る間には、共通電極ＣＥは配置されていない。このように、一画素ＰＸにおいて、第１主共通電極ＣＡ１と第１副共通電極ＣＢ１とで概略Ｌ字状をなしている。

第２主共通電極ＣＡ２は、第２副共通電極ＣＢ２と接続されている。図示した例では、第２主共通電極ＣＡ２は、画素ＰＸの右上で第２副共通電極ＣＢ２と繋がり、第２方向Ｙに沿って画素ＰＸの中間部付近まで延出している。つまり、第２主共通電極ＣＡ２の第２方向Ｙに沿った長さは、画素ＰＸの第２方向Ｙに沿った長さの約半分である。画素ＰＸの中間部から右下の第１副共通電極ＣＢ１に至る間には、共通電極ＣＥは配置されていない。このように、一画素ＰＸにおいて、第２主共通電極ＣＡ２と第２副共通電極ＣＢ２とで概略Ｌ字状をなしている。

なお、第１主共通電極ＣＡ１と第２主共通電極ＣＡ２とは、図中に破線で示し第１方向Ｘに延出した接続電極ＣＣによって接続されていても良い。つまり、一画素ＰＸにおいて、共通電極ＣＥが略Ｓ字状に形成されていても良い。

図５は、本実施形態の第１構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。なお、画素電極ＰＥと共通電極ＣＥとの位置関係を説明するために、共通電極ＣＥを破線で図示している。また、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。

アレイ基板ＡＲは、第１方向Ｘに沿って延出したゲート配線Ｇ１及びゲート配線Ｇ２と、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置され第１方向Ｘに沿って延出した補助容量線Ｃ１と、第２方向Ｙに沿って延出したソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、を備えている。補助容量線Ｃ１、ゲート配線Ｇ１、及び、ゲート配線Ｇ２は、ゲート絶縁膜１１の上に形成され、第１層間絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第１層間絶縁膜１２の上に形成され、第２層間絶縁膜１３によって覆われている。画素電極ＰＥは、第２層間絶縁膜１３の上に形成されている。

図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され（厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている）、ソース配線Ｓ２は右側端部に配置されている（厳密には、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている）。また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され（厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている）、ゲート配線Ｇ２は下側端部に配置され（厳密には、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている）、補助容量線Ｃ１は画素ＰＸの略中央部に配置されている。

画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置されている。この画素電極ＰＥは、図示を省略したスイッチング素子に電気的に接続されている。このような画素電極ＰＥは、第１方向Ｘに沿って延出した副画素電極ＰＢと、第２方向Ｙに沿って延出した第１主画素電極ＰＡ１及び第２主画素電極ＰＡ２と、を有している。これらの副画素電極ＰＢ、第１主画素電極ＰＡ１及び第２主画素電極ＰＡ２は、電気的に接続されている。図示した例では、副画素電極ＰＢ、第１主画素電極ＰＡ１及び第２主画素電極ＰＡ２は、一体的（あるいは連続的）に形成されている。

副画素電極ＰＢは、略直線的に延出し、帯状に形成されている。図示した例では、副画素電極ＰＢは、第１方向Ｘに沿って、画素ＰＸの左側端部から右側端部までの間に延出している。このような副画素電極ＰＢにおいて、その一端側ＰＢＡが画素ＰＸの左側端部の側に位置し、その他端側ＰＢＢが画素ＰＸの右側端部の側に位置している。

なお、図示した例では、副画素電極ＰＢの一端側ＰＢＡがソース配線Ｓ１の上に重ならず、また、副画素電極ＰＢの他端側ＰＢＢがソース配線Ｓ２の上に重なっていないが、ソース配線Ｓ１及びソース配線Ｓ２と副画素電極ＰＢとの間には第２層間絶縁膜１３が介在しており、副画素電極ＰＢの一端側ＰＢＡはソース配線Ｓ１の直上に延出していても良いし、副画素電極ＰＢの他端側ＰＢＢはソース配線Ｓ２の直上に延出していても良い。

また、この副画素電極ＰＢは、図示した例では、補助容量線Ｃ１の直上に配置され、容量部として機能する。副画素電極ＰＢと補助容量線Ｃ１との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。換言すると、副画素電極ＰＢは、隣接するゲート配線Ｇ１及びゲート配線Ｇ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置されている。より具体的には、副画素電極ＰＢは、画素ＰＸの略中央部に配置され、ゲート配線Ｇ１とゲート配線Ｇ２との略中間の位置に配置されている。なお、この副画素電極ＰＢは、ゲート配線が画素ＰＸの略中央部に配置された構成において、ゲート配線に対向していても良い（あるいは、副画素電極ＰＢがゲート配線の直上に配置されても良い）。

第１主画素電極ＰＡ１は、副画素電極ＰＢの一端側ＰＢＡに接続され、ソース配線Ｓ１に近接配置されている。図示した例では、第１主画素電極ＰＡ１は、画素ＰＸの中間部で副画素電極ＰＢと繋がり、第２方向Ｙに沿って画素ＰＸの左上付近まで延出している。つまり、第１主画素電極ＰＡ１は、副画素電極ＰＢから画素ＰＸの上側に向かって延出している。この第１主画素通電極ＰＡ１の第２方向Ｙに沿った長さは、画素ＰＸの第２方向Ｙに沿った長さの約半分である。副画素電極ＰＢの一端側ＰＢＡにおいて、画素ＰＸの中間部から左下に至る間には、画素電極ＰＥは配置されていない。一画素ＰＸにおいて、第１主画素電極ＰＡ１と副画素電極ＰＢとで概略Ｌ字状をなしている。

なお、図示した例では、第１主画素電極ＰＡ１がソース配線Ｓ１及びゲート配線Ｇ１の上に重なっていないが、ソース配線Ｓ１と第１主画素電極ＰＡ１との間には第２層間絶縁膜１３が介在しており、また、ゲート配線Ｇ１と第１主画素電極ＰＡ１との間には第１層間絶縁膜１２及び第２層間絶縁膜１３が介在しており、第１主画素電極ＰＡ１はソース配線Ｓ１の直上あるいはゲート配線Ｇ１の直上に延出していても良い。

第２主画素電極ＰＡ２は、副画素電極ＰＢの他端側ＰＢＢに接続され、ソース配線Ｓ２に近接配置されている。この第２主画素電極ＰＡ２は、第２方向Ｙに沿って第１主画素電極ＰＡ１とは逆向きに延出している。図示した例では、第２主画素電極ＰＡ２は、画素ＰＸの中間部で副画素電極ＰＢと繋がり、第２方向Ｙに沿って画素ＰＸの右下付近に向かって延出している。つまり、第２主画素電極ＰＡ２は、副画素電極ＰＢから画素ＰＸの下側に向かって延出している。この第２主画素通電極ＰＡ２の第２方向Ｙに沿った長さは、画素ＰＸの第２方向Ｙに沿った長さの約半分である。副画素電極ＰＢの他端側ＰＢＢにおいて、画素ＰＸの中間部から右上に至る間には、画素電極ＰＥは配置されていない。一画素ＰＸにおいて、第２主画素電極ＰＡ２と副画素電極ＰＢとで概略Ｌ字状をなしている。

なお、図示した例では、第２主画素電極ＰＡ２がソース配線Ｓ２及びゲート配線Ｇ２の上に重なっていないが、ソース配線Ｓ２と第２主画素電極ＰＡ２との間には第２層間絶縁膜１３が介在しており、また、ゲート配線Ｇ２と第２主画素電極ＰＡ２との間には第１層間絶縁膜１２及び第２層間絶縁膜１３が介在しており、第２主画素電極ＰＡ２はソース配線Ｓ２の直上あるいはゲート配線Ｇ２の直上に延出していても良い。

また、図示した例では、破線で示したように、対向基板ＣＴに備えられ共通電極ＣＥを構成する第１副共通電極ＣＢ１は、画素ＰＸの下側端部に配置され、ゲート配線Ｇ２に対向している（あるいは、第１副共通電極ＣＢ１がゲート配線Ｇ２の直上に配置されている）。つまり、第１副共通電極ＣＢ１は、当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。換言すると、第１副共通電極ＣＢ１は、第２方向Ｙに隣接する画素間、つまり、当該画素ＰＸとその下側に隣接する画素とに共通に配置されている（あるいは、隣接する画素間に１本の第１副共通電極ＣＢ１が配置されている）。

同様に、共通電極ＣＥを構成する第２副共通電極ＣＢ２は、画素ＰＸの上側端部に配置され、ゲート配線Ｇ１に対向している（あるいは、第２副共通電極ＣＢ２がゲート配線Ｇ１の直上に配置されている）。つまり、第２副共通電極ＣＢ２は、当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。換言すると、第２副共通電極ＣＢ２は、第２方向Ｙに隣接する画素間、つまり、当該画素ＰＸとその上側に隣接する画素とに共通に配置されている（あるいは、隣接する画素間に１本の第２副共通電極ＣＢ２が配置されている）。

なお、これらの第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２は、補助容量線が画素ＰＸの下側端部及び上側端部に配置された構成において、補助容量線に対向していても良い（あるいは、第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２が補助容量線の直上に配置されても良い）。また、図５の破線で示したように、第１主共通電極ＣＡ１と第２主共通電極ＣＡ２とが接続電極ＣＣによって接続されている場合には、この接続電極ＣＣは、副画素電極ＰＢと対向する。

また、共通電極ＣＥを構成する第１主共通電極ＣＡ１は、画素ＰＸの左側端部に配置され、ソース配線Ｓ１の一部に対向している（あるいは、第１主共通電極ＣＡ１がソース配線Ｓ１の一部の直上に配置されている）。つまり、第１主共通電極ＣＡ１は、当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている。換言すると、第１主共通電極ＣＡ１は、第１方向Ｘに隣接する画素間、つまり、当該画素ＰＸとその左側に隣接する画素とに共通に配置されている（あるいは、隣接する画素間に１本の第１主共通電極ＣＡ１が配置されている）。

同様に、共通電極ＣＥを構成する第２主共通電極ＣＡ２は、画素ＰＸの右側端部に配置され、ソース配線Ｓ２の一部に対向している（あるいは、第２主共通電極ＣＡ２がソース配線Ｓ２の一部の直上に配置されている）。つまり、第２主共通電極ＣＡ２は、当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。換言すると、第２主共通電極ＣＡ２は、第１方向Ｘに隣接する画素間、つまり、当該画素ＰＸとその右側に隣接する画素とに共通に配置されている（あるいは、隣接する画素間に１本の第２主共通電極ＣＡ２が配置されている）。

このような構成においては、第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２は、副画素電極ＰＢを挟んだ両側にそれぞれ配置されている。あるいは、副画素電極ＰＢは、第１副共通電極ＣＢ１と第２副共通電極ＣＢ２との間に配置されている。より具体的には、隣接する第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２の間には、１本の副画素電極ＰＢが位置している。つまり、第１副共通電極ＣＢ１、副画素電極ＰＢ、及び、第２副共通電極ＣＢ２は、第２方向Ｙに沿ってこの順に配置されている。これらの第１副共通電極ＣＢ１、副画素電極ＰＢ、及び、第２副共通電極ＣＢ２は、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２のいずれも副画素電極ＰＢとは重ならない。第２方向Ｙに沿った第１副共通電極ＣＢ１と副画素電極ＰＢとの間隔は、第２方向Ｙに沿った第２副共通電極ＣＢ２と副画素電極ＰＢとの間隔と略同等である。

また、第１主共通電極ＣＡ１は、副画素電極ＰＢの一端側ＰＢＡで第２方向Ｙに沿って第１主画素電極ＰＡ１とは逆向きに延出している。つまり、第１主画素電極ＰＡ１は副画素電極ＰＢの一端側ＰＢＡから画素ＰＸの上側に向かって延出している一方で、第１主共通電極ＣＡ１は副画素電極ＰＢの一端側ＰＢＡで画素ＰＸの下側に向かって延出し第１副共通電極ＣＢ１と接続されている。第１主共通電極ＣＡ１及び第２主画素電極ＰＡ２は、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第１主共通電極ＣＡ１は、第２主画素電極ＰＡ２とは重ならない。

同様に、第２主共通電極ＣＡ２は、副画素電極ＰＢの他端側ＰＢＢで第２方向Ｙに沿って第２主画素電極ＰＡ２とは逆向きに延出している。つまり、第２主画素電極ＰＡ２は副画素電極ＰＢの他端側ＰＢＢから画素ＰＸの下側に向かって延出している一方で、第２主共通電極ＣＡ２は副画素電極ＰＢの他端側ＰＢＢで画素ＰＸの上側に向かって延出し第２副共通電極ＣＢ２と接続されている。第２主共通電極ＣＡ２及び第１主画素電極ＰＡ１は、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第２主共通電極ＣＡ２は、第１主画素電極ＰＡ１とは重ならない。第１方向Ｘに沿った第１主共通電極ＣＡ１と第２主画素電極ＰＡ２との間隔は、第１方向Ｘに沿った第２主共通電極ＣＡ２と第１主画素電極ＰＡ１との間隔と略同等である。

図示した例では、画素電極ＰＥ及び共通電極ＣＥのそれぞれは、画素ＰＸの中心Ｏについて点対称な形状に形成されている。

画素ＰＸの下側半分においては、Ｌ字状をなす共通電極ＣＥとして第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１と、Ｌ字状をなす画素電極ＰＥとして第２主画素電極ＰＡ２及び副画素電極ＰＢとで囲まれた第１開口部ＯＰ１が形成される。第１開口部ＯＰ１の中心ＯＢについて、Ｌ字状の第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、Ｌ字状の第２主画素電極ＰＡ２及び副画素電極ＰＢと点対称の位置関係にある。

画素ＰＸの上側半分においては、Ｌ字状をなす共通電極ＣＥとして第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２と、Ｌ字状をなす画素電極ＰＥとして第１主画素電極ＰＡ１及び副画素電極ＰＢとで囲まれた第２開口部ＯＰ２が形成される。第２開口部ＯＰ２の中心ＯＵについて、Ｌ字状の第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、Ｌ字状の第１主画素電極ＰＡ１及び副画素電極ＰＢと点対称の位置関係にある。

一画素ＰＸにおいて、下側半分の第１開口部ＯＰ１の面積と、上側半分の第２開口部ＯＰ２の面積とは略同一である。

図６は、上記の第１構成例の液晶表示パネルＬＰＮの動作を説明するための一画素ＰＸの平面図である。

すなわち、液晶層ＬＱに電圧が印加されていない状態つまり画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない無電界時（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、液晶分子ＬＭの厳密な初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの配向方向をＸ−Ｙ平面に正射影した方向である。しかしながら、説明を簡略にするために、以下では、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向は、ともに第２方向Ｙと略平行な方向である。このようなＯＦＦ時においては、液晶分子ＬＭは、図中の破線で示したように、その長軸が第２方向Ｙと略平行な方向に配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。

第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向している（ホモジニアス配向）。また、第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部において略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。

バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。これにより、液晶分子ＬＭは、図中の実線で示したように、その長軸が電界の向きと略平行となるように基板主面と略平行な平面内で回転する。

図示した例では、一画素ＰＸは、画素電極ＰＥ及び共通電極ＣＥによって区画された２つの領域（つまり、第１開口部ＯＰ１及び第２開口部ＯＰ２）に分割されている。すなわち、第１開口部ＯＰ１の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、その長軸が電界に沿って図中の左下を向くように配向する。また、第２開口部ＯＰ２の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、その長軸が電界に沿って図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に横電界（あるいは斜め電界）が形成された状態では、液晶分子ＬＭの配向方向が少なくとも２方向に分かれ、それぞれの配向方向でドメインが形成される。つまり、一画素ＰＸには、少なくとも２つのドメインが形成される。

このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、画素電極ＰＥと共通電極ＣＥとで区画された第１開口部ＯＰ１及び第２開口部ＯＰ２をそれぞれ通過した際に、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

このような第１構成例によれば、一画素内に少なくとも２つのドメインを形成することが可能となるため、少なくとも２方向での視野角を光学的に補償することができ、広視野角化が可能となる。しかも、画素ＰＸの開口部を挟んだ両端側にそれぞれ画素電極及び共通電極が配置された構成により、他の電極を配置することなく、一画素内に複数のドメインを形成することが可能である。したがって、画素ピッチの短縮化、あるいは、一画素の第１方向Ｘに沿った長さ及び第２方向Ｙに沿った長さの短縮化が可能であり、高精細化が実現できる。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥと共通電極ＣＥとの距離が設計値から変化してしまうことがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、また、各画素ＰＸの開口部の面積についても実質的に相違はない。このため、画像の表示に及ぼす影響はきわめて小さく、合わせズレに起因した透過率のばらつきを抑制することが可能となる。

したがって、表示品位の良好な液晶表示装置を提供することが可能となる。

なお、ＯＮ時には、画素電極ＰＥ付近あるいは共通電極ＣＥ付近では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、上記のように、画素電極ＰＥ及び共通電極ＣＥが光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀などの導電材料を用いて形成しても良い。

次に、上記の第１構成例について、レイアウト例について説明する。

図７は、本実施形態の第１構成例におけるアクティブエリアのレイアウトの一例を概略的に示す図である。なお、ここでは、説明に必要な構成のみを図示している。

まず、各画素ＰＸの画素電極ＰＥの形状に着目すると、第１方向Ｘに隣接する２つの画素ＰＸのそれぞれの画素電極ＰＥは、画素間の境界に対して線対称の形状である。図示した例において、第１画素ＰＸ１の第１画素電極ＰＥ１は、図５などを参照しながら説明したのと同一形状である。この第１画素ＰＸ１の右側に隣接する第２画素ＰＸ２の第２画素電極ＰＥ２は、第１画素ＰＸ１と第２画素ＰＸ２との間の境界に対して線対称の形状である。なお、第１画素ＰＸ１の左側に隣接する画素の画素電極についても、第２画素電極ＰＥ２と同一形状である。つまり、第１方向Ｘに並んだ各画素ＰＸの画素電極ＰＥは、交互に左右の向きが反転している。

また、各画素ＰＸの画素電極ＰＥについて、第２方向Ｙに隣接する２つの画素ＰＸのそれぞれの画素電極ＰＥは、画素間の境界に対して線対称の形状である。図示した例において、第１画素ＰＸ１の下側に隣接する第３画素ＰＸ３の第３画素電極ＰＥ３は、第１画素ＰＸ１と第３画素ＰＸ３との間の境界に対して線対称の形状であり、第２画素ＰＸ２の第２画素電極ＰＥ２と同一形状である。図示しないが、第１画素ＰＸ１の上側に隣接する画素の画素電極についても、第２画素電極ＰＥ２と同一形状である。つまり、第２方向Ｙに並んだ各画素ＰＸの画素電極ＰＥは、交互に上下の向きが反転している。

このように、第１画素ＰＸ１を中心として四方の画素の各画素電極ＰＥの形状は、すべて同一であり、しかも、第１画素ＰＸ１の第１画素電極ＰＥ１とは異なる形状である。

共通電極ＣＥの形状については、各画素ＰＸの境界に沿って配置され、しかも、画素電極ＰＥのＬ字形状に向かい合うＬ字形状の部分を有している。

このようなレイアウトにおいて、液晶分子ＬＭの初期配向方向が第２方向Ｙに設定され、各画素ＰＸの画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ時においては、例えば、第１画素ＰＸ１の上側半分では、液晶分子ＬＭの長軸は矢印Ａ１で示した右上方向を向き、第１画素ＰＸ１の下側半分では、液晶分子ＬＭの長軸は矢印Ａ２で示した左下方向を向き、第２画素ＰＸ２の上側半分では、液晶分子ＬＭの長軸は矢印Ａ３で示した左上方向を向き、第２画素ＰＸ２の下側半分では、液晶分子ＬＭの長軸は矢印Ａ４で示した右下方向を向く。同様のことは、第１画素ＰＸ１と第３画素ＰＸ３との間でも言える。つまり、隣接する２つの画素ＰＸにおいて、４つのドメインを形成することが可能となる。高精細なレイアウトにおいては、隣接する２つの画素ＰＸには略同等の画素電圧が書き込まれるため、これらの２つの画素ＰＸによって４方向での視野角を光学的に補償することが可能となる。

図８は、本実施形態の第１構成例におけるアクティブエリアの他のレイアウトの一例を概略的に示す図である。なお、ここでは、説明に必要な構成のみを図示している。

ここに示したレイアウトは、図７に示したレイアウトと比較して、各画素ＰＸの画素電極ＰＥについて、第２方向Ｙに隣接する画素ＰＸのそれぞれの画素電極ＰＥが同一形状である点で相違している。

図示した例において、第１画素ＰＸ１の右側に隣接する第２画素ＰＸ２の第２画素電極ＰＥ２は、第１画素ＰＸ１と第２画素ＰＸ２との間の境界に対して線対称の形状であり、第１画素ＰＸ１の左側に隣接する画素の画素電極についても、第２画素電極ＰＥ２と同一形状である。また、第１画素ＰＸ１の下側に隣接する第３画素ＰＸ３の第３画素電極ＰＥ３は、第１画素電極ＰＥ１と同一形状であり、図示しないが、第１画素ＰＸ１の上側に隣接する画素の画素電極についても第１画素電極ＰＥ１と同一形状である。つまり、第２方向Ｙに並んだ各画素ＰＸの画素電極ＰＥは、すべて同一形状である。

共通電極ＣＥの形状については、各画素ＰＸの境界に沿って配置され、しかも、画素電極ＰＥのＬ字形状に向かい合うＬ字形状の部分を有している。

このようなレイアウトにおいても、上記の例と同様に、液晶分子ＬＭの初期配向方向が第２方向Ｙに設定され、各画素ＰＸの画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ時においては、例えば、第１画素ＰＸ１の上側半分では、液晶分子ＬＭの長軸は矢印Ａ１で示した右上方向を向き、第１画素ＰＸ１の下側半分では、液晶分子ＬＭの長軸は矢印Ａ２で示した左下方向を向き、第２画素ＰＸ２の上側半分では、液晶分子ＬＭの長軸は矢印Ａ３で示した左上方向を向き、第２画素ＰＸ２の下側半分では、液晶分子ＬＭの長軸は矢印Ａ４で示した右下方向を向く。つまり、第１方向Ｘに隣接する２つの画素ＰＸにおいて、４つのドメインを形成することが可能となる。

≪第２構成例≫
図９は、本実施形態の第２構成例における液晶表示パネルＬＰＮを構成する対向基板ＣＴの一画素ＰＸの構造を概略的に示す平面図である。図示した例では、第１構成例と同様に、図中の破線で示した領域に相当する画素ＰＸは、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状であり、画素ＰＸの第２方向Ｙに沿った長さは、画素ＰＸの第１方向Ｘに沿った長さの約３倍である。

対向基板ＣＴは、図示を省略したアレイ基板と対向する側に、共通電極ＣＥを備えている。図示した例では、共通電極ＣＥは、第１方向Ｘに沿って延出した第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２と、第２方向Ｙに沿って延出した主共通電極ＣＡと、を有している。

第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２については、第１構成例と同一構成である。

主共通電極ＣＡは、略直線的に延出し、帯状に形成されている。図示した例では、主共通電極ＣＡは、画素ＰＸの右側端部に沿って配置されている。この主共通電極ＣＡは、第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２と接続されている。図示した例では、主共通電極ＣＡは、画素ＰＸの右下で第１副共通電極ＣＢ１と繋がり、また、画素ＰＸの右上で第２副共通電極ＣＢ２と繋がっている。なお、主共通電極ＣＡと対向する画素ＰＸの端部（図示した例では画素ＰＸの左側端部）には、共通電極ＣＥは配置されていない。

一画素ＰＸにおいて、主共通電極ＣＡと第１副共通電極ＣＢ１とで概略Ｌ字状をなしており、また、主共通電極ＣＡと第２副共通電極ＣＢ２とで概略Ｌ字状をなしている。さらに、主共通電極ＣＡと第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２とで概略「コ」の字状をなしている。

図１０は、本実施形態の第２構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。なお、画素電極ＰＥと共通電極ＣＥとの位置関係を説明するために、共通電極ＣＥを破線で図示している。また、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。

アレイ基板ＡＲは、第１構成例と同様に、ゲート配線Ｇ１及びゲート配線Ｇ２と、補助容量線Ｃ１と、ソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、を備えている。この第２構成例では、第１構成例と比較して、画素電極ＰＥの形状が相違している。すなわち、画素電極ＰＥは、第１方向Ｘに沿って延出した副画素電極ＰＢと、第２方向Ｙに沿って延出した主画素電極ＰＡと、を有している。これらの副画素電極ＰＢ及び主画素電極ＰＡは、電気的に接続されている。図示した例では、副画素電極ＰＢ及び主画素電極ＰＡは、一体的（あるいは連続的）に形成されている。

副画素電極ＰＢは、略直線的に延出し、帯状に形成されている。図示した例では、副画素電極ＰＢは、第１方向Ｘに沿って、画素ＰＸの左側端部から右側端部までの間に延出している。このような副画素電極ＰＢにおいて、その一端側ＰＢＡが画素ＰＸの左側端部の側に位置し、その他端側ＰＢＢが画素ＰＸの右側端部の側に位置している。

なお、図示した例では、副画素電極ＰＢの一端側ＰＢＡがソース配線Ｓ１の上に重ならず、また、副画素電極ＰＢの他端側ＰＢＢがソース配線Ｓ２の上に重なっていないが、ソース配線Ｓ１及びソース配線Ｓ２と副画素電極ＰＢとの間には第２層間絶縁膜１３が介在しており、副画素電極ＰＢの一端側ＰＢＡはソース配線Ｓ１の直上に延出していても良いし、副画素電極ＰＢの他端側ＰＢＢはソース配線Ｓ２の直上に延出していても良い。

また、この副画素電極ＰＢは、図示した例では、補助容量線Ｃ１の直上に配置され、容量部として機能する。副画素電極ＰＢと補助容量線Ｃ１との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。換言すると、副画素電極ＰＢは、隣接するゲート配線Ｇ１及びゲート配線Ｇ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置されている。より具体的には、副画素電極ＰＢは、画素ＰＸの略中央部に配置され、ゲート配線Ｇ１とゲート配線Ｇ２との略中間の位置に配置されている。なお、この副画素電極ＰＢは、ゲート配線が画素ＰＸの略中央部に配置された構成において、ゲート配線に対向していても良い（あるいは、副画素電極ＰＢがゲート配線の直上に配置されても良い）。

主画素電極ＰＡは、その中間部で副画素電極ＰＢの一端側ＰＢＡに接続され、ソース配線Ｓ１に近接配置されている。図示した例では、主画素電極ＰＡは、第２方向Ｙに沿って画素ＰＸの左下付近から左上付近まで延出しており、その中間部で副画素電極ＰＢと繋がっている。換言すると、主画素電極ＰＡは、副画素電極ＰＢを挟んでその両側に向かって延出している。この主画素通電極ＰＡの第２方向Ｙに沿った長さは、画素ＰＸの第２方向Ｙに沿った長さと略同等である。副画素電極ＰＢの他端側ＰＢＢにおいては、主画素電極は配置されていない。

一画素ＰＸにおいて、主画素電極ＰＡと副画素電極ＰＢとで概略「ト」の字状をなしている。なお、副画素電極ＰＢを挟んで画素ＰＸの下側においては、主画素電極ＰＡと副画素電極ＰＢとで概略Ｌ字状をなしており、同様に、副画素電極ＰＢを挟んで画素ＰＸの上側においては、主画素電極ＰＡと副画素電極ＰＢとで概略Ｌ字状をなしている。

なお、図示した例では、主画素電極ＰＡがソース配線Ｓ１やゲート配線Ｇ１及びゲート配線Ｇ２の上に重なっていないが、ソース配線Ｓ１と主画素電極ＰＡとの間には第２層間絶縁膜１３が介在しており、また、ゲート配線Ｇ１及びゲート配線Ｇ２と主画素電極ＰＡとの間には第１層間絶縁膜１２及び第２層間絶縁膜１３が介在しており、主画素電極ＰＡの一部はソース配線Ｓ１の直上あるいはゲート配線Ｇ１及びゲート配線Ｇ２の直上に延出していても良い。

また、図示した例では、破線で示したように、対向基板ＣＴに備えられ共通電極ＣＥを構成する第１副共通電極ＣＢ１は、第１構成例と同様に、画素ＰＸの下側端部に配置され、ゲート配線Ｇ２に対向している（あるいは、第１副共通電極ＣＢ１がゲート配線Ｇ２の直上に配置されている）。また、共通電極ＣＥを構成する第２副共通電極ＣＢ２は、画素ＰＸの上側端部に配置され、ゲート配線Ｇ１に対向している（あるいは、第２副共通電極ＣＢ２がゲート配線Ｇ１の直上に配置されている）。

また、共通電極ＣＥを構成する主共通電極ＣＡは、画素ＰＸの右側端部に配置され、ソース配線Ｓ２の一部に対向している（あるいは、主共通電極ＣＡがソース配線Ｓ２の直上に配置されている）。つまり、主共通電極ＣＡは、当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。換言すると、主共通電極ＣＡは、第１方向Ｘに隣接する画素間、つまり、当該画素ＰＸとその右側に隣接する画素とに共通に配置されている（あるいは、隣接する画素間に１本の主共通電極ＣＡが配置されている）。

このような構成においては、第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２は、副画素電極ＰＢを挟んだ両側にそれぞれ配置されている。あるいは、副画素電極ＰＢは、第１副共通電極ＣＢ１と第２副共通電極ＣＢ２との間に配置されている。より具体的には、隣接する第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２の間には、１本の副画素電極ＰＢが位置している。つまり、第１副共通電極ＣＢ１、副画素電極ＰＢ、及び、第２副共通電極ＣＢ２は、第２方向Ｙに沿ってこの順に配置されている。これらの第１副共通電極ＣＢ１、副画素電極ＰＢ、及び、第２副共通電極ＣＢ２は、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２のいずれも副画素電極ＰＢとは重ならない。第２方向Ｙに沿った第１副共通電極ＣＢ１と副画素電極ＰＢとの間隔は、第２方向Ｙに沿った第２副共通電極ＣＢ２と副画素電極ＰＢとの間隔と略同等である。

また、主共通電極ＣＡは、副画素電極ＰＢの他端側ＰＢＢで第２方向Ｙに沿って延出している。つまり、主画素電極ＰＡは副画素電極ＰＢの一端側ＰＢＡで画素ＰＸの下側から上側まで第２方向Ｙに沿って延出し副画素電極ＰＢと接続されている一方で、主共通電極ＣＡは副画素電極ＰＢの他端側ＰＢＢで画素ＰＸの下側から上側まで第２方向Ｙに沿って延出し第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２と接続されている。主共通電極ＣＡ及び主画素電極ＰＡは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡは、主画素電極ＰＡとは重ならない。

画素ＰＸの下側半分においては、Ｌ字状をなす共通電極ＣＥとして主共通電極ＣＡ及び第１副共通電極ＣＢ１と、Ｌ字状をなす画素電極ＰＥとして主画素電極ＰＡ及び副画素電極ＰＢとで囲まれた第１開口部ＯＰ１が形成される。第１開口部ＯＰ１の中心ＯＢについて、Ｌ字状の主共通電極ＣＡ及び第１副共通電極ＣＢ１は、Ｌ字状の主画素電極ＰＡ及び副画素電極ＰＢと点対称の位置関係にある。

画素ＰＸの上側半分においては、Ｌ字状をなす共通電極ＣＥとして主共通電極ＣＡ及び第２副共通電極ＣＢ２と、Ｌ字状をなす画素電極ＰＥとして主画素電極ＰＡ及び副画素電極ＰＢとで囲まれた第２開口部ＯＰ２が形成される。第２開口部ＯＰ２の中心ＯＵについて、Ｌ字状の主共通電極ＣＡ及び第２副共通電極ＣＢ２は、Ｌ字状の主画素電極ＰＡ及び副画素電極ＰＢと点対称の位置関係にある。

一画素ＰＸにおいて、下側半分の第１開口部ＯＰ１の面積と、上側半分の第２開口部ＯＰ２の面積とは略同一である。

図１１は、上記の第２構成例の液晶表示パネルＬＰＮの動作を説明するための一画素ＰＸの平面図である。

すなわち、ＯＦＦ時には、第１構成例と同様に、液晶層ＬＱの液晶分子ＬＭは、図中の点線で示したように、その長軸が第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向を向くように配向しており、ここでは、第２方向Ｙと略平行な方向に配向している。このＯＦＦ時においては、黒表示となる。

一方、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。これにより、液晶分子ＬＭは、図中の実線で示したように、その長軸が電界の向きと略平行となるように基板主面と略平行な平面内で回転する。

図示した例では、一画素ＰＸは、画素電極ＰＥ及び共通電極ＣＥによって区画された２つの領域（つまり、第１開口部ＯＰ１及び第２開口部ＯＰ２）に分割されている。すなわち、第１開口部ＯＰ１の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、その長軸が電界に沿って図中の右下を向くように配向する。また、第２開口部ＯＰ２の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、その長軸が電界に沿って図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に横電界（あるいは斜め電界）が形成された状態では、液晶分子ＬＭの配向方向が少なくとも２方向に分かれ、それぞれの配向方向でドメインが形成される。つまり、一画素ＰＸには、少なくとも２つのドメインが形成される。このようなＯＮ時には、白表示となる。

このような第２構成例によれば、第１構成例と同様の効果が得られる。

次に、上記の第２構成例について、レイアウト例について説明する。

図１２は、本実施形態の第２構成例におけるアクティブエリアのレイアウトの一例を概略的に示す図である。なお、ここでは、説明に必要な構成のみを図示している。

まず、各画素ＰＸの画素電極ＰＥの形状に着目すると、第１方向Ｘに隣接する２つの画素ＰＸのそれぞれの画素電極ＰＥは、画素間の境界に対して線対称の形状である。図示した例において、第１画素ＰＸ１の第１画素電極ＰＥ１は、図１０などを参照しながら説明したのと同一形状である。この第１画素ＰＸ１の右側に隣接する第２画素ＰＸ２の第２画素電極ＰＥ２は、第１画素ＰＸ１と第２画素ＰＸ２との間の境界に対して線対称の形状である。なお、第１画素ＰＸ１の左側に隣接する画素の画素電極についても、第２画素電極ＰＥ２と同一形状である。つまり、第１方向Ｘに並んだ各画素ＰＸの画素電極ＰＥは、交互に左右の向きが反転している。

また、図示した例において、第１画素ＰＸ１の下側に隣接する第３画素ＰＸ３の第３画素電極ＰＥ３は、第２画素ＰＸ２の第２画素電極ＰＥ２と同一形状である。図示しないが、第１画素ＰＸ１の上側に隣接する画素の画素電極についても、第２画素電極ＰＥ２と同一形状である。つまり、第２方向Ｙに並んだ各画素ＰＸの画素電極ＰＥは、交互に上下の向きが反転している。

このように、第１画素ＰＸ１を中心として四方の画素の各画素電極ＰＥの形状は、すべて同一であり、しかも、第１画素ＰＸ１の第１画素電極ＰＥ１とは異なる形状である。

共通電極ＣＥの形状については、各画素ＰＸの境界に沿って配置され、しかも、画素電極ＰＥのＬ字形状に向かい合うＬ字形状の部分を有している。

このようなレイアウトにおいて、液晶分子ＬＭの初期配向方向が第２方向Ｙに設定され、各画素ＰＸの画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ時においては、例えば、第１画素ＰＸ１の上側半分では、液晶分子ＬＭの長軸は矢印Ａ１で示した右上方向を向き、第１画素ＰＸ１の下側半分では、液晶分子ＬＭの長軸は矢印Ａ２で示した右下方向を向き、第２画素ＰＸ２の上側半分では、液晶分子ＬＭの長軸は矢印Ａ３で示した左上方向を向き、第２画素ＰＸ２の下側半分では、液晶分子ＬＭの長軸は矢印Ａ４で示した左下方向を向く。同様のことは、第１画素ＰＸ１と第３画素ＰＸ３との間でも言える。つまり、隣接する２つの画素ＰＸにおいて、４つのドメインを形成することが可能となる。

図１３は、本実施形態の第２構成例におけるアクティブエリアの他のレイアウトの一例を概略的に示す図である。なお、ここでは、説明に必要な構成のみを図示している。

ここに示したレイアウトは、図１２に示したレイアウトと比較して、各画素ＰＸの画素電極ＰＥについて、第２方向Ｙに隣接する画素ＰＸのそれぞれの画素電極ＰＥが同一形状である点で相違している。

図示した例において、第１画素ＰＸ１の右側に隣接する第２画素ＰＸ２の第２画素電極ＰＥ２は、第１画素ＰＸ１と第２画素ＰＸ２との間の境界に対して線対称の形状であり、第１画素ＰＸ１の左側に隣接する画素の画素電極についても、第２画素電極ＰＥ２と同一形状である。また、第１画素ＰＸ１の下側に隣接する第３画素ＰＸ３の第３画素電極ＰＥ３は、第１画素電極ＰＥ１と同一形状であり、図示しないが、第１画素ＰＸ１の上側に隣接する画素の画素電極についても第１画素電極ＰＥ１と同一形状である。つまり、第２方向Ｙに並んだ各画素ＰＸの画素電極ＰＥは、すべて同一形状である。

共通電極ＣＥの形状については、各画素ＰＸの境界に沿って配置され、しかも、画素電極ＰＥのＬ字形状に向かい合うＬ字形状の部分を有している。

このようなレイアウトにおいても、上記の例と同様に、液晶分子ＬＭの初期配向方向が第２方向Ｙに設定され、各画素ＰＸの画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ時においては、例えば、第１画素ＰＸ１の上側半分では、液晶分子ＬＭの長軸は矢印Ａ１で示した右上方向を向き、第１画素ＰＸ１の下側半分では、液晶分子ＬＭの長軸は矢印Ａ２で示した右下方向を向き、第２画素ＰＸ２の上側半分では、液晶分子ＬＭの長軸は矢印Ａ３で示した左上方向を向き、第２画素ＰＸ２の下側半分では、液晶分子ＬＭの長軸は矢印Ａ４で示した左下方向を向く。つまり、第１方向Ｘに隣接する２つの画素ＰＸにおいて、４つのドメインを形成することが可能となる。

以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極（ＰＡ１…第１主画素電極 ＰＡ２…第２主画素電極） ＰＢ…副画素電極
ＣＥ…共通電極 ＣＡ…主共通電極（ＣＡ１…第１主共通電極 ＣＡ２…第２主共通電極） ＣＢ…副共通電極（ＣＢ１…第１副共通電極 ＣＢ２…第２副共通電極）
Ｓ…ソース配線 Ｇ…ゲート配線 Ｃ…補助容量線

Claims (8)

1. 第１方向に沿って延出した副画素電極と、前記副画素電極の一端側に接続され第１方向に交差する第２方向に沿って延出した第１主画素電極と、前記副画素電極の他端側に接続され第２方向に沿って前記第１主画素電極とは逆向きに延出した第２主画素電極と、を有する画素電極を各画素に備え、さらに、前記画素電極を挟んだ両側にそれぞれ配置され第２方向に沿って延出した第１ソース配線及び第２ソース配線を備えた第１基板と、
   前記副画素電極を挟んだ両側にそれぞれ配置され第１方向に沿って延出した第１副共通電極及び第２副共通電極と、前記第１副共通電極と接続され前記第１副共通電極から前記副画素電極の一端側に向かって第２方向に沿って前記第１主画素電極と同じ向きに延出した第１主共通電極と、前記第２副共通電極と接続され前記第２副共通電極から前記副画素電極の他端側に向かって第２方向に沿って前記第２主画素電極と同じ向きに延出した第２主共通電極と、を有する共通電極を備え、前記第１主共通電極及び前記第２主共通電極は、それぞれ前記第１ソース配線の一部及び前記第２ソース配線の一部と対向し、第１方向に隣接する画素間に共通に配置された第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
2. 第１方向に沿って延出した副画素電極と、第１方向に交差する第２方向に沿って延出するとともにその中間部で前記副画素電極の一端側に接続された主画素電極と、を有する画素電極を各画素に備え、さらに、前記画素電極を挟んだ両側にそれぞれ配置され第２方向に沿って延出した第１ソース配線及び第２ソース配線を備えた第１基板と、
   前記副画素電極を挟んだ両側にそれぞれ配置され第１方向に沿って延出した第１副共通電極及び第２副共通電極と、前記副画素電極の他端側で第２方向に沿って延出するとともに前記第１副共通電極及び前記第２副共通電極と接続された主共通電極と、を有する共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備え、前記主画素電極は前記第１ソース配線に近接配置され、前記主共通電極は前記第２ソース配線と対向するとともに第１方向に隣接する画素間に共通に配置されたことを特徴とする液晶表示装置。
3. 前記第１基板は、さらに、第１方向に沿って延出したゲート配線及び補助容量線を備え、
   前記副画素電極は、絶縁膜を介して前記ゲート配線または前記補助容量線と対向することを特徴とする請求項１または２に記載の液晶表示装置。
4. 前記第１副共通電極及び前記第２副共通電極は、前記ゲート配線または前記補助容量線と対向するとともに第２方向に隣接する画素間に共通に配置されたことを特徴とする請求項３に記載の液晶表示装置。
5. 第１方向に隣接する第１画素及び第２画素のそれぞれの前記画素電極は、第１画素と第２画素との間の境界に対して線対称の形状であることを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
6. 前記第１画素の第２方向に隣接する第３画素の前記画素電極は、前記第２画素の前記画素電極と同一形状であることを特徴とする請求項５に記載の液晶表示装置。
7. 前記第１画素の第２方向に隣接する第３画素の前記画素電極は、前記第１画素の前記画素電極と同一形状であることを特徴とする請求項５に記載の液晶表示装置。
8. 前記液晶分子の初期配向方向は、第２方向に略平行な方向であることを特徴とする請求項１乃至７のいずれか１項に記載の液晶表示装置。

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