KR101182322B1 - 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101182322B1
KR101182322B1 KR1020060060491A KR20060060491A KR101182322B1 KR 101182322 B1 KR101182322 B1 KR 101182322B1 KR 1020060060491 A KR1020060060491 A KR 1020060060491A KR 20060060491 A KR20060060491 A KR 20060060491A KR 101182322 B1 KR101182322 B1 KR 101182322B1
Authority
KR
South Korea
Prior art keywords
electrode
common
thin film
film transistor
forming
Prior art date
Application number
KR1020060060491A
Other languages
English (en)
Other versions
KR20080001980A (ko
Inventor
김진호
임병호
김보람
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=38876237&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR101182322(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020060060491A priority Critical patent/KR101182322B1/ko
Priority to CNB2006101705147A priority patent/CN100544005C/zh
Priority to US11/645,380 priority patent/US7489380B2/en
Publication of KR20080001980A publication Critical patent/KR20080001980A/ko
Application granted granted Critical
Publication of KR101182322B1 publication Critical patent/KR101182322B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134318—Electrodes characterised by their geometrical arrangement having a patterned common electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136218—Shield electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/50—Protective arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2203/00—Function characteristic
    • G02F2203/64—Normally black display, i.e. the off state being black

Abstract

본 발명은 고개구율을 갖는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다. 이와 더불어 본 발명은 스토리지 캐패시터의 용량을 적절하게 유지할 수 있도록 한 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
이 수평 전계 인가형 박막 트랜지스터 기판은 기판상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 화소 영역마다 상기 박막 트랜지스터와 접속된 화소 전극판과; 상기 데이터 라인, 상기 박막 트랜지스터 및 상기 화소 전극판을 덮도록 상기 게이트 절연막 상에 형성되는 보호막과; 상기 박막 트랜지스터 어레이가 형성된 어레이 영역에 전반에 걸쳐 형성되며 상기 보호막 상에 그물망 형상으로 형성된 공통 전극을 구비한다.

Description

수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE OF HORIZONTAL ELECTRONIC FIELD APPLYING TYPE AND FABRICATING METHOD THEREOF}
도 1은 종래의 수평 전계 인가형 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 I-I'선을 따라 절취하여 나타내는 단면도.
도 3은 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 나타내는 평면도.
도 4는 도 3에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ',Ⅳ-Ⅳ',Ⅴ-Ⅴ'선을 따라 절취하여 나타내는 단면도.
도 5a 및 도 5b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 6a 및 도 6b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 및 도 8b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 및 도 9b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제5 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10은 본 발명에 따른 공통 패드의 다른 구조를 나타내는 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102 : 게이트 라인 4, 104 : 데이터 라인
TFT : 박막 트랜지스터 6, 106 : 게이트 전극
8, 108 : 소스 전극 10, 110 : 드레인 전극
12, 112, 134, 144, 154 : 접촉홀 14, 114 : 공통 전극
16: 공통 라인 18, 118 : 화소 전극
20, 120 : 기판 25, 125 : 반도체 패턴
22, 122 : 게이트 절연막 24, 124 : 활성층
26, 126 : 오믹접촉층 28, 128 : 보호막
본 발명은 수평 전계 인가형 액정 표시 장치에 관한 것으로, 특히 고개구율 을 갖는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 그리고 본 발명은 고개구율을 가짐과 더불어 스토리지 캐패시터의 용량을 적절하게 유지할 수 있도록 한 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching ; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 IPS 모드의 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 갖으나, 개구율 및 투과율이 낮은 단점을 가진다. 구체적으로 IPS 모드의 액정 표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 액정을 구동시키기 위한 공통 전극과 화소 전극간의 간격을 상하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 상기 공통 전극과 화소 전극이 넓은 폭으로 형성한다. 이와 같이 형성된 IPS 모드의 화소 전극 및 공통 전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 넓은 폭을 갖 는 화소 전극 및 공통전극들 상부의 액정에는 전계의 영향이 미치지 않아, 화소 전극 및 공통전극들 상부의 액정은 구동되지 않고 초기 상태를 유지한다. 결국, 초기상태를 유지하는 액정은 광을 투과시키지 못하고 개구율 및 투과율을 저하시키는 요인이 된다.
이러한 IPS 모드의 액정 표시 장치의 단점을 개선하기 위하여 프린지 필드(Fringe Field)에 의해 동작되는 프린지 필드 스위칭(Fringe Field Switching; 이하, FFS) 타입의 액정 표시 장치가 제안되었다. FFS 타입의 액정 표시 장치는 각 화소 영역에 절연막을 사이에 둔 공통 전극판과 화소 전극을 구비하고, 그 공통 전극판과 화소 전극의 간격을 상하부 기판의 간격보다 좁게 형성하여 공통 전극과 화소전극 상부에 포물선 형태의 프린지 필드가 형성되게 한다. 그리고, 프린지 필드에 의해 상하부 기판 사이에 채워진 액정 분자들이 모두 동작되게 함으로써 개구율 및 투과율을 향상시키게 된다.
도 1은 종래의 FFS 타입의 액정 표시 장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 I-I'선을 따라 절취하여 나타내는 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(20) 위에 게이트 절연막(22)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)를 구비한다. 그리고 박막 트랜지스터 기판은 게이트 라인(2) 및 데이터 라인(4)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 프린지 필드(F)를 형성하도록 게이트 절연막(22) 및 보호막(28) 을 사이에 두고 형성된 공통 전극판(14) 및 화소 전극 슬릿(18)이 구비된다. 공통 전극판(14)은 게이트 라인(2)과 나란한 공통 라인(16)과 접속된다. 여기서 게이트 절연막(22) 및 보호막(28)은 Sinx등의 무기 절연물질로 형성되며, 2000Å의 두께로 형성된다.
공통 전극판(14)은 자신(14)과 접속된 공통 라인(16)을 통해 액정 구동을 위한 기준 전압(이하, 공통 전압)을 공급받는다. 이러한 공통 전극판(14)은 투명 도전층으로, 공통 라인(16)은 게이트 라인(2)과 함께 게이트 금속층으로 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극 슬릿(18)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인과 접속된 게이트 전극(6), 데이터 라인(4)과 접속된 소스 전극(8), 화소 전극 슬릿(18)과 접속된 드레인 전극(10), 게이트 전극(6)과 게이트 절연막(22)을 사이에 두고 중첩되면서 소스 전극(8) 및 드레인 전극(10) 사이에 채널을 형성하는 활성층(24), 소스 전극(8) 및 드레인 전극(10)과 활성층(24)과의 오믹 접촉을 위한 오믹 접촉층(26)을 포함하는 반도체 패턴(25)을 구비한다.
화소 전극 슬릿(18)은 보호막(28)을 관통하는 접촉홀(12)을 통해 박막 트랜지스터(TFT)의 드레인 전극(10)과 접속되며, 공통 전극판(14)과 중첩되게 형성된다. 이러한 화소 전극 슬릿(18)은 공통 전극판(14)과 함께 전계를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
공통 전극판(14)과 화소 전극 슬릿(18) 사이에 형성되는 전계는 직선형 전계와 곡률을 가지는 포물선 형태의 프린지 필드(F)를 포함한다. 프린지 필드(F)의 시점 또는 종점은 화소 전극 슬릿(18)의 상부 가장자리 부근이되므로, 화소 전극 슬릿(18) 상부 가장자리에 있는 액정분자들은 프린지 필드(F)의 영향으로 동작될 수 있다. 이때 화소 전극 슬릿(18)의 폭은 프린지 필드(F)가 공통 전극판(14)과 화소 전극 슬릿(18) 상부에 형성될 수 있도록 충분히 좁게 형성한다. 이에 따라 공통 전극판(14)과 화소 전극 슬릿(18) 상부의 액정은 프린지 필드(F)를 통해 모두 구동될 수 있다.
그리고, 공통 전극판(14)과 화소 전극 슬릿(18)의 중첩부에는 화소 전극 슬릿(18)에 공급된 비디오 신호를 안정적으로 유지시키는 스토리지 캐패시터(Cst)가 형성된다.
이러한 구성을 가지는 FFS 타입의 박막 트랜지스터 기판은 공통 전극(14)과 화소 전극(18) 사이에 전계 신호가 인가되기 전 화면 표시상태가 블랙인 노멀리 블랙 모드(Normaly black mode)이다.
공통 전극(14)과 화소 전극(18) 사이에 전계 신호가 인가되지 않더라도, 데이터 라인(4)과 화소 전극(18) 사이에 A 전계가 형성될 수 있다. 이와 같은 데이터 라인(4)과 화소 전극(18) 사이의 A 전계로 인하여 블랙 상태일 때 데이터 라인(4)과 인접한 화소 영역의 액정이 구동됨으로써 광을 누설시킨다. 이러한 광 누 설 현상을 방지하기 위해 데이터 라인(4)과 인접하여 광이 누설되는 화소 영역은 상부 기판에 형성되는 블랙 매트릭스(BM)영역에 대응된다. 이러한 상부 기판의 블랙 매트릭스(BM)영역에 대응되는 영역은 비개구 영역에 해당하므로 FFS타입의 액정표시장치의 개구율을 저하시키는 원인이 된다.
따라서, 본 발명의 목적은 고개구율의 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
이와 더불어 본 발명의 다른 목적은 스토리지 캐패시터의 용량을 적절하게 유지할 수 있도록 한 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판은 기판상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 화소 영역마다 상기 박막 트랜지스터와 접속된 화소 전극판과; 상기 데이터 라인, 상기 박막 트랜지스터 및 상기 화소 전극판을 덮도록 상기 게이트 절연막 상에 형성되는 보호막과; 상기 박막 트랜지스터 어레이가 형성된 어레이 영역에 전반에 걸쳐 형성되며 상기 보 호막 상에 그물망 형상으로 형성된 공통 전극을 구비한다.
상기 공통 전극은 상기 화소 영역마다 상기 화소 전극판과 중첩되도록 슬릿 패턴으로 형성된 슬릿부와; 상기 데이터 라인과 중첩되는 차폐부와; 상기 슬릿부 및 차폐부로부터 연장되어 상기 게이트 라인과 나란하도록 형성된 연결부를 포함한다.
상기 보호막은 아크릴계 화합물, 테프론, BCB, 사이토프 및 PFCB 중 어느 하나를 포함하는 유기물인 것을 특징으로 한다.
상기 공통 전극은 공통 전압을 공급하는 공통 패드와 접속되고, 상기 공통 패드는 상기 기판 상에 형성된 공통 패드 하부 전극과; 상기 게이트 절연막 및 보호막을 관통하여 상기 공통 패드 하부 전극을 노출시키는 접촉홀을 통해 상기 공통 패드 하부 전극과 접속되며, 상기 공통 전극으로부터 연장된 공통 패드 상부 전극을 포함한다.
상기 공통 전극은 공통 전압을 공급하는 공통 패드와 접속되고, 상기 공통 패드는 상기 게이트 절연막 상에 형성된 공통 패드 하부 전극과; 상기 보호막을 관통하여 상기 공통 패드 하부 전극을 노출시키는 접촉홀을 통해 상기 공통 패드 하부 전극과 접속되며, 상기 공통 전극으로부터 연장된 공통 패드 상부 전극을 포함한다.
상기 데이터 라인은 구리 금속을 포함하는 저저항 금속으로 이루어진다.
상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극을 포함하 고, 상기 화소 전극판은 상기 드레인 전극 상에 직접 형성된다.
그리고 본 발명에 따는 FFS 타입의 박막 트랜지스터 기판의 제조방법은 기판상에 게이트 라인 및 상기 게이트 라인과 접속된 게이트 전극을 포함하는 제1 도전 패턴군을 형성하는 단계와; 상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인과 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극을 포함하는 제2 도전 패턴군 및 상기 제2 도전 패턴군에 중첩되는 반도체 패턴을 형성하는 단계와; 상기 드레인 전극 상에 직접 중첩되게 상기 화소 영역에 화소 전극판을 형성하는 단계와; 상기 제2 도전 패턴군, 반도체 패턴 및 상기 화소 전극판을 덮도록 상기 게이트 절연막 상에 보호막을 형성하는 단계와; 상기 보호막 상에 그물망 형상의 공통 전극을 형성하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 10을 참조하여 상세하게 설명하기로 한다. 이하의 평면도에서는 공통 전극이 형성된 영역을 구분하기 위해 공통 전극 패턴을 어둡게 표시하였다.
도 3은 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 나타내는 평면도이고, 도 4는 도 3에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ',Ⅳ-Ⅳ',Ⅴ-Ⅴ'선을 따라 절취하여 나타내는 단면도이다.
도 3 및 도 4에 도시된 박막 트랜지스터 기판은 하부 기판(120) 위에 게이트 절연막(122)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 박막 트랜지스터(TFT)와 접속된 화소 전극판(118) 및 박막 트랜지스터(TFT)가 배열되는 어레이 영역에 형성된 공통 전극(114)을 구비한다. 화소 전극판(118) 및 공통 전극(114)는 보호막(128)을 사이에 두고 형성되어 프린지 필드를 형성한다.
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다.
박막 트랜지스터(TFT)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극판(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 화소 전극판(118)과 접속된 드레인 전극(110), 게이트 전극(106)과 게이트 절연막(122)을 사이에 두고 중첩되면서 소스 전극(108) 및 드레인 전극(110) 사이에 채널을 형성하는 활성층(124), 소스전극(108) 및 드레인 전극(110)과 활성층(124)과의 오믹 접촉을 위한 오믹 접촉층(126)을 포함하는 반도체 패턴(125)을 구비한다.
그리고, 활성층(124) 및 오믹 접촉층(126)은 포함하는 반도체 패턴(125)은 데이터 라인(104)과도 중첩되게 형성된다.
화소 전극판(118)은 박막 트랜지스터(TFT)의 드레인 전극(110) 상에 직접 형성되어 드레인 전극(110)과 접속된다. 화소 전극판(118)은 투명 금속층으로 형성 되며 각 화소 영역마다 형성된다.
공통 전극(114)은 투명 금속층으로 형성되며, 데이터 라인(104) 및 데이터 라인(104)과 인접한 화소 영역 일부에 중첩되도록 형성된 차폐부(114a), 화소 전극판(118)과 중첩되며 각 화소 영역마다 슬릿 패턴으로 형성된 슬릿부(114b) 및 차폐부(114a) 및 슬릿부(114b)로부터 연장되고 게이트 라인(102)과 나란하게 형성되는 연결부(114c)로 구성되어 어레이 영역 전반에 형성된다.
연결부(114c)는 게이트 라인(102)을 사이에 두고 서로 이웃하는 화소 영역의 슬릿부(114b) 및 차폐부(114a)을 연결한다.
차폐부(114a)는 데이터 라인(104)과 화소 전극(118) 사이에 형성되는 전계를 차단한다. 이와 같이 데이터 라인(104)과 화소 전극(118) 사이에 형성되는 전계를 차단하는 차폐부(114a)는 액정 표시장치가 블랙 상태일 때 데이터 라인(104)과 인접한 화소 영역의 액정이 데이터 라인(104)과 화소 전극(118) 사이에 형성되는 전계 의해 구동되어 광을 누설시키는 현상을 막을 수 있다. 본 발명은 차폐부(114a)를 구비하여 광 누설 현상을 막을 수 있게 됨에 따라 상부 기판의 블랙 매트릭스(BM)영역에 대응되는 부분이 감소하므로 개구 영역을 증대시킬 수 있다.
슬릿부(114b)는 보호막(128)을 사이에 두고 화소 전극판(118)과 중첩되어 슬릿부(114b) 및 화소 전극판(118) 사이에 프린지 필드를 형성한다. 이러한 프린지 필드는 슬릿부(114b) 및 화소 전극판(118) 상부의 액정을 모두 구동시킬 수 있다.
이와 같이 본 발명에 따른 수평 전계 인가형 액정표시장치는 공통 전극(114) 및 화소 전극판(118) 사이에 형성되는 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들을 유전 이방성에 의해 회전하게 한다. 그리고, 본 발명에 따른 수평 전계 인가형 액정표시장치는 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
상기 공통 전극(114)과 화소 전극판(118)의 중첩부에는 화소 전극판(118)에 공급된 비디오 신호를 안정적으로 유지시키는 스토리지 캐패시터(Cst)가 형성된다.
본 발명에서는 공통 전극(114)이 어레이 영역 전반에 형성됨에 따라 공통 전극(114) 및 화소 전극(118)의 중첩면적이 증대된다. 이에 따라 본 발명은 공통 전극(114) 및 화소 전극(118)의 중첩 면적 증대로 인하여 스토리지 캐패시터의 용량이 과도하게 증가됨으로써 발생할 수 있는 그리니쉬 현상 등의 화질 저하 문제를 개선하기 위해 보호막(128)으로 유전율이 낮은 유기 절연 물질을 적용한다. 유기 절연 물질에는 스토리지 캐패시터가 적정 용량을 유지할 수 있도록 아크릴계(acryl) 화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(Cytop) 또는 PFCB(perfluorocyclobutane) 등이 있다. 본 발명은 상술한 유기 절연 물질을 이용하여 1 내지 2㎛의 두께의 보호막(128)을 형성함으로써 공통 전극(114) 및 화소 전극(118)의 중첩면적이 증대되더라도 스토리지 캐패시터의 용량을 적정하게 유지할 수 있다.
게이트 라인(102)은 박막 트랜지스터(TFT)의 게이트 전극(106)에 게이트신호를 공급하며, 게이트 패드(130)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(130)는 게이트 라인(102)으로부터 연장되어 형성된 게이트 패드 하부 전 극(132) 및, 보호막(128) 및 게이트 절연막(122)을 관통하여 게이트 패드 하부전극(132)을 노출시키는 제1 접촉홀(134)을 통해 게이트 패드 하부 전극(132)과 접속되는 게이트 패드 상부 전극(136)으로 구성된다.
데이터 라인(104)은 박막트랜지스터의 드레인전극(110)을 통해 화소전극(118)에 화소 신호를 공급한다. 이러한 데이터 라인(104)은 데이터 패드(140)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(140)는 데이터 라인(104)으로부터 연장되어 형성된 데이터 패드 하부 전극(142) 및 보호막(128)을 관통하여 데이터 패드 하부 전극(142)을 노출시키는 제2 콘택홀(144)을 통해 데이터 패드 하부 전극(140)으로 구성된다. 그리고, 데이터 패드 하부 전극(140) 아래에는 반도체 패턴(125)이 중첩된다.
상술한 데이터 라인(104)은 구리(Cu)등과 같은 저저항 금속으로 형성되어 데이터 라인(104)으로 인한 RC지연 현상을 개선할 수 있다.
공통 전극(114)은 액정 구동을 위한 기준전압을 공통 패드(150)를 통해 전원 공급부(도시하지 않음)로부터 공급받는다. 공통 패드(150)는 기판(120) 상에 게이트 금속으로 형성된 공통 패드 하부 전극(152) 및, 보호막(128) 및 게이트 절연막(122)을 관통하여 공통 패드 하부 전극(152)을 노출시키는 제3 접촉홀(154)을 통해 공통 패드 하부 전극(152)과 접속되는 공통 패드 상부 전극(156)으로 구성된다. 공통 패드 상부 전극(156)은 공통 전극(114)으로부터 연장되어 형성됨으로써 공통 전극(114)과 접속된다.
본 발명에 따른 공통 전극(114)은 어레이 영역 전반에 걸쳐 그물망 구조로 형성된다. 이 그물망 구조의 공통 전극(114)은 종래와 같이 공통 전압이 공급되는 별도의 공통 라인을 구비하여 공통 전압을 라인별로 흐르게 하는 것보다 공통 전압이 흐를 수 있는 영역이 넓어지므로 종래보다 공통 전극(114)의 저항을 줄일 수 있다. 그리고 본 발명은 종래의 공통라인을 삭제할 수 있는 구조이므로 공통 라인으로 제거로 인한 개구 영역을 증대시킬 수 있다.
이러한 구성을 가지는 수평 전계 인가형 박막 트랜지스터 기판은 다음과 같이 5마스크 공정으로 형성된다.
도 5a 및 도 5b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 제1 마스크 공정으로 기판(120) 상에 게이트 라인(102), 게이트 라인(102)과 접속된 게이트 전극(106) 및 게이트 패드 하부 전극(132)과, 공통 패드 하부 전극(152)을 포함하는 제1 도전 패턴군이 형성된다.
제1 마스크 공정을 상세히 하면, 하부 기판(120) 상에 스퍼터링 등의 증착 방법을 통해 게이트 금속층이 증착된다. 게이트 금속층으로는 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr) 등이 이용된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(132)과, 공통 패드 하부 전극(152)을 포함하는 제1 도전 패턴군이 형성된다.
도 6a 및 도 6b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 제1 도전 패턴군이 형성된 기판(120) 상에 게이트 절연막(122)이 도포된다. 그리고, 제2 마스크 공정으로 게이트 절연막(122) 위에 활성층(124) 및 오믹 접촉층(126)을 포함하는 반도체 패턴(125)과, 데이터 라인(104), 데이터 라인(104)으로부터 연장된 소스 전극(108) 및 활성층(124)이 노출된 채널부를 사이에 두고 소스 전극(108)과 마주하는 드레인 전극(110)을 포함하는 제2 도전 패턴군이 형성된다. 이러한 반도체 패턴(125)과 제2 도전 패턴군은 회절 노광 마스크 또는 하프 톤 마스크를 이용한 하나의 마스크 공정으로 형성된다.
제2 마스크 공정을 구체적으로 설명하면, 제1 도전 패턴군이 형성된 기판(120) 상에 게이트 절연막(122), 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층, 소스/드레인 금속층이 순차적으로 형성된다. 예를 들면, 게이트 절연막(122), 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층은 PECVD 방법으로, 소스/드레인 금속층은 스퍼터링 방법으로 형성된다. 게이트 절연막(122)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이, 소스/드레인 금속층으로는 Cr, Mo, MoW, Al/Cr, Cu, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등이 이용된다. 특히, 데이터 라인의 저저항 배선을 위해서 소스/드레인 금속층은 Cu를 포함하는 것이 바람직하다. 그리고, 소스/드레인 금속층 위에 포토레지스트가 도포된 다음, 회절 노광 마스크를 이용한 포토리소그래피 공정으로 포토레지스트를 노광 및 현상함으로써 채널부가 상대적으로 얇은 포토레지스트 패턴이 형성된다.
이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소스/드레인 금속층에 비정질 실리콘층까지 패터닝됨으로써 데이터 라인(104), 데이터 패드 하부 전극(142), 데이터 라인(104)로부터 연장된 소스/드레인 패턴, 이들 아래에 중첩된 반도체 패턴(125)이 형성된다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴을 애싱함으로써 채널부의 포토레지스트 패턴이 제거된다. 그리고, 애싱된 포토레지스트 패턴을 이용한 식각 공정으로 노출된 소스/드레인 패턴과, 그 아래의 오믹 접촉층(126)이 제거됨으로써 소스 전극(108)과 드레인 전극(110)이 형성되고, 활성층(124)이 노출된 채널부가 형성된다.
그리고, 스트립 공정으로 제2 도전 패턴군 위에 잔존하던 포토레지스트 패턴이 제거된다.
도 7a 및 도 7b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 반도체 패턴 및 제2 도전 패턴군이 형성된 게이트 절연막(122) 상에 제3 마스크 공정으로 드레인 전극(110) 상에 직접 형성된 화소 전극판(118)이 형성된다.
제3 마스크 공정을 상세히 하면, 반도체 패턴 및 제2 도전 패턴군이 형성된 게이트 절연막(122) 상에 스퍼터링 등의 증착 방법을 통해 ITO, TO, IZO 등과 같은 투명 금속층이 증착된다. 이어서, 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 투명 금속층이 패터닝됨으로써 화소 전극판(118)이 형성된다.
도 8a 및 도 8b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 화소 전극판(118)이 형성된 게이트 절연막(122) 상에 제4 마스크 공정으로 제1 내지 제3 접촉홀(134, 144, 154)을 포함하는 유기 보호막(128)이 형성된다.
제4 마스크 공정을 상세히 하면, 화소 전극판(118)이 형성된 게이트 절연막(122) 상에 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 SiOx, SiNx 등과 같은 무기 절연 물질을 증착할 수 있으나, 전술한 바와 같이 유전 상수가 작은 유기 절연물질을 증착함으로써 적정 용량의 스토리지 캐패시터를 유지할 수 있게 한다. 유전 상수가 작은 유기 절연물질로는 아크릴계(acryl) 화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(Cytop) 또는 PFCB(perfluorocyclobutane)이 이용된다. 이어서, 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 절연물질 및 그 하부의 게이트 절연막(122)이 패터닝됨으로써 제1 내지 제3 접촉홀(134, 144, 154)을 포함하는 보호막(128)이 형성된다.
제1 및 제3 접촉홀(134, 154)은 보호막(128) 및 게이트 절연막(122)을 관통하여 게이트 패드 하부 전극(132) 및 공통 패드 하부 전극(152)을 노출시킨다. 제2 접촉홀(144)은 보호막(128)을 관통하여 데이터 패드 하부 전극(146)을 노출시킨다.
도 9a 및 도 9b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제5 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 제1 내지 제3 접촉홀(134, 144, 154)을 포함하는 보호막(128) 상에 제5 마스크 공정으로 게이트 패드 상부 전극(136), 데이터 패드 상부 전극(146), 공통 전극(114) 및 공통 전극(114)으로부터 연장된 공통 패드 상부 전극(156)을 포함하는 제3 도전 패턴군이 형성된다.
제5 마스크 공정을 상세히 하면, 제1 내지 제3 접촉홀(134, 144, 154)을 포함하는 보호막(128) 상에 스퍼터링 등의 증착 방법을 통해 ITO, TO, IZO 등과 같은 투명 금속층이 증착된다. 이어서, 제5 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 투명 금속층이 패터닝됨으로써 보호막(128) 상에 제3 도전 패턴군이 형성된다.
도 10은 본 발명에 따른 공통 패드(150)의 다른 구조를 나타내는 단면도이다.
도 10을 참조하면, 공통 패드(150)는 데이터 패드(140)의 수직 구조와 동일한 수직 구조로 형성될 수 있다. 즉, 공통 패드(150)는 게이트 절연막(122) 상에 형성된 공통 패드 하부 전극(152) 및 보호막(128)을 관통하여 공통 패드 하부 전극(152)을 노출시키는 제3 접촉홀(156)을 통해 공통 패드 하부 전극(152)과 접속되는 공통 패드 상부 전극(156)으로 구성된다. 여기서, 공통 패드 하부 전극(152) 아래에는 반도체 패턴(125)이 중첩되며, 공통 패드 상부 전극(156)은 공통 전극(114)으로부터 연장되어 형성된다. 그리고 도 10에 도시된 공통 패드(150)는 데이터 패드(140)가 형성되는 과정과 동일하므로 도 10에 도시된 공통 패드(150)의 제조 방법에 대한 설명은 생략한다.
상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법은 보호막 상부의 어레이 영역에 전반적으로 형성되는 공통 전극을 구비한다. 그리고 본 발명에 따른 공통 전극은 데이터 라인과 중첩되는 차폐부, 화소 영역마다 형성된 화소 전극판과 중첩된 슬릿부 및 차폐부 및 슬릿부로부터 연장되어 게이트 라인과 나란하게 형성되는 연결부로 구성되어 어레이 영역 전반에 형성된다. 이에 따라 슬릿부는 화소 전극판과 함께 프린지 필드를 형성할 수 있고, 차폐부는 데이터 라인과 화소 전극 사이에 형성되는 전계를 차단할 수 있으며, 연결부는 게이트 라인을 사이에 두고 서로 이웃하는 화소 영역의 슬릿부 및 차폐부을 연결함으로써 공통 전극이 어레이 영역 전반에 걸쳐 그물망 형태로 형성될 수 있게 한다.
이와 같이 데이터 라인과 화소 전극 사이에 형성되는 전계를 차단하는 차폐부는 액정 표시장치가 블랙 상태일 때 데이터 라인과 인접한 화소 영역의 액정이 데이터 라인과 화소 전극 사이에 형성되는 전계에 의해 구동되어 광을 누설시키는 현상을 막을 수 있다. 본 발명은 차폐부를 구비하여 광 누설 현상을 막을 수 있게 됨에 따라 상부 기판의 블랙 매트릭스영역에 대응되는 부분이 감소하므로 개구율을 증대시킬 수 있다.
또한 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판은 유전상수가 작은 유기 절연물질로 이루어진 보호막을 적용하여 스토리지 캐패시터의 용량을 적절하게 유지함으로써 스토리지 캐패시터의 용량이 과도하게 증가되어 발생하는 그리니쉬 현상 등의 화질 저하 문제 개선한다.
또한 본 발명은 구리등과 같은 저저항 금속으로 데이터 라인을 형성하여 데이터 라인의 저항을 줄임으로써 데이터 라인으로 인한 RC지연 현상을 개선할 수 있다.
그리고, 본 발명에 따른 공통 전극은 어레이 영역 전반에 걸쳐 그물망 구조로 형성함으로써 공통 전극의 저항을 줄일 수 있으며, 그물망 구조의 공통 전극 전반에 공통 전압이 흐를 수 있으므로 공통 전압을 인가하기 위해 게이트 금속층으로 이루어진 공통 라인을 삭제할 수 있는 구조이다. 따라서 본 발명은 공통 라인이 삭제됨에 따라 개구율을 증대시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (13)

  1. 기판상에 형성된 게이트 라인과;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 화소 영역마다 상기 박막 트랜지스터와 접속된 화소 전극판과;
    상기 데이터 라인, 상기 박막 트랜지스터 및 상기 화소 전극판을 덮도록 상기 게이트 절연막 상에 형성되는 보호막과;
    상기 박막 트랜지스터 어레이가 형성된 어레이 영역에 전반에 걸쳐 형성되며 상기 보호막 상에 그물망 형상으로 형성된 공통 전극을 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 공통 전극은
    상기 화소 영역마다 상기 화소 전극판과 중첩되도록 슬릿 패턴으로 형성된 슬릿부와;
    상기 데이터 라인과 중첩되는 차폐부와;
    상기 슬릿부 및 차폐부로부터 연장되어 상기 게이트 라인과 나란하도록 형성된 연결부를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기 판.
  3. 제 1 항에 있어서,
    상기 보호막은
    아크릴계 화합물, 테프론, BCB, 사이토프 및 PFCB 중 어느 하나를 포함하는 유기물인 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 공통 전극은 공통 전압을 공급하는 공통 패드와 접속되고,
    상기 공통 패드는
    상기 기판 상에 형성된 공통 패드 하부 전극과;
    상기 게이트 절연막 및 보호막을 관통하여 상기 공통 패드 하부 전극을 노출시키는 접촉홀을 통해 상기 공통 패드 하부 전극과 접속되며, 상기 공통 전극으로부터 연장된 공통 패드 상부 전극을 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 공통 전극은 공통 전압을 공급하는 공통 패드와 접속되고,
    상기 공통 패드는
    상기 게이트 절연막 상에 형성된 공통 패드 하부 전극과;
    상기 보호막을 관통하여 상기 공통 패드 하부 전극을 노출시키는 접촉홀을 통해 상기 공통 패드 하부 전극과 접속되며, 상기 공통 전극으로부터 연장된 공통 패드 상부 전극을 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 데이터 라인은 구리 금속을 포함하는 저저항 금속으로 이루어지는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극을 포함하고,
    상기 화소 전극판은 상기 드레인 전극 상에 직접 형성되는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  8. 기판상에 게이트 라인 및 상기 게이트 라인과 접속된 게이트 전극을 포함하는 제1 도전 패턴군을 형성하는 단계와;
    상기 제1 도전 패턴군을 덮도록 게이트 절연막을 형성하는 단계와;
    상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이 터 라인과 접속된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극을 포함하는 제2 도전 패턴군 및, 상기 제2 도전 패턴군에 중첩되는 반도체 패턴을 형성하는 단계와;
    상기 드레인 전극 상에 직접 중첩되게 상기 화소 영역에 화소 전극판을 형성하는 단계와;
    상기 제2 도전 패턴군, 반도체 패턴 및 상기 화소 전극판을 덮도록 상기 게이트 절연막 상에 보호막을 형성하는 단계와;
    상기 보호막 상에 그물망 형상의 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 공통 전극은
    상기 화소 영역마다 상기 화소 전극판과 중첩되도록 슬릿 패턴으로 형성된 슬릿부와;
    상기 데이터 라인과 중첩되는 차폐부와;
    상기 슬릿부 및 차폐부로부터 연장되어 상기 게이트 라인과 나란하도록 형성된 연결부로 형성되는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조방법.
  10. 제 8 항에 있어서,
    상기 보호막은
    아크릴계 화합물, 테프론, BCB, 사이토프 및 PFCB 중 어느 하나를 포함하는 유기물인 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조방법.
  11. 제 8 항에 있어서,
    상기 제1 도전 패턴군을 형성하는 단계는
    상기 기판 상에 공통 패드 하부 전극을 상기 제1 도전 패턴군과 동시에 형성하고;
    상기 보호막을 형성하는 단계는
    상기 게이트 절연막 및 보호막을 관통하여 상기 공통 패드 하부 전극을 노출시키는 접촉홀을 형성하는 단계를 포함하고,
    상기 공통 전극을 형성하는 단계는
    상기 접촉홀을 덮도록 상기 공통 전극으로부터 연장되는 공통 패드 상부 전극을 상기 공통 전극과 동시에 형성하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조방법.
  12. 제 8 항에 있어서,
    상기 제2 도전 패턴군 및 반도체 패턴을 형성하는 단계는
    상기 게이트 절연막 상에 공통 패드 하부 전극 및 그 하부에 중첩되는 반도체 패턴을 상기 제2 도전 패턴군 및 반도체 패턴과 동시에 형성하고;
    상기 보호막을 형성하는 단계는
    상기 보호막을 관통하여 상기 공통 패드 하부 전극을 노출시키는 접촉홀을 형성하는 단계를 포함하고,
    상기 공통 전극을 형성하는 단계는
    상기 접촉홀을 덮도록 상기 공통 전극으로부터 연장되는 공통 패드 상부 전극을 상기 공통 전극과 동시에 형성하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조방법.
  13. 제 8 항에 있어서,
    상기 제2 도전 패턴군은 구리 금속을 포함하는 저저항 금속으로 이루어지는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조방법.
KR1020060060491A 2006-06-30 2006-06-30 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 KR101182322B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060060491A KR101182322B1 (ko) 2006-06-30 2006-06-30 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
CNB2006101705147A CN100544005C (zh) 2006-06-30 2006-12-21 水平电场施加型薄膜晶体管基板及其制造方法
US11/645,380 US7489380B2 (en) 2006-06-30 2006-12-26 Thin film transistor substrate of horizontal electric field applying type and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060060491A KR101182322B1 (ko) 2006-06-30 2006-06-30 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20080001980A KR20080001980A (ko) 2008-01-04
KR101182322B1 true KR101182322B1 (ko) 2012-09-20

Family

ID=38876237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060060491A KR101182322B1 (ko) 2006-06-30 2006-06-30 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법

Country Status (3)

Country Link
US (1) US7489380B2 (ko)
KR (1) KR101182322B1 (ko)
CN (1) CN100544005C (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11511102B2 (en) 2004-06-17 2022-11-29 The Texas A&M University System Cardiac compression device having passive and active chambers
US8031312B2 (en) * 2006-11-28 2011-10-04 Lg Display Co., Ltd. Array substrate for liquid crystal display device and method of manufacturing the same
KR101357042B1 (ko) * 2007-03-12 2014-02-03 엘지디스플레이 주식회사 액정표시장치의 제조방법
JP4480735B2 (ja) * 2007-03-22 2010-06-16 日本電信電話株式会社 電界通信装置
KR101374102B1 (ko) * 2007-04-30 2014-03-25 엘지디스플레이 주식회사 액정표시패널 및 그 제조 방법
KR101392276B1 (ko) * 2007-10-31 2014-05-07 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20090049659A (ko) * 2007-11-14 2009-05-19 삼성전자주식회사 표시 기판 및 이를 구비한 표시 패널
JP5456980B2 (ja) 2008-02-15 2014-04-02 三菱電機株式会社 液晶表示装置、及びその製造方法
KR101439268B1 (ko) 2008-02-22 2014-09-12 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이 기판
TWI392943B (zh) * 2009-01-08 2013-04-11 Au Optronics Corp 具窄型邊框區架構之顯示裝置與其驅動方法
JP5646162B2 (ja) * 2009-01-23 2014-12-24 三菱電機株式会社 薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置
US9642957B2 (en) 2009-07-22 2017-05-09 The Texas A&M University System Diastolic recoil method and device for treatment of cardiac pathologies
EP2456506B1 (en) 2009-07-22 2019-10-16 The Texas A&M University System Biphasic and dynamic adjustable support devices with assist and recoil capabilities for treatment of cardiac pathologies
CN102012590B (zh) * 2009-09-04 2012-02-29 京东方科技集团股份有限公司 Ffs型tft-lcd阵列基板及其制造方法
KR101273831B1 (ko) * 2009-12-09 2013-06-11 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
TWI418888B (zh) * 2009-12-22 2013-12-11 Au Optronics Corp 顯示面板及其配向方法與操作方法以及彩色濾光基板
JP5139503B2 (ja) 2010-11-18 2013-02-06 株式会社ジャパンディスプレイイースト 液晶表示装置およびその製造方法
JP5645203B2 (ja) * 2010-11-25 2014-12-24 三菱電機株式会社 液晶表示パネル及び液晶表示装置
CN102156368A (zh) 2011-01-18 2011-08-17 京东方科技集团股份有限公司 薄膜晶体管液晶显示阵列基板及其制造方法
JP5377567B2 (ja) * 2011-04-25 2013-12-25 株式会社ジャパンディスプレイ 液晶表示装置
TWI442152B (zh) * 2011-10-06 2014-06-21 Hannstar Display Corp 顯示裝置及其製造方法
EP2768548B1 (en) 2011-10-18 2024-01-10 The Texas A&M University System Mechanisms for minimally invasive implantation of heart contacting cardiac devices
KR101992884B1 (ko) * 2011-12-21 2019-06-26 엘지디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법
TWI474076B (zh) * 2012-09-24 2015-02-21 Au Optronics Corp 邊際場切換式液晶顯示面板
CN102967971B (zh) * 2012-11-02 2015-09-23 京东方科技集团股份有限公司 阵列基板以及显示装置
CN102931139B (zh) * 2012-11-05 2015-07-01 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
JP2013080231A (ja) * 2012-11-15 2013-05-02 Japan Display East Co Ltd 液晶表示装置
KR101325325B1 (ko) * 2012-11-30 2013-11-08 엘지디스플레이 주식회사 액정표시장치와 그 제조 방법
JP6093577B2 (ja) * 2013-01-15 2017-03-08 株式会社ジャパンディスプレイ 液晶表示装置
CN103499905A (zh) * 2013-10-17 2014-01-08 北京京东方光电科技有限公司 阵列基板及其制造方法、显示装置
WO2015087585A1 (ja) * 2013-12-09 2015-06-18 シャープ株式会社 液晶表示装置
CN103885259B (zh) 2014-03-07 2016-07-20 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板
CN106575062B (zh) * 2014-08-07 2019-11-08 夏普株式会社 有源矩阵基板及其制造方法
CN104281352B (zh) * 2014-10-13 2017-06-06 京东方科技集团股份有限公司 一种内嵌式触摸屏及显示装置
CN104516167A (zh) * 2015-01-20 2015-04-15 京东方科技集团股份有限公司 阵列基板及显示装置
US9833551B2 (en) 2015-04-29 2017-12-05 The Texas A&M University System Fully implantable direct cardiac and aortic compression device
CN104880879A (zh) 2015-06-19 2015-09-02 京东方科技集团股份有限公司 Coa阵列基板及其制造方法、显示装置
JP6630427B2 (ja) 2015-07-15 2020-01-15 ザ テキサス エー アンド エム ユニヴァーシティー システムＴｈｅ Ｔｅｘａｓ Ａ＆Ｍ Ｕｎｉｖｅｒｓｉｔｙ Ｓｙｓｔｅｍ 自己拡張型補助心臓
CN106886107B (zh) 2015-12-15 2020-02-14 群创光电股份有限公司 显示面板
CN105789264A (zh) * 2016-05-06 2016-07-20 京东方科技集团股份有限公司 一种曲面显示面板及其制备方法、显示装置
US10507271B2 (en) 2016-06-23 2019-12-17 Corinnova Incorporated Fully implantable direct myocardium assist device
CN108121116A (zh) * 2017-12-29 2018-06-05 深圳市华星光电半导体显示技术有限公司 一种液晶显示面板的配向方法
CN113138474A (zh) * 2020-01-20 2021-07-20 松下液晶显示器株式会社 视角控制单元、视角控制单元的基板组件及显示组件
CN111308820B (zh) 2020-03-11 2022-07-05 京东方科技集团股份有限公司 阵列基板、显示装置及其控制方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005173536A (ja) 2003-12-12 2005-06-30 Lg Philips Lcd Co Ltd フリンジフィールドスイッチングモード液晶表示装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507271B1 (ko) * 1999-06-30 2005-08-10 비오이 하이디스 테크놀로지 주식회사 고개구율 및 고투과율 액정표시장치 및 그 제조방법
TWI349258B (en) * 2004-04-20 2011-09-21 Chimei Innolux Corp Fringe field switching mode liquid crystal display device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005173536A (ja) 2003-12-12 2005-06-30 Lg Philips Lcd Co Ltd フリンジフィールドスイッチングモード液晶表示装置及びその製造方法

Also Published As

Publication number Publication date
KR20080001980A (ko) 2008-01-04
CN101097925A (zh) 2008-01-02
US20080002126A1 (en) 2008-01-03
CN100544005C (zh) 2009-09-23
US7489380B2 (en) 2009-02-10

Similar Documents

Publication Publication Date Title
KR101182322B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
US8890161B2 (en) Thin film transistor substrate and method for fabricating the same
US7316944B2 (en) Fabricating method of a liquid crystal display device
KR100682358B1 (ko) 액정 표시 패널 및 제조 방법
KR101107246B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR100566816B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101107245B1 (ko) 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
US7061566B2 (en) In-plane switching mode liquid crystal display device and method of fabricating the same
KR100560405B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR20060133323A (ko) 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조방법
US7894010B2 (en) Liquid crystal display panel and method for fabricating the same
KR100560404B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101157222B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR20060001165A (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101423909B1 (ko) 표시 기판 및 이를 구비하는 액정 표시 장치
KR100538327B1 (ko) 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그제조 방법
KR101172048B1 (ko) 액정 표시패널 및 그 제조방법
KR100679100B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조방법
KR20080057921A (ko) 수평 전계형 박막 트랜지스터 기판 및 그 제조방법
KR20080081487A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
KR20080055093A (ko) 박막 트랜지스터 기판 및 그 제조방법
KR100918279B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR101149938B1 (ko) 프린지 필드 스위치 타입의 박막 트랜지스터 기판 제조방법
KR101980775B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20110026787A (ko) 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
J204 Request for invalidation trial [patent]
J121 Written withdrawal of request for trial
FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160816

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170816

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 7