KR20060001165A - 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20060001165A KR20060001165A KR1020040050214A KR20040050214A KR20060001165A KR 20060001165 A KR20060001165 A KR 20060001165A KR 1020040050214 A KR1020040050214 A KR 1020040050214A KR 20040050214 A KR20040050214 A KR 20040050214A KR 20060001165 A KR20060001165 A KR 20060001165A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- gate
- forming
- line
- common
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 61
- 239000010409 thin film Substances 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims description 57
- 238000002161 passivation Methods 0.000 claims abstract description 52
- 230000005684 electric field Effects 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims description 35
- 239000002184 metal Substances 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000010408 film Substances 0.000 claims description 14
- 230000000149 penetrating effect Effects 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 6
- 230000007547 defect Effects 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 127
- 239000004973 liquid crystal related substance Substances 0.000 description 23
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000005530 etching Methods 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000002834 transmittance Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910016048 MoW Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
Abstract
본 발명은 쇼트 불량을 방지할 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명의 박막 트랜지스터 기판은 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 화소 영역에서 상기 박막 트랜지스터를 덮는 제1 보호막 위에 형성된 공통 전극과; 상기 데이터 라인과 게이트 절연막을 사이에 두고 교차하여 상기 공통 전극과 접속된 공통 라인과; 상기 공통 전극과 수평 전계를 형성하도록 제2 보호막을 사이에 두고 형성되며 상기 박막 트랜지스터와 접속된 화소 전극을 구비한다.
Description
도 1은 종래의 FFS 모드의 박막 트랜지스터 기판을 도시한 단면도.
도 2는 본 발명의 제1 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도.
도 3는 도 2에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 선을 따라 절단하여 도시한 단면도.
도 4a 내지 도 4e는 도 3에 도시된 박막 트랜지스터 기판의 제조 방법을 단계적으로 도시한 단면도들.
도 5는 본 발명의 제2 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도.
도 6은 도 5에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ' 선을 따라 절단하여 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102 : 게이트 라인 4, 104 : 데이터 라인
TFT : 박막 트랜지스터 6, 106 : 게이트 전극
8, 108 : 소스 전극 10, 110 : 드레인 전극
12, 112, 132, 134, 144, 154 : 컨택홀
14, 114, 214 : 공통 전극
16, 116 : 공통 라인 18, 118 : 화소 전극
20, 120 : 기판 25, 125 : 반도체 패턴
22, 122 : 게이트 절연막 24, 124 : 활성층
26, 126 : 오믹 컨택층 28, 128, 129 : 보호막
132 : 컨택 전극 140 : 게이트 패드
142 : 게이트 패드 하부 전극 146 : 게이트 패드 상부 전극
150 : 데이터 패드 152 : 데이터 패드 하부 전극
156 : 데이터 패드 상부 전극
본 발명은 수평 전계 인가형 액정 표시 장치에 관한 것으로, 특히 쇼트 불량을 방지할 수 있는 수평 전계 인가하여 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 갖으나, 개구율 및 투과율이 낮은 단점을 가진다.
이러한 수평 전계 인가형 액정 표시 장치의 단점을 개선하기 위하여 프린지 필드(Fringe Field)에 의해 동작되는 프린지 필드 스위칭(Fringe Field Switching; 이하, FFS) 모드의 액정 표시 장치가 제안되었다. FFS 모드의 액정 표시 장치는 각 화소 영역에 절연막을 사이에 둔 공통 전극판과 화소 전극을 구비하고, 그 공통 전극판과 화소 전극의 간격을 상하부 기판의 간격보다 좁게 형성하여 프린지 필드가 형성되게 한다. 그리고, 프린지 필드에 의해 상하부 기판 사이에 채워진 액정 분자들이 모두 동작되게 함으로써 개구율 및 투과율을 향상시키게 된다.
도 1은 종래의 FFS 모드의 액정 표시 장치에 포함된 박막 트랜지스터 기판을 도시한 평면도이다.
도 1에 도시된 박막 트랜지스터 기판은 하부 기판(20) 위에 게이트 절연막(22)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 프린지 필드를 형성하도록 게이트 절연막(22) 및 보호막(28)의 사이에 두고 형성된 판형 공통 전극(14) 및 슬릿형 화소 전극(18)과, 공통 전극(14)과 접속된 공통 라인(16)을 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역을 정의한다.
판형 공통 전극(14)은 각 화소 영역에 형성되고, 그 공통 전극(14)의 양측부에 직접 접속된 공통 라인(16)을 통해 액정 구동을 위한 기준 전압(이하, 공통 전압)을 공급받는다. 이러한 공통 전극(14)은 투명 도전층으로, 공통 라인(16)은 게이트 라인(2)과 함께 게이트 금속층으로 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극 슬릿(18)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(2)과 접속된 게이트 전극(6), 데이터 라인(4)과 접속된 소스 전극(8), 화소 전극 슬릿(18)과 접속된 드레인 전극(10), 게이트 전극(6)과 게이트 절연막(22)을 사이에 두고 중첩되면서 소스 전극(8) 및 드레인 전극(10) 사이에 채널을 형성하는 활성층(24), 소스 전극(8) 및 드레인 전극(10)과 활성층(24)과의 오믹 접촉을 위한 오믹 컨택층(26)을 포함하는 반도체 패턴(25)을 구비한다.
그리고, 활성층(24) 및 오믹 컨택층(26)은 포함하는 반도체 패턴(25)은 데이터 라인(4)과도 중첩되게 형성된다.
슬릿형 화소 전극 슬릿(18)은 보호막(28)을 관통하는 컨택홀(12)을 통해 박막 트랜지스터(TFT)의 드레인 전극(10)과 접속되어 공통 전극(14)과 중첩되게 형성된다. 이러한 화소 전극(18)은 공통 전극(14)와 프린지 필드를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
그리고, 공통 전극(14)과 화소 전극(18)의 중첩부에는 화소 전극(18)에 공급된 비디오 신호를 안정적으로 유지시키는 스토리지 캐패시터가 형성된다.
이러한 구성을 가지는 FFS 모드의 박막 트랜지스터 기판은 다음과 같이 5마스크 공정으로 형성된다.
먼저, 제1 마스크 공정으로 기판(20)의 각 화소 영역에 공통 전극(14)이 형성된다. 공통 전극(14)은 기판(20) 상에 투명 도전층을 형성한 다음 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 각 화소 영역에 형성된다.
이어서, 제2 마스크 공정으로 기판(20) 상에 게이트 라인(2) 및 게이트 전극(6)과 공통 라인(16)을 포함하는 게이트 금속 패턴이 형성된다. 이러한 게이트 금속 패턴은 공통 전극(14)이 형성된 기판(20) 상에 게이트 금속층을 형성한 다음 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된 다.
그 다음, 게이트 금속 패턴이 형성된 기판(20) 상에 게이트 절연막(22)이 형성되고, 제3 마스크 공정으로 게이트 절연막(22) 위에 활성층(24) 및 오믹 컨택층(26)을 포함하는 반도체 패턴(25)과; 데이터 라인(4), 소스 전극(8), 드레인 전극(10)을 포함하는 소스/드레인 금속 패턴이 형성된다. 상세히 하면, 게이트 금속 패턴이 형성된 하부 기판(20) 상에 게이트 절연막(22), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 그 다음, 소스/드레인 금속층 위에 회절 노광 마스크인 제3 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 포토레지스트 패턴을 형성하게 된다. 단차를 갖는 포토레지스트 패턴은 박막 트랜지스터의 채널부에서 상대적으로 낮은 높이를 갖는다. 이러한 포토레지스트 패턴을 이용한 식각 공정으로 소스/드레인 패턴과, 그 아래에 반도체 패턴이 형성된다. 이때, 소스/드레인 패턴에 포함되는 소스 전극(8)과 드레인 전극(10)은 일체화되어 형성된다. 이어서, 포토레지스트 패턴을 애싱하고 노출된 소스/드레인 패턴을 그 아래의 오믹 컨택층(26)과 함께 제거함으로써 소스 전극(8) 및 드레인 전극(10)을 분리시킨다.
그리고, 소스/드레인 금속 패턴이 형성된 게이트 절연막(22) 상에 제4 마스크 공정으로 콘택홀(12)을 포함하는 보호막(28)이 형성된다. 소스/드레인 금속 패턴이 형성된 게이트 절연막(22) 상에 보호막(28)이 전면 형성되고 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 드레인 전극(10)을 노출시키는 컨택홀(12)이 형성된다.
그 다음, 제5 마스크 공정으로 보호막(28) 상에 화소 전극 슬릿(18)이 형성된다. 화소 전극 슬릿(18)은 보호막(28) 상에 투명 도전층을 형성한 다음, 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
이와 같이, 종래의 FFS 모드의 박막 트랜지스터 기판에서는 공통 전극(14)이 공통 라인(16) 및 게이트 라인(2)과 함께 동일층에 형성됨에 따라 공통 전극(14)과 게이트 라인(2)간에 쇼트 불량이 발생되는 문제점이 있다.
한편, IPS 모드의 액정 패널에 포함되는 박막 트랜지스터 기판은 각 화소 영역에서 수평 전계를 형성하는 화소 전극 및 공통 전극을 구비하는데, 개구율을 향상시키기 위하여 화소 전극 및 공통 전극을 동일한 투명 도전층으로 형성하는 구조가 이용되고 있다. 이 경우, 화소 전극 및 공통 전극이 동일층에 형성되므로 쇼트 불량이 발생되는 문제점이 있다.
따라서, 본 발명의 목적은 쇼트 불량을 방지할 있는 공정을 단순화할 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가 인가형 박막 트랜지스터 기판은 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 화소 영역에서 상기 박막 트랜지스터를 덮는 제1 보호막 위에 형성된 공통 전극과; 상기 데이터 라인과 게이트 절연막을 사이에 두고 교차하여 상기 공통 전극과 접속된 공통 라인과; 상기 공통 전극과 수평 전계를 형성하도록 제2 보호막을 사이에 두고 형성되며 상기 박막 트랜지스터와 접속된 화소 전극을 구비한다.
그리고, 본 발명은 상기 공통 전극 및 공통 라인 각각의 일부를 노출시키는 컨택홀을 경유하여 상기 공통 전극 및 공통 라인을 접속시키는 컨택 전극을 추가로 구비한다.
상기 화소 전극은 45도 이하로 경사지게 형성된 다수의 제1 슬릿과, 그 다수의 제1 슬릿과 공통 접속된 제2 슬릿을 구비한다.
상기 공통 전극은 상기 화소 전극의 제1 슬릿과 평행하도록 경사지게 형성된 다수의 제1 슬릿과, 그 다수의 제1 슬릿과 공통 접속된 제2 슬릿을 구비한다.
상기 공통 전극은 상기 화소 영역에 판형으로 형성된다.
또한, 본 발명은 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과, 상기 제2 보호막으로부터 상기 게이트 절연막까지 관통하는 컨택홀을 통해 노출된 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 포함하는 게이트 패드를 추가로 구비한다.
또한, 본 발명은 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극과, 상기 제1 및 제2 보호막을 관통하는 컨택홀을 통해 노출된 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 포함하는 데이터 패드를 추가로 구비 한다.
또한, 상기 공통 전극과 화소 전극의 중첩부에 형성된 스토리지 캐패시터를 추가로 구비한다.
상기 공통 전극 및 화소 전극은 투명 도전층으로 형성된다.
본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법은 기판 위에 게이트 라인 및 그와 접속된 게이트 전극, 공통 라인을 포함하는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 금속 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 게이트 라인과 교차하여 화소 영역의 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극, 그 소스 전극과 마주하는 드레인 전극을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와; 상기 소스/드레인 금속 패턴이 형성된 게이트 절연막 상에 제1 보호막을 형성하는 단계와; 상기 각 화소 영역의 상기 제1 보호막 상에 공통 전극을 형성하는 단계와; 상기 공통 전극이 형성된 제1 보호막 상에 제2 보호막을 형성하는 단계와; 상기 드레인 전극, 공통 전극, 공통 라인의 일부를 각각 노출시키는 제1 내지 제3 컨택홀을 형성하는 단계와; 상기 각 화소 영역에서 공통 전극과 수평 전계를 형성하며 상기 제1 컨택홀을 통해 노출된 드레인 전극과 접속된 화소 전극, 상기 제2 및 제3 컨택홀을 통해 노출된 공통 전극 및 공통 라인을 접속시키는 컨택 전극을 형성하는 단계를 포함한다.
상기 화소 전극은 45도 이하로 경사지게 형성된 다수의 제1 슬릿과, 그 다수 의 제1 슬릿과 공통 접속된 제2 슬릿을 구비하도록 형성된다.
상기 공통 전극은 상기 화소 전극의 제1 슬릿과 평행하도록 경사지게 형성된 다수의 제1 슬릿과, 그 다수의 제1 슬릿과 공통 접속된 제2 슬릿을 구비하도록 형성된다.
상기 공통 전극은 상기 화소 영역에 판형으로 형성된다.
그리고, 본 발명은 상기 게이트 라인과 접속된 게이트 패드를 형성하는 단계를 추가로 포함하고, 상기 게이트 패드를 형성하는 단계는 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극을 형성하는 단계와; 상기 제2 보호막으로부터 상기 게이트 절연막까지 관통하는 제4 컨택홀을 형성하는 단계와; 상기 제4 컨택홀을 노출된 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 형성하는 단계를 포함한다.
또한, 본 발명은 상기 데이터 라인과 접속된 데이터 패드를 형성하는 단계를 추가로 포함하고, 상기 데이터 패드를 형성하는 단계는 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극을 형성하는 단계와; 상기 제1 및 제2 보호막을 관통하는 제5 컨택홀을 형성하는 단계와; 상기 제5 컨택홀을 통해 노출된 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 형성하는 단계를 포함한다.
또한, 본 발명은 상기 공통 전극과 화소 전극의 중첩으로 스토리지 캐패시터를 형성하는 단계를 추가로 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 7e를 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 수평 전계 인가형, 즉 FFS 박막 트랜지스터 기판을 도시한 평면도이고, 도 3는 도 2에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 기판은 하부 기판(120) 위에 게이트 절연막(122)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역의 제1 보호막(128) 위에 형성된 공통 전극(114)과, 그 공통 전극(114)과 프린지 필드를 형성하도록 제2 보호막(129)을 사이에 두고 형성된 화소 전극(118)과, 공통 전극(114)과 접속된 공통 라인(116)을 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 게이트 절연막(122)을 사이에 두고 교차 구조로 형성되어 화소 영역을 정의한다.
박막 트랜지스터(TFT)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 제1 및 제2 보호막(128, 129)를 관통하는 제1 컨택홀(112)을 통해 화소 전극(118)과 접속된 드레인 전극(110), 게이트 전극(106)과 게이트 절연막(122)을 사이에 두고 중첩되면서 소스 전극(108) 및 드레인 전극 (110) 사이에 채널을 형성하는 활성층(124), 소스전극(108) 및 드레인 전극(110)과 활성층(124)과의 오믹 접촉을 위한 오믹 컨택층(126)을 포함하는 반도체 패턴(125)을 구비한다. 그리고, 활성층(124) 및 오믹 컨택층(126)은 포함하는 반도체 패턴(125)은 데이터 라인(104)과도 중첩되게 형성된다.
판형상을 갖는 공통 전극(114)은 각 화소 영역에서 상기 박막 트랜지스터(TFT)를 덮는 제1 보호막(128) 위에 투명 도전층으로 형성된다. 공통 전압을 공급하는 공통 라인(116)은 게이트 절연막(122)을 사이에 두고 데이터 라인(104)과 교차하여 공통 전극(114)과 접속된다. 이러한 공통 라인(116)은 게이트 라인(102)과 동일한 게이트 금속층으로 기판(120) 위에 형성된다. 이에 따라, 공통 전극(114) 및 공통 라인(116)은 제2 보호막(129)을 관통하여 공통 전극(114)의 일부를 노출시키는 제2 컨택홀(132)과, 제2 보호막(129)로부터 게이트 절연막(122)까지 관통하여 공통 라인(116)의 일부를 노출시키는 제3 컨택홀(134)을 경유하는 컨택 전극(130)을 통해 접속된다.
드레인 전극(110)과 접속된 화소 전극(118)은 제2 보호막(129)을 사이에 두고 공통 전극(114)과 중첩된 슬릿형으로 형성된다. 구체적으로, 화소 전극(118)은 일정한 각도로 경사지게 형성된 다수의 제1 슬릿과, 다수의 제1 슬릿을 공통으로 연결하는 드레인 전극(110)과 접속된 제2 슬릿을 구비한다. 여기서, 제1 슬릿은 박막 트랜지스터 기판의 최상부에 형성되는 배향막을 수평 방향으로 러빙하기 위하여 45도 이하의 경사각을 갖도록 형성된다. 배향막을 수평 방향으로 러빙하는 이유는 데이터 라인(104)와 공통 전극(114) 사이의 기생 캐패시터로 인한 액정 구동 으로 빛샘이 발생되는 것을 방지하기 위한 것이다. 배향막을 그 기생 캐패시터의 전계 방향과 동일한 수평 방향으로 러빙하는 경우 상기 기생 캐패시터로 인한 액정 구동을 방지할 수 있게 되므로 빛샘을 방지할 수 있게 된다. 이러한 화소 전극(118)은 공통 전극(114)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 함으로써 화소 영역을 투과하는 광 투과율이 달라지게 한다.
이러한 공통 전극(114)과 화소 전극(118)의 중첩부에는 화소 전극(118)에 공급된 비디오 신호를 안정적으로 유지시키는 스토리지 캐패시터가 형성된다.
게이트 라인(102)은 게이트 패드(140)을 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(140)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(142)와, 제2 보호막(129)로부터 게이트 절연막(122)까지 관통하는 제4 컨택홀(144)를 통해 노출된 게이트 패드 하부 전극(142)과 접속된 게이트 패드 상부 전극(146)으로 구성된다.
데이터 라인(104)은 데이터 패드(150)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(150)는 데이터 라인(104)로부터 그 하부의 반도체 패턴(125)와 함께 연장된 데이터 패드 하부 전극(152)과, 제1 및 제2 보호막(128, 129)을 관통하는 제5 컨택홀(154)를 통해 노출된 데이터 패드 하부 전극(152)과 접속된 데이터 패드 상부 전극(156)으로 구성된다.
이와 같이, 본 발명의 제1 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판에서는 공통 전극(114)이 게이트 라인(102)과 서로 다른 층에 형성됨으로써 쇼트 불량을 방지할 수 있게 된다.
이러한 본 발명의 제1 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판은 도 4a 내지 도 4b와 같이 5마스크 공정으로 형성된다.
도 4a를 참조하면, 제1 마스크 공정으로 기판(120) 상에 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(142), 공통 라인(116)을 포함하는 게이트 금속 패턴이 형성된다.
구체적으로, 기판(120) 상에 스퍼터링 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Mo, Ti, Cu, Al(Nd)계 등의 금속이 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(142), 공통 라인(116)을 포함하는 게이트 금속 패턴이 형성된다.
도 4b를 참조하면, 상기 게이트 금속 패턴이 형성된 기판(120) 상에 게이트 절연막(122)이 형성되고 그 위에 제2 마스크 공정으로 활성층(124) 및 오믹 컨택층(126)을 포함하는 반도체 패턴(125)과; 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 데이터 패드 하부 전극(152)을 포함하는 소스/드레인 금속 패턴이 형성된다. 이러한 반도체 패턴(125)과 소스/드레인 패턴은 회절 노광 마스크 또는 하프 톤 마스크를 이용한 하나의 마스크 공정으로 형성된다.
구체적으로, 상기 기판(120) 상에 게이트 절연막(122), 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층, 소스/드레인 금속층이 순차적으로 형성된다. 예를 들면, 게이트 절연막(122), 비정질 실리콘층, 불순물이 도핑된 비정 질 실리콘층은 PECVD 방법으로, 소스/드레인 금속층은 스퍼터링 방법으로 형성된다. 게이트 절연막(122)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이, 소스/드레인 금속층으로는 Cr, Mo, MoW, Al/Cr, Cu, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등이 이용된다. 그리고, 소스/드레인 금속층 위에 포토레지스트가 도포된 다음, 회절 노광 마스크를 이용한 포토리소그래피 공정으로 포토레지스트를 노광 및 현상함으로써 채널부가 상대적으로 얇은 포토레지스트 패턴이 형성된다.
이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소스/드레인 금속층에 비정칠 실리콘층까지 패터닝됨으로써 소스/드레인 패턴과, 그 아래의 반도체 패턴(125)이 형성된다. 이 경우, 소스/드레인 패턴 중 소스 전극(108)과 드레인 전극(110)은 일체화된 구조를 갖는다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴을 애싱함으로써 채널부의 포토레지스트 패턴이 제거된다. 그리고, 애싱된 포토레지스트 패턴을 이용한 식각 공정으로 노출된 소스/드레인 패턴과, 그 아래의 오믹 컨택층(126)이 제거됨으로써 소스 전극(108)과 드레인 전극(110)은 분리되고 활성층(124)이 노출된다.
그리고, 스트립 공정으로 소스/드레인 패턴 위에 잔존하던 포토레지스트 패턴이 제거된다.
도 4c를 참조하면, 소스/드레인 금속 패턴이 형성된 게이트 절연막(122) 상 에 제1 보호막(128)이 형성되고 그 위에 제3 마스크 공정으로 공통 전극(114)이 형성된다.
구체적으로, 소스/드레인 금속 패턴이 형성된 게이트 절연막(122) 상에 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 제1 보호막(128)이 형성된다. 제1 보호막(128)으로는 게이트 절연막(122)과 같은 무기 절연 물질, 또는 유기 절연 물질이 이용된다.
그 다음, 제1 보호막(128) 위에 투명 도전층이 스퍼터링 등의 증착 방법으로 형성된 다음 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 각 화소 영역에 판형으로 공통 전극(144)이 형성된다.
도 4d를 참조하면, 공통 전극(114)이 형성된 제1 보호막(128) 상에 제2 보호막(129)가 형성되고 제4 마스크 공정으로 제1 내지 제5 컨택홀(112, 132, 134, 144, 154)이 형성된다.
구체적으로, 공통 전극(114)이 형성된 제1 보호막(128) 상에 PECVD 등의 증착 방법으로 제2 보호막(129)가 형성된다. 제2 보호막(129)으로는 게이트 절연막(122)과 같은 무기 절연 물질이 이용된다. 이어서, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 제2 보호막(129)로부터 게이트 절연막(122)까지 패터닝됨으로써 제1 내지 제5 컨택홀(112, 132, 134, 144, 154)이 형성된다. 여기서, 제1 및 제5 컨택홀(112, 154) 각각은 제1 및 제2 보호막(128, 129)을 관통하여 드레인 전극(110) 및 데이터 패드 하부 전극(152) 각각의 일부를 노출시킨다. 제2 컨택홀(132)는 제2 보호막(129)를 관통하여 공통 전극(114)의 일부를 노출시킨다. 그리고, 제3 및 제4 컨택홀(134, 144) 각각은 제2 보호막(129)로부터 게이트 절연막(122)까지 관통하여 공통 라인(116) 및 게이트 패드 하부 전극(142) 각각의 일부를 노출시킨다.
도 4e를 참조하면, 제2 보호막(129) 위에 제5 마스크 공정으로 화소 전극(114), 컨택 전극(130), 게이트 패드 상부 전극(146), 데이터 패드 상부 전극(156)을 포함하는 투명 도전 패턴이 형성된다.
구체적으로, 제2 보호막(129) 위에 스퍼터링 등의 증착 방법으로 투명 도전층이 형성된 다음 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝 됨으로써 화소 전극(114), 컨택 전극(130), 게이트 패드 상부 전극(146), 데이터 패드 상부 전극(156)을 포함하는 투명 도전 패턴이 형성된다. 여기서, 화소 전극(114)은 제1 컨택홀(112)을 통해 노출된 드레인 전극(110)과 접속되고, 컨택 전극(130)은 제2 및 제3 컨택홀(132, 134)을 통해 노출된 공통 전극(114) 및 공통 라인(116)을 접속시킨다. 게이트 패드 상부 전극(146)은 제4 컨택홀(144)를 통해 노출된 게이트 패드 하부 전극(142)과 접속되고, 데이터 패드 상부 전극(156)은 제5 컨택홀(154)을 통해 노출된 데이터 패드 하부 전극(152)과 접속된다.
도 5는 본 발명의 제2 실시 예에 따른 수평 전계 인가형, 즉 IPS 박막 트랜지스터 기판을 도시한 평면도이고, 도 6는 도 5에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 5 및 도 6에 도시된 박막 트랜지스터 기판은 도 2 및 도 3에 도시된 박막 트랜지스터 기판과 대비하여 공통 전극(214)이 화소 전극(118)과 같이 슬릿형으로 형성되어 수평 전계를 형성하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복되는 구성 요소들에 대한 설명은 생략하기로 한다.
도 5 및 도 6에 공통 전극(214)은 제1 보호막(128) 위의 화소 영역에 슬릿형으로 형성된다. 구체적으로, 슬릿형 공통 전극(214)은 화소 전극(118)의 제1 슬릿과 평행하도록 일정하게 경사진 제1 슬릿과, 제1 슬릿을 공통으로 연결하는 제2 슬릿으로 구성된다. 여기서, 공통 전극(124)의 제1 슬릿은 화소 전극(118)의 제1 슬릿과 7~15㎛ 정도의 간격을 두고 위치한다. 이러한 슬릿형 공통 전극(214)는 제2 보호막(129)를 사이에 둔 슬릿형 화소 전극(118)과 수평 전계를 형성하게 된다. 그리고, 공통 전극(214)은 제2 및 제3 컨택홀(132, 134)을 경유하여 형성된 컨택 전극(130)을 통해 기판(120) 위에 형성된 공통 라인(116)과 접속된다.
이러한 박막 트랜지스터 기판에서는 개구율 향상을 위하여 투명 도전층으로 형성된 공통 전극(214)과 화소 전극(118)이 제2 보호막(129)를 사이에 두고 서로 다른 층에 형성되므로 쇼트 불량을 방지할 수 있게 된다.
이러한 구성을 갖는 제2 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판은 도 4a 내지 도 4e에서 전술한 바와 같은 5마스크 공정으로 형성된다. 다만, 제3 마스크 공정으로 공통 전극(214)을 형성할 때 제1 실시 예의 판형 공통 전극(114) 대신 슬릿형 공통 전극(214)을 형성하게 된다.
상술한 바와 같이, 본 발명의 한 특징에 따른 수평 전계 인가형 박막 트랜지 스터 기판 및 그 제조 방법은 투명 도전층으로 형성되는 판형 공통 전극을 게이트 라인과 서로 다른 층에 형성함으로써 그들의 쇼트 불량을 방지할 수 있게 된다.
또한, 본 발명의 다른 특징에 따른 수평 전계 인가형 박막 트래지스터 기판 및 그 제조 방법은 투명 도전층으로 형성되는 슬릿형 공통 전극과 슬릿형 화소 전극을 서로 다른 층에 형성함으로써 그들의 쇼트 불량을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (17)
- 게이트 라인과;상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과;상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;상기 화소 영역에서 상기 박막 트랜지스터를 덮는 제1 보호막 위에 형성된 공통 전극과;상기 데이터 라인과 게이트 절연막을 사이에 두고 교차하여 상기 공통 전극과 접속된 공통 라인과;상기 게이트 라인과 나란하며 상기 이중 구조로 형성된 공통 라인과;상기 공통 전극과 수평 전계를 형성하도록 제2 보호막을 사이에 두고 형성되며 상기 박막 트랜지스터와 접속된 화소 전극을 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 공통 전극 및 공통 라인 각각의 일부를 노출시키는 컨택홀을 경유하여 상기 공통 전극 및 공통 라인을 접속시키는 컨택 전극을 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 화소 전극은45도 이하로 경사지게 형성된 다수의 제1 슬릿과, 그 다수의 제1 슬릿과 공통 접속된 제2 슬릿을 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
- 제 3 항에 있어서,상기 공통 전극은상기 화소 전극의 제1 슬릿과 평행하도록 경사지게 형성된 다수의 제1 슬릿과, 그 다수의 제1 슬릿과 공통 접속된 제2 슬릿을 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
- 제 1 항 및 제 3 항 중 어느 한 항에 있어서,상기 공통 전극은 상기 화소 영역에 판형으로 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과, 상기 제2 보호막으로부터 상기 게이트 절연막까지 관통하는 컨택홀을 통해 노출된 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 포함하는 게이트 패드를 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극과, 상기 제1 및 제2 보호막을 관통하는 컨택홀을 통해 노출된 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 포함하는 데이터 패드를 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 공통 전극과 화소 전극의 중첩부에 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 공통 전극 및 화소 전극은 투명 도전층으로 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
- 기판 위에 게이트 라인 및 그와 접속된 게이트 전극, 공통 라인을 포함하는 게이트 금속 패턴을 형성하는 단계와;상기 게이트 금속 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 반도체 패턴을 형성하는 단계와;상기 반도체 패턴이 형성된 게이트 절연막 상에 상기 게이트 라인과 교차하여 화소 영역의 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극, 그 소스 전극과 마주하는 드레인 전극을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와;상기 소스/드레인 금속 패턴이 형성된 게이트 절연막 상에 제1 보호막을 형성하는 단계와;상기 각 화소 영역의 상기 제1 보호막 상에 공통 전극을 형성하는 단계와;상기 공통 전극이 형성된 제1 보호막 상에 제2 보호막을 형성하는 단계와;상기 드레인 전극, 공통 전극, 공통 라인의 일부를 각각 노출시키는 제1 내지 제3 컨택홀을 형성하는 단계와;상기 각 화소 영역에서 공통 전극과 수평 전계를 형성하며 상기 제1 컨택홀을 통해 노출된 드레인 전극과 접속된 화소 전극, 상기 제2 및 제3 컨택홀을 통해 노출된 공통 전극 및 공통 라인을 접속시키는 컨택 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
- 제 10 항에 있어서,상기 화소 전극은 45도 이하로 경사지게 형성된 다수의 제1 슬릿과, 그 다수의 제1 슬릿과 공통 접속된 제2 슬릿을 구비하도록 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
- 제 11 항에 있어서,상기 공통 전극은상기 화소 전극의 제1 슬릿과 평행하도록 경사지게 형성된 다수의 제1 슬릿과, 그 다수의 제1 슬릿과 공통 접속된 제2 슬릿을 구비하도록 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
- 제 10 항 및 제 11 항 중 어느 한 항에 있어서,상기 공통 전극은 상기 화소 영역에 판형으로 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
- 제 10 항에 있어서,상기 게이트 라인과 접속된 게이트 패드를 형성하는 단계를 추가로 포함하고,상기 게이트 패드를 형성하는 단계는상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극을 형성하는 단계와;상기 제2 보호막으로부터 상기 게이트 절연막까지 관통하는 제4 컨택홀을 형성하는 단계와;상기 제4 컨택홀을 노출된 상기 게이트 패드 하부 전극과 접속된 게이트 패 드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
- 제 10 항에 있어서,상기 데이터 라인과 접속된 데이터 패드를 형성하는 단계를 추가로 포함하고,상기 데이터 패드를 형성하는 단계는상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극을 형성하는 단계와;상기 제1 및 제2 보호막을 관통하는 제5 컨택홀을 형성하는 단계와;상기 제5 컨택홀을 통해 노출된 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
- 제 10 항에 있어서,상기 공통 전극과 화소 전극의 중첩으로 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
- 제 10 항에 있어서,상기 공통 전극 및 화소 전극은 투명 도전층으로 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050214A KR20060001165A (ko) | 2004-06-30 | 2004-06-30 | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050214A KR20060001165A (ko) | 2004-06-30 | 2004-06-30 | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060001165A true KR20060001165A (ko) | 2006-01-06 |
Family
ID=37104348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040050214A KR20060001165A (ko) | 2004-06-30 | 2004-06-30 | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060001165A (ko) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1873833A1 (en) * | 2006-06-30 | 2008-01-02 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate and method of fabricating the same |
| KR100917503B1 (ko) * | 2007-01-25 | 2009-09-16 | 엡슨 이미징 디바이스 가부시키가이샤 | 액정 표시 장치 및 그 제조 방법 |
| KR20130065919A (ko) * | 2011-12-12 | 2013-06-20 | 삼성디스플레이 주식회사 | 표시 기판 및 이의 제조 방법 |
| KR20130067915A (ko) * | 2011-12-14 | 2013-06-25 | 엘지디스플레이 주식회사 | 에프에프에스 방식 액정표시장치용 어레이기판 및 제조방법 |
| KR20130069121A (ko) * | 2011-12-16 | 2013-06-26 | 엘지디스플레이 주식회사 | 액정표시장치 및 액정표시장치 제조방법 |
| KR20130072896A (ko) * | 2011-12-22 | 2013-07-02 | 엘지디스플레이 주식회사 | 액정표시장치 어레이 기판 및 그 제조방법 |
| KR101298613B1 (ko) * | 2010-12-27 | 2013-08-26 | 엘지디스플레이 주식회사 | 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법 |
| KR101394938B1 (ko) * | 2011-05-03 | 2014-05-14 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR20140090852A (ko) * | 2013-01-10 | 2014-07-18 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US8940565B1 (en) | 2013-08-09 | 2015-01-27 | Samsung Display Co., Ltd. | Methods of manufacturing thin-film transistor array substrate and liquid crystal display |
| KR20150062692A (ko) * | 2013-11-29 | 2015-06-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR20170037587A (ko) * | 2006-10-31 | 2017-04-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정표시장치 |
| US9761614B2 (en) | 2014-07-29 | 2017-09-12 | Samsung Display Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| KR20180078660A (ko) * | 2016-12-30 | 2018-07-10 | 엘지디스플레이 주식회사 | 표시장치용 어레이 기판 및 이를 포함하는 표시장치 |
| KR20180094507A (ko) * | 2010-08-10 | 2018-08-23 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
-
2004
- 2004-06-30 KR KR1020040050214A patent/KR20060001165A/ko not_active Application Discontinuation
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1873833A1 (en) * | 2006-06-30 | 2008-01-02 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate and method of fabricating the same |
| KR20220058505A (ko) * | 2006-10-31 | 2022-05-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정표시장치 |
| KR20230019909A (ko) * | 2006-10-31 | 2023-02-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR20210143709A (ko) * | 2006-10-31 | 2021-11-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정표시장치 |
| US11592717B2 (en) | 2006-10-31 | 2023-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| KR20210063304A (ko) * | 2006-10-31 | 2021-06-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정표시장치 |
| US11372298B2 (en) | 2006-10-31 | 2022-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| KR20190100140A (ko) * | 2006-10-31 | 2019-08-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정표시장치 |
| US11016354B2 (en) | 2006-10-31 | 2021-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| US11860495B2 (en) | 2006-10-31 | 2024-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| KR20190045113A (ko) * | 2006-10-31 | 2019-05-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정표시장치 |
| US10698277B2 (en) | 2006-10-31 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| KR20170037587A (ko) * | 2006-10-31 | 2017-04-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정표시장치 |
| KR20210000703A (ko) * | 2006-10-31 | 2021-01-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정표시장치 |
| KR20200092920A (ko) * | 2006-10-31 | 2020-08-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정표시장치 |
| US7636144B2 (en) | 2007-01-25 | 2009-12-22 | Epson Imaging Devices Corporation | Liquid crystal display device and method of manufacturing the same |
| KR100917503B1 (ko) * | 2007-01-25 | 2009-09-16 | 엡슨 이미징 디바이스 가부시키가이샤 | 액정 표시 장치 및 그 제조 방법 |
| KR20180094507A (ko) * | 2010-08-10 | 2018-08-23 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| KR101298613B1 (ko) * | 2010-12-27 | 2013-08-26 | 엘지디스플레이 주식회사 | 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법 |
| KR101394938B1 (ko) * | 2011-05-03 | 2014-05-14 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR20130065919A (ko) * | 2011-12-12 | 2013-06-20 | 삼성디스플레이 주식회사 | 표시 기판 및 이의 제조 방법 |
| KR20130067915A (ko) * | 2011-12-14 | 2013-06-25 | 엘지디스플레이 주식회사 | 에프에프에스 방식 액정표시장치용 어레이기판 및 제조방법 |
| KR20130069121A (ko) * | 2011-12-16 | 2013-06-26 | 엘지디스플레이 주식회사 | 액정표시장치 및 액정표시장치 제조방법 |
| KR20130072896A (ko) * | 2011-12-22 | 2013-07-02 | 엘지디스플레이 주식회사 | 액정표시장치 어레이 기판 및 그 제조방법 |
| KR20140090852A (ko) * | 2013-01-10 | 2014-07-18 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US8940565B1 (en) | 2013-08-09 | 2015-01-27 | Samsung Display Co., Ltd. | Methods of manufacturing thin-film transistor array substrate and liquid crystal display |
| KR20150062692A (ko) * | 2013-11-29 | 2015-06-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| US9761614B2 (en) | 2014-07-29 | 2017-09-12 | Samsung Display Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| KR20180078660A (ko) * | 2016-12-30 | 2018-07-10 | 엘지디스플레이 주식회사 | 표시장치용 어레이 기판 및 이를 포함하는 표시장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101182322B1 (ko) | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR100560402B1 (ko) | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR101166842B1 (ko) | 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판 | |
| US7564529B2 (en) | Liquid crystal display device and fabricating method thereof | |
| KR100682358B1 (ko) | 액정 표시 패널 및 제조 방법 | |
| US7316944B2 (en) | Fabricating method of a liquid crystal display device | |
| KR101137861B1 (ko) | 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조방법 | |
| KR100560399B1 (ko) | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR100566816B1 (ko) | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR20070000893A (ko) | 수평 전계 인가형 액정 표시 장치 및 그 제조 방법 | |
| KR20070050257A (ko) | 수평 전계 인가형 액정 표시장치 및 그 제조 방법 | |
| KR100560405B1 (ko) | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR20060001165A (ko) | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR100560404B1 (ko) | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 | |
| US8294862B2 (en) | Liquid crystal display device and method of fabricating the same | |
| KR20050060963A (ko) | 박막 트랜지스터 어레이 기판 및 그 제조방법 | |
| KR20080048261A (ko) | 수평 전계 인가형 액정표시패널 및 그 제조방법 | |
| KR20040086927A (ko) | 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그제조 방법 | |
| KR20080057921A (ko) | 수평 전계형 박막 트랜지스터 기판 및 그 제조방법 | |
| KR20080081487A (ko) | 박막 트랜지스터 어레이 기판 및 그 제조방법 | |
| KR20060038069A (ko) | 수평 전계 인가형 액정 표시 패널 및 그 제조방법 | |
| KR101126344B1 (ko) | 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 제조 방법 | |
| KR101149938B1 (ko) | 프린지 필드 스위치 타입의 박막 트랜지스터 기판 제조방법 | |
| KR101980775B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR101116819B1 (ko) | 액정 표시 패널의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |