KR101980775B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 광 투과율을 향상시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 본 발명에 따른 박막 트랜지스터 기판은 다수의 게이트 라인과, 상기 다수의 게이트 라인과 교차하도록 형성된 다수의 데이터 라인들과, 상기 게이트 라인들과 접속된 게이트 전극과, 상기 데이터 라인과 접속된 소스 전극과, 상기 소스 전극과 마주보도록 형성된 드레인 전극과, 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 반도체 패턴을 포함하는 박막 트랜지스터와, 상기 박막 트랜지스터를 덮도록 형성되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀들을 포함하는 보호막들과, 상기 드레인 전극과 접속되는 제1 화소 전극과, 상기 제1 화소 전극과 서로 다른 보호막 상에 교번적으로 형성된 제2 화소 전극과, 상기 제1 및 제2 화소 전극과 프린지 필드를 형성하는 공통 전극을 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}

본 발명은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 특히 광 투과율을 향상시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 및 컬러 필터 기판을 포함하는 액정 표시 패널과, 그 액정 표시 패널에 광을 조사하는 백라이트 유닛과, 액정 표시 패널을 구동하기 위한 구동 회로부를 포함한다.

박막 트랜지스터 기판은 하부 기판 위에 게이트 절연막을 사이에 두고 교차하게 형성된 게이트 라인 및 데이터 라인과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터의 드레인 전극과 컨택홀을 통해 접속되는 화소 전극과, 그들 위에 도포된 하부 배향막을 포함한다.

컬러 필터 기판은 컬러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 화소 전극과 수직 전계를 이루는 공통 전극과, 그들 위에 액정 배향을 위해 도포된 상부 배향으로 구성된다.

위와 같이, 액정 표시 패널은 두 기판에 각각 전극을 설치하고 액정 방향자가 90°트위스트 되도록 배열한 다음, 전극에 전압을 가하여 액정 방향자를 구동하는 트위스트 네마틱(Twisted-Nematic; TN) 방식으로 형성할 수 있으며, 하나의 기판 상에 두 개의 전극을 형성하고 두 전극 사이에서 발생하는 수평 전계로 액정의 방향자를 조절하는 IPS(In-Plane Switching) 모드, 두 개의 전극을 투명 전도체로 형성하면서 두 개의 전극 사이의 간격을 좁게 형성하여 두 전극 사이에 형성되는 프린지 필드에 의해 액정 분자를 동작시키는 FFS(Fringe Field Switching) 모드 방식 등의 방식을 이용한다.

이때, 프린지 전계 방식의 박막 트랜지스터 기판은 서로 교차하는 게이트 라인 및 데이터 라인과, 게이트 라인과 데이터 라인과 접속된 박막 트랜지스터와, 박막 트랜지스터와 접속되며 슬릿 형태로 형성된 화소 전극과, 화소 전극과 보호막을 사이에 두고 프린지 전계를 형성하는 공통 전극을 포함한다.

이러한, 슬릿 형태로 형성된 화소 전극은 인접한 화소 전극들 간의 간격이 좁으면 단락(Short)이 발생되어 최소 공정 마진으로 화소 전극들 간의 간격은 최소 4.7㎛되어야한다. 따라서, 도 1에 도시된 바와 같이 화소 전극들 간의 간격이 최소 4.7㎛되어야 하므로 그에 따른 광투과율은 2.25%이상 될 수가 없었다.

본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 광 투과율을 향상킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법을 제공하는 것이다.

이를 위하여, 본 발명에 따른 박막 트랜지스터 기판은 다수의 게이트 라인과, 상기 다수의 게이트 라인과 교차하도록 형성된 다수의 데이터 라인들과, 상기 게이트 라인들과 접속된 게이트 전극과, 상기 데이터 라인과 접속된 소스 전극과, 상기 소스 전극과 마주보도록 형성된 드레인 전극과, 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 반도체 패턴을 포함하는 박막 트랜지스터와, 상기 박막 트랜지스터를 덮도록 형성되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀들을 포함하는 보호막들과, 상기 드레인 전극과 접속되는 제1 화소 전극과, 상기 제1 화소 전극과 서로 다른 보호막 상에 교번적으로 형성된 제2 화소 전극과, 상기 제1 및 제2 화소 전극과 프린지 필드를 형성하는 공통 전극을 포함하는 것을 특징으로 한다.

여기서, 상기 제1 화소 전극은 상기 공통 전극의 상부에 위치한 제1 상부 화소 전극과, 상기 게이트 라인과 평행하게 형성되며, 상기 게이트 라인 상부에 위치한 제1 하부 화소 전극과, 상기 데이터 라인과 나란하게 형성된 제1 핑거부를 포함하는 것을 특징으로 한다.

그리고, 상기 제2 화소 전극은 상기 제1 상부 화소 전극과 중첩되는 제2 상부 화소 전극과, 상기 제1 하부 화소 전극과 중첩되는 제2 하부 화소 전극과, 상기 제1 핑거부와 교번적으로 나란하게 형성된 제2 핑거부를 포함하는 것을 특징으로 한다.

또한, 상기 제1 핑거부와 상기 제2 핑거부의 사이의 간격은 3.5㎛~4.5㎛으로 형성되는 것을 특징으로 한다.

본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴을 형성하는 단계와, 상기 제1 도전 패턴이 형성된 기판 상에 게이트 절연막을 증착하고, 상기 게이트 절연막 상에 반도체 패턴, 소스 및 드레인 전극, 데이터 라인을 포함하는 제2 도전 패턴을 형성하는 단계와, 상기 제2 도전 패턴이 형성된 기판 상에 제1 및 제2 보호막을 증착하고, 상기 제1 및 제2 보호막을 관통하여 상기 드레인 전극을 노출시키는 제1 화소 컨택홀을 형성하는 단계와, 상기 제1 및 제2 보호막 상에 공통 전극을 포함하는 제3 도전 패턴을 형성하는 단계와, 상기 제3 도전 패턴이 형성된 기판 상에 서로 다른 보호막 상에 교번적으로 형성된 제1 및 제2 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 제3 도전 패턴이 형성된 기판 상에 서로 다른 보호막 상에 교번적으로 형성된 제1 및 제2 화소 전극을 형성하는 단계는 상기 제3 도전 패턴이 형성된 기판 상에 제3 보호막을 증착하고, 제3 보호막을 관통하여 상기 드레인 전극을 노출하는 제2 화소 컨택홀을 형성하는 단계와, 상기 제3 보호막이 형성된 기판 상에 상기 드레인 전극과 접속된 제1 화소 전극을 포함하는 제4 도전 패턴을 형성하는 단계와, 상기 제4 도전 패턴이 형성된 기판 상에 제4 보호막을 증착하고, 상기 제4 보호막을 관통하여 상기 제1 화소 전극을 노출하는 제3 화소 컨택홀을 형성하는 단계와, 상기 제4 보호막이 형성된 기판 상에 상기 제1 화소 전극과 교번적으로 형성된 제2 화소 전극을 포함하는 제5 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 제1 화소 전극은 상기 공통 전극의 상부에 위치한 제1 상부 화소 전극과, 상기 게이트 라인과 평행하게 형성되며, 상기 게이트 라인 상부에 위치한 제1 하부 화소 전극과, 상기 데이터 라인과 나란하게 형성된 제1 핑거부를 포함하는 것을 특징으로 한다.

또한, 상기 제2 화소 전극은 상기 제1 상부 화소 전극과 중첩되는 제2 상부 화소 전극과, 상기 제1 하부 화소 전극과 중첩되는 제2 하부 화소 전극과, 상기 제1 핑거부와 교번적으로 나란하게 형성된 제2 핑거부를 포함하는 것을 특징으로 한다.

또한, 상기 제1 핑거부와 상기 제2 핑거부의 사이의 간격은 3.5㎛~4.5㎛으로 형성되는 것을 특징으로 한다.

본 발명에 따른 박막 트랜지스터 기판 및 이의 제조 방법은 서로 다른 보호막 상에 제1 화소 전극과 제2 화소 전극을 형성함으로써, 제1 화소 전극의 핑거부와 제2 화소 전극의 핑거부의 간격을 좁게 형성함으로써 프린지 전계를 강하게 걸어 액정 분자들의 회전이 잘 이루어지게 되며, 그에 따른 광 투과율이 향상된 효과를 가진다.

도 1은 종래 프린지 전계 방식의 박막 트랜지스터 기판을 이용한 액정 표시 패널의 광 투과율을 나타낸 이미지 화면이다.
도 2는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 3은 도 2에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ',Ⅳ-Ⅳ', Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도이다.
도 4는 본 발명의 실시 예에 따른 투과율 이미지를 나타내고 있다.
도 5는 본 발명의 실시 예에 따른 액정 분자들을 나타내고 있다.
도 6a 및 도 6b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제1 도전 패턴의 제조 방법을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제2 도전 패턴의 제조 방법을 나타내는 평면도 및 단면도이다.
도 8a 및 도 8b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제1 및 제2 보호막의 제조 방법을 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제3 도전 패턴의 제조 방법을 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제3 보호막의 제조 방법을 나타내는 평면도 및 단면도이다.
도 11a 및 도 11b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제4 도전 패턴의 제조 방법을 나타내는 평면도 및 단면도이다.
도 12a 및 도 12b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제4 보호막의 제조 방법을 나타내는 평면도 및 단면도이다.
도 13a 내지 도 13b는 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제5 도전 패턴의 제조 방법을 나타내는 평면도 및 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성 요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.

이하, 본 발명의 바람직한 실시 예를 도 2 내지 도 12b를 참조하여 상세히 설명하기로 한다.

도 2는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 3은 도 2에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ',Ⅳ-Ⅳ', Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도이다.

도 2 및 도 3에 도시된 박막 트랜지스터 기판은 하부 기판 위에 게이트 절연막(112)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 게이트 라인(102) 및 데이터 라인(104)의 교차부와 접속된 박막 트랜지스터, 박막 트랜지스터의 드레인 전극(110)과 접속된 제1 및 제2 화소 전극(122a,122b)과, 제1 및 제2 화소 전극(122a,122b)과 프린지 필드를 형성하는 공통 전극(124)과, 게이트 라인(102)과 접속된 게이트 패드(150)와, 데이터 라인(104)과 접속된 데이터 패드(160)와, 공통 라인(126)과 접속된 공통 패드(128)를 구비한다.

게이트 라인(102)은 게이트 패드(150)를 통해 게이트 드라이버(미도시)로부터 스캔 신호를 공급하고, 데이터 라인(104)은 데이터 패드(160)를 통해 데이터 드라이버(미도시)로부터의 화소 신호를 공급한다. 이러한, 게이트 라인(102) 및 데이터 라인(104)은 게이트 절연막(112)을 사이에 두고 교차하여 각 화소 영역을 정의한다.

박막 트랜지스터는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인과 접속된 게이트 전극(106)과, 데이터 라인과 접속된 소스 전극(108)과, 소스 전극과 마주하도록 형성된 드레인 전극(110)과, 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114)과, 소스 전극(108) 및 드레인 전극(110)과 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(116)을 구비한다. 그리고, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115)은 데이터 라인(104)과 데이터 패드 하부 전극(162) 각각에 포함된다.

제1 및 제2 화소 전극(122a,122b)은 서로 다른 보호막 상에 서로 교번적으로 형성된다. 이러한, 제1 화소 전극(122a)은 박막 트랜지스터의 드레인 전극(110)과 제1 및 제2 화소 컨택홀(120a,120b)을 통해 접속되며, 제2 화소 전극(122b)은 제1 화소 전극(122a) 상에 제3 화소 컨택홀(120c)을 통해 접속된다. 이에 따라, 제1 및 제2 화소 전극(122a,122b)은 박막 트랜지스터를 통해 데이터 라인(104)으로부터의 화소 신호가 공급된다.

제1 화소 전극(122a)은 각 화소 영역에서 제3 보호막(132b)을 사이에 두고 공통 전극(124)과 중첩되어 프린지 필드를 형성하며, 제2 화소 전극(122b)과 교번적으로 형성된다. 제1 화소 전극(122a)은 공통 라인(126)의 상부에 위치한 제1 상부 화소 전극과, 게이트 라인(102)과 평행하게 형성되며, 게이트 라인(102) 상부에 위치한 제1 하부 화소 전극과, 데이터 라인과 나란하게 형성된 제1 핑거부를 포함한다.

제2 화소 전극(122b)은 각 화소 영역에서 제4 보호막(132c)을 사이에 두고 공통 전극(124)과 중첩되어 프린지 필드를 형성하며, 제1 화소 전극(122a)과 교번적으로 형성된다. 제2 화소 전극(122b)은 제1 상부 화소 전극과 중첩되는 제2 상부 화소 전극과, 제1 하부 화소 전극과 중첩되는 제2 하부 화소 전극과, 제1 핑거부와 교번적으로 나란하게 형성된 제2 핑거부를 포함한다.

제1 화소 전극(122a)의 제1 핑거부와 제2 화소 전극(122b)의 제2 핑거부는 데이터 라인(104)과 나란하게 형성되는데, 제1 핑거부와 제2 핑거부는 게이트 라인(102)과 나란한 각 화소 영역의 중심부를 기준으로 대칭되면서 제1 기울기(θ1)를 가지도록 경사진 사선 방향으로 형성된다. 이때, 중심부는 경사진 사선 방향의 각도보다 더 기울어진 제2 기울기(θ2)를 가지도록 경사지게 된다. 예를 들어, 제1 기울기의 각도(θ1)는 7°일 수 있으며, 제2 기울기의 각도(θ2)는 45°일 수 있다.

이에 따라, 공통 전극(124)과 제1 및 제2 화소 전극(122a,122b) 사이에 형성된 프린지 전계에 의해 액정 분자들이 대칭적으로 배열됨으로써 멀티-도메인을 형성할 수 있어 시야각을 향상시킬 수 있다.

또한, 제1 핑거부와 제2 핑거부 사이의 간격(W)을 3.5㎛~4.5㎛으로 좁힘으로써 시야각을 향상시킬 수 있다. 제1 및 제2 화소 전극(122a,122b)은 박막 트랜지스터를 통해 화소 신호가 공급되면, 공통 전압이 공급된 공통 전극(124)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 컬러 필터 기판 사이에 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.

이때, 제1 핑거부와 제2 핑거부 사이의 간격(W)을 좁힘으로써 프린지 필드가 강하게 걸림으로써 액정 분자들의 회전이 잘 이루어지게 된다. 상술한 바와 같이 액정 분자들의 회전 정도에 따라 화소 영역의 광 투과율이 결정되는데, 제1 화소 전극(122a)의 제1 핑거부와 제2 화소 전극(122b)의 제2 핑거부 간의 거리를 좁힘으로써 액정 분자들의 회전이 잘 이루어짐으로써 그에 따른 광 투과율이 향상되었다.

이와 같이, 제1 핑거부와 제2 핑거부의 간격(W)을 3.5㎛~4.5㎛으로 좁힐 수 있는 것은, 제1 화소 전극(122a)과 제2 화소 전극(122b)을 서로 다른 보호층에 형성함으로써 가능하게 되었다. 즉, 종래의 프린지 필드에 따른 박막 트랜지스터 기판에는 화소 전극의 핑거부들이 하나의 보호막 상에 슬릿 형태로 형성됨으로써 최소 공정 마진으로 인해 핑거부들의 간격을 좁게 할 수 없었다. 만약, 최소 공정 마진을 따르지 않게 되면, 서로 인접한 핑거부들 간의 단락(Shor)현상이 발생되므로 최소 공정 마진으로 핑거부들을 형성할 수 밖에 없었다. 따라서, 최소 공정 마진을 지키기 위해서는 핑거부들 간의 간격을 적어도 4.7㎛의 간격을 유지해야하므로, 프린지 전계가 약하게 되며, 그에 따른 액정 분자들의 회전이 약하게 되어 그에 따른 광투과율이 좋지 못하였다.

하지만, 본 발명은 제1 핑거부와 제2 핑거부를 서로 다른 보호막에 교번적으로 형성함으로써 제1 핑거부와 제2 핑거부 간의 간격을 좁게할 수 있으며, 그에 따른 공정 마진을 최소로 할 수 있게 됨과 동시에 제1 핑거부와 제2 핑거부의 간격이 좁게 되어 그에 따른 강한 프린지 필드가 걸리게 되므로 그에 따른 광 투과율이 향상된다.

도 4는 본 발명의 실시 예에 따른 투과율 이미지를 나타내고 있으며, 도 5는 본 발명의 실시 예에 따른 액정 분자들을 나타내고 있다. 도 4는 제1 핑거부와 제2 핑거부 사이의 간격(W)을 4.0㎛으로 하며, 제1 핑거부와 제2 핑거부들 각각의 폭을 2.4㎛로 한 경우에 따른 투과율을 나타내고 있다. 종래 프린지 필드 구조의 박막 트랜지스터 기판을 이용한 광 투과율은 2.25%이였으나, 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 이용한 광 투과율은 2.38%로, 종래에 비해 5% 상승하였다. 또한, 도 5는 도 4와 동일한 조건으로 제1 핑거부와 제2 핑거부 사이의 간격(W)을 좁힘으로써 프린지 필드가 강하게 걸려 액정 분자들의 회전이 잘 이루어지는 것을 나타낸 화면이다.

공통 전극(124)은 공통 라인(126)과 제1 및 제2 보호막(132a,134)을 관통하는 공통 전극 컨택홀(226)을 통해 접속된다. 이러한 공통 전극(124)은 제1 및 제2 화소 전극(122a,122b)과 중첩되어 프린지 필드를 형성한다. 공통 전극(124)과 데이터 라인(104) 간의 기생 커패시터 발생을 줄이기 위해 유기 절연 물질로 예로 들어 포토 아크릴로 제2 보호막(134)을 형성하여 공통 전극(124)과 데이터 라인(104) 간의 거리를 넓힐 수 있다. 또한, 공통 전극(124)은 투명 전극 재질로 형성되며, 투명 전극 재질로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO) 등이 이용될 수 있다.

공통 라인(126)은 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 공통 전극에 공급한다. 공통 라인(126)은 데이터 라인(104)과 나란하게 형성되며, 게이트 전극(106)과 동일 재질로 형성된다.

공통 패드는 공통 라인(126)이 연장되어 형성된 공통 패드 하부 전극(226)과, 제1 내지 제3 보호막(132a,134,132b)과 게이트 절연막(112)을 관통하여 형성된 공통 패드 컨택홀(128a)을 통해 공통 패드 하부 전극(226)과 접속된 공통 패드 상부 전극(128)으로 구성된다.

게이트 패드(150)는 게이트 드라이버(도시하지 않음)로부터 스캔 신호를 게이트 라인(102)에 공급한다. 이를 위해, 게이트 패드(150)는 게이트 라인(102)으로부터 연장되어 형성된 게이트 패드 하부 전극(152)과, 제1 내지 제3 보호막(132a,134,132b)과 게이트 절연막(112)을 관통하는 제1 및 제2 게이트 컨택홀들(154a,154b)을 통해 게이트 하부 전극(152)과 접속된 게이트 패드 상부 전극(156)으로 구성된다. 게이트 패드 상부 전극(156)은 제1 화소 전극(122a) 형성시 동시에 동일층에 동일 재질로 형성된다.

데이터 패드(160)는 데이터 드라이버(도시하지 않음)로부터의 화소 신호를 데이터 라인(104)에 공급한다. 이를 위해, 데이터 패드(160)는 데이터 라인(104)으로부터 연장되어 형성된 데이터 패드 하부 전극(162)과, 제1 내지 제3 보호막(132a,134,132b)을 관통하는 제1 및 제2 데이터 컨택홀(164a,164b)을 통해 데이터 패드 하부 전극(162)과 접속된 데이터 패드 상부 전극(166)으로 구성된다. 데이터 패드 상부 전극(166)은 제1 화소 전극(122a) 형성시 동시에 동일층에 동일 재질로 형성된다.

도 6a 내지 도 13b는 도 3에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.

도 6a 및 도 6b를 참조하면, 기판(101) 상에 게이트 전극(106), 게이트 라인(102), 공통 라인(126), 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴이 형성된다.

구체적으로, 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 적어도 두 층의 게이트 금속층이 형성된다. 게이트 금속층으로는 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Cu/Mo/Ti, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 단일층으로 형성될 수 있다. 이어서, 제1 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 게이트 금속층을 패터닝함으로써 게이트 전극(106), 게이트 라인(102), 공통 라인(126), 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴이 형성된다.

도 7a 및 도 7b를 참조하면, 제1 도전 패턴이 형성된 기판(101) 상에 게이트 절연막(112)이 형성되며, 게이트 절연막(112)이 형성된 기판(101) 상에 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115), 소스 및 드레인 전극(108,110), 데이터 라인(104), 데이터 패드 하부 전극(162)을 포함하는 제2 도전 패턴이 형성된다.

구체적으로, 제1 도전 패턴이 형성된 하부 기판(101) 상에 PECVD 등의 증착 방법으로 게이트 절연막(112), 비정질 실리콘층, 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층이 순차적으로 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 데이터 금속층이 형성된다. 게이트 절연막(112)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용되고, 데이터 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다.

그리고, 데이터 금속층 위에 포토레지스트가 도포된 다음, 제2 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 비정질 실리콘층과 데이터 금속층을 패터닝함으로써 게이트 절연막 상에 형성된 활성층(114) 및 오믹 접촉층(116)으로 이루어진 반도체 패턴(115)과, 소스 전극(108) 및 드레인 전극(110)과, 데이터 라인(104), 데이터 패드 하부 전극(162)을 포함하는 제2 도전 패턴이 형성된다. 여기서, 제2 마스크는 예를 들어, 슬릿 마스크 또는 하프톤 마스크를 이용하여 포토레지스트를 서로 다른 두께를 가지는 포토레지스트 패턴을 형성함으로써 반도체 패턴(115)과 소스 및 드레인 전극(108,110)을 동일 공정에서 형성할 수 있다.

도 8a 및 도 8b를 참조하면, 제2 도전 패턴이 형성된 기판(101) 상에 제1 게이트 컨택홀(154a), 제1 데이터 컨택홀(164a), 제1 화소 컨택홀(120a), 공통 전극 컨택홀(226)을 가지는 제1 및 제2 보호막(132a,134)이 형성된다.

구체적으로, 반도체 패턴(115) 및 제2 도전 패턴이 형성된 게이트 절연막(112) 상에 제1 및 제2 보호막(132a,134)이 PECVD 또는 CVD 방법으로 증착된다. 제1 보호막(132a)은 게이트 절연막과 같은 무기 절연 물질로 형성될 수 있으며, 제2 보호막(134)은 포토 아크릴과 같은 유기 절연 물질로 형성될 수 있다. 이 제1 및 제2 보호막(132a,134)은 제3 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 제1 및 제2 보호막(132a,134)을 패터닝함으로써 제1 게이트 컨택홀(154a), 제1 데이터 컨택홀(164a), 제1 화소 컨택홀(120a), 공통 전극 컨택홀(226)을 형성한다. 제1 화소 컨택홀(120a)은 제1 및 제2 보호막(132a,134)을 관통하여 드레인 전극(110)을 노출시키며, 제1 게이트 컨택홀(154a)은 게이트 절연막(112), 제1 및 제2 보호막(132a,134)을 관통하여 게이트 패드 하부 전극(152)을 노출시키며, 제1 데이터 컨택홀(164a)은 제1 및 제2 보호막(132a,134)을 관통하여 데이터 패드 하부 전극(162)을 노출시키며, 공통 전극 컨택홀(226)은 게이트 절연막(112), 제1 및 제2 보호막(132a,134)을 관통하여 게이트 라인(126)을 노출시킨다.

도 9a 및 도 9b를 참조하면, 제1 및 제2 보호막(132a,134)이 형성된 기판(101) 상에 공통 전극(124)을 포함하는 제3 도전 패턴을 형성한다.

구체적으로, 제1 및 제2 보호막(132a,134)이 형성된 기판(101) 상에 투명 도전층이 형성된다. 투명 전극층은 스퍼터링 방법 등으로 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 증착할 수 있다. 이어서, 제4 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 투명 전극층을 패터닝함으로써 공통 전극(124)을 포함하는 제3 도전 패턴이 형성된다.

도 10a 및 도 10b를 참조하면, 제3 도전 패턴이 형성된 기판(101) 상에 제2 게이트 컨택홀(154b), 제2 데이터 컨택홀(164b), 제2 화소 컨택홀(120b)을 포함하며,공통 전극(124)이 노출된 제3 보호막(132b)이 형성된다.

구체적으로, 제3 도전 패턴이 형성된 기판(101) 상에 제3 보호막(132b)이 PECVD 또는 CVD 방법으로 증착된다. 제3 보호막(132b)은 게이트 절연막과 같은 무기 절연 물질로 형성될 수 있다. 이러한, 제3 보호막(132b)은 제5 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 제3 보호막(132b)을 패터닝함으로써 제2 게이트 컨택홀(154b), 제2 데이터 컨택홀(164b), 제2 화소 컨택홀(120a)이 형성되며, 공통 전극(124)이 노출된다. 제2 화소 컨택홀(120b)은 제3 보호막(132b)을 관통하여 드레인 전극(110)을 노출시키며, 제2 게이트 컨택홀(154b)은 제3 보호막(132b)을 관통하여 게이트 패드 하부 전극(152)을 노출시키며, 제2 데이터 컨택홀(164b)은 제3 보호막(132b)을 관통하여 데이터 패드 하부 전극(162)을 노출시킨다.

도 11a 및 도 11b를 참조하면, 제3 보호막(132b)이 형성된 기판(101) 상에 제1 화소 전극(122a), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)을 포함하는 제4 도전 패턴을 형성한다.

구체적으로, 제3 보호막(132b)이 형성된 기판(101) 상에 투명 전극층이 형성된다. 투명 전극층은 스퍼터링 방법 등으로 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 증착할 수 있다. 이어서, 제6 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 투명 전극층을 패터닝함으로써 제3 보호막(132b) 상에 제1 화소 전극(122a), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)을 포함하는 제4 도전 패턴이 형성된다. 이에 따라, 제1 화소 전극(122a)은 제1 및 제2 화소 컨택홀(120a,120b)을 통해 드레인 전극(110)과 접속되며, 게이트 패드 상부 전극(156)은 제1 및 제2 게이트 컨택홀(154a,154b)을 통해 게이트 패드 하부 전극(152)과 접속되며, 데이터 패드 상부 전극(166)은 제1 및 제2 데이터 컨택홀(164a,164b)을 통해 데이터 패드 하부 전극(162)과 접속된다.

이때, 제1 화소 전극(122a)은 공통 라인(126)의 상부에 위치한 제1 상부 화소 전극과, 게이트 라인(102)과 평행하게 형성되며, 게이트 라인(102) 상부에 위치한 제1 하부 화소 전극과, 데이터 라인과 나란하게 형성된 제1 핑거부를 포함한다.

도 12a 및 도 12b를 참조하면, 제4 도전 패턴이 형성된 기판(101) 상에 제3 화소 컨택홀(120c)를 가지며, 공통 전극(124), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)이 노출되도록 제4 보호막(132c)이 형성된다.

구체적으로, 제4 도전 패턴이 형성된 기판(101) 상에 제4 보호막(132c)이 PECVD 또는 CVD 방법으로 증착된다. 제4 보호막(132c)은 게이트 절연막(112)과 같은 무기 절연 물질로 형성될 수 있다. 이러한, 제4 보호막(132c)은 제7 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 제4 보호막(132c)을 패터닝함으로써 제3 화소 컨택홀(120c)이 형성되며, 공통 전극(124), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)이 노출된다. 제3 화소 컨택홀(130c)은 제4 보호막(132b)을 관통하여 드레인 전극(110)과 접속된 제1 화소 전극(122a)을 노출시킨다.

도 13a 및 도 13b를 참조하면, 제4 보호막(132c)이 형성된 기판(101) 상에 제1 화소 전극과 교번적으로 형성된 제2 화소 전극을 포함하는 제5 도전 패턴을 형성한다.

구체적으로, 제4 보호막(132c)이 형성된 기판(101) 상에 투명 전극층이 형성된다. 투명 전극층은 스퍼터링 방법 등으로 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 증착할 수 있다. 이어서, 제8 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 투명 전극층을 패터닝함으로써 제4 보호막(132c) 상에 제2 화소 전극(122b)을 포함하는 제5 도전 패턴이 형성된다. 이에 따라, 제2 화소 전극(122b)은 제3 화소 컨택홀(120c)을 통해 제1 화소 전극(122a)과 접속된다.

또한, 제2 화소 전극(122b)은 제1 상부 화소 전극과 중첩되는 제2 상부 화소 전극과, 제1 하부 화소 전극과 중첩되는 제2 하부 화소 전극과, 제1 핑거부와 교번적으로 나란하게 형성된 제2 핑거부를 포함하며, 제1 핑거부와 제2 핑거부 간의 간격은 3.5㎛~4.5㎛으로 형성된다.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.

106 : 게이트 전극 108 : 소스 전극
110 : 드레인 전극 112 : 게이트 절연막
114 : 활성층 116 : 오믹 접촉층
132a,132b,132c,134 : 보호막
122a,122b : 제1 및 제2 화소 전극
124 : 공통 전극 126 : 공통 라인
150 : 게이트 패드 160 : 데이터 패드

Claims (11)

1. 다수의 게이트 라인과;
   상기 다수의 게이트 라인과 교차하도록 형성된 다수의 데이터 라인들과;
   상기 게이트 라인들과 접속된 게이트 전극과, 상기 데이터 라인과 접속된 소스 전극과, 상기 소스 전극과 마주보도록 형성된 드레인 전극과, 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 반도체 패턴을 포함하는 박막 트랜지스터와;
   상기 박막 트랜지스터를 덮도록 형성되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀들을 포함하는 보호막들과;
   상기 드레인 전극과 접속되는 제1 화소 전극과;
   상기 제1 화소 전극과 서로 다른 보호막 상에 교번적으로 형성된 제2 화소 전극과;
   상기 제1 및 제2 화소 전극과 프린지 필드를 형성하는 공통 전극을 포함하고,
   상기 제1 화소 전극은 보호막을 사이에 두고 공통 전극과 중첩되어 프린지 필드를 형성하며, 상기 공통 전극의 상부에 위치한 제1 상부 화소 전극과, 게이트 라인과 평행하게 형성되며, 게이트 라인 상부에 위치한 제1 하부 화소 전극과, 데이터 라인과 나란하게 형성된 제1 핑거부를 포함하고,
   상기 제2 화소 전극은 상기 제1 화소전극이 형성된 보호막과 다른 보호막을 사이에 두고 공통 전극과 중첩되어 프린지 필드를 형성하며, 상기 제1 상부 화소 전극과 중첩되는 제2 상부 화소 전극과, 상기 제1 하부 화소 전극과 중첩되는 제2 하부 화소 전극과, 상기 제1 핑거부와 교번적으로 나란하게 형성된 제2 핑거부를 포함하며,
   상기 제1 화소 전극의 제1 핑거부와 제2 화소 전극의 제2 핑거부는 데이터 라인과 나란하게 형성되고 상기 제1 핑거부와 제2 핑거부는 상기 게이트 라인과 나란한 각 화소 영역의 중심부를 기준으로 대칭되면서 경사진 사선 방향으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
2. 삭제
3. 삭제
4. 제1항에 있어서,
   상기 제1 핑거부와 상기 제2 핑거부의 사이의 간격은 3.5㎛~4.5㎛으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
5. 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴을 형성하는 단계와;
   상기 제1 도전 패턴이 형성된 기판 상에 게이트 절연막을 증착하고, 상기 게이트 절연막 상에 반도체 패턴, 소스 및 드레인 전극, 데이터 라인을 포함하는 제2 도전 패턴을 형성하는 단계와;
   상기 제2 도전 패턴이 형성된 기판 상에 제1 및 제2 보호막을 증착하고, 상기 제1 및 제2 보호막을 관통하여 상기 드레인 전극을 노출시키는 제1 화소 컨택홀을 형성하는 단계와;
   상기 제1 및 제2 보호막 상에 공통 전극을 포함하는 제3 도전 패턴을 형성하는 단계와;
   상기 제3 도전 패턴이 형성된 기판 상에 서로 다른 보호막 상에 교번적으로 형성된 제1 및 제2 화소 전극을 형성하는 단계를 포함하고,
   상기 제1 화소 전극은 보호막을 사이에 두고 공통 전극과 중첩되어 프린지 필드를 형성하며, 상기 공통 전극의 상부에 위치한 제1 상부 화소 전극과, 게이트 라인과 평행하게 형성되며, 게이트 라인 상부에 위치한 제1 하부 화소 전극과, 데이터 라인과 나란하게 형성된 제1 핑거부를 포함하고,
   상기 제2 화소 전극은 상기 제1 화소전극이 형성된 보호막과 다른 보호막을 사이에 두고 공통 전극과 중첩되어 프린지 필드를 형성하며, 상기 제1 상부 화소 전극과 중첩되는 제2 상부 화소 전극과, 상기 제1 하부 화소 전극과 중첩되는 제2 하부 화소 전극과, 상기 제1 핑거부와 교번적으로 나란하게 형성된 제2 핑거부를 포함하며,
   상기 제1 화소 전극의 제1 핑거부와 제2 화소 전극의 제2 핑거부는 데이터 라인과 나란하게 형성되고 상기 제1 핑거부와 제2 핑거부는 상기 게이트 라인과 나란한 각 화소 영역의 중심부를 기준으로 대칭되면서 경사진 사선 방향으로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
6. 제5항에 있어서,
   상기 제3 도전 패턴이 형성된 기판 상에 서로 다른 보호막 상에 교번적으로 형성된 제1 및 제2 화소 전극을 형성하는 단계는
   상기 제3 도전 패턴이 형성된 기판 상에 제3 보호막을 증착하고, 제3 보호막을 관통하여 상기 드레인 전극을 노출하는 제2 화소 컨택홀을 형성하는 단계와;
   상기 제3 보호막이 형성된 기판 상에 상기 드레인 전극과 접속된 제1 화소 전극을 포함하는 제4 도전 패턴을 형성하는 단계와;
   상기 제4 도전 패턴이 형성된 기판 상에 제4 보호막을 증착하고, 상기 제4 보호막을 관통하여 상기 제1 화소 전극을 노출하는 제3 화소 컨택홀을 형성하는 단계와;
   상기 제4 보호막이 형성된 기판 상에 상기 제1 화소 전극과 교번적으로 형성된 제2 화소 전극을 포함하는 제5 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
7. 삭제
8. 삭제
9. 제5항에 있어서,
   상기 제1 핑거부와 상기 제2 핑거부의 사이의 간격은 3.5㎛~4.5㎛으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
10. 제 1 항에 있어서,
    상기 공통 전극과 데이터 라인 사이의 보호막은 유기 절연 물질로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
11. 제 5 항에 있어서,
    상기 제 1 보호막은 무기 절연 물질로 형성하고, 상기 제 2 보호막은 유기 절연 물질로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
    
    

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