KR101894328B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 공정 수를 감소시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 본 발명에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴을 제1 마스크 공정을 통해 형성하는 단계와, 상기 제1 도전 패턴이 형성된 기판 상에 게이트 절연막을 증착하고, 상기 게이트 절연막 상에 반도체 패턴, 소스 및 드레인 전극, 데이터 라인을 포함하는 제2 도전 패턴을 제2 마스크 공정을 통해 형성하는 단계와, 상기 제2 도전 패턴이 형성된 기판 상에 제1 및 제2 보호막을 증착하고, 제3 마스크 공정을 통해 제1 및 제2 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 컨택홀들을 형성하는 단계와, 상기 제1 및 제2 보호막 상에 공통 전극과 공통 라인을 포함하는 제3 도전 패턴을 형성함과 동시에 상기 공통 전극과 언더컷 구조로 형성된 제3 보호막을 제4 마스크 공정을 통해 형성하고, 리프트 오프 공정을 통해 화소 전극을 포함하는 제4 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}
본 발명은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 특히 공정 수를 감소시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 및 컬러 필터 기판을 포함하는 액정 표시 패널과, 그 액정 표시 패널에 광을 조사하는 백라이트 유닛과, 액정 표시 패널을 구동하기 위한 구동 회로부를 포함한다.
박막 트랜지스터 기판은 하부 기판 위에 게이트 절연막을 사이에 두고 교차하게 형성된 게이트 라인 및 데이터 라인과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터의 드레인 전극과 컨택홀을 통해 접속되는 화소 전극과, 그들 위에 도포된 하부 배향막을 포함한다.
컬러 필터 기판은 컬러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 화소 전극과 수직 전계를 이루는 공통 전극과, 그들 위에 액정 배향을 위해 도포된 상부 배향으로 구성된다.
위와 같이, 액정 표시 패널은 두 기판에 각각 전극을 설치하고 액정 방향자가 90°트위스트 되도록 배열한 다음, 전극에 전압을 가하여 액정 방향자를 구동하는 트위스트 네마틱(Twisted-Nematic; TN) 방식으로 형성할 수 있으며, 하나의 기판 상에 두 개의 전극을 형성하고 두 전극 사이에서 발생하는 수평 전계로 액정의 방향자를 조절하는 IPS(In-Plane Switching) 모드, 두 개의 전극을 투명 전도체로 형성하면서 두 개의 전극 사이의 간격을 좁게 형성하여 두 전극 사이에 형성되는 프린지 필드에 의해 액정 분자를 동작시키는 FFS(Fringe Field Switching) 모드 방식 등의 방식을 이용한다.
여기서, 프린지 전계 방식의 박막 트랜지스터 기판의 제조 방법을 살펴보면, 제1 마스크를 이용해서 게이트 전극을 형성하는 공정과, 제2 마스크를 이용해서 반도체 패턴을 형성하는 공정과, 제3 마스크를 이용해서 소스/드레인 전극을 형성하는 공정과, 제4 마스크를 이용해서 화소 컨택홀 및 패드 영역의 컨택홀들을 포함하는 제1 보호막을 형성하는 공정과, 제5 마스크 공정을 이용해서 화소 전극을 형성하는 공정과, 제6 마스크 공정을 이용해서 화소 컨택홀들 및 패드 영역의 컨택홀들을 포함하는 제2 보호막을 형성하는 공정과, 제7 마스크 공정을 이용해서 제2 보호막 상에 공통 전극을 형성한다. 이와 같이, 프린지 전계 방식의 박막 트랜지스터 기판의 제조 방법은 적어도 7 마스크 공정이 필요하므로 그에 따른 공정 비용과 공정 시간이 증가하는 문제가 발생된다.
본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 공정 수를 감소시킬 수 있는 박막 트랜지스터 기판 및 그의 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명에 따른 박막 트랜지스터 기판은 다수의 게이트 라인과, 상기 다수의 게이트 라인과 교차하도록 형성된 다수의 데이터 라인들과, 상기 게이트 라인들과 접속된 게이트 전극과, 상기 데이터 라인과 접속된 소스 전극과, 상기 소스 전극과 마주보도록 형성된 드레인 전극과, 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 반도체 패턴을 포함하는 박막 트랜지스터와, 상기 박막 트랜지스터를 덮도록 형성되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀들을 포함하는 제1 내지 제3 보호막과, 상기 드레인 전극과 접속되고, 상기 제3 보호막의 홈부 내에 형성된 화소 전극과, 상기 화소 전극과 프린지 필드를 이루며, 상기 제3 보호막과 언더컷 구조로 마련된 공간으로 상기 화소 전극과 이격되어 형성되는 공통 전극을 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 라인과 접속된 게이트 패드와 상기 데이터 라인과 접속된 데이터 패드를 더 구비하는 것을 특징으로 한다.
여기서, 상기 게이트 패드부는 상기 게이트 전극과 접속된 게이트 패드 하부 전극과, 상기 제1 내지 제3 보호막과, 게이트 절연막을 관통하는 제1 내지 제4 게이트 컨택홀들과, 상기 게이트 하부 전극과 접속되며, 상기 화소 전극과 동일 재질로 동일층에 형성되며, 상기 언더컷 구조로 마련된 공간으로 인해 상기 공통 전극과 이격되어 형성된 게이트 패드 상부 전극을 포함하는 것을 특징으로 한다.
또한, 상기 데이터 패드는 상기 데이터 라인과 접속된 데이터 패드 하부 전극과, 상기 제1 내지 제3 보호막을 관통하는 제1 내지 제3 데이터 컨택홀과, 상기 데이터 하부 전극과 접속되며, 상기 화소 전극과 동일 재질로 동일층에 형성되며, 상기 언더컷 구조로 마련된 공간으로 인해 상기 공통 전극과 이격되어 형성된 데이터 패드 상부 전극을 포함하는 것을 특징으로 한다.
그리고, 상기 화소 전극의 두께는 상기 공통 전극의 두께보다 두껍게 형성된 것을 특징으로 한다.
또한, 상기 제3 보호막의 폭은 상기 제2 보호막의 폭보다 좁게 형성되는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴을 제1 마스크 공정을 통해 형성하는 단계와, 상기 제1 도전 패턴이 형성된 기판 상에 게이트 절연막을 증착하고, 상기 게이트 절연막 상에 반도체 패턴, 소스 및 드레인 전극, 데이터 라인을 포함하는 제2 도전 패턴을 제2 마스크 공정을 통해 형성하는 단계와, 상기 제2 도전 패턴이 형성된 기판 상에 제1 및 제2 보호막을 증착하고, 제3 마스크 공정을 통해 제1 및 제2 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 컨택홀들을 형성하는 단계와, 상기 제1 및 제2 보호막 상에 공통 전극과 공통 라인을 포함하는 제3 도전 패턴을 형성함과 동시에 상기 공통 전극과 언더컷 구조로 형성된 제3 보호막을 제4 마스크 공정을 통해 형성하고, 리프트 오프 공정을 통해 화소 전극을 포함하는 제4 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제3 도전 패턴과 제4 도전 패턴을 형성하는 단계는 상기 제1 및 제2 보호막 상에 제1 투명 전극층, 제3 보호막, 포토레지스트를 순차적으로 증착하는 단계와, 상기 포토레지스트를 상기 제4 마스크 공정을 통해 패터닝하여 서로 다른 두께를 가지는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제1 및 제2 포토레지스 패턴을 이용한 건식 식각 공정으로 제3 보호막을 패터닝하는 단계와, 상기 제1 투명 전극층을 습식 식각하여 상기 제3 보호막과 언더컷 구조를 가지는 공통 전극을 형성하는 단계와, 상기 제1 및 제2 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 제거하고, 상기 제1 포토레지스트 패턴을 얇게 형성하는 단계와, 상기 제3 보호막을 건식 식각 공정으로 상기 제1 포토레지스트 패턴과 언더컷 구조를 가지며, 홈부를 형성하는 단계와, 상기 제3 보호막과 상기 제1 포토레지스트 패턴 상에 제2 투명 도전층을 증착한 뒤, 리프트-오프 공정으로 제1 포토레지스트 패턴과 그 위에 형성된 제2 투명 도전층을 제거하여 상기 제3 보호막의 홈부 내에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제1 포토레지스트 패턴과 상기 제3 보호막 사이의 공간이 마련되는 것을 특징으로 한다.
그리고, 상기 리프트-오프 공정은 상기 제1 포토레지스트 패턴과 상기 제3 보호막 사이의 공간으로 스트립퍼가 침투하여 상기 제1 포토레지스트 패턴과 그 위에 형성된 제2 투명 도전층을 제거하는 것을 특징으로 한다.
또한, 상기 게이트 라인과 접속된 게이트 패드를 더 구비하며, 상기 게이트 패드는 상기 제1 마스크 공정을 통해 상기 게이트 전극과 동시에 동일 재질로 게이트 패드 하부 전극을 형성하며, 상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 게이트 절연막, 상기 제1 내지 제3 보호막을 관통하는 제1 내지 제4 게이트 컨택홀들을 형성함과 동시에 상기 리프트-오프 공정을 통해 상기 화소 전극과 동시에 동일 재질로 형성된 게이트 패드 상부 전극을 형성하는 것을 특징으로 한다.
그리고, 상기 언더컷 구조로 마련된 공간으로 인해 상기 게이트 패드 상부 전극과 상기 공통 전극이 서로 이격되어 형성되는 것을 특징으로 한다.
또한, 상기 데이터 라인과 접속된 데이터 패드를 더 구비하며, 상기 데이터 패드는 상기 제2 마스크 공정을 통해 상기 소스 및 드레인 전극과 동시에 동일 재질로 데이터 패드 하부 전극을 형성하며, 상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 내지 제3 보호막을 관통하는 제1 내지 제3 데이터 컨택홀들을 형성함과 동시에 상기 리프트-오프 공정을 통해 상기 화소 전극과 동시에 동일 재질로 형성된 데이터 패드 상부 전극을 형성하는 것을 특징으로 한다.
그리고, 상기 언더컷 구조로 마련된 공간으로 인해 상기 데이터 패드 상부 전극과 상기 공통 전극이 서로 이격되어 형성되는 것을 특징으로 한다.
또한, 상기 화소 전극의 두께는 상기 공통 전극의 두께보다 두껍게 형성하는 것을 특징으로 한다.
그리고, 상기 제3 보호막의 폭은 상기 제2 보호막의 폭보다 좁게 형성되는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 소스/드레인 전극과 반도체 패턴을 동일 마스크 공정에서 형성하며, 제3 보호막, 공통 전극, 화소 전극을 동일 마스크에 형성함으로써 적어도 세 번의 마스크 수를 줄일 수 있다.
이에 따라, 종래 프린지 전계 방식의 박막 트랜지스터 기판을 형성하기 위해서는 제7 마스크 공정이 필요했으나, 본 발명에 따른 박막 트랜지스터 기판은 제4 마스크 공정만으로도 형성할 수 있게 되어 그에 따른 공정 비용 및 공정 시간을 줄일 수 있게 되었다.
그리고, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 포토 아크릴과 같은 유기 절연 물질을 이용하여 보호막을 형성함으로써 데이터 라인과 공통 전극 간의 기생 커패시터를 줄일 수 있으므로 그에 따른 소비 전력을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ',Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 3a 및 도 3b는 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 제1 도전 패턴의 제조 방법을 나타내는 평면도 및 단면도이다.
도 4a 및 도 4b는 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 반도체 패턴 및 제2 도전 패턴의 제조 방법을 나타내는 평면도 및 단면도이다.
도 5a 및 도 5b는 도 4b에 도시된 반도체 패턴 및 제2 도전 패턴의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 제1 및 제2 보호막의 제조 방법을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b는 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 제3 도전 패턴, 제4 도전 패턴 및 제3 보호막의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 8a 내지 도 8f는 도 7b에 도시된 박막 트랜지스터 기판의 제3 도전 패턴, 제4 도전 패턴 및 제3 보호막의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성 요소에 대해서는 다른 도면 상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.
이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 8e를 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ',Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(104) 각각과 접속된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)과, 화소 전극(122)과 프린지 필드를 형성하는 공통 전극(124)과, 게이트 라인(102)과 접속된 게이트 패드(150)와, 데이터 라인(104)과 접속된 데이터 패드(160)와, 공통 라인(126)과 접속된 공통 패드(128)를 구비한다.
박막 트랜지스터는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 활성층(114) 및 오믹 접촉층(116)을 구비한다.
게이트 전극(106)은 게이트 라인(102)으로부터의 스캔 신호가 공급되도록 게이트 라인(102)과 접속된다. 소스 전극(108)은 데이터 라인(104)으로부터의 화소 신호가 공급되도록 데이터 라인(104)과 접속된다. 드레인 전극(110)은 활성층(114)의 채널부를 사이에 두고 소스 전극(108)과 마주하도록 형성되어 데이터 라인(104)으로부터의 화소 신호를 화소 전극(122)에 공급한다. 활성층(114)은 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되어 소스 및 드레인 전극(108,110) 사이의 채널부를 형성한다. 오믹 접촉층(116)은 소스 전극(108) 및 드레인 전극(110) 각각과 활성층(114) 사이, 즉 채널부를 제외한 활성층(114) 위에 형성된다. 이 오믹 접촉층(116)은 소스 및 드레인 전극(108,110) 각각과 활성층(114) 사이의 전기 접촉 저항을 감소시키는 역할을 한다.
화소 전극(122)은 박막 트랜지스터의 드레인 전극(110)과 제1 내지 제3 화소 컨택홀(120a,120b,120c)을 통해 접속되고, 공통 전극(124) 상에 형성된 제3 보호막(136)의 홈부(236a) 내에 형성된다. 이에 따라, 화소 전극(122)은 박막 트랜지스터를 통해 데이터 라인(104)으로부터의 화소 신호가 공급된다.
공통 전극(124)은 공통 라인(126)과 접속되어 공통 라인(126)을 통해 공통 전압이 공급된다. 이러한 공통 전극(124)은 제3 보호막(136)을 사이에 두고 화소 전극(122)과 중첩되어 프린지 필드를 형성한다. 이 프린지 필드에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다. 여기서, 공통 전극(124)은 제2 보호막(134) 상에 형성되어 제3 보호막(136)과 언더컷 구조를 가지며, 공통 전극(124)과 제3 보호막(136)의 언더컷 구조에 의해 도 2에 도시된 바와 같이 공통 전극(124)과 화소 전극(122)이 서로 이격되어 형성된다. 이와 같이, 언더컷(Under Cut) 구조에 의해 공통 전극(124)과 화소 전극(122) 사이에 공간(W)이 마련된다. 공통 전극(124)과 데이터 라인(104) 간의 기생 커패시터 발생을 줄이기 위해 유기 절연 물질로 예로 들어 포토 아크릴로 제2 보호막(134)을 형성하여 공통 전극(124)과 데이터 라인(104) 간의 거리를 넓힐 수 있다.
화소 전극(122)의 두께는 공통 전극(124)의 두께보다 두껍게 형성한다. 이는, 상술한 바와 같이 공통 전극(124)이 제3 보호막(136)과 언더컷 구조로 형성됨으로써 공통 전극(124)의 폭보다 제3 보호막(136)의 폭이 넓게 형성된다. 이에 따라, 화소 전극(122)을 언더컷 구조의 제3 보호막(136) 상에 증착하게 되면, 화소 전극(122)이 오픈(Open)될 수 있으므로 화소 전극(124)의 두께는 공통 전극의 두께보다 두껍게 형성한다.
한편, 도 2에 도시된 바와 같이 제3 보호막(136) 상에 형성되는 화소 전극(122)의 스텝 커버리지를 좋게 하기 위해 제3 보호막(136)의 폭(A)은 제2 보호막(134)의 폭(B)보다 좁게 형성한다.
또한, 공통 전극(124)은 투명 전극 재질로 형성되며, 투명 전극 재질로는 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO) 등이 이용될 수 있다.
게이트 패드(150)는 게이트 드라이버(도시하지 않음)로부터 스캔 신호를 게이트 라인(102)에 공급한다. 이를 위해, 게이트 패드(150)는 게이트 라인(102)과 접속된 게이트 패드 하부 전극(152)과, 제1 내지 제3 보호막(132,134,136)과 게이트 절연막(112)을 관통하는 제1 내지 제4 게이트 컨택홀들(154a,154b,154c,154d)을 통해 게이트 하부 전극(152)과 접속된 게이트 패드 상부 전극(156)으로 구성된다. 게이트 패드 상부 전극(156)은 화소 전극(122) 형성시 동시에 동일층에 동일 재질로 형성된다. 게이트 패드 상부 전극(156)은 제2 보호막(134) 상에 형성된 공통 전극(124)과 접속되지 않도록 공통 전극(124)과 이격되어 형성된다. 즉, 언더컷 구조로 마련된 공간으로 인해 공통 전극(124)과 게이트 패드 상부 전극(156)은 서로 이격되어 접속되지 않는다. 게이트 패드 하부 전극(152)은 도 2에 도시된 바와 같이 적어도 두 층(152a,152b)으로 형성된다.
데이터 패드(160)는 데이터 드라이버(도시하지 않음)로부터의 화소 신호를 데이터 라인(104)에 공급한다. 이를 위해, 데이터 패드(160)는 데이터 라인(104)과 접속된 데이터 패드 하부 전극(162)과, 제1 내지 제3 보호막(132,134,136)을 관통하는 제1 내지 제3 데이터 컨택홀(164a,164b,164c)을 통해 데이터 패드 하부 전극(162)과 접속된 데이터 패드 상부 전극(166)으로 구성된다. 데이터 패드 상부 전극(166)은 화소 전극(122) 형성시 동시에 동일층에 동일 재질로 형성된다. 데이터 패드 상부 전극(166)은 제2 보호막(134) 형성된 공통 전극(124)과 접속되지 않도록 공통 전극(124)과 이격되어 형성된다. 즉, 언더컷 구조로 마련된 공간으로 인해 공통 전극(124)과 데이터 패드 상부 전극(166)은 서로 이격되어 접속되지 않는다. 데이터 패드 하부 전극(162)은 도 2에 도시된 바와 같이 드레인 전극(162c)과 반도체층(162a,162b)이 적층된 구조로 형성된다.
도 3a 내지 도 8e는 도 2에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(101) 상에 게이트 전극(106), 게이트 라인(102), 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴이 형성된다.
구체적으로, 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 적어도 두 층의 게이트 금속층이 형성된다. 게이트 금속층으로는 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Cu/Mo/Ti, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등을 이용하여 단일층으로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층들이 패터닝됨으로서 게이트 전극(106), 게이트 라인(102), 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴이 형성된다.
도 4a 및 도 4b를 참조하면, 제1 도전 패턴이 형성된 기판(101) 상에 게이트 절연막(112)이 형성되며, 게이트 절연막(112)이 형성된 기판(101) 상에 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(115), 소스 및 드레인 전극(108,110), 데이터 라인(104), 데이터 패드 하부 전극(162)을 포함하는 제2 도전 패턴이 형성된다.
구체적으로, 게이트 금속 패턴이 형성된 하부 기판(101) 상에 게이트 절연막(112), 비정질 실리콘층(132), 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층(216), 데이터 금속층(218)이 순차적으로 형성된다. 예를 들면, 게이트 절연막(112), 비정질 실리콘층(132), 불순물 도핑된 비정질 실리콘층(216)은 PECVD 방법으로, 데이터 금속층(218)은 스퍼터링 방법으로 형성된다. 게이트 절연막(112)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 데이터 금속층(218)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다. 그리고, 데이터 금속층(218) 위에 포토레지스트가 도포된 다음, 제2 마스크로 슬릿 마스크 또는 하프톤 마스크를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 단차를 갖는 포토레지스트 패턴(220a,220b)이 형성된다. 이를, 도 5a 및 도 5b를 참고하여 설명하기로 한다.
하프톤 마스크는 도 5a에 도시된 바와 같이 기판 상에 차단층(172)이 형성된 차단 영역(S1)과, 기판 상에 반투과층(174)이 형성된 반투과 영역(S2)과, 기판만 존재하는 투과 영역(S3)을 구비한다. 이와 같이, 하프톤 마스크로 이용할 수 있으며, 도시되지 않았으나, 슬릿 마스크를 이용할 수 있다. 이때, 하프톤 마스크를 이용하여 형성된 경우를 예로 들어 설명하기로 한다. 차단 영역(S1)은 반도체 패턴, 제2 도전 패턴이 형성되어질 영역에 위치하여 자외선을 차단함으로써 현상 후 도 5a와 같이 제1 포토레지스트 패턴(220a)이 남게 한다. 반투과 영역(S2)은 박막 트랜지스터의 채널이 형성될 영역에 반투과층(174)이 적층되어 광투과율을 조절하여 현상 후 도 5a와 같이 제1 포토레지스트 패턴(220a) 보다 얇은 제2 포토레지스트 패턴(220b)이 남게 한다. 그리고, 투과영역(S3)은 자외선을 모두 투과시킴으로써 현상 후 도 5a와 같이 포토레지스트가 제거되게 한다.
도 5b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(220a,220b)을 이용한 식각 공정으로 데이터 금속층(218) 및 비정질 실리콘층(214), 불순물(n형 또는 p형)이 도핑된 비정질 실리콘층(216)이 패터닝됨으로써 제2 도전 패턴과 그 아래의 반도체 패턴이 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(220a)을 애싱함으로써 제1 포토레지스트 패턴(220a)은 얇아지게 하고, 제2 포토레지스트 패턴(220b)은 제거되게 한다. 이어서, 애싱된 제1 포토레지스트 패턴(220a)을 이용한 식각 공정으로 노출된 데이터 금속층(218)과, 그 아래의 불순물이 주입된 비정질 실리콘층(116)이 제거된다. 이에 따라, 소스 전극(108)과 드레인 전극(110)은 분리되고 활성층(114)이 노출된다.
그런 다음, 소스/드레인 전극(1087,110), 데이터 라인(104), 데이터 하부 전극(162) 위에 제1 포토레지스트 패턴(220a)이 스트립 공정으로 제거된다.
도 6a 및 도 6b를 참조하면, 반도체 패턴(115) 및 제2 도전 패턴이 형성된 기판(101) 상에 제1 내지 제3 게이트 컨택홀(154a,154b,154c), 제1 및 제2 데이터 컨택홀(164a,164b), 제1 및 제2 화소 컨택홀(120a,102b)을 가지는 제1 및 제2 보호막(132,134)이 형성된다.
구체적으로, 반도체 패턴 및 제2 도전 패턴이 형성된 게이트 절연막(112) 상에 제1 및 제2 보호막(132,134)이 PECVD 또는 CVD 방법으로 증착된다. 제1 보호막(132)은 게이트 절연막과 같은 무기 절연 물질로 형성될 수 있으며, 제2 보호막(134)은 포토 아크릴과 같은 유기 절연 물질로 형성될 수 있다. 이 제1 및 제2 보호막(132,134)은 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제3 게이트 컨택홀(154a,154b,154c), 제1 및 제2 데이터 컨택홀(164a,164b), 제1 및 제2 화소 컨택홀(120a,120b)을 형성한다. 제1 및 제2 화소 컨택홀(120a,120b)은 제1 및 제2 보호막(132,134)을 관통하여 드레인 전극(110)을 노출시키며, 제1 내지 제3 게이트 컨택홀(154a,154b,154c)은 게이트 절연막(112), 제1 및 제2 보호막(132,134)을 관통하여 게이트 패드 하부 전극(152)을 노출시키며, 제1 및 제2 데이터 컨택홀(164a,164b)은 제1 및 제2 보호막(132,134)을 관통하여 데이터 패드 하부 전극(162)을 노출시킨다.
도 7a 및 도 7b를 참조하면, 제1 및 제2 보호막이 형성된 기판 상에 공통 전극(124), 공통 라인(126), 공통 패드(128)을 포함하는 제3 도전 패턴을 형성함과 동시에 제3 보호막 상에 화소 전극(122a,122b), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)을 포함하는 제4 도전 패턴을 형성한다.
구체적으로, 제1 및 제2 보호막(132,134)이 형성된 기판(101) 상에 제1 투명 전극층(124a)과, 제3 보호막(136a), 포토레지스트(222)를 순차적으로 적층한다. 제1 투명 전극층(124a)은 스퍼터링 방법 등으로 틴 옥사이드(Tin Oxide : TO), 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO),인듐 틴 징크 옥사이드(Indium Tin Zind Oxide : ITZO)을 증착할 수 있으며, 제3 보호막(136a)은 PECVD 또는 CVD 방법 등으로 무기 절연 물질을 증착할 수 있다. 그리고, 제3 보호막(136a) 위에 포토레지스트가 도포된 다음, 제4 마스크로 슬릿 마스크 또는 하프톤 마스크를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 단차를 갖는 포토레지스트 패턴(220a,220b)이 형성된다. 이를, 도 8a 내지 도 8f를 참고하여 설명하기로 한다.
하프톤 마스크(210)는 도 8a에 도시된 바와 같이 기판 상에 차단층(210a)이 형성된 차단 영역(S1)과, 기판 상에 반투과층(210b)이 형성된 반투과 영역(S2)과, 기판만 존재하는 투과 영역(S3)을 구비한다. 차단 영역(S1)은 제3 보호막(136)의 돌출부(236b)가 형성되어질 영역에 위치하여 자외선을 차단함으로써 현상 후 도 8a와 같이 제1 포토레지스트 패턴(220a)을 남게 한다. 반투과 영역(S2)은 제3 보호막(136)의 홈부(236a)가 형성되어질 영역에 반투과층(210b)이 적층되어 광투과율을 조절하여 현상 후 도 8a와 같이 제1 포토레지스트 패턴(220a)보다 얇은 제2 포토레지스트 패턴(220b)을 남게 한다. 그리고, 투과영역(S3)은 제3 화소 컨택홀(120c), 제3 게이트 컨택홀(154d), 제4 데이트 컨택홀(164c)이 형성되어질 영역에 위치하여 자외선을 모두 투과시킴으로써 현상 후 도 8a와 같이 포토레지스트를 제거되게 한다. 그리고, 제3 보호막(136)의 폭(A)은 제2 보호막(134)의 폭(B)보다 좁게 형성할 수 있도록 반투과층과 차단층을 조절한다. 이는, 제3 보호막(136)의 폭(A)이 제2 보호막(134)의 폭(B)보다 좁게 형성되어야 화소 전극(122) 증착시 스텝 커버리지를 좋게 할 수 있다.
도 8b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(220a,220b)을 이용한 건식 식각 공정으로 제3 보호막(136a)을 패터닝하고, 습식 식각 공정으로 제1 투명 전극층(124a)을 제거하여 공통 전극(124)을 형성한다. 이때, 습식 식각 공정으로 공통 전극(124)은 공통 전극(124) 상의 제3 보호막(136)보다 폭이 좁은 언더컷(Under Cut) 구조를 가지게 된다. 또한, 도 8b에 도시된 바와 같이 반투과층(210b)과 차단층(210a)의 폭의 조절로 인해 제3 보호막(136)의 폭(A)이 제2 보호막(134)의 폭(B)보다 좁게 형성된다.
이어서, 도 8c에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1 및 제2 포토레지스트 패턴(220a,220b)을 애싱함으로써 제1 포토레지스트 패턴(220a)은 얇아지게 하고, 제2 포토레지스트 패턴(220b)은 제거되게 한다.
다음, 도 8d에 도시된 바와 같이 제3 보호막(136)을 건식 식각 공정으로 일부 식각하여 제3 보호막(136)이 제3 보호막(136) 상의 제1 포토레지스트 패턴(220a)의 폭보다 좁은 언더컷 구조를 가지도록 한다. 이에 따라, 제3 보호막(136)에는 홈부(236a)와 돌출부(236b)가 형성된다.
이러한, 제3 보호막(136)과 언더 컷 구조를 가지는 제1 포토레지스트 패턴(220a) 상에 도 8e에 도시된 바와 같이 제2 투명 전극층(122a)을 전면 증착한다. 제2 투명 전극층(122a)은 언더컷 구조에 의해 제3 보호막(136)의 홈부(236a) 내에 증착되고, 제1 포토레지스트 패턴(220a) 상에 증착되게 된다. 그리고, 제2 투명 전극층(122a)은 제3 보호막(136)과 공통 전극(124) 간의 언더컷 구조로 인해 마련된 공간만큼 공통 전극(124)과 이격되어 형성된다. 제1 포토레지스트 패턴(220a)과 제3 보호막(136)은 언더컷 구조를 가짐으로써 제1 포토레지스트 패턴(220a)과 제3 보호막(136) 사이에 공간이 마련된다. 또한, 제2 투명 전극층(122a)의 두께는 공통 전극(124)의 두께보다 두껍게 증착한다. 이는, 언더컷 구조에 의해 제2 투명 전극층(122a) 증착시 오픈될 수 있으므로 화소 전극(122)은 공통 전극(124)보다 두껍게 형성한다.
이후, 리프트-오프 공정으로 제1 포토레지스트 패턴(220a)과 그 위의 제2 투명 전극층(122a)이 함께 제거됨으로써 제2 투명 도전층(122a)이 패터닝된다. 구체적으로, 리프트-오프 공정은 제1 포토레지스트 패턴(220a)과 제3 보호막(136) 사이의 공간으로 스트립퍼가 침투하여 제1 포토레지스트 패턴(220a)과 그 위에 형성된 제2 투명 전극층(122a)이 분리되어 도 8f에 도시된 바와 같이 제3 보호막(136)의 홈부(236a) 내에 화소 전극(122)이 형성되고, 게이트 패드 상부 전극(156) 및 데이터 패드 상부 전극(166)을 포함하는 제4 도전 패턴이 형성된다. 이와 같이, 제1 포토레지스트 패턴(220a)과 제3 보호막(136) 사이의 공간은 스트립퍼의 침투 경로를 마련해줌으로써 제1 포토레지스트 패턴(220a)과 제3 보호막(136)이 쉽게 제거될 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
106 : 게이트 전극 108 : 소스 전극
110 : 드레인 전극 112 : 게이트 절연막
114 : 활성층 116 : 오믹 접촉층
118,128 : 보호막 122 : 화소 전극
124 : 공통 전극 126 : 공통 라인
150 : 게이트 패드 160 : 데이터 패드
236a : 홈부 236b : 돌출부

Claims (16)

  1. 다수의 게이트 라인과;
    상기 다수의 게이트 라인과 교차하도록 형성된 다수의 데이터 라인들과;
    상기 게이트 라인들과 접속된 게이트 전극과, 상기 데이터 라인과 접속된 소스 전극과, 상기 소스 전극과 마주보도록 형성된 드레인 전극과, 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 반도체 패턴을 포함하는 박막 트랜지스터와;
    상기 박막 트랜지스터를 덮도록 형성되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀들을 포함하는 제1 내지 제3 보호막과;
    상기 드레인 전극과 접속되고, 상기 제3 보호막의 홈부 내에 형성된 화소 전극과;
    상기 화소 전극과 프린지 필드를 이루며, 상기 제3 보호막과 언더컷 구조로 마련된 공간으로 상기 화소 전극과 이격되어 형성되는 공통 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 게이트 라인과 접속된 게이트 패드와 상기 데이터 라인과 접속된 데이터 패드를 더 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 게이트 패드부는
    상기 게이트 전극과 접속된 게이트 패드 하부 전극과;
    상기 제1 내지 제3 보호막과, 게이트 절연막을 관통하는 제1 내지 제4 게이트 컨택홀들과;
    상기 게이트 하부 전극과 접속되며, 상기 화소 전극과 동일 재질로 동일층에 형성되며, 상기 언더컷 구조로 마련된 공간으로 인해 상기 공통 전극과 이격되어 형성된 게이트 패드 상부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제2항에 있어서,
    상기 데이터 패드는
    상기 데이터 라인과 접속된 데이터 패드 하부 전극과;
    상기 제1 내지 제3 보호막을 관통하는 제1 내지 제3 데이터 컨택홀과;
    상기 데이터 하부 전극과 접속되며, 상기 화소 전극과 동일 재질로 동일층에 형성되며, 상기 언더컷 구조로 마련된 공간으로 인해 상기 공통 전극과 이격되어 형성된 데이터 패드 상부 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 화소 전극의 두께는 상기 공통 전극의 두께보다 두껍게 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 제3 보호막의 폭은 상기 제2 보호막의 폭보다 좁게 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 기판 상에 게이트 전극, 게이트 라인을 포함하는 제1 도전 패턴을 제1 마스크 공정을 통해 형성하는 단계와;
    상기 제1 도전 패턴이 형성된 기판 상에 게이트 절연막을 증착하고, 상기 게이트 절연막 상에 반도체 패턴, 소스 및 드레인 전극, 데이터 라인을 포함하는 제2 도전 패턴을 제2 마스크 공정을 통해 형성하는 단계와;
    상기 제2 도전 패턴이 형성된 기판 상에 제1 및 제2 보호막을 증착하고, 제3 마스크 공정을 통해 제1 및 제2 보호막을 관통하여 상기 드레인 전극을 노출시키는 화소 컨택홀들을 형성하는 단계와;
    상기 제1 및 제2 보호막 상에 공통 전극과 공통 라인을 포함하는 제3 도전 패턴을 형성함과 동시에 상기 공통 전극과 언더컷 구조로 형성된 제3 보호막을 제4 마스크 공정을 통해 형성하고, 리프트 오프 공정을 통해 화소 전극을 포함하는 제4 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 제3 도전 패턴과 제4 도전 패턴을 형성하는 단계는
    상기 제1 및 제2 보호막 상에 제1 투명 전극층, 제3 보호막, 포토레지스트를 순차적으로 증착하는 단계와;
    상기 포토레지스트를 상기 제4 마스크 공정을 통해 패터닝하여 서로 다른 두께를 가지는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와;
    상기 제1 및 제2 포토레지스 패턴을 이용한 건식 식각 공정으로 제3 보호막을 패터닝하는 단계와;
    상기 제1 투명 전극층을 습식 식각하여 상기 제3 보호막과 언더컷 구조를 가지는 공통 전극을 형성하는 단계와;
    상기 제1 및 제2 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 제거하고, 상기 제1 포토레지스트 패턴을 얇게 형성하는 단계와;
    상기 제3 보호막을 건식 식각 공정으로 상기 제1 포토레지스트 패턴과 언더컷 구조를 가지며, 홈부를 형성하는 단계와;
    상기 제3 보호막과 상기 제1 포토레지스트 패턴 상에 제2 투명 도전층을 증착한 뒤, 리프트-오프 공정으로 제1 포토레지스트 패턴과 그 위에 형성된 제2 투명 도전층을 제거하여 상기 제3 보호막의 홈부 내에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 포토레지스트 패턴과 상기 제3 보호막 사이의 공간이 마련되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 리프트-오프 공정은 상기 제1 포토레지스트 패턴과 상기 제3 보호막 사이의 공간으로 스트립퍼가 침투하여 상기 제1 포토레지스트 패턴과 그 위에 형성된 제2 투명 도전층을 제거하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  11. 제8항에 있어서,
    상기 게이트 라인과 접속된 게이트 패드를 더 구비하며,
    상기 게이트 패드는
    상기 제1 마스크 공정을 통해 상기 게이트 전극과 동시에 동일 재질로 게이트 패드 하부 전극을 형성하며,
    상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 게이트 절연막, 상기 제1 내지 제3 보호막을 관통하는 제1 내지 제4 게이트 컨택홀들을 형성함과 동시에 상기 리프트-오프 공정을 통해 상기 화소 전극과 동시에 동일 재질로 형성된 게이트 패드 상부 전극을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 제11항에 있어서,
    상기 언더컷 구조로 마련된 공간으로 인해 상기 게이트 패드 상부 전극과 상기 공통 전극이 서로 이격되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 제8항에 있어서,
    상기 데이터 라인과 접속된 데이터 패드를 더 구비하며,
    상기 데이터 패드는
    상기 제2 마스크 공정을 통해 상기 소스 및 드레인 전극과 동시에 동일 재질로 데이터 패드 하부 전극을 형성하며,
    상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 내지 제3 보호막을 관통하는 제1 내지 제3 데이터 컨택홀들을 형성함과 동시에 상기 리프트-오프 공정을 통해 상기 화소 전극과 동시에 동일 재질로 형성된 데이터 패드 상부 전극을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에 있어서,
    상기 언더컷 구조로 마련된 공간으로 인해 상기 데이터 패드 상부 전극과 상기 공통 전극이 서로 이격되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제7항에 있어서,
    상기 화소 전극의 두께는 상기 공통 전극의 두께보다 두껍게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제7항에 있어서,
    상기 제3 보호막의 폭은 상기 제2 보호막의 폭보다 좁게 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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