KR102148491B1 - 박막트랜지스터 기판 - Google Patents

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Abstract

본 발명은 전계 불균일 저감을 통한 잔상 및 플리커 불량을 개선할 수 있는 박막트랜지스터 기판에 관한 것으로, 본 발명의 화소 전극은 제1 폭의 제1 슬릿을 사이에 두고 이격되는 내부 투명 전극과 에지 투명 전극을 가지며, 공통 전극은 에지 투명 전극의 타측단으로부터 상기 데이터 라인의 폭 방향으로 제1 폭보다 작은 제2 폭만큼 노출되므로, 각 서브 화소 내의 내부 영역과 에지 영역의 전계 분포가 균일해진다.

Description

박막트랜지스터 기판{THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막트랜지스터를 포함하는 기판에 관한 것으로, 특히 전계 불균일 저감을 통한 잔상 및 플리커 불량을 개선할 수 있는 박막트랜지스터 기판에 관한 것이다.
액정 표시 장치(Liquid Crystal Display, LCD)는 박막 트랜지스터(TFT) 기판과 컬러 필터 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정층에 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 광의 양을 조절함으로써 원하는 화상 신호를 얻는 표시 장치이다.
액정 표시 장치에는 수평 전계를 이용하는 인 플레인 스위칭(In-Plane Switching; IPS)형 액정 표시 장치와, 프린지 전계를 이용하는 프린지 필드 스위칭(Fringe Field Switching; FFS)형 액정 표시 장치 등이 있다.
이 중 프린지 전계형 액정 표시 장치는 박막트랜지스터 기판 및 컬러 필터 기판 사이의 간격보다 좁게 공통 전극과 화소 전극을 이격시켜 프린지 필드를 형성한다. 이 프린지 필드에 의해 공통 전극 및 화소 전극들 사이에 존재하는 액정분자들 뿐만 아니라, 화소 전극 및 공통 전극들 상부에 존재하는 액정 분자들이 모두 동작함으로써 개구율 및 투과율이 향상된다.
이 프린지 전계형 액정 표시 장치는 도 1에 도시된 바와 같이 화소 전극(22) 및 공통 전극(24) 중 어느 하나가 슬릿을 사이에 두고 서로 이격된다. 이 때, 각 서브 화소 내부에 위치하는 화소 전극들(22)의 간격은 데이터 라인(20)을 사이에 두고 양측에 위치하는 각 서브 화소들의 화소 전극들(22) 사이의 간격과 다르다. 이에 따라, 각 서브 화소 내부에 위치하는 화소 전극들(22) 사이의 내부 영역(A1)에 위치하는 배향막(26)의 길이는 데이터 라인(20)을 사이에 두고 양측에 위치하는 각 서브 화소들의 화소 전극들 사이의 에지 영역(A2)에 위치하는 배향막(26)의 길이와 다르다. 이에 따라, 내부 영역(A1) 및 에지 영역(A2)의 배향막(26)의 저항 편차가 발생되며, 이 배향막(26)의 저항 편차로 인해 내부 영역(A1) 및 에지 영역(A2)의 RC시정수 편차가 발생된다. 이러한 RC시정수 편차는 배향막(26)과 그 배향막(26)의 하부에 위치하는 박막층의 계면으로 흡착된 불순물이 액정층으로 확산됨으로써 발생되는 잔류 직류(DC) 성분에 영향을 미친다. 이에 따라, 도 2에 도시된 바와 같이 내부 영역(A1)보다 에지 영역(A2)에 잔류 직류 성분이 더 많이 축적되므로, 내부 영역(A1)의 및 에지 영역(A2)의 전계가 달라진다. 또한, 도 3에 도시된 바와 같이 내부 영역(A1)의 잔류 DC성분은 T1시간 이후에 거의 소멸되는 반면에 에지 영역(A2)의 잔류 DC성분은 내부 영역(A1)보다 늦은 T2 시간 이후에 소멸되므로, 내부 영역(A1) 및 에지 영역(A2) 간의 잔류 DC 성분 소멸 시간도 차이가 발생된다. 이와 같이, 내부 영역(A1)과 에지 영역(A2) 간의 전계 불균일로 인해, 내부 영역(A1)과 에지 영역(A2) 간의 휘도 차이가 발생되므로, 잔상 및 플리커가 발생되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 전계 불균일 저감을 통한 잔상 및 플리커 불량을 개선할 수 있는 박막트랜지스터 기판을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 화소 전극은 제1 폭의 제1 슬릿을 사이에 두고 이격되는 내부 투명 전극과 에지 투명 전극을 가지며, 공통 전극은 에지 투명 전극의 타측단으로부터 상기 데이터 라인의 폭 방향으로 제1 폭보다 작은 제2 폭만큼 노출되므로, 각 서브 화소 내의 내부 영역과 에지 영역의 전계 분포가 균일해진다.
또한, 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판은 데이터 라인과 중첩되도록 화소 전극과 동일 평면 상에 위치하는 플로팅 도전층을 더 구비한다.
또한, 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판의 공통 전극은 데이터 라인과 중첩되는 영역에 배치되는 제2 슬릿을 구비하며, 제2 슬릿에 의해 노출된 공통 전극의 타측단은 에지 투명 전극의 타측단과 상기 제2 폭으로 이격된다.
본 발명에서는 각 서브 화소 내에 위치하는 제1 및 제2 내부 영역과 에지 영역 각각에서의 전계 분포가 유사해진다. 이에 따라, 본 발명에서는 제1 및 제2 내부 영역과 에지 영역 각각에서 잔류 DC성분이 유사해지며, 그 잔류 DC성분의 소멸 시간도 유사해져 전계 불균일에 의한 잔상 및 플리커 불량을 개선할 수 있다.
도 1은 종래 박막트랜지스터 기판을 나타내는 단면도이다.
도 2는 도 1에 도시된 화소 전극 간격 차이에 따른 잔류 DC량을 나타내는 도면이다.
도 3은 도 1에 도시된 박막트랜지스터 기판의 잔류 DC 성분의 소멸과정을 설명하기 위한 도면이다.
도 4는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 5는 도 4에 도시된 화소 전극 및 공통 전극 사이의 프린지 전계를 위치별로 설명하기 위한 단면도이다.
도 6은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 7은 도 6에 도시된 화소 전극 및 공통 전극 사이의 프린지 전계를 위치별로 설명하기 위한 단면도이다.
도 8은 도 6에 도시된 제1 슬릿의 제1 폭과 에지 영역에 배치되는 공통 전극의 제2 폭의 비율에 따른 잔류 DC량을 설명하기 위한 그래프이다.
도 9a 내지 도 9c는 도 6에 도시된 제1 슬릿의 제1 폭과 에지 영역에 배치되는 공통 전극의 제2 폭의 비율에 따른 위치별 전위를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 4는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 4에 도시된 박막 트랜지스터 기판은 박막 트랜지스터(130), 박막 트랜지스터(130)와 접속된 화소 전극(122), 화소 영역에서 화소 전극(122)과 프린지 필드를 형성하는 공통 전극(124), 데이터 라인(104)과 중첩되는 플로팅 도전층(132)을 구비한다.
박막 트랜지스터(130)는 게이트 라인 및 데이터 라인(104)의 교차부에 형성된다. 이 박막트랜지스터(130)는 게이트 라인의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 전극(106), 소스 전극(108), 드레인 전극(110), 활성층(114) 및 오믹접촉층(116)을 구비한다.
게이트 전극(106)은 게이트 절연막(112)을 사이에 두고 활성층(114)의 채널과 중첩된다. 이러한 게이트 전극(106)은 기판(101) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 이 게이트 전극(106)에는 게이트 라인을 통해 게이트 신호가 공급된다.
활성층(114)은 게이트 절연막(112) 상에 게이트 전극(106)과 중첩되게 형성되어 소스 및 드레인 전극(108,110) 사이에 채널을 형성한다. 오믹 접촉층(116)은 소스 및 드레인 전극(108,110) 각각과 활성층(114) 간의 오믹 접촉을 위해 채널을 제외한 활성층(114) 상에 형성된다. 이러한 활성층(114) 및 오믹 접촉층(116)은 소스 및 드레인 전극(108,110) 뿐만 아니라, 데이터 라인(104)와도 중첩되도록 형성된다.
소스 전극(108)은 오믹 접촉층(116) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 이러한 소스 전극(108)에는 데이터 라인(104)을 통해 비디오 신호가 공급된다.
드레인 전극(110)은 채널을 사이에 두고 소스 전극(108)과 마주하며, 소스 전극(108)과 동일 재질로 형성된다. 이 드레인 전극(110)은 제1 보호막(118), 평탄화층(128) 및 제2 보호막(138)을 관통하는 화소 컨택홀(120)을 통해 노출되어 화소 전극(122)과 전기적으로 접속된다.
플로팅 도전층(132)은 데이터 라인(104)과 중첩되도록 공통 전극(124) 상부에 배치된다. 특히, 플로팅 도전층(132)은 화소 전극(122)과 동일한 투명 도전막의 재질로 화소 전극(122)과 동일 평면인 제2 보호막(138) 상에 형성된다. 이에 따라, 플로팅 도전층(132)은 화소 전극(122)과 동일 마스크 공정으로 동시에 형성가능하므로, 추가적인 마스크 공정 발생 및 비용 상승을 방지할 수 있다. 이러한 플로팅 도전층(132)에는 외부로부터 전기적인 신호가 인가되지 않는다.
공통 전극(124)은 각 서브 화소 영역에 형성되며 공통 라인을 통해 공통 전압이 공급된다. 이에 따라, 공통 전압이 공급된 공통 전극(124)은 박막 트랜지스터(130)를 통해 비디오 신호가 공급되는 화소 전극(122)과 프린지 전계를 형성한다.
화소 전극(122)은 화소 컨택홀(120)을 통해 노출된 드레인 전극(110)과 접속된다. 각 서브 화소의 화소 전극들(122)은 데이터 라인(104)과 인접한 에지 투명 전극들(122b)과, 에지 투명 전극들(122b) 사이에 위치하는 내부 투명 전극들(122a)을 구비한다. 내부 투명 전극들(122a) 각각은 인접한 내부 투명 전극(122a) 또는 에지 투명 전극(122b)과, 제1 폭(w1)의 제1 슬릿(122s)을 사이에 두고 이격된다. 이러한 내부 투명 전극(122a)의 일측단과 공통 전극(124) 사이의 제1 내부 영역(IA1)에는 도 5에 도시된 바와 같이 프린지 전계(FF)가 형성되며, 내부 투명 전극(122a)의 타측단과 공통 전극(124) 사이의 제2 내부 영역(IA2)에는 프린지 전계(FF)가 형성된다. 이 때, 제1 슬릿(122s) 각각은 제1 내부 영역(IA1)에 형성되는 프린지 전계(FF)의 최외곽 전계 종점과, 제2 내부 영역(IA2)에 형성된 프린지 전계(FF)의 최외곽 전계 종점이 일치 또는 중첩될 수 있을 만큼의 제1 폭(w1)을 가진다.
또한, 에지 투명 전극(122b)은 제1 폭(w1)보다 작은 제2 폭(w2)으로 플로팅 도전층(132)과 이격되므로, 공통 전극(124)은 에지 투명 전극(122b)의 타측단으로부터 데이터 라인(104)의 폭 방향으로 제2 폭(w2)만큼 노출된다. 여기서, 제1 폭(w1)에 대한 제2 폭(w2)의 비율은 0.1~0.5이다. 따라서, 제1 및 제2 내부 영역(IA1,IA2) 각각과, 에지 영역(EA)은 유사한 면적으로 형성되므로, 에지 영역(EA)에서는 제1 및 제2 내부 영역(IA1,IA2) 각각과 유사한 전위의 프린지 전계(FF)가 형성된다.
이에 따라, 제1 및 제2 내부 영역(IA1,IA2)과 에지 영역(EA) 각각에 적층된 박막층의 기생 커패시턴스 및 기생 저항으로 인한 RC시정수가 유사해진다. 특히, 에지 영역(EA)의 배향막(136)의 길이가 제1 및 제2 내부 영역(IA1,IA2)과 유사해지도록 종래보다 줄어들어 제1 및 제2 내부 영역(IA1,IA2)과 에지 영역(EA) 간의 배향막(136)의 저항편차가 발생되지 않는다. 이에 따라, 제1 및 제2 내부 영역(IA1,IA2)과 에지 영역(EA) 각각에서 잔류 DC성분이 유사해지며, 그 잔류 DC성분의 소멸 시간도 유사해진다. 즉, 에지 영역(EA)의 잔류 DC성분이 제1 및 제2 내부 영역(IA1,IA2) 각각과 유사하게 종래보다 줄어들어 잔류 DC 성분을 종래 보다 빠르게 소멸시킬 수 있다. 그 결과, 본 발명은 전계 불균일에 의한 잔상 및 플리커 불량을 개선할 수 있다.
도 6은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 6에 도시된 박막트랜지스터 기판은 도 4에 도시된 박막트랜지스터 기판과 대비하여 플로팅 도전층 대신에 제2 슬릿(134)을 구비하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
공통 전극(124)은 데이터 라인(104)과 중첩되는 영역에 배치되는 제2 슬릿(134)을 구비한다. 이 제2 슬릿(134)에 의해 각 서브 화소 영역의 공통 전극(124)은 화소 전극(122)보다 데이터 라인(104)쪽으로 더 돌출되게 형성된다. 공통 전극(124)은 에지 투명 전극(122b)의 타측단으로부터 데이터 라인(104)의 폭 방향으로 제2 폭(w2)만큼 노출되므로, 제2 슬릿(134)에 의해 노출된 공통 전극(124)의 타측단은 에지 투명 전극(122b)의 타측단과 제2 폭(w2)으로 이격된다. 이에 따라, 외부 투명 전극(122b)의 일측단[내부 투명 전극(122a)의 타측단]과 공통 전극(124) 사이의 제1 내부 영역(IA1)[제2 내부 영역(IA2)]에는 도 7에 도시된 바와 같이 프린지 전계(FF)가 형성되며, 외부 투명 전극(122b)의 타측단과 공통 전극(124) 사이의 에지 영역(EA)에는 제1 및 제2 내부 영역 각각과 유사한 전위의 프린지 전계(FF)가 형성된다.
이 때, 도 8에 도시된 내부 영역(IA)의 잔류 DC 성분과, 에지 영역의 잔류 DC 성분이 유사해지도록 제1 슬릿(122s)의 제1 폭(w1) 및 공통 전극(124)의 제2 폭(w2)의 비율을 설정한다. 예를 들어, 에지 투명 전극(122b)보다 돌출된 공통 전극(124)의 제2 폭(w2)은 제1 슬릿(122s)의 제1 폭(w1)보다 작게 형성되며, 제1 슬릿(122s)의 제1 폭(w1)에 대한 공통 전극(124)의 제2 폭(w2)의 비율은 0.1~0.74이다. 이 비율을 만족하게 되면, 내부 영역(IA1,IA2)의 잔류 DC량과 에지 영역(EA)의 잔류 DC량이 유사해진다. 즉, 제1 슬릿(122s)의 제1 폭(w1)에 대한 공통 전극(124)의 제2 폭(w2)의 비율이 0.1~0.74인 경우, 도 9a 및 도 9b에 도시된 바와 같이 내부 영역(IA1,IA2)과 에지 영역(EA)의 전위가 유사해짐을 알 수 있다. 반면에 그 비율이 0.74를 초과하는 경우 도 9c에 도시된 바와 같이 내부 영역(IA1,IA2)보다 에지 영역(EA)의 전위가 높아져 내부 영역(IA1,IA2)과 에지 영역(EA)의 전계 분포가 불균일해짐을 알 수 있다.
이와 같이, 본 발명의 제2 실시 예에서는 제1 및 제2 내부 영역(IA1,IA2)과 에지 영역(EA) 각각에서 전계 분포가 유사해지므로, 제1 및 제2 내부 영역(IA1,IA2)과 에지 영역(EA) 각각에서 잔류 DC성분이 유사해지며, 그 잔류 DC성분의 소멸 시간도 유사해진다. 즉, 에지 영역(EA)의 잔류 DC성분이 제1 및 제2 내부 영역(IA1,IA2) 각각과 유사하게 종래보다 줄어들어 잔류 DC 성분을 종래보다 빠르게 소멸시킬 수 있다. 그 결과, 본 발명은 전계 불균일에 의한 잔상 및 플리커 불량을 개선할 수 있다.
한편, 본 발명에서는 화소 전극(122; 상부 투명 전극)이 공통 전극(124; 하부 투명 전극)보다 상부에 위치하는 것을 예로 들어 설명하였지만, 이외에도 공통 전극(124; 상부 투명 전극)이 화소 전극(122; 하부 투명 전극)보다 상부에 위치할 수도 있다. 또한, 본 발명에서는 제1 슬릿(122s)이 데이터 라인(104)과 나란한 방향으로 배치되는 것을 예로 들어 설명하였지만, 이외에도 제1 슬릿(122s)은 게이트 라인(102)과 나란한 방향으로 배치될 수도 있다. 이 경우, 에지 투명 전극(122b)은 게이트 라인(102)과 인접하게 배치된다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
122 : 화소 전극 124 : 공통 전극
130 : 박막트랜지스터 132 : 플로팅 도전층

Claims (11)

  1. 데이터 라인과;
    상기 데이터 라인과 인접한 에지 투명 전극과, 상기 에지 투명 전극의 일측단과 제1 폭(w1)의 제1 슬릿을 사이에 두고 이격된 내부 투명 전극을 가지는 상부 투명 전극;
    상기 에지 투명 전극의 타측단으로부터 상기 데이터 라인의 폭 방향으로 제2 폭(w2)만큼 노출되는 하부 투명 전극; 및
    상기 하부 투명 전극의 상부에서 상기 데이터 라인과 중첩되도록 배치되며, 상기 에지 투명 전극과 비중첩되는 플로팅 도전층을 포함하여 이루어지는 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 제1폭(w1)에 대한 제2 폭(w2)의 비율(w2/w1)은 0.1~0.74인 박막트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 플로팅 도전층은 상기 상부 투명 전극과 동일 재질로, 상기 상부 투명 전극과 동일 평면 상에 위치하는 박막트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 하부 투명 전극의 제2 폭(w2)은 제1 슬릿의 제1폭(w1)보다 좁은 박막트랜지스터 기판.
  5. 데이터 라인과;
    상기 데이터 라인과 인접한 에지 투명 전극과, 상기 에지 투명 전극의 일측단과 제1 폭(w1)의 제1 슬릿을 사이에 두고 이격된 내부 투명 전극을 가지는 상부 투명 전극과;
    상기 데이터 라인과 중첩되는 상부 영역에 제2 슬릿을 구비하여 배치되는 하부 투명 전극을 포함하며,
    상기 제2 슬릿은 상기 에지 투명 전극과 비중첩되며,
    상기 제2 슬릿은 상기 데이터 라인 상에서 상기 데이터 라인보다 작은 선폭을 가지는 박막트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 하부 투명 전극은 상기 에지 투명 전극의 타측단으로부터 데이터 라인의 폭 방향으로 제2 폭(w2)만큼 연장되는 박막트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 제2 슬릿에 의해 노출된 상기 하부 투명 전극의 타측단은 상기 에지 투명 전극의 타측단과 상기 제2 폭(w2)으로 이격되는 박막트랜지스터 기판.
  8. 제 6 항에 있어서,
    상기 하부 투명 전극의 제2폭(w2)은 제1 슬릿의 제1폭(w1)보다 좁은 박막트랜지스터 기판.
  9. 제 6 항에 있어서,
    상기 제1폭(w1)에 대한 제2폭(w2)의 비율(w2/w1)은 0.1 ~ 0.74인 박막트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 플로팅 도전층은 상기 데이터 라인 상에서 상기 데이터 라인보다 작은 선폭을 가지는 박막트랜지스터 기판.
  11. 삭제
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