KR20120077818A - 표시 기판 및 이의 제조 방법 - Google Patents

Abstract

표시 기판은 스위칭 소자, 제1 화소 전극 및 제2 화소 전극을 포함한다. 상기 스위칭 소자는 베이스 기판 상에 배치되고, 게이트 배선과 데이터 배선에 연결된다. 상기 제1 화소 전극은 상기 스위칭 소자와 전기적으로 연결되어 상기 베이스 기판의 화소 영역에 배치되고, 제1 슬릿부에 의해 형성된 복수의 제1 전극들 포함한다. 상기 제2 화소 전극은 제2 슬릿부에 의해 형성되고 상기 제1 전극들과 교차하는 복수의 제2 전극들을 포함한다. 서로 교차하는 상기 제1 전극들과 상기 제2 전극들에 의해 상기 제1 및 제2 화소 전극들의 중첩 영역에서 형성되는 스토리지 커패시터의 용량을 감소시켜 충전율을 향상시킬 수 있다.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 충전율을 향상시키기 위한 표시 기판 및 이의 제조 방법에 관한 것이다.

일반적으로 액정 표시 패널은 표시 기판, 표시 기판과 마주하는 상부 기판, 및 표시 기판과 상부 기판과의 사이에 개재된 액정층으로 이루어진다. 표시 기판은 복수의 신호 배선들과 상기 신호 배선들에 연결된 복수의 박막 트랜지스터들이 형성된 다.

일반적으로 액정 표시 패널은 TN(twisted nematic) 모드를 이용하고 있으며,최근에는 광시야각 확보를 위해 PLS (plane to line switching) 모드를 많이 이용하고 있다.

상기 PLS 모드의 액정 표시 패널은 박막 트랜지스터가 형성되는 박막 트랜지스터(thin film transistor) 기판 상에 화소 전극 및 상기 화소 전극과 중첩되는 공통 전극을 형성하여 상기 화소 전극과 상기 공통 전극 간에 유기된 프린지 필드(fringe field)에 의해 수평 배향된 액정 입자들에 의해 계조를 구현한다.

상기와 같은 PLS 모드의 액정 표시 패널은 공통 전극과 화소 전극 간의 중첩 영역에서 자발적으로 스토리지 커패시터가 형성된다. 이와 같이 자발적으로 형성된 스토리지 커패시터는 개구율 측면에서는 유리하나, 상대적으로 용량이 커서 대형, 고해상도 및 고주파수로 구동되는 액정 표시 패널에서는 충전율이 떨어지는 단점을 갖는다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 스토리지 커패시터의 충전율을 향상시키기 위한 표시 기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 스위칭 소자, 제1 화소 전극 및 제2 화소 전극을 포함한다. 상기 스위칭 소자는 베이스 기판 상에 배치되고, 게이트 배선과 데이터 배선에 연결된다. 상기 제1 화소 전극은 상기 스위칭 소자와 전기적으로 연결되어 상기 베이스 기판의 화소 영역에 배치되고, 제1 슬릿부에 의해 형성된 복수의 제1 전극들 포함한다. 상기 제2 화소 전극은 제2 슬릿부에 의해 형성되고 상기 제1 전극들과 교차하는 복수의 제2 전극들을 포함한다.

본 실시예에서, 상기 제1 화소 전극은 제1 전극들의 외곽을 둘러싸고 상기 제1 전극들과 연결된 제1 테두리 전극을 더 포함하고, 상기 제2 화소 전극은 상기 제2 전극들의 외곽을 둘러싸고 상기 제2 전극들과 연결된 제2 테두리 전극을 더 포함할 수 있다.

본 실시예에서, 상기 제1 전극들은 서로 평행하고 0도 내지 15도로 기울어지고, 상기 제2 전극들은 서로 평행하고 0도 내지 15도로 기울어질 수 있다.

본 실시예에서, 상기 제1 전극들과 상기 제2 전극들의 교차 각도는 0도 보다 크고 30도 이하일 수 있다.

본 실시예에서, 상기 게이트 배선과 평행하게 상기 베이스 기판 상에 배치되어 상기 제2 화소 전극과 전기적으로 연결된 공통 배선을 더 포함할 수 있다.

본 실시예에서, 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 배치되고, 상기 공통 배선 위에 콘택홀이 형성된 절연층을 더 포함하고, 상기 제2 화소 전극은 상기 콘택홀을 통해 상기 공통 배선과 접촉할 수 있다.

본 실시예에서, 상기 제1 화소 전극은 상기 스위칭 소자의 출력 단자로부터 연장된 콘택부와 직접 접촉할 수 있다.

본 실시예에서, 상기 제1 전극들 각각의 폭 및 상기 제2 전극들 각각의 폭은 2 ㎛ 내지 20 ㎛ 일 수 있다.

본 실시예에서, 상기 제1 전극들 간의 피치 및 상기 제2 전극들 간의 피치는 5 ㎛ 내지 30 ㎛ 일 수 있다.

본 실시예에서, 상기 제1 전극들은 상기 화소 영역 중 제1 영역에서는 양의 제1 각도로 기울어져 배치되고, 상기 화소 영역 중 제2 영역에서는 음의 제1 각도로 기울어져 배치될 수 있다.

본 실시예에서, 상기 제2 전극들은 상기 제1 영역에서는 양의 제2 각도로 기울어져 배치되고, 상기 제2 영역에서는 음의 제2 각도로 기울어져 배치될 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 상에 게이트 배선과 데이터 배선에 연결된 스위칭 소자를 형성한다. 상기 스위칭 소자와 전기적으로 연결되어 상기 베이스 기판의 화소 영역에 배치되고, 바(Bar) 형상의 복수의 제1 전극들 및 상기 제1 전극들의 외곽을 둘러싸고 상기 제1 전극들과 연결된 제1 테두리 전극을 포함하는 제1 화소 전극을 형성한다. 상기 제1 전극들과 교차하는 바 형상의 복수의 제2 전극들 및 상기 제2 전극들의 외곽을 둘러싸고 상기 제2 전극들과 연결된 제2 테두리 전극을 포함하는 제2 화소 전극을 형성한다.

본 발명의 실시예들에 따르면, 제1 화소 전극은 바 형상의 상기 제1 전극들을 형성하고, 상기 제1 화소 전극과 중첩되는 영역에 형성된 제2 화소 전극은 상기 제1 전극들과 교차하는 바 형상의 상기 제2 전극들을 포함함으로써 상기 제1 및 제2 화소 전극들의 중첩 영역에서 형성되는 스토리지 커패시터의 용량을 감소시켜 충전율을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1에 도시된 화소부의 부분 확대도이다.
도 3은 도 1의 I-I'선을 따라 절단한 표시 패널의 단면도이다.
도 4a 및 도 4b는 도 3의 표시 기판의 제1 도전 패턴을 형성하는 공정을 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b는 도 3의 표시 기판의 제2 도전 패턴을 형성하는 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b는 도 3의 표시 기판의 제3 도전 패턴을 형성하는 공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b는 도 3의 표시 기판의 제4 도전 패턴을 형성하는 공정을 설명하기 위한 단면도들이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.

도 1을 참조하면, 상기 표시 패널은 게이트 배선(GL), 데이터 배선(DL), 공통 배선(CL) 및 화소부(P)를 포함한다.

상기 게이트 배선(GL)은 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열될 수 있다.

상기 데이터 배선(DL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열될 수 있다.

상기 공통 배선(CL)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열될 수 있다.

상기 화소부(P)는 스위칭 소자(TR), 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 포함한다. 상기 스위칭 소자(TR)는 상기 게이트 배선(GL)과 연결된 게이트 전극(GE), 상기 데이터 배선(DL)과 연결된 소스 전극(SE) 및 상기 소스 전극(SE)과 이격된 드레인 전극(DE)을 포함한다.

상기 제1 화소 전극(PE1)은 상기 드레인 전극(DE)과 전기적으로 연결되고, 제1 슬릿(slit)부가 형성된다. 상기 제1 슬릿부는 양의 제1 각도(+α°)로 기울어진 제1 슬릿 패턴(SP11)과 음의 제1 각도(-α°)로 기울어진 제2 슬릿 패턴(SP12)을 포함한다. 상기 제1 및 제2 슬릿 패턴들(SP11, SP12)에 의해 상기 제1 화소 전극(PE1)이 형성된 화소 영역을 제1 영역(A1) 및 제2 영역(A2)으로 구분될 수 있다. 상기 제1 슬릿 패턴(SP11)은 상기 제1 화소 전극(PE1)의 상기 제1 영역(A1)에 형성되고, 상기 제2 슬릿 패턴(SP12)은 상기 제1 화소 전극(PE1)의 상기 제2 영역(A2)에 형성될 수 있다. 상기 제1 화소 전극(PE1)은 상기 제1 및 제2 슬릿 패턴들(SP11, SP12)에 의해 형성된 상기 양 및 음의 제1 각도들(+α°, -α°)로 기울어진 바(Bar) 형상의 제1 전극들(E11)을 포함한다. 상기 제1 각도는 0°내지 15°일 수 있다. 예를 들면, 상기 제1 영역(A1)에 형성된 상기 제1 전극들(E11)은 서로 평행하고 0°내지 15°로 기울어질 수 있고, 상기 제2 영역(A2)에 형성된 상기 제1 전극들(E11)은 서로 평행하고 0°내지 -15°로 기울어질 수 있다. 상기 제1 화소 전극(PE1)은 상기 제1 및 제2 슬릿 패턴들(SP11, SP12)에 의해 상기 제1 전극들(E11)의 외곽을 둘러싸고 상기 제1 전극들(E11)과 연결된 제1 테두리 전극(E12)을 포함한다. 상기 제1 테두리 전극(E12)은 상기 제1 화소 전극(PE1)이 형성된 영역의 외곽을 둘러싸는 형상으로 형성될 수 있다. 상기 화소 영역이 상기 데이터 배선(DL) 및 상기 게이트 배선(GL)에 의해 정의되는 경우 상기 제1 테두리 전극(E12)은 상기 데이터 배선(DL) 및 상기 게이트 배선(GL)과 평행하게 형성될 수 있다. 도시된 바와 같이, 상기 제1 테두리 전극(E12)은 상기 데이터 배선(DL) 및 상기 게이트 배선(GL)과 이격되고 상기 공통 배선(CL)과 부분적으로 중첩될 수 있다.

상기 제2 화소 전극(PE2)은 상기 공통 배선(CL)과 전기적으로 연결되고, 상기 제1 화소 전극(PE1)과 중첩되도록 상기 화소 영역에 배치된다. 상기 제2 화소 전극(PE2)에는 상기 제1 슬릿부과 교차하는 제2 슬릿부가 형성된다. 상기 제2 슬릿부는 양의 제2 각도(+β°)로 기울어진 제3 슬릿 패턴(SP21)과 음의 제2 각도(-β°)로 기울어진 제4 슬릿 패턴(SP22)을 포함한다. 상기 제3 및 제4 슬릿 패턴들(SP21, SP22)에 의해 상기 제2 화소 전극(PE2)은 상기 제1 및 제2 영역들(A1, A2)로 구분될 수 있다. 상기 제3 슬릿 패턴(SP21)은 상기 제2 화소 전극(PE2)의 상기 제1 영역(A1)에 형성되고, 상기 제4 슬릿 패턴(SP22)은 상기 제2 화소 전극(PE2)의 상기 제2 영역(A2)에 형성될 수 있다. 상기 제2 화소 전극(PE2)은 상기 제3 및 제4 슬릿 패턴들(SP21, SP22)에 의해 형성된 상기 양 및 음의 제2 각도들(+β°, -β°)로 기울어진 바 형상의 제2 전극들(E21)을 포함한다. 상기 제2 각도는 0°내지 15°일 수 있다. 예를 들면, 상기 제1 영역(A1)에 형성된 상기 제2 전극들(E21)은 서로 평행하고 0°내지 15°로 기울어질 수 있고, 상기 제2 영역(A2)에 형성된 상기 제2 전극들(E21)은 서로 평행하고 0°내지 -15°로 기울어질 수 있다.

상기 제2 화소 전극(PE2)은 상기 제3 및 제4 슬릿 패턴들(SP21, SP22)에 의해 상기 제2 전극들(E21)의 외곽을 둘러싸고 상기 제2 전극들(E21)과 연결된 제2 테두리 전극(E22)을 포함한다. 상기 제2 테두리 전극(E22)은 상기 제2 화소 전극(PE2)이 형성된 영역의 외곽을 둘러싸는 형상으로 형성될 수 있다. 상기 화소 영역이 상기 데이터 배선(DL) 및 상기 게이트 배선(GL)에 의해 정의되는 경우 상기 제2 테두리 전극(E22)은 상기 데이터 배선(DL) 및 상기 게이트 배선(GL)과 평행하게 형성될 수 있다. 도시된 바와 같이, 상기 제2 테두리 전극(E22)은 상기 데이터 배선(DL) 및 상기 게이트 배선(GL)과 이격되고 상기 공통 배선(CL)과 부분적으로 중첩될 수 있다. 또한, 도시되지는 않았으나, 상기 제2 테두리 전극(E22)은 상기 데이터 배선(DL) 및 상기 게이트 배선(GL)과 부분적으로 중첩될 수 있다.

또한, 상기 제1 및 제2 테두리 전극들(E12, E22)은 서로 평행한 장변들을 포함하고, 상기 장변들은 상기 데이터 배선(DL)과 평행할 수 있다. 또한, 상기 제2 테두리 전극(E22)은 상기 제1 테두리 전극(E12)과 부분적으로 중첩될 수 있다.

도 1에서는 상기 제1 전극들(E11)이 상기 게이트 배선(GL)과 평행하고 상기 제2 전극들(E21)이 기울어진 것을 예로 도시하고 있다. 물론, 상기 제2 전극들(E21)이 상기 게이트 배선(GL)과 평행하고 상기 제1 전극들(E11)이 일정 각도로 기울어져 상기 제2 전극들(E21)과 교차할 수 있음은 당연하다.

예를 들면, 상기 제1 전극(E11)과 상기 제2 전극(E21) 간의 교차 각도는 0°내지 30°일 수 있다. 바람직하게 상기 교차 각도는 0°보다 크고 30°이하일 수 있다.

상기 화소(P)는 상기 제1 및 제2 화소 전극들(PE1, PE2)의 중첩 영역에서 자체적으로 형성된 스토리지 커패시터(CST)를 포함할 수 있다.

상기 제1 및 제2 화소 전극들(PE1, PE2)은 서로 교차되어 배치된 상기 제1 및 제2 전극들(E11, E12)을 포함하고, 상기 제1 및 제2 전극들(E11, E12)은 완전히 중첩되는 영역, 부분적으로 중첩되는 영역 및 서로 어긋나 중첩되지 않는 영역을 가질 수 있다. 따라서, 상기 스토리지 커패시터(CST)는 상기 제1 및 제2 화소 전극들(PE1, PE2)이 형성된 영역 중 상기 제1 및 제2 전극들(E11, E12)이 중첩되는 일부 영역에서 형성될 수 있다.

이와 같이, 서로 교차하는 상기 제1 및 제2 전극들(E11, E12)에 의해 상기 화소(P)에 자체적으로 형성되는 상기 스토리지 커패시터(CST)의 용량을 감소시켜 1 수평 주기동안 상기 스토리지 커패시터(CST)에 충전되는 전하의 충전율을 향상시킬 수 있다. 상기 스토리지 커패시터(CST)의 충전율이 향상됨으로써 중소형은 물론, 대형, 고해상도 및 고주파수로 구동하는 표시 패널에도 용이하게 적용할 수 있다.

이하에서는 도 2를 참조하여, 상기 화소 영역 중 상기 제1 영역(A1)에 형성된 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)을 설명한다.

도 2는 도 1에 도시된 화소부의 부분 확대도이다.

도 1 및 도 2를 참조하면, 상기 제1 화소 전극(PE1)은 상기 제1 슬릿 패턴(SP11)을 포함한다. 상기 제1 화소 전극(PE1)은 상기 제1 슬릿 패턴(SP11)에 의해 형성된 바 형상의 제1 전극(E11)을 포함한다. 상기 제1 전극(E11)은 양의 제1 각도(+α°)로 기울어진 상기 제1 슬릿 패턴(SP11)에 의해 형성됨으로써 상기 양의 제1 각도(+α°)로 기울어져 형성된다. 상기 제1 전극(E11)은 제1 폭(width)(w1)을 갖고, 이웃한 제1 전극(E11)과 제1 피치(pitch)(d1)로 이격된다. 상기 제1 폭(w1)은 2 ㎛ 내지 20 ㎛ 일 수 있고, 상기 제1 피치(d1)는 5 ㎛ 내지 30 ㎛ 일 수 있다.

상기 제2 화소 전극(PE2)은 상기 제3 슬릿 패턴(SP21)에 의해 형성된 바 형상의 제2 전극(E21)을 포함한다. 상기 제2 전극(E21)은 상기 양의 제2 각도(+β°)로 기울어진 상기 제3 슬릿 패턴(SP21)에 의해 형성됨으로써 상기 양의 제2 각도(+β°)로 기울어져 형성된다. 상기 제2 전극(E21)은 제2 폭(width)(w2)을 갖고, 이웃한 제2 전극(E21)과 제2 피치(pitch)(d2)로 이격된다. 상기 제2 폭(w2)은 2 ㎛ 내지 20 ㎛ 일 수 있고, 상기 제2 피치(d2)는 5 ㎛ 내지 30 ㎛ 일 수 있다. 예를 들면, 상기 제1 전극(E11)과 상기 제2 전극(E21)의 교차 각도는 0°내지 30°일 수 있다. 바람직하게 상기 교차 각도는 0°보다 크고 30°이하일 수 있다.

다음의 표 1은 상기 제1 전극(E11)이 10°의 각도로 기울어진 경우, 상기 제2 전극(E21)의 기울어진 각도에 따른 투과율 및 스토리지 커패시터(CST)의 커패시턴스의 변화를 측정한 시뮬레이션 데이터이다. 여기서, 상기 제1 전극(E11) 및 상기 제2 전극(E21) 각각의 피치는 8 ㎛ 이다.

[표 1]

상기 표 1을 참조하면, 상기 제2 전극(E21)의 각도가 상기 제1 전극(E11)의 각도와 동일한 10°의 경우, 즉 상기 제1 전극(E11)과 상기 제2 전극(E21)이 서로 평행하게 교대로 배치된 구조에서 투과율은 100 % 로 가장 높았다. 반면, 상기 제1 화소 전극(E11)이 화소 영역에 통판으로 형성되고 상기 제2 화소 전극(E21)은 슬릿 패턴에 의해 바 형상으로 형성된 전극들을 갖는 구조에서 자체적으로 형성된 스토리지 커패시터의 용량을 100 % 로 가정했을 때, 상기 제2 전극(E21)의 각도가 상기 제1 전극(E11)의 각도와 동일한 10°의 경우 커패시턴스는 15 % 로 가장 작았다. 또한, 상기 제1 및 제2 전극들(E11, E12) 간의 얼라인 미스에 따른 투과율의 변동율은 82.0 % , 커패시턴스의 변동율은 72.9 % 로 매우 높았다.

이에 대응하여, 상기 제2 전극(E21)의 기울기 각도가 5°인 경우, 즉, 제1 및 제2 전극들(E11, E12) 간의 교차 각도가 약 5°이 경우, 투과율은 90.8 % 이었고, 커패시턴스는 약 58.0 % 이었다. 이에 따른 상기 제1 및 제2 전극들(E11, E12) 간의 얼라인 미스에 따른 투과율의 변동율은 6.1 % 이었고, 커패시턴스의 변동율은 4.5 % 이었다.

상기 제2 전극(E21)의 기울기 각도가 0°인 경우, 즉, 상기 즉, 제1 및 제2 전극들(E11, E12) 간의 교차 각도 약 10°이 경우, 투과율은 81.0 % 이었고, 커패시턴스는 60.0 % 이었다. 이에 따른 상기 제1 및 제2 전극들(E11, E12) 간의 얼라인 미스에 따른 투과율의 변동율은 4.9 % 이었고, 커패시턴스의 변동율은 2.4 % 이었다.

상기 제2 전극(E21)의 기울기 각도가 -5°인 경우, 즉, 상기 즉, 제1 및 제2 전극들(E11, E12) 간의 교차 각도가 약 15°이 경우, 투과율은 72.0 % 이었고, 커패시턴스는 64.2 % 이었다. 이에 따른 상기 제1 및 제2 전극들(E11, E12) 간의 얼라인 미스에 따른 투과율의 변동율은 4.2 % 이었고, 커패시턴스의 변동율은 1.5 % 이었다.

상기 시뮬레이션 결과에 따르면 상기 제1 및 제2 전극들(E11, E12) 간의 얼라인 미스에 따른 투과율 및 커패시턴스의 변동율을 고려할 때, 상기 제2 전극(E21)의 각도가 0°내지 5°의 경우, 즉 상기 제1 및 제2 전극들(E11, E12)의 각도 차이가 5°내지 10°의 경우 투과율 및 커패시턴스의 변동율이 5 % 내외로 가장 적합함을 알 수 있다.

도 3은 도 1의 I-I'선을 따라 절단한 표시 패널의 단면도이다.

도 1 및 도 3을 참조하면, 상기 표시 패널은 표시 기판(100), 상기 표시 기판(100)과 대향하는 대향 기판(200) 및 상기 기판들(100, 200) 사이에 배치된 액정층(300)을 포함한다.

상기 표시 기판(100)은 제1 베이스 기판(101)을 포함한다. 상기 표시 기판(100)은 상기 제1 베이스 기판(101) 상에 형성된 제1 도전 패턴, 제2 도전 패턴, 제3 도전 패턴 및 제4 도전 패턴을 포함한다. 상기 표시 기판(100)은 상기 제1 절연층(120) 및 제2 절연층(160)을 더 포함할 수 있다.

상기 제1 도전 패턴은 상기 게이트 배선(GL), 상기 공통 배선(CL) 및 상기 스위칭 소자(TR)의 게이트 전극(GE)을 포함한다. 상기 게이트 배선(GL)은 상기 제1 방향(D1)으로 연장된다. 상기 공통 배선(CL)은 상기 게이트 배선(GL)과 평행하게 배치될 수 있다. 상기 게이트 전극(GE)은 상기 게이트 배선(GL)과 연결되며, 도시된 바와 같이, 상기 게이트 배선(GL)으로부터 돌출되어 형성될 수 있다. 상기 제1 도전 패턴은 금속 물질을 포함할 수 있다.

상기 제1 절연층(120)은 상기 제1 도전 패턴을 덮도록 상기 제1 베이스 기판(101) 위에 배치된다.

상기 제2 도전 패턴은 상기 데이터 배선(DL), 상기 스위칭 소자(TR)의 소스 전극(SE), 상기 스위칭 소자(TR)의 드레인 전극(DE) 및 콘택부(CT)를 포함한다. 상기 데이터 배선(DL)은 상기 제2 방향으로 연장된다. 상기 소스 전극(SE)은 상기 데이터 배선(DL)과 연결되며, 도시된 바와 같이, 상기 데이터 배선(DL)으로부터 U 자형으로 돌출되어 상기 게이트 전극(GE) 위에 형성될 수 있다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)과 이격되어 상기 게이트 전극(GE) 위에 형성될 수 있다. 상기 콘택부(CT)는 상기 드레인 전극(DE)으로부터 제1 화소 전극(PE1)이 형성된 영역으로 연장되어 상기 제1 화소 전극(PE1)과 전기적으로 연결된다. 상기 콘택부(CT)는 상기 제1 화소 전극(PE1)과 직접 접촉하여 연결될 수 있고, 도시되지 않았으나 상기 제1 화소 전극(PE1)을 덮는 절연층이 형성된 경우 상기 절연층에 형성된 콘택홀을 통해 접촉하여 연결될 수 있다.

상기 제2 도전 패턴의 아래에는 액티브 패턴(AP)이 배치될 수 있다. 상기 액티브 패턴(AP)은 반도체층(131) 및 저항성 접촉층(132)을 포함한다. 상기 액티브 패턴(AP)은 상기 제2 도전 패턴 바로 아래 배치될 수 있고, 상기 제2 도전 패턴과 동일한 마스크에 의해 패터닝될 수 있다.

제3 도전 패턴은 상기 제1 화소 전극(PE1)을 포함한다. 상기 제1 화소 전극(PE1)은 상기 콘택부(CT)와 직접 접촉하여 전기적으로 서로 연결된다. 상기 제1 화소 전극(P1)은 상기 제1 및 제2 슬릿 패턴들(SP11, SP12)에 의해 바 형상의 형성된 제1 전극들(E11) 및 상기 제1 전극들(E11)을 둘러싸고 상기 제1 전극들(E11)과 연결된 제1 테두리 전극(E12)을 포함한다. 상기 제1 전극들(E11)은 상기 제1 영역(A1)에서는 상기양의 제1 각도(+α°)로 기울어져 형성되고, 상기 제2 영역(A2)에서는 상기 음의 제1 각도(-α°)로 기울어져 형성될 수 있다.

상기 제2 절연층(160)은 상기 제3 도전 패턴을 덮도록 상기 제1 베이스 기판(101) 위해 배치된다.

상기 제4 도전 패턴은 제2 화소 전극(PE2)을 포함한다. 상기 제2 화소 전극(PE2)은 상기 제1 화소 전극(PE1)이 형성된 영역에 상기 제1 화소 전극(PE1)과 중첩되도록 형성된다. 상기 제2 화소 전극(PE2)은 상기 제2 절연층(160)에 형성된 콘택홀(H)을 통해 상기 공통 배선(CL)과 접촉하여 전기적으로 연결된다. 상기 제2 화소 전극(PE2)은 상기 제3 및 제4 슬릿 패턴들(SP21, SP22)에 의해 바 형상으로 형성된 제2 전극들(E21)과 상기 제2 전극들(E21)을 둘러싸고 상기 제2 전극들(E21)과 연결된 제2 테두리 전극(E22)을 포함한다. 상기 제2 전극들(E21)은 상기 제1 영역(A1)에서는 상기 양의 제2 각도(+β°)로 기울어져 형성되고, 상기 제2 영역(A2)에서는 상기 음의 제2 각도(-β°)로 기울어져 형성될 수 있다. 따라서, 상기 제1 전극들(E11)과 상기 제2 전극들(E21)은 서로 교차되어 배치될 수 있다.

도시된 바와 같이, 상기 제1 전극들(E11)과 상기 제2 전극들(E21)은 서로 교차되어 배치됨으로써 상기 제1 전극들(E11)과 상기 제2 전극들(E21)은 완전히 중첩되는 영역, 부분적으로 중첩되는 영역 및 서로 어긋나 중첩되지 않는 영역을 갖는다. 이에 따라서, 상기 제1 및 제2 화소 전극들(PE1, PE2)이 중첩되는 영역에서 형성된 스토리지 커패시터의 용량이 감소될 수 있다. 상기 스토리지 커패시터의 용량이 감소됨으로써 충전율이 향상될 수 있다. 상기 스토리지 커패시턴스의 충전율이 향상됨으로써 대형, 고해상도 및 고주파수로 구동하는 표시 패널에도 용이하게 적용할 수 있다.

상기 대향 기판(200)은 제2 베이스 기판(201)을 포함한다. 상기 대향 기판(200)은 상기 제2 베이스 기판(201) 상에 형성된 차광 패턴(210) 및 컬러 필터(220)를 포함한다.

상기 차광 패턴(210)은 상기 데이터 배선(DL) 및 상기 게이트 배선(GL)과 중첩되도록 상기 제2 베이스 기판(201)의 영역에 배치된다.

상기 컬러 필터(220)는 상기 제1 및 제2 화소 전극들(PE1, PE2)이 형성된 상기 제1 베이스 기판(101)의 상기 화소 영역에 대응하는 상기 제2 베이스 기판(201) 상에 배치된다. 상기 컬러 필터(220)는 적색, 녹색 및 청색 필터를 포함할 수 있다.

이하에서는 도면을 참조하여 상기 표시 기판(100)의 제조 방법을 설명한다.

도 4a 및 도 4b는 도 3의 표시 기판의 제1 도전 패턴을 형성하는 공정을 설명하기 위한 평면도 및 단면도이다.

도 3, 도 4a 및 도 4b를 참조하면, 제1 베이스 기판(101) 위에 제1 금속층(110)을 형성한다. 상기 제1 금속층(110)은 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있으며, 스퍼터링 공정에 의해 증착될 수 있다. 또한, 상기 제1 금속층(110)은 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다.

상기 제1 금속층(110)을 제1 포토레지스트 패턴(PR1)을 이용하여 상기 제1 도전 패턴으로 패터닝한다. 상기 제1 도전 패턴은 상기 게이트 배선(GL), 상기 공통 배선(CL) 및 상기 스위칭 소자(TR)의 게이트 전극(GE)을 포함한다.

도 5a 및 도 5b는 도 3의 표시 기판의 제2 도전 패턴을 형성하는 공정을 설명하기 위한 평면도 및 단면도이다.

도 3, 도 5a 및 도 5b를 참조하면, 상기 제1 도전 패턴이 형성된 상기 제1 베이스 기판(101) 위에 제1 절연층(120)을 형성한다. 상기 제1 절연층(120)은 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)으로 형성될 수 있으며, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 방법을 이용하여 형성할 수 있다. 또한, 상기 제1 절연층(120)은 재질 및 형성 공정이 서로 다른 이중층 구조로 형성할 수 있다.

상기 제1 절연층(120)이 형성된 상기 제1 베이스 기판(101) 위에 액티브층(130)을 형성한다. 상기 액티브층(130)은 비정질 실리콘(a-Si:H)으로 이루어진 반도체층(131) 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층(132)을 포함한다. 상기 반도체층(124) 및 상기 저항성 접촉층(126)은 상기 플라즈마 화학 기상 증착 방법을 이용하여 형성할 수 있다.

상기 액티브층(130)이 형성된 상기 제1 베이스 기판(101) 위에 제2 금속층(140)을 형성한다. 상기 제2 금속층(130)은 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있으며, 스퍼터링 공정에 의해 증착될 수 있다. 또한, 상기 제2 금속층(130)은 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다.

상기 제2 금속층(140)이 형성된 상기 제1 베이스 기판(101) 위에 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)은 슬릿 또는 하프톤 마스크를 이용하여 형성됨으로써 제1 두께를 갖는 제1 포토 패턴(PR21)과 상기 제1 두께 보다 얇은 제2 두께를 갖는 제2 포토 패턴(PR22)을 갖는다. 상기 제1 포토 패턴(PR21)은 제2 도전 패턴이 형성되는 영역, 즉 데이터 배선(DL), 소스 전극(SE), 드레인 전극(DE) 및 콘택부(CT)가 형성되는 영역에 배치되고, 상기 제2 포토 패턴(PR22)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 이격 영역에 배치된다.

상기 제2 포토레지스트 패턴(PR2)을 이용하여 상기 제2 금속층(140) 및 상기 액티브층(130)을 패터닝한다. 이후, 상기 제2 포토레지스트 패턴(PR2)을 에치백 공정으로 일정두께 제거하여 상기 제2 포토 패턴(PR22)을 제거하고 상기 제2 도전 패턴이 형성되는 영역에 상기 제1 포토 패턴(PR21)을 남긴다. 남겨진 상기 제1 포토 패턴(PR21)을 이용하여 상기 제2 금속층(140)을 제거하여 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성한다. 상기 소스 및 드레인 전극들(SE, DE)에 의해 노출된 상기 저항성 접촉층(132)을 제거하여 상기 반도체층(131)을 노출시킨다. 이에 따라서, 상기 스위칭 소자(TR)의 채널 영역이 정의될 수 있다.

도 6a 및 도 6b는 도 3의 표시 기판의 제3 도전 패턴을 형성하는 공정을 설명하기 위한 평면도 및 단면도이다.

도 5a, 도 6a 및 도 6b를 참조하면, 상기 제2 도전 패턴이 형성된 상기 제1 베이스 기판(101) 위에 제1 투명 도전층(150)을 형성한다. 상기 제1 투명 도전층(150)은 산화인듐(ITO), 산화아연(IZO) 등으로 이루어지며, 스퍼터링 방식으로 증착될 수 있다.

상기 제1 투명 도전층(150) 위에 제3 포토레지스트 패턴(PR3)을 형성한다. 상기 제1 투명 도전층(150)을 상기 제3 포토레지스트 패턴(PR3)을 이용하여 제3 도전 패턴으로 패터닝한다. 상기 제3 도전 패턴은 상기 제1 화소 전극(PE1)을 포함한다. 상기 제1 화소 전극(PE1)은 상기 콘택부(CT)와 직접 접촉되고, 상기 제1 및 제2 슬릿 패턴들(SP11, SP12)이 형성된다. 이에 따라 상기 제1 화소 전극(PE1)은 바 형상의 제1 전극들(E11) 및 상기 제1 전극들(E11)의 외곽을 둘러싸고 상기 제1 전극들(E11)과 연결된 제1 테두리 전극(E12)을 포함한다. 상기 제1 전극들(E11)은 상기 제1 및 제2 슬릿 패턴들(SP11, SP12)에 의해 양의 제1 각도(+α°) 및 음의 제1 각도(-α°)로 기울어져 형성될 수 있다.

여기서는, 상기 제1 투명 도전층(150) 위에 상기 제3 포토레지스트 패턴(PR3)을 형성하는 것을 예로 하였으나, 상기 제2 도전 패턴이 형성된 상기 제1 베이스 기판(101) 위에 제3 포토레지스트 패턴을 형성한 후 제1 투명 도전층을 형성할 수 있다. 이 경우는, 상기 제3 포토레지스트 패턴은 도 6b에 도시된 상기 제3 포토레지스트 패턴(PR3)과 달리, 상기 제3 도전 패턴이 형성되는 영역에 홀이 형성되고 상기 제1 투명 도전층은 상기 홀에 삽입되어 형성된다. 후속되는 스트립 공정에 의해 상기 제3 포토레지스트 패턴(PR3) 위에 형성된 상기 제1 투명 도전층이 제거되어 상기 제3 도전 패턴이 형성될 수 있다.

도 7a 및 도 7b는 도 3의 표시 기판의 제4 도전 패턴을 형성하는 공정을 설명하기 위한 단면도들이다.

도 3, 도 7a 및 도 7b를 참조하면, 상기 제3 도전 패턴이 형성된 상기 제1 베이스 기판(101) 위에 제2 절연층(160)을 형성한다. 상기 제2 절연층(160)은 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)으로 형성될 수 있으며, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 방법을 이용하여 형성할 수 있다. 또한, 상기 제2 절연층(160)은 재질 및 형성 공정이 서로 다른 이중층 구조로 형성할 수 있다. 또한, 상기 제2 절연층(160)은 유기 물질로 형성될 수 있다.

마스크(500)를 이용하여 상기 제2 절연층(160)을 제거하여 상기 공통 배선(CL)을 노출하는 콘택홀(H)을 형성한다.

상기 콘택홀(H)이 형성된 상기 제1 베이스 기판(101) 위에 제2 투명 도전층(170)을 형성한다. 상기 제2 투명 도전층(170)은 산화인듐(ITO), 산화아연(IZO) 등으로 이루어지며, 스퍼터링 방식으로 증착될 수 있다.

상기 제2 투명 도전층(170)은 제4 포토레지스트 패턴(PR4)을 이용하여 제4 도전 패턴으로 패터닝한다. 상기 제4 도전 패턴은 상기 제2 화소 전극(PE2)을 포함한다. 상기 제2 화소 전극(PE2)은 상기 콘택홀(H)을 통해 상기 공통 배선(CL)과 접촉되고 상기 제3 및 제4 슬릿 패턴들(SP21, SP22)에 의해 형성된 바 형상의 제2 전극들(E21) 및 상기 제2 전극들(E21)의 외곽을 둘러싸고 상기 제2 전극들(E21)과 연결된 제2 테두리 전극(E22)을 포함한다. 상기 제2 전극들(E21)은 상기 제3 및 제4 슬릿 패턴들(SP21, SP22)에 의해 양의 제2 각도(+β°) 및 음의 제2 각도(-β°)로 기울어져 형성될 수 있다.

여기서는, 상기 제2 투명 도전층(170) 위에 상기 제4 포토레지스트 패턴(PR4)을 형성하는 것을 예로 하였으나, 상기 제2 절연층(160)이 형성된 상기 제1 베이스 기판(101) 위에 슬릿 또는 하프톤 마스크를 이용하여 제4 포토레지스트 패턴을 형성한다. 이 경우, 상기 제4 포토레지스트 패턴은 상기 제4 도전 패턴이 형성되지 않는 영역에 위치하고 제1 두께를 갖는 제1 포토 패턴과, 상기 제4 도전 패턴이 형성되는 영역에 위치하고 상기 제1 두께 보다 얇은 제2 두께를 갖는 제2 포토 패턴을 포함하고 상기 콘택홀(H)이 형성되는 영역에는 상기 제2 절연층(160)을 노출하는 홀이 형성된다. 상기 제4 포토레지스트 패턴을 이용하여 먼저, 상기 제2 절연층(160)을 제거하여 상기 콘택홀(H)을 형성한다. 이어, 에치백 공정으로 상기 제2 포토 패턴을 제거하고 상기 제4 도전 패턴이 형성되지 않는 영역에 상기 제1 포토 패턴을 남긴다. 이에 따라서, 남겨진 상기 제1 포토 패턴에 의해 상기 제4 도전 패턴이 형성되는 영역은 상기 제2 절연층(160)을 노출하는 홀이 형성되고 상기 제2 투명 도전층은 상기 홀에 삽입되어 형성된다. 이어, 후속되는 스트립 공정에 의해 상기 제1 포토 패턴 위에 형성된 상기 제2 투명 도전층이 제거되어 상기 제4 도전 패턴이 형성될 수 있다. 이와 같이, 상기 슬릿 또는 하프톤 마스크를 이용하여 상기 제4 포토레지스트 패턴을 형성하는 경우에는 도 7a에서 설명된 상기 콘택홀(H)을 형성하는 마스크 공정을 생략할 수 있다.

도시된 바와 같이, 상기 제1 전극들(E11)과 상기 제2 전극들(E21)이 서로 교차되어 배치됨으로써 상기 제1 전극들(E11)과 상기 제2 전극들(E21)은 완전히 중첩되는 영역, 부분적으로 중첩되는 영역 및 서로 어긋나 중첩되지 않는 영역을 가질 수 있다. 이에 따라서, 상기 제1 및 제2 화소 전극들(PE1, PE2)이 중첩되는 영역에서 형성된 스토리지 커패시터의 용량이 상대적으로 감소될 수 있다. 상기 스토리지 커패시터의 용량이 감소됨으로써 1 수평 주기(1H)에 대한 상기 스토리지 커패시터의 충전율을 향상시킬 수 있다.

본 발명의 실시예들에 따르면, 상기 제1 화소 전극은 바 형상의 상기 제1 전극들을 형성하고, 상기 제1 화소 전극과 중첩되는 영역에 형성된 상기 제2 화소 전극은 상기 제1 전극들과 교차하는 바 형상의 상기 제2 전극들을 포함함으로써 상기 제1 및 제2 화소 전극들의 중첩 영역에서 형성되는 스토리지 커패시터의 용량을 감소시켜 충전율을 향상시킬 수 있다. 이에 따라서, 대형, 고해상도 및 고주파수로 구동하는 표시 패널에도 용이하게 적용할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 표시 기판 200 : 대향 기판
300 : 액정층 PE1, PE2 : 제1 및 제2 화소 전극
E11, E21 : 제1 및 제2 전극 E12, E22 : 제1 및 제2 테두리 전극
CT : 콘택부 CL : 공통 배선
H : 콘택홀 DL : 데이터 배선
GL : 게이트 배선
SP11, SP12 : 제1 및 제2 슬릿 패턴
SP21, SP22 : 제3 및 제4 슬릿 패턴

Claims (21)

1. 베이스 기판 상에 배치되고, 게이트 배선과 데이터 배선에 연결된 스위칭 소자;
   상기 스위칭 소자와 전기적으로 연결되어 상기 베이스 기판의 화소 영역에 배치되고, 제1 슬릿부에 의해 형성된 복수의 제1 전극들 포함하는 제1 화소 전극; 및
   제2 슬릿부에 의해 형성되고 상기 제1 전극들과 교차하는 복수의 제2 전극들을 포함하는 제2 화소 전극을 포함하는 표시 기판.
2. 제1항에 있어서, 상기 제1 화소 전극은 제1 전극들의 외곽을 둘러싸고 상기 제1 전극들과 연결된 제1 테두리 전극을 더 포함하고,
   상기 제2 화소 전극은 상기 제2 전극들의 외곽을 둘러싸고 상기 제2 전극들과 연결된 제2 테두리 전극을 더 포함하는 표시 기판.
3. 제1항에 있어서, 상기 제1 전극들은 서로 평행하고 0도 내지 15도로 기울어진 것을 특징으로 하는 표시 기판.
4. 제1항에 있어서, 상기 제2 전극들은 서로 평행하고 0도 내지 15도로 기울어진 것을 특징으로 하는 표시 기판.
5. 제1항에 있어서, 상기 제1 전극들과 상기 제2 전극들의 교차 각도는 0도 보다 크고 30도 이하인 것을 특징으로 하는 표시 기판.
6. 제1항에 있어서, 상기 게이트 배선과 평행하게 상기 베이스 기판 상에 배치되어 상기 제2 화소 전극과 전기적으로 연결된 공통 배선을 더 포함하는 표시 기판.
7. 제6항에 있어서, 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 배치되고, 상기 공통 배선 위에 콘택홀이 형성된 절연층을 더 포함하고,
   상기 제2 화소 전극은 상기 콘택홀을 통해 상기 공통 배선과 접촉하는 것을 특징으로 하는 표시 기판.
8. 제7항에 있어서, 상기 제1 화소 전극은 상기 스위칭 소자로부터 연장된 콘택부와 직접 접촉하는 것을 특징으로 하는 표시 기판.
9. 제1항에 있어서, 상기 제1 전극들 각각의 폭 및 상기 제2 전극들 각각의 폭은 2 ㎛ 내지 20 ㎛ 인 것을 특징으로 하는 표시 기판.
10. 제1항에 있어서, 상기 제1 전극들 간의 피치 및 상기 제2 전극들 간의 피치는 5 ㎛ 내지 30 ㎛ 인 것을 특징으로 하는 표시 기판.
11. 제1항에 있어서, 상기 제1 전극들은 상기 화소 영역 중 제1 영역에서는 양의 제1 각도로 기울어져 배치되고, 상기 화소 영역 중 제2 영역에서는 음의 제1 각도로 기울어져 배치된 것을 특징으로 하는 표시 기판.
12. 제11항에 있어서, 상기 제2 전극들은 상기 제1 영역에서는 상기 양의 제1 각도와 교차하는 양의 제2 각도로 기울어져 배치되고, 상기 제2 영역에서는 상기 음의 제1 각도와 교차하는 음의 제2 각도로 기울어져 배치된 것을 특징으로 하는 표시 기판.
13. 베이스 기판 상에 게이트 배선과 데이터 배선에 연결된 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자와 전기적으로 연결되어 상기 베이스 기판의 화소 영역에 배치되고, 바(Bar) 형상의 복수의 제1 전극들 및 상기 제1 전극들의 외곽을 둘러싸고 상기 제1 전극들과 연결된 제1 테두리 전극을 포함하는 제1 화소 전극을 형성하는 단계; 및
    상기 제1 전극들과 교차하는 바 형상의 복수의 제2 전극들 및 상기 제2 전극들의 외곽을 둘러싸고 상기 제2 전극들과 연결된 제2 테두리 전극을 포함하는 제2 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
14. 제13항에 있어서, 상기 스위칭 소자를 형성하는 단계는,
    상기 베이스 기판 상에 제1 금속층을 형성하는 단계;
    상기 제1 금속층을 패터닝하여 상기 게이트 배선 및 상기 게이트 배선과 연결된 게이트 전극을 포함하는 제1 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴이 형성된 상기 베이스 기판 위에 제2 금속층을 형성하는 단계; 및
    상기 제2 금속층을 패터닝하여 상기 데이터 배선 및 상기 데이터 배선과 연결된 소스 전극, 상기 소스 전극과 이격된 드레인 전극 및 상기 드레인 전극으로부터 연장된 콘택부를 포함하는 제2 도전 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
15. 제14항에 있어서, 상기 제1 화소 전극을 형성하는 단계는,
    상기 제2 도전 패턴이 형성된 상기 베이스 기판 위에 제1 투명 도전층을 형성하는 단계; 및
    상기 제1 투명 도전층을 패터닝하여 상기 콘택부와 직접 접촉하고 상기 제1 전극들을 포함하는 상기 제1 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
16. 제14항에 있어서, 상기 제2 금속층을 형성하기 전에 상기 베이스 기판 위에 액티브층을 형성하는 단계를 더 포함하고,
    상기 제2 도전 패턴의 아래에는 액티브 패턴이 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
17. 제14항에 있어서, 상기 제1 도전 패턴을 형성하는 단계는
    상기 베이스 기판 상에 상기 게이트 배선과 평행한 공통 배선을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
18. 제17항에 있어서, 상기 제1 화소 전극이 형성된 상기 베이스 기판 위에 절연층을 형성하는 단계; 및
    상기 절연층을 제거하여 상기 공통 배선을 노출시키는 콘택홀을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
19. 제18항에 있어서, 상기 제2 화소 전극은 형성하는 단계는
    상기 콘택홀이 형성된 상기 베이스 기판 위에 제2 투명 도전층을 형성하는 단계; 및
    상기 제2 투명 도전층을 패터닝하여 상기 콘택홀을 통해 상기 공통 배선과 접촉되는 상기 제2 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
20. 제13항에 있어서, 상기 제1 전극들과 상기 제2 전극들의 교차 각도는 0도 보다 크고 30도 이하 인 것을 특징으로 하는 표시 기판의 제조 방법.
21. 제13항에 있어서, 상기 제1 전극들은 서로 평행하고 0도 내지 15도로 기울어지고, 상기 제2 전극들은 서로 평행하고 0도 내지 15도로 기울어진 것을 특징으로 하는 표시 기판의 제조 방법.

Images