KR20130055622A - 화소 유닛, 어레이 기판, 액정 패널 및 어레이 기판의 제조 방법 - Google Patents

화소 유닛, 어레이 기판, 액정 패널 및 어레이 기판의 제조 방법 Download PDF

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KR20130055622A
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KR1020127032426A
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희철 김
챠오 쉬
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보에 테크놀로지 그룹 컴퍼니 리미티드
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Abstract

본 발명의 실시예들은 화소 유닛, 어레이 기판, 액정 패널, 표시 장치 및 그 제조 방법을 개시한다. 화소 유닛은 박막 트랜지스터, 화소 전극 및 공통 전극을 포함하고, 박막 트랜지스터는 박막 트랜지스터, 화소 전극 및 공통 전극을 포함하며, 상기 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 상에 제공되는 게이트 절연층, 상기 게이트 절연층 상에 제공되는 활성층, 상기 활성층 상에 제공되는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 상에 제공되는 패시베이션 층을 포함하고; 상기 공통 전극은 상기 패시베이션 층 바로 위에 제공되고; 상기 화소 전극은 상기 패시베이션 층 아래에 제공되며, 상기 박막 트랜지스터의 상기 드레인 전극에 연결된다. 어레이 기판, 액정 패널, 표시 장치 및 그 제조 방법으로, 시야각들을 증가시키고, 전력 소비를 낮추며, 개구율을 증가시키는 것이 가능하고, 이에 따라 표시 품질이 향상된다.

Description

화소 유닛, 어레이 기판, 액정 패널 및 어레이 기판의 제조 방법{Pixel unit, array substrate, liquid crystal panel and method for manufacturing the array substrate}
본 발명의 실시예들은 화소 유닛, 어레이 기판, 액정 패널, 표시 장치 및 그 제조 방법에 관한 것이다.
액정 디스플레이들(Liquid Crystal Displays, LCDs)은 작은 부피, 낮은 전력 소비, 방사선이 없는 등과 같은 특성들을 가지며, 평판 디스플레이 분야에서 널리 퍼져왔다. 박막 트랜지스터 액정 디스플레이들(thin film transistor LCDs, TFT-LCDs)은 현재의 액정 디스플레이들의 주류이다.
액정 디스플레이의 액정 패널은 어레이 기판 및 컬러 필터 기판(color filter substrate)을 포함한다. 게이트 라인이 상기 어레이 기판 상에 배치되고, 데이터 라인이 상기 게이트 라인과 수직하게 배치되며, 상기 게이트 라인 및 상기 데이터 라인이 서로 교차하여 화소 영역을 정의하고; 상기 박막 트랜지스터 및 화소 전극은 상기 화소 영역 내에 배치되며; 상기 박막 트랜지스터의 게이트 전극은 상기 게이트 라인에 연결되고, 그 소스 전극이 상기 데이터 라인에 연결되며, 그 드레인 전극이 상기 화소 전극에 연결된다.
어레이 기판은 액정 표시 패널의 주요한 요소이며, 박막 트랜지스터 및 화소 전극 등으로 구성된 화소 구조는 어레이 기판의 중요한 성분이다. 통상의 TN 모드 액정 디스플레이는 고품질 표시의 요구조건들을 만족시킬 수 없도록 하는 상대적으로 작은 시야각들(viewing angles) 등과 같은 특성들을 갖는다.
AS-SDS (Advanced-Super Dimensional Switching) 기술에서, 다차원 전계(multi-dimensional electric field)가 동일 평면 상에서 슬릿 전극의 에지들에서 생성되는 전계 및 슬릿 전극층과 평판 형상의 전극층 사이에서 생성되는 전계에 의해 형성되고, 이에 따라 상기 전극의 바로 위 및 액정 셀 내의 슬릿 전극들 사이에 위치하는 모든 방향들의 액정 분자들이 회전될 수 있고, 이에 따라 액정들의 구동 효율을 향상시키고 투과 효율(transmissive efficiency)을 증가시킨다.
상기 AS-SDS 기술은 TFT-LCD 제품의 화면 품질을 향상시킬 수 있고, 고해상도, 고투과율, 저전력소비, 넓은 시야각들, 높은 개구율(aperture ratio), 낮은 색수차(chromatic aberration), 누름 얼룩(push Mura)이 없는 등의 장점들을 가진다.
통상의 ADS 화소 유닛 구조는: 박막 트랜지스터, 화소 전극 및 공통 전극을 포함한다. 상기 화소 전극은 상기 공통 전극 상에 위치하고; 최상부 층 내의 상기 화소 전극은 상기 박막 트랜지스터의 드레인 전극에 연결되고, 최하부 층 내의 상기 공통 전극은 공통 전극 라인에 연결된다. 통상의 ADS 모드 액정 패널이 통상의 TN 모드와 비교할 때 고해상도, 고투과율, 저전력소비, 넓은 시야각들, 높은 개구율, 낮은 색수차, 누름 얼룩이 없는 등의 장점들을 가짐에도 불구하고, 통상의 ADS는 그 특성에 기인하여 여전히 작은 개구율을 가지며, 고품질 표시의 요구조건을 만족할 수 없다.
본 발명의 실시예들은 통상의 ADS 모드에 대한 향상을 구현하였고, 화소들의 개구율 증가, 전력 소비 감소 및 표시 품질 향상을 위한 신규한 I-ADS 형 화소 유닛, 어레이 기판, 액정 디스플레이, 표시 장치 및 그 제조 방법을 제공하는 것을 의도하였다.
본 발명의 일 측면은 박막 트랜지스터, 화소 전극 및 공통 전극을 포함하는 화소 유닛을 제공하며, 상기 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 상에 제공되는 게이트 절연층, 상기 게이트 절연층 상에 제공되는 활성층, 상기 활성 층 상에 제공되는 소스 전극 및 드레인 전극, 및 상기 소스 전극 및 상기 드레인 전극 상에 제공되는 패시베이션 층을 포함하고, 상기 공통 전극은 상기 패시베이션 층 바로 위에 제공되고; 상기 화소 전극은 상기 패시베이션 층 아래에 제공되며 상기 박막 트랜지스터의 상기 드레인 전극에 연결된다.
예를 들어, 상기 화소 전극 및 상기 게이트 전극은 동일한 층 내에 배치되고, 게이트 절연층은 상기 패시베이션 층 및 상기 화소 전극 사이에 배치되고, 상기 공통 전극과 동일한 층 내의 금속 전극이 두 개의 비아 홀들을 통해 각각 상기 박막 트랜지스터의 상기 드레인 전극과 상기 화소 전극에 연결된다.
예를 들어, 상기 공통 전극은 슬릿(slit) 형상을 가지며, 화소 전극은 평판(plate) 형상을 갖는다.
예를 들어, 상기 화소 전극 및 상기 박막 트랜지스터의 상기 드레인 전극을 연결하기 위한, 상기 공통 전극과 동일한 층 내의 연결 전극(connecting electrode)은 상기 공통 전극과 동일한 물질을 채용한다.
예를 들어, 상기 화소 전극 및/또는 상기 공통 전극은 투명 전극(들)이다.
예를 들어, 상기 공통 전극은 ITO 또는 IZO의 단일층 막이거나, 또는 ITO 및 IZO로 구성된 복합막이다.
예를 들어, 상기 패시베이션 층은 산화물, 질화물, 산질화물 또는 유기물 수지이다.
본 발명의 다른 측면은 베이스 기판, 상기 베이스 기판 상에 제공되는 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함하는 어레이 기판을 제공하며, 상기 데이터 라인들은 상기 게이트 라인들에 수직하며, 상기 게이트 라인들 및 상기 데이터 라인들의 교차(intersecting)가 복수의 화소 영역들을 정의하고, 상기 화소 영역들 각각은 전술한 어느 하나의 화소 유닛을 포함하고, 각각의 화소 유닛을 위하여 상기 박막 트랜지스터의 상기 게이트 전극은 대응하는 게이트 라인에 연결되고, 상기 박막 트랜지스터의 상기 소스 전극은 대응하는 데이터 라인에 연결된다.
예를 들어, 하나의 게이트 라인은 상기 화소 유닛들의 각각의 열(row)에 선행하도록(prior to) 배치되고, 하나의 게이트 라인은 상기 화소 유닛들의 각각의 열을 뒤따르도록(following) 배치되며, 하나의 데이터 라인은 상기 화소 유닛의 좌측 상에 그리고 우측 상에 각각 배치되고; 오직 하나의 게이트 라인이 상기 화소 유닛들의 모든 두 개의 인접한 열들 사이에 배치되며, 하나의 데이터 라인은 상기 화소 유닛들의 모든 두 개의 인접한 행들(columns) 사이에 제공된다.
이와는 달리, 예를 들어, 하나의 게이트 라인은 상기 화소 유닛에 선행하도록 배치되고, 하나의 게이트 라인은 상기 화소 유닛을 뒤따르도록 배치되며, 두 개의 게이트 라인들은 상기 화소 유닛들의 모든 인접한 두 개의 열들 사이에 배치되며; 하나의 데이터 라인은 상기 화소 유닛들의 각각의 행의 좌측 상에 또는 우측 상에 배치되고, 상기 화소 유닛들의 두 개의 행들은 모든 두 개의 인접한 데이터 라인들 사이에 개재된다(interposed).
예를 들어, 각각의 화소 유닛을 위하여, 상기 박막 트랜지스터의 상기 게이트 전극이 상기 화소 전극에 선행하거나 또는 뒤따르는 상기 게이트 라인에 연결되며, 상기 박막 트랜지스터의 상기 소스 전극은 상기 화소 유닛의 좌측 상의 또는 우측 상의 상기 데이터 라인에 연결되어, Z-역전 화소 구조(Z-inversion unit structure)를 얻는다.
예를 들어, 상기 Z-역전 화소 구조는 다음을 포함한다:
동일한 행 상에서 홀수번째 화소 유닛들 내의 상기 박막 트랜지스터들의 상기 소스 전극들은 상기 행의 양 측 상의 상기 데이터 라인들 중 하나의 데이터 라인에 연결되고, 짝수번째 화소 유닛들 내의 상기 박막 트랜지스터들의 상기 소스 전극들은 상기 행의 양 측 상의 상기 데이터 라인들 중 다른 데이터 라인에 연결되며, 인접한 두 개의 행들 내에서 동일한 열의 화소 유닛들 내의 상기 박막 트랜지스터들의 상기 소스 전극들은 두 개의 다른 데이터 라인들에 연결된다;
동일한 열 내의 상기 화소 유닛들은, 그 내부에 포함된 박막 트랜지스터들의 상기 게이트 전극들에 의해 두 개의 화소 유닛들의 모든 그룹 내의 화소 유닛들의 상기 열에 선행하고, 그리고 뒤따르는 두 개의 게이트 라인들에 각각 교대로 연결되고, 상기 게이트 라인들에 각각 연결된 상기 화소 유닛들은 동일한 하나의 열 내에 위치한다; 그리고
서로 인접한 두 개의 데이터 라인들 사이에 위치하며, 또한 동일한 열 내에 위치한 두 개의 인접한 화소 유닛들 내의 박막 트랜지스터들을 위하여, 이들의 게이트 전극들은 각각 두 개의 게이트 라인들에 연결되고, 이들의 소스 전극들은 각각 상기 두 개의 데이터 라인들에 연결된다.
예를 들어, 상기 어레이 기판은 공통 전극 라인을 더 포함하고, 상기 공통 전극들은 비아 홀들을 통해 상기 어레이 기판의 주변부(periphery) 상에서 상기 공통 전극 라인에 연결된다.
예를 들어, 각각의 화소 유닛의 상기 공통 전극은 상기 화소 유닛에 선행하는, 그리고/또는 뒤따르는 상기 하나의 게이트 라인 상부로 연장되어 하나의 게이트 라인을 구비하는 저장 커패시터(storage capacitor)를 형성한다.
본 발명의 또 다른 측면은 컬러 필터 기판 및 전술한 어레이 기판들 중 어느 하나를 포함하는 액정 패널을 제공하고, 상기 컬러 필터 기판은 그 상부에 블랙 매트릭스들을 포함하며, 상기 컬러 필터 기판 상에서, 상기 게이트 라인들에 대응하는 위치들, 상기 데이터 라인들에 대응하는 위치들, 및 상기 인접한 두 개의 데이터 라인들 사이의 상기 화소 유닛들의 두 개의 행들의 경계부들(boundaries)에 대응하는 위치들에, 블랙 매트릭스들이 제공된다.
예를 들어, 데이터 라인들에 대응하는 위치들에서의 블랙 매트릭스들은 17-23㎛의 폭을 가지며, 인접한 두 개의 데이터 라인들 사이의 화소 유닛들의 두 개의 행들의 경계부들에 대응하는 위치들에서의 블랙 매트릭스들은 6-10㎛의 폭을 갖는다.
바람직하게는, 데이터 라인들에 대응하는 위치들에서의 블랙 매트릭스들은 20㎛의 폭을 가지며, 인접한 두 개의 데이터 라인들 사이의 화소 유닛들의 두 개의 행들의 경계부들에 대응하는 위치들에서의 블랙 매트릭스들은 8㎛의 폭을 갖는다.
본 발명의 다른 실시예는 전술한 액정 패널을 포함하는 표시 장치를 더 제공한다.
예를 들어, 상기 표시 장치는 상기 액정 패널의 광입사면(light-entering face)에 반대측에(opposite to) 배치되는 백라이트 소스(backlight source)를 더 포함할 수 있다. 백라이트 소스는 예를 들어 LED 백라이트 소스일 수 있다.
본 발명의 또 다른 실시예는 어레이 기판의 제조 방법을 제공하며, 상기 제조 방법은 다음을 포함한다:
S101, 제1 패터닝 공정을 통해 화소 전극들을 포함하는 패턴을 형성하고, 제2 패터닝 공정을 통해 화소 유닛들의 박막 트랜지스터들의 게이트 라인들 및 게이트 전극들을 포함하는 패턴을 형성하는 단계; 또는
제1 패터닝 공정을 통해 화소 유닛들의 박막 트랜지스터들의 게이트 라인들 및 게이트 전극들을 포함하는 패턴을 형성하고, 제2 패터닝 공정을 통해 화소 전극들을 포함하는 패턴을 형성하는 단계;
S102, 제3 패터닝 공정을 통해 박막 트랜지스터들의 게이트 절연층, 활성층, 데이터 라인들, 소스 전극들 및 드레인 전극들을 포함하는 패턴을 형성하는 단계;
S103, 제4 패터닝 공정을 통해 패시베이션 층을 포함하는 패턴을 형성하는 단계; 및
S104, 제5 패터닝 공정을 통해 공통 전극들을 포함하는 패턴을 형성하는 단계.
예를 들어, S102 단계는 다음을 포함한다:
S101 단계가 가해진 상기 베이스 기판 상에 순차적으로 게이트 절연층, 활성층 및 소스-드레인 금속 박막을 형성하는 단계;
상기 소스-드레인 금속 박막 상에 포토레지스트 층을 코팅하는 단계;
상기 포토레지스트가 포토레지스트 완전 제거 영역(fully-removed region), 포토레지스트 완전 유지 영역(fully-retained region) 및 포토레지스트 하프 유지 영역(half-retained region)으로 형성되도록, 하프톤(half-tone) 또는 그레이톤 마스크 플레이트(gray-tone mask plate)를 사용하여 상기 포토레지스트를 노광하는(exposing) 단계로서, 상기 포토레지스트 완전 유지 영역이 상기 데이터 라인들, 상기 소스 전극들 및 상기 드레인 전극들을 위한 패턴이 위치하는 영역에 대응되고, 상기 포토레지스트 하프 유지 영역은 상기 박막 트랜지스터들의 채널 영역들에 대응되며, 상기 포토레지스트 완전 제거 영역은 전술한 패턴들 이외의 영역에 대응되고; 현상 공정(development process) 이후에 상기 포토레지스트 완전 유지 영역 내의 포토레지스트 두께는 변화하지 않고, 상기 포토레지스트 완전 제거 영역 내의 포토레지스트는 완전히 제거되며, 상기 포토레지스트 하프 유지 영역 내의 포토레지스트 두께는 더 얇아진다;
제1 식각 공정(etching process)을 통해 상기 포토레지스트 완전 제거 영역 내의 상기 활성층 박막 및 상기 소스-드레인 금속 박막을 완전히 식각 제거(etching-off)하는 단계;
상기 포토레지스트 하프 유지 영역 내의 상기 소스-드레인 금속 박막을 노출하도록, 애싱 공정(ashing process)에 의하여 상기 포토레지스트 하프 유지 영역 전체 내의 포토레지스트를 제거하는 단계;
상기 화소 전극들, 상기 박막 트랜지스터들의 상기 데이터 라인들, 상기 소스 전극들, 상기 드레인 전극들 및 상기 채널 영역들을 포함하는 패턴을 형성하도록, 제2 식각 공정을 통해 상기 포토레지스트 하프 유지 영역 내의 상기 소스-드레인 금속 박막을 완전히 식각 제거하는 단계; 및
잔류 포토레지스트를 제거하는 단계.
예를 들어, 상기 활성층 박막은 반도체 박막 및 도핑된 반도체 박막을 포함하며, 상기 제2 식각 공정을 통해, 상기 포토레지스트 하프 유지 영역 내의 상기 소스-드레인 금속 박막이 완전히 식각 제거되고, 상기 채널 영역 내의 상기 도핑된 반도체 박막 또한 완전히 식각 제거되며, 상기 반도체 박막의 일부 두께가 식각 제거된다.
예를 들어, S103 단계는 다음을 포함한다:
S102 단계가 가해진 상기 기판 상에 상기 패시베이션 층을 위한 박막을 형성하는 단계; 및
하프톤 또는 그레이톤 마스크 플레이트를 사용하여, 전술한 상기 화소 전극들 상부에 상기 패시베이션 층 및 상기 게이트 절연층을 관통하는 비아 홀들을 형성하고, 상기 드레인 전극들 상부에 상기 패시베이션 층을 관통하는 비아 홀들을 형성하는 단계.
예를 들어, S104 단계는 다음을 포함한다:
S103 단계가 가해진 상기 기판 상에 투명 도전성 박막을 형성하는 단계; 및
일반적인 마스크 플레이트에 의해 공통 전극의 형상(figure)을 형성하는 단계.
예를 들어, S101 단계에서 상기 게이트 라인들을 형성하는 단계는, 화소 유닛들의 각각의 열에 선행하는 하나의 게이트 라인, 그리고 뒤따르는 하나의 게이트 라인을 형성하는 단계를 포함하며, 오직 하나의 게이트 라인이 화소 유닛들의 모든 두 개의 인접한 열들 사이에 형성된다.
예를 들어, S102 단계에서 데이터 라인들을 형성하는 단계는, 화소 유닛의 좌측 상에, 그리고 우측 상에 하나의 데이터 라인을 형성하는 단계를 포함하며, 하나의 데이터 라인이 상기 화소 유닛들의 모든 두 개의 인접한 행들 사이에 형성된다.
또는, 예를 들어 S101 단계에서 게이트 라인들을 형성하는 단계는, 화소 유닛들의 각각의 열에 선행하는 하나의 게이트 라인, 그리고 뒤따르는 하나의 게이트 라인을 형성하는 단계를 포함하며, 두 개의 게이트 라인들이 상기 화소 유닛들의 모든 두 개의 인접한 열들 사이에 제공된다.
또는, 예를 들어 S102 단계에서 데이터 라인들을 형성하는 단계는, 화소 유닛들의 각각의 행의 좌측 상에, 또는 우측 상에 하나의 데이터 라인을 형성하는 단계를 포함하며, 화소 유닛들의 두 개의 행들이 모든 두 개의 인접한 데이터 라인들 사이에 개재된다.
예를 들어, S101 단계에서, 각각의 화소 유닛의 상기 박막 트랜지스터의 상기 게이트 전극은 상기 화소 유닛에 선행하거나 또는 뒤따르는 하나의 게이트 라인에 연결되고, S102 단계에서 각각의 화소의 상기 박막 트랜지스터의 상기 소스 전극은 상기 화소 유닛의 좌측 상의 또는 우측 상의 하나의 데이터 라인에 연결되어, Z-역전 화소 구조를 얻는다.
아마도, 예를 들어 상기 Z-역전 화소 구조는 다음을 포함한다:
동일한 행 내에서 홀수번째 화소 유닛들 내의 박막 트랜지스터들의 상기 소스 전극들은 상기 행의 양 측 상의 상기 데이터 라인들 중 하나의 데이터 라인에 연결되고, 짝수번째 화소 유닛들 내의 상기 박막 트랜지스터들의 상기 소스 전극들은 상기 행의 양 측 상의 상기 데이터 라인들 중 다른 데이터 라인에 연결되며, 인접한 두 개의 행들 내에서 동일한 열의 화소 유닛들 내의 박막 트랜지스터들의 소스 전극들은 두 개의 다른 데이터 라인들에 연결된다;
동일한 열 내의 상기 화소 유닛들은, 그 내부에 포함된 박막 트랜지스터들의 상기 게이트 전극들에 의해 두 개의 화소 유닛들의 모든 그룹 내의 화소 유닛들의 상기 열에 선행하고, 그리고 뒤따르는 두 개의 게이트 라인들에 각각 교대로 연결되고, 상기 게이트 라인들에 각각 연결된 상기 화소 유닛들은 동일한 하나의 열 내에 위치한다; 그리고
서로 인접한 두 개의 데이터 라인들 사이에 위치하며, 또한 동일한 열 내에 위치한 두 개의 인접한 화소 유닛들 내의 상기 박막 트랜지스터들을 위하여, 이들의 상기 게이트 전극들은 두 개의 게이트 라인들에 각각 연결되며, 이들의 상기 소스 전극들은 각각 상기 두 개의 데이터 라인들에 연결된다.
예를 들어, S101 단계에서 공통 전극 라인들은 또한 상기 게이트 라인들 및 상기 게이트 전극들이 형성될 때 형성될 수 있고, S104 단계에서 상기 공통 전극들은 비아 홀들을 통해 상기 어레이 기판의 주변부 상에서 공통 전극 라인들에 연결되도록 준비된다.
예를 들어, S104 단계에서, 형성된 공통 전극이 상기 공통 전극이 속하는 상기 화소 유닛에 선행하는 그리고/또는 뒤따르는 하나의 게이트 라인 상부로 연장되어, 상기 하나의 게이트 라인을 구비하는 저장 커패시터(storage capacitor)를 형성한다.
본 발명의 또 다른 측면은, 상기 어레이 기판의 제조를 위한 전술한 공정을 포함하는 액정 패널의 제조 방법을 제공한다.
예를 들어, 상기 방법은 컬러 필터 기판의 제조를 위한 공정을 포함하며, 상기 컬러 필터 기판 상에서, 상기 게이트 라인들과 대응하는 위치들, 상기 데이터 라인들에 대응하는 위치들, 및 인접한 두 개의 데이터 라인들 사이의 화소 유닛들의 두 개의 행들의 경계부들에 대응하는 위치들에 블랙 매트릭스들이 제공된다.
이와 유사하게, 예를 들어, 상기 데이터 라인들에 대응하는 위치들에서의 블랙 매트릭스들은 17-23㎛의 폭을 가지며, 인접한 두 개의 데이터 라인들 사이의 화소 유닛들의 두 개의 행들의 경계부들에 대응하는 위치들에서의 블랙 매트릭스들은 6-10㎛의 폭을 갖는다.
바람직하게는, 상기 데이터 라인들에 대응하는 위치들에서의 블랙 매트릭스들은 20㎛의 폭을 가지며, 인접한 두 개의 데이터 라인들 사이의 화소 유닛들의 두 개의 행들의 경계부들에 대응하는 위치들에서의 블랙 매트릭스들은 8㎛의 폭을 갖는다.
본 발명의 또 다른 측면은, 표시 장치의 제조 방법을 제공하며, 이는 상기 액정 패널의 제조를 위한 전술한 공정을 포함한다.
예를 들어, 상기 표시 장치는 상기 액정 패널의 광입사면에 반대측에 배치되는 백라이트 소스를 더 포함한다. 예를 들어, 상기 백라이트 소스는 LED 백라이트 소스이다.
본 발명의 일 실시예에 의해 제공되는 상기 화소 유닛 구조는, 통상의 TN 모드 화소 유닛 구조와 비교할 때 더 넓은 시야각들을 가지며, 통상의 ADS 화소 유닛 구조와 비교할 때 더 높은 개구율, 더 안정한 제조 공정, 더블톤(double-tone) 마스크 플레이트를 사용한 4-마스크 공정에 의해 실행될 수 있는 가능성 등의 이점들을 갖는다. 예를 들어, 통상의 ADS에서 실행되는 듀얼 게이트 구조와 비교할 때, 게이트 라인 상부로 연장하는 공통 전극을 형성하고, 상기 게이트 라인 상으로의 신호들이 상기 화소 전극에 영향을 주는 것을 차단(shield)하고, 그리고 이에 의하여 상기 게이트 라인 상부의 블랙 매트릭스의 폭이 감소하며, 개구율이 증가된다. 본 발명의 일 실시예에 의해 제공되는 상기 어레이 기판들 및 그 제조 방법들에 관하여, 결과의 I-ADS 어레이 기판은 통상의 TN 모드 어레이 기판과 비교할 때 더 넓은 시야각들을 갖고; 더욱이, I-ADS에 기초하여 듀얼 게이트 구조 및 Z-역전을 구비하는 어레이 기판은 전력 소비 감소를 용이하게 하도록 실행될 수 있다. 예를 들어, 통상의 ASDS에서 실행되는 듀얼 게이트 구조와 비교할 때, 게이트 라인 상부로 연장하는 공통 전극을 형성하고, 상기 게이트 라인 상으로의 신호들이 상기 화소 전극에 영향을 주는 것을 차단하고, 그리고 이에 의하여 상기 게이트 라인 상부의 블랙 매트릭스의 폭이 감소하며, 개구율이 증가되고, 따라서 표시 품질이 향상된다. 본 발명의 실시예들에 의해 제공되는 상기 액정 패널 및 그 제조 방법, 상기 표시 장치 및 그 제조 방법은 전술한 어레이 기판 및 그 제조 방법을 포함하고, 따라서 전력 소비가 감소되는 한편 개구율이 증가하는 것이 가능하며, 이에 따라 표시 품질이 향상된다.
본 발명의 실시예들의 기술적 해결책을 명확히 설명하기 위하여, 실시예들의 도면들이 하기에 간략히 기술될 것이며; 아래에 기술된 도면들은 본 발명의 일부 실시예들에 관한 것일 뿐이며 본 발명을 한정하지는 않는 점이 명백하다.
도 1은 본 발명의 실시예에 따른 어레이 기판(화소 유닛)의 평면 구조를 나타내는 개략도이다;
도 1a는 도 1에 도시된 A1-A1 방향을 따라 취해진 단면도이다;
도 1b는 도 1에 도시된 B1-B1 방향을 따라 취해진 단면도이다;
도 2는 제1 패터닝 공정이 가해지는 어레이 기판의 평면 구조를 나타내는 개략도이다;
도 2a는 도 2에 도시된 A2-A2 방향을 따라 취해진 단면도이다;
도 3은 제2 패터닝 공정이 가해지는 어레이 기판의 평면 구조를 나타내는 개략도이다;
도 3a는 도 3에 도시된 A3-A3 방향을 따라 취해진 단면도이다;
도 4는 제3 패터닝 공정이 가해지는 어레이 기판의 평면 구조를 나타내는 개략도이다;
도 4a는 도 4에 도시된 A4-A4 방향을 따라 취해진 단면도이다;
도 5는 제4 패터닝 공정이 가해지는 어레이 기판의 평면 구조를 나타내는 개략도이다;
도 5a는 도 5에 도시된 A5-A5 방향을 따라 취해진 단면도이다;
도 6은 본 발명의 일 실시예에 따른 어레이 기판을 나타내는 개략도이다;
도 7 은 본 발명의 일 실시예에 따른 액정 패널을 나타내는 개략도이다;
도 8은 본 발명의 일 실시예에 따른 어레이 기판을 나타내는 다른 개략도이다.
본 발명의 실시예들의 목적들, 기술적 사항들 및 이점들을 보다 명백하게 하기 위하여, 본 발명의 실시예들의 기술적 해결책들이 본 발명의 실시예들과 관련된 도면들과 결합되어 명확하고 이해 가능한 방식으로 기술될 것이다. 기술된 실시예들은 본 발명의 실시예들의 오직 일부일 뿐, 전부가 아님이 명백하다. 하기에 기술된 실시예들에 기초하여, 당업자들은 어떠한 발명적인 노력 없이 다른 실시예(들)을 획득할 수 있으며, 이들 역시 본 발명의 범위 내에 포함된다.
본 발명의 일 실시예에 따른 어레이 기판은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함하고, 이러한 게이트 라인들 및 데이터 라인들은 서로 교차하여 매트릭스(matrix)로 배열된 화소 영역들을 정의하며, 상기 화소 영역들 각각은 화소 유닛을 포함하고, 상기 화소 유닛은 스위칭 성분으로서 박막 트랜지스터, 액정들의 정렬을 조절하는 데 사용되는 화소 전극 및 공통 전극을 포함한다. 각각의 화소를 위한 상기 박막 트랜지스터의 상기 게이트 전극은 대응하는 게이트 라인과 전기적으로 연결되거나 일체로(integrally) 형성되며, 그 소스 전극은 대응하는 데이터 라인과 전기적으로 연결되거나 일체로 형성되고, 그 드레인 전극은 대응하는 화소 전극과 전기적으로 연결되거나 일체로 형성된다. 다음의 설명은 주로 하나 또는 그 이상의 화소 유닛들에 대한 것이나, 다른 화소 유닛들 또한 유사하게 형성될 수 있다.
실시예 1
본 발명의 일 실시예는 화소 유닛을 제공하며, 본 실시예에 따른 상기 화소 유닛의 구조는 도 1 및 도 1a를 참조로 설명될 것이다. 본 실시예에서 정의된 화소 유닛은 게이트 라인 및 데이터 라인을 포함하지 않는다는 점에 주목해야 한다. 상기 화소 유닛은 상기 게이트 라인 및 상기 데이터 라인이 적절히 제공된 이후에 일반 어레이 기판 또는 듀얼-게이트 구조 어레이 기판을 형성하는 데 사용될 수 있다.
도 1은 본 발명의 실시예에 따른 화소 유닛의 평면 구조를 나타내는 개략도이며, 종방향으로 서로 인접한 두 개의 화소 유닛들이 도시되고; 도 1a는 도 1에 도시된 A1-A1 방향에 따른 단면도이며, 도 1b는 도 1에 도시된 B1-B1 방향에 따른 개략적인 단면도이다. 즉, 도 1a 및 도 1b는 다른 절단 방향들에 따라 취해진 하나의 화소 유닛의 개략적인 단면도들이다.
본 실시예의 상기 화소 유닛은 박막 트랜지스터(100), 화소 전극(2) 및 공통 전극(9)을 포함한다. 박막 트랜지스터(100)는 게이트 전극(31), 게이트 전극(31) 상에 제공되는 게이트 절연층(4), 게이트 절연층(4) 상에 제공된 활성층(5), 활성층(5) 상에 제공된 소스 전극(61) 및 드레인 전극(62), 및 소스 전극(61) 및 드레인 전극(62) 상에 제공된 패시베이션 층(7)을 포함한다. 공통 전극(9)은 패시베이션 층(7) 바로 위에 제공되며, 화소 전극(2)은 패시베이션 층(7) 아래에 제공되고, 박막 트랜지스터(100)의 드레인 전극(62)에 연결된다. 화소 전극(2)은 패시베이션 층(7) 바로 아래에 제공될 수 있거나, 다른 개재된 막 층(들), 예를 들어 패시베이션 층(7) 및 화소 전극(2) 사이에 개재된 게이트 절연층(4)과 함께 패시베이션 층(7) 아래에 제공될 수 있다. 화소 전극(2)이 패시베이션 층(7) 바로 아래에 제공될 때, 하부로부터 상기 드레인 전극과 직접 오버랩될 수 있거나, 또는 다른 방법들에 의해 상기 드레인 전극에 연결될 수 있다. 본 실시예에 따른 상기 화소 유닛은 통상적인 ADS와는 상기 화소 전극 및 상기 공통 전극 사이의 위아래 방향의 위치 관계가 서로 다르다는 점에서 상이하며, 이에 따라 상기 화소 유닛은 역전된 ADS(Inverse-ADS, I-ADS) 형 화소 유닛이라고 지칭될 수 있다.
바람직하게는, 본 실시예의 예시에서, 화소 전극(2) 및 게이트 전극(3)은 동일 층 내에 배치되고, 게이트 절연층(4)이 패시베이션 층(7) 및 화소 전극(2) 사이에 개재되며, 공통 전극(9)과 동일한 층 내에 위치한 연결 전극(91)은 각각 비아 홀(81) 및 비아 홀(82)을 통해 박막 트랜지스터(100)의 드레인 전극(62) 및 화소 전극(2)에 연결된다. 본 실시예에서, 화소 전극(2)과 게이트 전극(3)을 동일 층 내에 배치하는 경우는 화소 전극(2) 및 게이트 전극(3) 사이의 위치 관계를 지칭하며, 이는 둘 다 동일 층 내에 동일한 물질로 형성되는 것을 의미하는 것은 아니다. 화소 전극(2) 및 게이트 전극(3)은 동일한 물질을 사용할 수 있고, 또는 다른 물질들을 사용할 수도 있다.
본 실시예에서, 공통 전극(9)은 슬릿 형상을 가지며, 화소 전극(2)은 평판 형상을 갖거나, 공통 전극(9) 및 화소 전극(2) 각각이 슬릿 형상을 가질 수 있다. 바람직하게는, 공통 전극(9)은 슬릿 형상을 갖고, 화소 전극(2)은 평판 형상을 가지며; 이러한 형상들의 화소 전극(2) 및 공통 전극(9)이 본 실시예에 따른 화소 유닛의 구조를 위하여 더욱 용이하게 실행될 수 있다.
게다가, 공통 전극(9)과 동일한 층 내의 연결 전극(91)은 공통 전극(9)과 동일한 물질을 채용한다. 바람직하게는, 연결 전극(91) 및 공통 전극(9)은 동일한 층 내에 위치하고, 동일한 공정에서 형성된다.
바람직하게는, 화소 전극(2) 및/또는 공통 전극(9)은 투명 전극(들)이다.
본 실시예에서, 공통 전극(9)은 인듐 주석 산화물(Indium Tin Oxide, ITO) 또는 인듐 아연 산화물(Indium Zinc Oxide, IZO)의 단일층의 막, 또는 ITO 및 IZO로 구성된 복합막(composite film)일 수 있다.
본 실시예에서, 패시베이션 층(7)은 예를 들어 산화물(oxide), 질화물(nitride), 산질화물(oxynitride) 또는 유기물 수지(organic resin)일 수 있다. 바람직하게는, 본 실시예에서 패시베이션 층(7)은 유기물 수지 물질을 채용하고; 유기물 수지의 양호한 투명도 및 절연 특성은 더 우수한 개구율(aperture ratio) 및 최종 표시 장치에 대한 더 우수한 표시 효과를 가져올 수 있다.
본 발명의 실시예에 의해 제공되는 상기 화소 유닛에서, 공통 전극(9)은 패시베이션 층(7)의 바로 위에 배치되고, 화소 전극(2)은 패시베이션 층(7) 아래에 위치하며, 상기 박막 트랜지스터의 드레인 전극(62)에 연결되고, 통상의 TN 모드 화소 유닛과 비교할 때 더 넓은 시야각들(view angles)이 구현될 수 있다. 게다가, 본 발명의 실시예에 의해 제공되는 상기 화소 유닛은, 통상의 ADS 화소 유닛과 비교할 때 더 높은 개구율, 더 안정한 제조 공정, 4-마스크 공정에 의해 제조될 수 있는 가능성 등의 이점들을 가지며; 더욱이, 통상의 ASDS에서 실행되는 듀얼 게이트(dual-gate) 구조와 비교할 때, 상기 게이트 라인 상부로 연장하는 공통 전극을 형성하고, 상기 게이트 라인 상으로의 신호들이 상기 화소 전극에 영향을 주는 것을 차단하고, 그리고 이에 의하여 상기 게이트 라인 상부의 블랙 매트릭스의 폭이 감소하며, 개구율이 증가하고 이에 따라 표시 품질이 향상된다.
실시예 2
본 실시예는 베이스 기판을 포함하는 어레이 기판을 제공하고, 상기 베이스 기판 상에 게이트 라인 및 상기 게이트 라인에 수직한 데이터 라인이 제공된다. 화소 영역은 상기 게이트 라인 및 상기 데이터 라인 사이에 정의되며, 상기 화소 영역은 전술한 실시예 1에서 설명된 화소 유닛을 포함한다(도 1을 참조). 상기 박막 트랜지스터의 상기 게이트 전극은 상기 게이트 라인에 연결되고, 상기 박막 트랜지스터의 상기 소스 전극은 상기 데이터 라인에 연결된다. 전술한 화소 유닛을 포함하는 상기 어레이 기판은 I-ADS 형 어레이 기판으로 지칭될 수 있고; 통상의 ADS 형 어레이 기판과 비교할 때, 화소 전극(2) 및 공통 전극(9) 사이의 위아래 방향으로의 배치 위치가 변화된다는 점에 주목하여야 한다.
본 실시예에 따른 상기 어레이 기판의 예시에서, 상기 게이트 라인들 및 상기 데이터 라인들은 서로 교차(intersect)하여 어레이를 정의하고, 게이트 라인들은 각각 복수의 화소 유닛들의 각각의 열에 선행하도록, 그리고 뒤따르도록 제공되며, 데이터 라인들은 각각 상기 화소 유닛들 각각의 좌측 상에, 그리고 우측 상에 제공되고, 오직 하나의 게이트 라인이 상기 화소 유닛들의 모든 두 개의 인접한 열들 사이에 제공되고, 하나의 데이터 라인이 상기 화소 유닛들의 모든 두 개의 인접한 행들 사이에 제공된다. 상기 화소 유닛들 각각은 I-ADS 형 화소 유닛이다.
본 실시예에 따른 상기 어레이 기판의 다른 예시에서, 게이트 라인들은 각각 복수의 화소 유닛들의 각각의 열에 선행하도록, 그리고 뒤따르도록 제공되며, 두 개의 게이트 라인들(321, 322)은 도 1에 도시된 것과 같이 상기 화소 유닛들의 모든 두 개의 인접한 열들 사이에 제공된다. 도 1은 상기 어레이 기판 상에서 종방향으로 서로 인접한 두 개의 화소 유닛들만을 도시한다. 데이터 라인은 상기 화소 유닛들의 각각의 행의 좌측 상에 또는 우측 상에 제공되며, 상기 화소 유닛들의 두 개의 행들은 모든 두 개의 인접한 데이터 라인들 사이에 개재된다. 이는 I-ADS에 기초하여 듀얼 게이트 구조가 실행된 어레이 기판이다. 상기 듀얼 게이트 구조가 실행될 때 전체 기판 상의 화소 배열은 도 8에 도시된 개략도를 참조할 수 있으며; 도 8은 단지 설명적일 뿐 각각의 화소 유닛들의 특정한 화소 구조를 나타내지는 않는다는 점에 주의하여야 한다.
게다가, 상기 박막 트랜지스터의 상기 게이트 전극은 상기 게이트 전극이 속하는 상기 화소 유닛에 선행하거나, 또는 뒤따르는 상기 게이트 라인에 연결되며, 상기 박막 트랜지스터의 상기 소스 전극은 상기 소스 전극이 속하는 상기 화소 유닛의 좌측 상의 또는 우측 상의 상기 데이터 라인에 연결되어, 이에 따라 Z-역전 화소 구조를 얻는다.
본 실시예에서, Z-역전 화소 구조를 달성하기 위한 개략도가 도 8에 도시된 것과 같이 다음의 형태로 얻어질 수 있다. 상기 어레이 기판에서, 동일한 행 내에서 홀수번째(odd-numbered) 화소 유닛들 내의 상기 박막 트랜지스터들의 상기 소스 전극들은 상기 행의 양 측 상의 데이터 라인들 중 하나의 데이터 라인에 연결되고, 짝수번째(even-numbered) 화소 유닛들 내의 상기 박막 트랜지스터의 상기 소스 전극들은 상기 행의 양 측 상의 상기 데이터 라인들 중 다른 데이터 라인에 연결되며, 두 개의 인접한 행들 내에서 동일한 열 내의 상기 화소 유닛들 내의 박막 트랜지스터들의 소스 전극들은 두 개의 다른 데이터 라인들에 연결된다. 동일한 열 내의 상기 화소 유닛들은, 그 내부에 포함된 박막 트랜지스터들의 상기 게이트 전극들에 의해 두 개의 화소 유닛들의 모든 그룹 내의 화소 유닛들의 상기 열에 선행하고, 그리고 뒤따르는 두 개의 게이트 라인들에 각각 교대로 연결되고, 상기 게이트 라인들에 각각 연결된 상기 화소 유닛들은 동일한 하나의 열 내에 위치한다. 게다가, 서로 인접한 두 개의 데이터 라인들 사이에 위치하며 또한 동일한 열 내에 위치한 두 개의 인접한 화소 유닛들 내의 박막 트랜지스터들을 위하여, 이들의 상기 게이트 전극들은 두 개의 게이트 라인들에 각각 연결되며, 이들의 상기 소스 전극들은 상기 두 개의 데이터 라인들에 각각 연결된다.
본 실시예에서, 듀얼 게이트 구조의 예시적인 특정한 구조 설계가 도 1에 도시되며, 참조부호 321은 게이트 라인(1)을 나타내며, 참조부호 322는 게이트 라인(2)을 나타내고, 이는 듀얼 게이트 구조를 형성한다. 본 실시예에서 듀얼 게이트 구조 및 Z-역전 설계를 갖는 상기 어레이 기판은 도 8을 참조로 이해될 수 있다. Z-역전은 양 측들(좌측 및 우측) 상의 화소들을 조절하기 위하여 동일한 데이터 라인을 조절함에 의해 전력 소비를 감소시키고 표시 효과를 향상시키는 목적을 달성하는 데 사용될 수 있다. 듀얼 게이트 구조 설계와 결합할 때, 데이터 라인들 각각은 그 좌측 및 우측 상의 양 행들의 화소들에 영향을 줄 수 있다.
상기 어레이 기판 및 대향 기판(opposed substrate)은 액정 셀을 형성하도록 서로 반대측에 배치되며, 액정 패널을 형성하기 위하여 액정 물질이 상기 액정 셀 내에 채워진다. 상기 대향 기판은 예를 들어 컬러 필터 기판이며, 상기 컬러 필터는 매트릭스로 배열된 복수의 화소 유닛들을 정의하는 블랙 매트릭스들이다. 상기 컬러 필터 기판의 상기 화소 유닛들은 상기 어레이 기판의 상기 화소 유닛들에 대응된다. 전술한 듀얼 게이트 구조가 채용되기 때문에, 결과의 액정 패널에서 상기 컬러 필터 기판 상의 블랙 매트릭스들(BM)의 면적이 현저히 감소될 수 있고(대응되는 어레이 기판 상의 데이터 라인들의 양이 감소하기 때문에), 이에 따라 개구율을 현저히 증가시킨다.
앞서 말한 두 가지 종류들의 상기 어레이 기판들 각각은 공통 전극 라인(도시되지 않음)을 더 포함할 수 있고, 공통 전극들(9)은 상기 어레이 기판의 주변부 상에서 비아 홀들을 통해 상기 공통 전극 라인에 연결될 수 있다.
더욱이, 본 실시예에 의해 제공되는 두 가지 종류들의 상기 어레이 기판들에서, 공통 전극(9)은 공통 전극(9)이 속하는 상기 화소 유닛에 선행하는, 그리고/또는 뒤따르는 게이트 라인 상부로 더 연장될 수 있다. 이러한 설계는 상기 게이트 라인 상으로의 신호들이 상기 화소 전극에 영향을 주는 것을 차단할 수 있고, 이에 따라 상기 게이트 라인 상의 상기 블랙 매트릭스의 폭을 감소시키고 개구율을 증가시킨다. 예시적인 구조가 도 1 또는 도 1b에서 관찰될 수 있다. 도 1은 상기 어레이 기판 상에서 서로 종방향으로 인접한 두 개의 화소 유닛들만을 도시한다. 도 1에 도시된 것과 같이, 뒤따르는 화소 유닛 내의 공통 전극(9)은 게이트 라인(321) 상부로 연장되며, 선행하는 화소 유닛 내의 공통 전극(9)은 게이트 라인(322) 상부로 연장된다. 도 1b는 도 1의 B1-B1 방향을 따라 취해진 개략적인 단면도이며, 선행하는 화소 유닛 내의 공통 전극(9)이 게이트 라인(322) 상부로 연장되는 것이 도시된다. 공통 전극(9)이 상기 게이트 라인 상부로 연장되기 때문에, 상기 게이트 라인 상으로의 신호들이 상기 화소 전극에 영향을 주는 것이 차단될 수 있고, 이에 의해 상기 게이트 라인에 대응하는 상기 컬러 필터 기판 상의 상기 블랙 매트릭스의 폭이 감소될 수 있고, 따라서 개구율이 향상된다.
실시예 3
본 실시예는 어레이 기판의 제조 방법을 제공하며, 상기 방법은 다음의 단계들을 포함한다:
S101, 제1 패터닝 공정을 통해 화소 전극을 포함하는 패턴을 형성하고, 제2 패터닝 공정을 통해 박막 트랜지스터의 게이트 라인 및 게이트 전극을 포함하는 패턴을 형성하는 단계; 또는 제1 패터닝 공정을 통해 박막 트랜지스터의 게이트 라인 및 게이트 전극을 포함하는 패턴을 형성하고, 제2 패터닝 공정을 통해 화소 전극을 포함하는 패턴을 형성하는 단계.
S102, 제3 패터닝 공정을 통해 상기 박막 트랜지스터의 게이트 절연층, 활성층, 데이터 라인, 소스 및 드레인 전극들을 포함하는 패턴을 형성하는 단계.
S103, 제4 패터닝 공정을 통해 패시베이션 층을 포함하는 패턴을 형성하는 단계.
S104, 제5 패터닝 공정을 통해 공통 전극을 포함하는 패턴을 형성하는 단계.
여기서, 본 실시예에 따른 상기 어레이 기판의 예시적인 제조 방법이 도 2 내지 도 5의 조합으로 상세하게 설명될 것이다.
S101 단계에서 선택되는 두 가지 방법이 있으며, 아래의 설명은 상기 화소 전극을 포함하는 상기 패턴이 제1 패터닝 공정에 의해 형성되고 상기 박막 트랜지스터의 상기 게이트 라인 및 상기 게이트 전극을 포함하는 상기 패턴이 제2 패터닝 공정을 통해 형성되는 예시에 기초한다.
도 2는 본 발명의 실시예에 따른 제1 패터닝 공정이 가해지는 상기 어레이 기판을 나타내는 개략적인 평면도이고, 도 2a는 도 2에 도시된 A2-A2 방향을 따라 취해진 단면도이다. 예를 들어, 스퍼터링(sputtering) 또는 열증발법(thermal evaporation)에 의해 화소 전극층이 백색 유리 기판과 같은 베이스 기판(1) 상에 퇴적되고, 상기 화소 전극층은 투명 도전성 박막일 수 있고, 투명 도전성 박막은 ITO 또는 IZO 등일 수 있다. 형성된 형상에 관하여, 도 2를 참조할 수 있다. 일반적인 마스크 플레이트가 사용되어, 제1 패터닝 공정을 통하여 화소 전극(2)의 요구되는 패턴을 형성하는 것이 가능하다.
도 3은 본 발명의 실시예에 따른 제2 패터닝 공정이 가해지는 상기 어레이 기판을 나타내는 개략적인 평면도이고, 도 3a는 도 3에 도시된 A3-A3 방향을 따라 취해진 단면도이다. 예를 들어, 스퍼터링 또는 열증발법에 의해, 게이트 금속 박막이 베이스 기판(1) 상에 퇴적된다. 상기 게이트 금속 박막은 Cr, W, Ti, Ta, Mo, Al, Cu 또는 그 동류물의 금속, 또는 그 합금을 사용한 단일층 막일 수 있고, 또는 상기 게이트 금속 박막은 또한 금속 박막들의 다중층으로 구성될 수 있다. 이후, 박막 트랜지스터의 게이트 라인(321) 및 게이트 라인(322) 및 게이트 전극(31)을 위한 패턴을 형성하기 위하여, 일반적인 마스크 플레이트가 제2 패터닝 공정을 통해 게이트 금속 박막 상에 식각을 수행하는 데 사용된다. 상기 박막 트랜지스터의 게이트 전극(31)은 게이트 라인(321, 322)에 직접 연결되고, 다시 말하면, 이들은 일체로 형성된다.
이러한 단계에서 설명되는 것은 듀얼 게이트 구조의 설계가 얻어질 때의 공정 방법이다. 당업자에 의해 이해될 수 있듯이, 듀얼 게이트 구조의 어레이 기판보다 통상의(즉, 단일 게이트 구조의) 어레이 기판이 제조되어야 할 때, 하나의 열 내의 화소 유닛들을 위한 단일 게이트 구조가 형성된다.
S102 단계에서, 상기 박막 트랜지스터의 상기 게이트 절연층, 상기 활성층, 상기 데이터 라인, 소스 및 드레인 전극들을 포함하는 상기 패턴이 제3 패터닝 공정을 통해 형성된다.
제3 패터닝 공정은 예를 들어 식각이 수 회 수행되는 공정일 수 있고, 더블톤(double-tone) 마스크 플레이트(예를 들어, 하프톤 또는 그레이톤 마스크 플레이트)가 사용될 수 있다. S102 단계는 다음을 포함할 수 있다:
S101 단계가 가해진 상기 베이스 기판 상에 게이트 절연층(4), 활성층 및 소스-드레인 금속 박막을 순차적으로 형성하는 단계;
상기 소스-드레인 금속 박막 상에 포토레지스트 층을 코팅하는 단계;
포토레지스트가 포토레지스트 완전 제거 영역, 포토레지스트 완전 유지 영역 및 포토레지스트 하프 유지 영역으로 형성되도록, 하프톤 또는 그레이톤 마스크 플레이트로 포토레지스트를 노광하는 단계로서, 상기 포토레지스트 완전 유지 영역이 데이터 라인, 소스 전극 및 드레인 전극을 위한 패턴이 위치하는 영역에 대응되고, 상기 포토레지스트 하프 유지 영역은 박막 트랜지스터의 채널 영역에 대응되며, 상기 포토레지스트 완전 제거 영역은 전술한 패턴들 이외의 영역에 대응되고; 현상 공정 이후에 상기 포토레지스트 완전 유지 영역 내의 포토레지스트 두께는 변화하지 않고, 상기 포토레지스트 완전 제거 영역 내의 포토레지스트는 완전히 제거되며, 상기 포토레지스트 하프 유지 영역 내의 포토레지스트 두께는 더 얇아진다;
제1 식각 공정을 통해 상기 포토레지스트 완전 제거 영역 내의 활성층 박막 및 소스-드레인 금속 박막을 완전히 식각 제거하는 단계;
상기 포토레지스트 하프 유지 영역 내의 상기 소스-드레인 금속 박막을 노출하도록, 애싱 공정에 의하여 포토레지스트 하프 유지 영역 전체 내의 포토레지스트를 제거하는 단계;
상기 박막 트랜지스터의 소스 전극(61), 드레인 전극(62), 데이터 라인(63) 및 상기 채널 영역을 포함하는 패턴을 형성하도록, 제2 식각 공정을 통해 상기 포토레지스트 하프 유지 영역 내의 상기 소스-드레인 금속 박막을 완전히 식각 제거하는 단계; 및
잔류 포토레지스트를 제거하는 단계.
도 4는 본 발명의 실시예에 따라 제3 패터닝 공정이 가해진 상기 어레이 기판을 나타내는 개략적인 평면도이고, 도 4a는 도 4에 도시된 A4-A4 방향을 따라 취해진 단면도이다.
본 실시예에서, 상기 활성층 박막은 산화물 반도체 박막, 유기물 반도체 박막, 또는 반도체 박막 및 도핑된 반도체 박막의 적층물(lamination)일 수 있다. 상기 활성층 박막이 반도체 박막 및 도핑된 반도체 박막을 포함할 때, 제2 식각 공정에 의해, 상기 포토레지스트 하프 유지 영역 내의 상기 소스-드레인 금속 박막이 완전히 식각 제거되고, 상기 채널 영역 내의 상기 도핑된 반도체 박막 또한 완전히 식각 제거되며, 상기 반도체 박막의 일부 두께가 식각 제거된다.
S103 단계에서, 상기 패시베이션 층을 포함하는 상기 패턴이 제4 패터닝 공정을 통해 형성된다.
도 5는 본 발명의 실시예에 따른 제4 패터닝 공정이 가해진 상기 어레이 기판을 나타내는 개략적인 단면도이고, 도 5a는 도 5에 도시된 A5-A5 방향을 따라 취해진 단면도이다. S103 단계의 예시는: S102 단계가 가해진 상기 베이스 기판 상에 상기 패시베이션 층을 위한 박막을 형성하는 단계; 및 하프톤 또는 그레이톤 마스크 플레이트에 의해, 전술한 상기 화소 전극 상부에 상기 패시베이션 층 및 상기 게이트 절연층을 관통하는 비아 홀을 형성하는 단계, 및 전술한 상기 드레인 전극 상부에 상기 패시베이션 층을 관통하는 비아 홀을 형성하는 단계를 포함한다.
더욱이, 본 실시예에서, 상기 패시베이션 층을 위한 상기 박막은 플라즈마 증대 화학 기상 증착법(plasma enhanced chemical vapor deposition)에 의해 상기 베이스 기판 상에 퇴적될 수 있고, 상기 패시베이션 층을 위한 박막은 산화물, 질화물 또는 산질화물을 채용할 수 있고, 상응하는 반응 가스는 SiH4, NH3 및 N2의 혼합가스 또는 SiH2Cl2, NH3 및 N2의 혼합 가스일 수 있다. 이후, 하프톤 또는 그레이톤 마스크 플레이트를 사용한 제3 패터닝 공정을 통해, 도 5a에 도시된 것과 같이 상기 패시베이션 층 및 상기 게이트 절연층을 관통하는 비아 홀(82)이 상기 화소 전극 상부에 형성되며, 상기 패시베이션 층을 관통하는 비아 홀(81)이 상기 드레인 전극 상부에 형성된다.
S104 단계에서, 제5 패터닝 공정을 통해 공통 전극을 포함하는 상기 패턴이 형성된다. S104 단계의 예시는: S103 단계가 가해진 상기 베이스 기판 상에 투명 도전성 박막을 형성하는 단계; 및 일반적인 마스크 플레이트에 의해 상기 공통 전극의 형상(figure)을 형성하는 단계를 포함한다.
도 1은 본 발명에 따른 제5 패터닝 공정이 가해진 상기 어레이 기판을 나타내는 개략적인 평면도이고, 도 1a는 도 1의 A1-A1 방향을 따라 취해진 단면도이며, 도 1b는 도 1의 B1-B1 방향을 따라 취해진 단면도이다.
상기 베이스 기판 상에 비아 홀들(81, 82)이 형성된 이후에, 투명 도전성 박막이 예를 들어 스퍼터링 또는 열증발법에 의해 퇴적된다. 이 때, 화소 전극(2) 및 상기 박막 트랜지스터의 드레인 전극(62) 사이의 연결을 얻기 위하여 상기 도전 박막은 비아 홀(81) 및 비아 홀(82) 내부로 채워지고, 비아 홀들(81, 82)을 통해 화소 전극(2) 및 드레인 전극(62)을 연결하기 위한 상기 도전 박막의 일부분은 연결 전극(91)으로 지칭될 수 있다. 예를 들면, 일반적인 마스크 플레이트를 사용하여, 공통 전극(9) 및 연결 전극(91)을 위한 상기 패턴이 제5 패터닝 공정을 통해 형성된다. 본 실시예에서, 상기 투명 도전성 박막은 ITO 또는 IZO의 단일층 막일 수 있거나, 또는 ITO 및 IZO의 복합막일 수 있다. 당업자들에 의해 이해될 수 있듯이, 연결 전극(91) 및 공통 전극(9)은 전술한 것과 같이 동일한 패터닝 공정에서 동일한 물질로 형성될 수 있거나; 또는 동일한 물질 또는 다른 물질로 다른 패터닝 공정들 내에서 실행될 수도 있다.
전술한 것은 본 실시예의 일반적인 실행 방법일 뿐이며, 당업자들은 공지의 지식 및 통상적인 기술들과 결합한 본 방법에 기초하여 변형들 및 개선들을 또한 만들거나, 요구조건들에 따라 특정한 화소 구조 설계를 수행할 수 있다.
예를 들어, 본 실시예에서, S101 단계에서 게이트 라인들은 화소 유닛에 선행하도록, 그리고 뒤따르도록 형성되며, 하나의 게이트 라인만이 화소 유닛들의 모든 두 개의 인접한 열들 사이에 형성된다.
예를 들어, S102 단계에서 데이터 라인들은 상기 화소 유닛의 좌측 상에 그리고 우측 상에 형성되며, 하나의 데이터 라인이 화소 유닛들의 모든 두 개의 인접한 행들 사이에 형성된다.
또는, 예를 들어 S101 단계에서, 게이트 라인들은 화소 유닛에 선행하고, 그리고 뒤따르도록 형성되며, 두 개의 게이트 라인들은 화소 유닛들의 모든 두 개의 인접한 열들 사이에 형성된다.
또는, 예를 들어 S102 단계에서, 상기 데이터 라인은 상기 화소 유닛의 좌측 상에 또는 우측 상에 형성되고, 화소 유닛들의 두 개의 행들이 모든 두 개의 인접한 데이터 라인들 사이에 개재된다.
더욱이, 예를 들어 상기 박막 트랜지스터의 상기 게이트 전극으로부터 이것이 속하는 상기 화소 유닛에 선행하는, 또는 뒤따르는 상기 게이트 라인까지의 연결은 S101 단계에서 달성되며, 박막 트랜지스터의 상기 소스 전극에서 이것이 속하는 화소 유닛의 좌측 상의 또는 우측 상의 데이터 라인으로의 연결은 S102 단계 내에서 달성되어, Z-역전 화소 구조물을 얻는다.
예를 들어, 본 실시예에서 상기 Z-역전 화소 구조를 형성하는 단계는 다음을 포함할 수 있다:
동일한 행 내에서 홀수번째 화소 유닛들 내의 상기 박막 트랜지스터들의 상기 소스 전극들은 상기 행의 양 측 상의 데이터 라인들 중 하나의 데이터 라인에 연결되고, 짝수번째 화소 유닛들 내의 상기 박막 트랜지스터의 상기 소스 전극들은 상기 행의 양 측 상의 데이터 라인들 중 다른 데이터 라인에 연결되며, 인접한 두 개의 행들 내에서 동일한 열 내의 화소 유닛들 내의 상기 박막 트랜지스터들의 상기 소스 전극들은 두 개의 다른 데이터 라인들에 연결된다;
동일한 열 내의 상기 화소 유닛들은, 그 내부에 포함된 박막 트랜지스터들의 상기 게이트 전극들에 의해 두 개의 화소 유닛들의 모든 그룹 내의 화소 유닛들의 상기 열에 선행하고, 그리고 뒤따르는 두 개의 게이트 라인들에 각각 교대로 연결되고, 상기 게이트 라인들에 각각 연결된 상기 화소 유닛들은 동일한 하나의 열 내에 위치한다;
서로 인접한 두 개의 인접한 데이터 라인들 사이에 위치하고, 또한 동일한 열 내에 위치한 두 개의 인접한 화소 유닛들 내의 박막 트랜지스터들을 위하여, 이들의 상기 게이트 전극들은 두 개의 게이트 라인들에 각각 연결되며, 이들의 상기 소스 전극들은 각각 상기 두 개의 데이터 라인들에 연결된다.
당업자들에 의해 이해될 수 있듯이, 예를 들어 S101 단계에서, 공통 전극 라인은 또한 상기 게이트 라인 및 상기 게이트 전극이 형성될 때 형성될 수 있고, 이후 S104 단계에서, 상기 공통 전극은 상기 어레이 기판의 주변부 상의 비아 홀을 통해 상기 공통 전극 라인에 연결되도록 형성된다.
게다가, 예를 들어 S104 단계에서, 상기 형성된 공통 전극이 이것이 소속되는 화소 유닛에 선행하고, 그리고/또는 뒤따르는 상기 게이트 라인 상부로 연장되도록 형성되는 것도 가능하며, 이에 따라 상기 게이트 라인과 함께 저장 커패시터를 형성한다. 상기 형성된 특정 구조는 도 1 또는 도 1b에서 관찰될 수 있다. 도 1은 상기 어레이 기판 상에서 서로 종방향으로 인접한 두 개의 화소 유닛들만을 보여준다. 도 1에서 도시된 바와 같이, 뒤따르는 화소 유닛 내의 공통 전극(9)은 게이트 라인(321) 상부로 연장되며, 선행하는 화소 유닛 내의 공통 전극(9)은 게이트 라인(322) 상부로 연장된다. 도 1b는 도 1에 도시된 B1-B1 방향을 따라 취해진 개략적인 단면도이며, 이는 선행하는 화소 유닛 내의 공통 전극(9)이 게이트 라인(322) 상부로 연장되는 것을 나타낸다. 공통 전극이 게이트 라인 상부로 연장되기 때문에, 이러한 중첩되는 구조에 의해 상기 게이트 라인 상으로의 신호들이 상기 화소 전극에 영향을 주는 것을 차단할 수 있고, 이에 의해 상기 게이트 라인 상의 블랙 매트릭스의 폭이 감소되고, 개구율이 증가된다.
실시예 4
본 실시예는 액정 패널을 제공하며, 도 7에 도시된 것과 같이, 액정 패널은 어레이 기판(11), 컬러 필터 기판(14) 및 두 기판들을 채우는 액정들(12)을 포함한다. 어레이 기판(11) 및 컬러 필터 기판(14)은 서로 반대측에 배치되어 액정 셀을 형성하고, 복수의 스페이서들(도시되지 않음)이 이들 사이에서 갭(gap)을 유지하는 데 사용된다. 사용된 어레이 기판은 전술한 실시예들 중 어느 것에 의해 제공되는 어레이 기판이다. 컬러 필터(14)는 블랙 매트릭스들(10) 및 그 상부에 위치한 컬러 수지들(color resins)(13)을 포함한다. 블랙 매트릭스들(10)은 컬러 필터 기판(14)의 화소 영역들을 정의하며, 이러한 화소 영역들은 어레이 기판(11) 상의 상기 화소 영역들에 대응한다. 게다가, 컬러 필터 기판(14) 상에서, 상기 게이트 라인들과 대응하는 위치들, 상기 데이터 라인들에 대응하는 위치들, 및 인접한 두 개의 데이터 라인들 사이의 화소 유닛들의 두 개의 행들의 경계부들에 대응하는 위치들에, 각각 도 6에 도시된 것과 같이 블랙 매트릭스(101), 블랙 매트릭스(102) 및 블랙 매트릭스(103)을 포함하는 블랙 매트릭스들이 제공된다. 예를 들어, 상기 데이터 라인들에 대응하는 위치들에서의 블랙 매트릭스(102)는 17-23㎛의 폭을 가지며, 인접한 두 개의 데이터 라인들 사이의 화소 유닛들의 두 개의 행들의 경계부들에 대응하는 위치들에서의 블랙 매트릭스(103)는 6-10㎛의 폭을 갖는다.
바람직하게는, 상기 데이터 라인들에 대응하는 위치들에서의 블랙 매트릭스(102)는 는 20㎛의 폭을 가지며, 인접한 두 개의 데이터 라인들 사이의 화소 유닛들의 두 행들의 상기 경계부들에 대응하는 위치들에서의 블랙 매트릭스(103)는 8㎛의 폭을 갖는다. 이러한 경우에, 표시 효과가 보장되는 한편(예를 들어, 광 누설이 방지되고 표시 균일도가 보장되는 등), 개구율이 최대한도로 향상되는 것이 가능하다.
블랙 매트릭스(101)의 폭에 관하여 여기서 한정하지는 않으며, 기능을 달성할 수 있는 어떠한 폭도 가능하다. 상기 공통 전극이 게이트 라인 상부로 연장되도록 형성될 때, 중첩되는 구조에 의해 상기 게이트 라인 상으로의 신호들이 상기 화소 전극에 영향을 주는 것을 차단할 수 있고, 이에 의해 상기 게이트 라인 상에 블랙 매트릭스(101)의 폭이 감소될 수 있고, 따라서 개구율이 향상된다.
실시예 5
본 실시예는 전술한 실시예에서 설명된 상기 어레이 기판의 제조 방법을 포함하는 액정 패널의 제조 방법을 제공한다. 제조된 액정 패널은 예를 들어 도 6 및 도 7에 도시된다.
게다가, 액정 패널의 제조 방법은 컬러 필터 기판의 제조를 위한 공정을 더 포함하고, 컬러 필터 기판 상에, 게이트 라인들에 대응하는 위치들, 데이터 라인들에 대응하는 위치들, 두 개의 인접한 데이터 라인들 사이의 화소 유닛의 두 개의 행들의 경계부들에 대응하는 위치들 각각에 블랙 매트릭스들(10)이 제공된다. 예를 들어, 데이터 라인들에 대응하는 위치들에서의 블랙 매트릭스(102)는 17-23㎛의 폭을 가지며, 인접한 두 개의 데이터 라인들 사이의 화소 유닛들의 두 행들의 경계부들에 대응하는 위치들에서의 블랙 매트릭스(103)는 6-10㎛의 폭을 갖는다.
바람직하게는, 데이터 라인들에 대응하는 위치들에서의 블랙 매트릭스(102)는 는 20㎛의 폭을 가지며, 인접한 두 개의 데이터 라인들 사이의 화소 유닛들의 두 행들의 경계부들에 대응하는 위치들에서의 블랙 매트릭스(103)는 8㎛의 폭을 갖는다. 이러한 경우에, 표시 효과가 보장되는 한편(예를 들어, 광 누설이 방지되고 표시 균일도가 보장되는 등), 개구율이 최대한도로 향상되는 것이 가능하다.
블랙 매트릭스(101)의 폭에 관하여, 여기서 한정되지는 않으며, 기능을 달성할 수 있는 어떠한 폭도 가능하다. 공통 전극이 게이트 라인 상부로 연장되도록 형성될 때, 중첩되는 구조에 의해 상기 게이트 라인 상으로의 신호들이 상기 화소 전극에 영향을 주는 것을 차단할 수 있고, 이에 의해 게이트 라인 상에 블랙 매트릭스(101)의 폭이 감소될 수 있고, 따라서 개구율이 향상된다.
실시예 6
본 실시예는 전술한 실시예에서 설명된 액정 패널을 채용한 표시 장치를 제공한다. 표시 장치는 휴대폰, 태블릿 컴퓨터(tablet computer), 모니터, 텔레비전, 노트북 PC, 넷북(netbook), 또는 동류물일 수 있다.
표시 장치는 액정 패널의 광입사면에 반대측에 배치되는 백라이트 소스를 더 포함할 수 있다. 백라이트 소스는 CCFL 백라이트 소스 또는 LED 백라이트 소스일 수 있고, 바람직하게는 LED 백라이트 소스일 수 있다. LED 백라이트는 더 낮은 전력 소비 및 더 우수한 색이미지 표시 효과를 가질 수 있다.
실시예 7
본 발명의 실시예는 표시 장치의 제조 방법을 제공하며, 이는 전술한 실시예에서 설명된 액정 패널의 제조 방법을 포함한다. 표시 장치는 휴대폰, 태블릿 컴퓨터, 모니터, 텔레비전, 노트북 PC, 넷북, 또는 동류물일 수 있다.
본 실시예에 따른 표시 장치의 제조 방법에서, 액정 패널의 광입사면에 반대측에 배치되는 백라이트 소스를 배치하는 단계가 더 포함된다. 백라이트 소스는 CCFL 백라이트 소스 또는 LED 백라이트 소스일 수 있고, 바람직하게는 LED 백라이트 소스일 수 있다. LED 백라이트는 더 낮은 전력 소비 및 더 우수한 색이미지 표시 효과를 가질 수 있다.
본 발명의 임의의 실시예들에 의해 제공되는 화소 유닛 구조는, 통상의 TN 모드 화소 유닛과 비교할 때 더 넓은 시야각들을 가지며, 통상의 ADS 화소 유닛과 비교할 때 더 높은 개구율, 더 안정한 제조 공정, 4-마스크 공정에 의해 제조될 수 있는 가능성 등의 이점들을 가지며; 더욱이, 통상의 ASDS에서 실행되는 듀얼 게이트 구조와 비교할 때, 상기 게이트 라인 상부로 연장하는 공통 전극을 형성하고, 상기 게이트 라인 상으로의 신호들이 상기 화소 전극에 영향을 주는 것을 차단하고, 그리고 이에 의하여 상기 게이트 라인 상부의 블랙 매트릭스의 폭이 감소하며, 개구율이 증가된다.
본 발명의 임의의 실시예들에 의해 제공되는 어레이 기판 및 그 제조 방법으로, I-ADS 어레이 기판은 통상의 TN 모드 어레이 기판과 비교할 때 더 넓은 시야각들을 갖고; 더욱이, I-ADS에 기초하여 실행되는 듀얼 게이트 구조 및 Z-역전을 구비하는 어레이 기판은 전력 소비 감소를 용이하게 하며; 게다가, 통상의 ASDS에서 실행되는 듀얼 게이트 구조와 비교할 때, 상기 게이트 라인 상부로 연장하는 공통 전극을 형성하고, 상기 게이트 라인 상으로의 신호들이 상기 화소 전극에 영향을 주는 것을 차단하고, 그리고 이에 의하여 상기 게이트 라인 상부의 블랙 매트릭스의 폭이 감소하며, 개구율이 증가된다.
본 발명의 임의의 실시예들에 의해 제공되는 액정 패널 및 그 제조 방법, 표시 장치 및 그 제조 방법은 전술한 어레이 기판 및 그 제조 방법을 포함하고, 따라서 개구율이 향상되고 전력 소비가 감소되며 표시 품질이 향상되는 것이 가능하다.
전술한 설명은 본 발명의 선호되는 실시예들일 뿐이고, 본 발명의 보호 범위가 여기서 한정되는 것은 아니다. 본 발명에 의해 개시되는 기술적 분야에서 이탈하지 않고 기술 분야 내의 당업자들에 의해 용이하게 고안될 수 있는 것과 같이, 모든 변경들 또는 대체들은 본 발명의 보호 범위 내에 포함되어야 한다. 따라서, 본 발명의 보호 범위는 하기의 청구항들의 보호 범위에 의해 정의되어야 한다.
1: 기판 2: 화소 전극
31: 게이트 전극 321: 제1 게이트 라인
322: 제2 게이트 라인 4: 게이트 절연층
5: 활성층 61: 소스 전극
62: 드레인 전극 63: 데이터 라인
7: 패시베이션 층 81: 제1 비아 홀
82: 제2 비아 홀 9: 공통 전극
91: 연결 전극 10: 블랙 매트릭스
11: 어레이 기판 12: 액정들
13: 컬러 수지 14: 컬러 필터 기판
100: 박막 트랜지스터

Claims (15)

  1. 박막 트랜지스터, 화소 전극 및 공통 전극을 포함하며,
    상기 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 상에 제공되는 게이트 절연층, 상기 게이트 절연층 상에 제공되는 활성층, 상기 활성층 상에 제공되는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 상에 제공되는 패시베이션 층을 포함하고,
    상기 공통 전극은 상기 패시베이션 층 바로 위에 제공되고; 상기 화소 전극은 상기 패시베이션 층 아래에 제공되며, 상기 박막 트랜지스터의 상기 드레인 전극에 연결되는 화소 유닛(pixel unit).
  2. 제1항에 있어서,
    상기 화소 전극 및 상기 게이트 전극은 동일 층 내에 배치되고, 게이트 절연층이 상기 패시베이션 층 및 상기 화소 전극 사이에 제공되며, 상기 공통 전극과 동일 층 내의 연결 전극(connecting electrode)이 두 개의 비아 홀들(via holes)을 통해 상기 박막 트랜지스터의 상기 드레인 전극 및 상기 화소 전극에 각각 연결되는 것을 특징으로 하는 화소 유닛.
  3. 제1항 또는 제2항에 있어서,
    상기 공통 전극은 슬릿(slit) 형상을 가지며, 상기 화소 전극은 평판(plate) 형상을 갖는 것을 특징으로 하는 화소 유닛.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 화소 전극 및/또는 상기 공통 전극은 투명 전극(들)인 것을 특징으로 하는 화소 유닛.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서,
    상기 패시베이션 층은 산화물(oxide), 질화물(nitride), 산질화물(oxynitride) 또는 유기물 수지(organic resin)인 것을 특징으로 하는 화소 유닛.
  6. 베이스 기판(base substrate); 및
    상기 베이스 기판 상에 제공되는 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함하며,
    상기 데이터 라인들은 상기 게이트 라인들과 수직하고, 상기 게이트 라인들 및 상기 데이터 라인들의 교차(intersecting)가 복수의 화소 영역들을 정의하며,
    상기 화소 영역들 각각은 청구항 제1항 내지 제5항 중 어느 하나의 항에 따른 화소 유닛을 포함하고,
    각각의 화소 유닛을 위하여, 상기 박막 트랜지스터의 상기 게이트 전극이 대응하는 게이트 라인에 연결되고, 상기 박막 트랜지스터의 상기 소스 전극이 대응하는 데이터 라인에 연결되는 것을 특징으로 하는 어레이 기판(array substrate).
  7. 제6항에 있어서,
    상기 화소 유닛들 각각의 열(row)에 선행하는(prior to) 하나의 게이트 라인이 배치되고, 상기 화소 유닛들 각각의 열에 뒤따르는(following) 하나의 게이트 라인이 배치되며, 상기 화소 유닛들의 모든 인접한 두 개의 열들 사이에 두 개의 게이트 라인들이 배치되고; 하나의 데이터 라인은 상기 화소 유닛들의 각각의 행(column)의 좌측 또는 우측 상에 배치되며, 상기 화소 유닛들의 두 개의 행들은 모든 인접한 두 개의 데이터 라인들 사이에 개재되는(interposed) 것을 특징으로 하는 화소 유닛.
  8. 제7항에 있어서,
    각각의 화소 유닛의 상기 박막 트랜지스터의 상기 게이트 전극은 상기 화소 유닛에 선행하거나 또는 뒤따르는 상기 게이트 라인에 연결되며, 상기 화소 유닛의 상기 박막 트랜지스터의 상기 소스 전극은 상기 화소 유닛의 좌측 또는 우측 상의 상기 데이터 라인에 연결되어 Z-역전(Z-inversion) 화소 구조를 얻는 것을 특징으로 하는 어레이 기판.
  9. 제8항에 있어서,
    상기 Z-역전 화소 구조는:
    동일한 행 내에서 홀수번째 화소 유닛들 내의 박막 트랜지스터들의 소스 전극들은 상기 행의 양 측 상의 상기 데이터 라인들 중 하나의 데이터 라인에 연결되고, 짝수번째 화소 유닛들 내의 박막 트랜지스터들의 소스 전극들은 상기 행의 양 측 상의 상기 데이터 라인들 중 다른 데이터 라인에 연결되며, 두 개의 인접한 행들 내에서 동일한 열의 화소 유닛들 내의 박막 트랜지스터들의 소스 전극들은 두 개의 다른 데이터 라인들에 연결되고;
    동일한 열 내의 상기 화소 유닛들은, 그 내부에 포함된 상기 박막 트랜지스터들의 상기 게이트 전극들에 의해 두 개의 화소 유닛들의 모든 그룹 내의 화소 유닛들의 상기 열에 선행하고, 그리고 뒤따르는 두 개의 게이트 라인들에 각각 교대로 연결되고, 상기 게이트 라인들에 각각 연결된 상기 화소 유닛들은 동일한 하나의 열 내에 위치하며,
    서로 인접한 두 개의 데이터 라인들 사이에 위치하며, 또한 동일한 하나의 열 내에 위치한 두 개의 인접한 화소 유닛들 내의 박막 트랜지스터들을 위하여, 게이트 전극들이 각각 두 개의 게이트 라인들에 연결되고, 소스 전극들이 각각 상기 두 개의 데이터 라인들에 연결되는 것을 특징으로 하는 어레이 기판.
  10. 제6항 내지 제9항 중 어느 하나의 항에 있어서,
    각각의 화소 유닛의 상기 공통 전극은 상기 화소 유닛에 선행하는, 그리고/또는 뒤따르는 하나의 게이트 라인 상부로 연장되어, 상기 하나의 게이트 라인을 구비하는 저장 커패시터(storage capacitor)를 형성하는 것을 특징으로 하는 어레이 기판.
  11. 컬러 필터 기판(color filter substrate) 및 청구항 제6항 내지 제10항 중 어느 하나의 항에 따른 어레이 기판을 포함하는 액정 패널(liquid crystal panel)로서,
    상기 컬러 필터 기판은 그 상부에 블랙 매트릭스들(black matrices)을 포함하며,
    상기 컬러 필터 기판 상에, 상기 게이트 라인들과 대응되는 위치들, 상기 데이터 라인들과 대응되는 위치들 및 두 개의 인접한 데이터 라인들 사이의 화소 유닛들의 두 개의 행들의 경계부들에 대응되는 위치들에, 블랙 매트릭스들이 제공되는 것을 특징으로 하는 액정 패널.
  12. S101: 제1 패터닝 공정을 통해 화소 전극들을 포함하는 패턴을 형성하고, 제2 패터닝 공정을 통해 화소 유닛들의 박막 트랜지스터들의 게이트 라인들 및 게이트 전극들을 포함하는 패턴을 형성하는 단계; 또는
    제1 패터닝 공정을 통해 화소 유닛들의 박막 트랜지스터들의 게이트 라인들 및 게이트 전극들을 포함하는 패턴을 형성하고, 제2 패터닝 공정을 통해 화소 전극들을 포함하는 패턴을 형성하는 단계;
    S102: 제3 패터닝 공정을 통해 상기 박막 트랜지스터들의 게이트 절연층, 활성층, 데이터 라인들 및 소스 전극들 및 드레인 전극들을 포함하는 패턴을 형성하는 단계;
    S103: 제4 패터닝 공정을 통해 패시베이션 층을 포함하는 패턴을 형성하는 단계; 및
    S104: 제5 패터닝 공정을 통해 공통 전극들을 포함하는 패턴을 형성하는 단계;를 포함하는 어레이 기판의 제조 방법.
  13. 제12항에 있어서,
    상기 S101 단계에서 상기 게이트 라인들을 형성하는 단계는, 상기 화소 유닛들의 각각의 열에 선행하는 하나의 게이트 라인, 그리고 뒤따르는 하나의 게이트 라인을 형성하는 단계, 및 상기 화소 유닛들의 모든 두 개의 인접한 열들 사이에 두 개의 게이트 라인들을 제공하는 단계를 포함하고,
    상기 S102 단계에서 형성된 상기 데이터 라인을 형성하는 단계는, 상기 화소 유닛들의 각각의 행의 좌측 상에 또는 우측 상에 하나의 데이터 라인을 형성하는 단계를 포함하고, 상기 화소 유닛들의 두 개의 행들은 모든 두 개의 인접한 데이터 라인들 사이에 개재되는 것을 특징으로 하는 어레이 기판의 제조 방법.
  14. 제13항에 있어서,
    상기 S101 단계에서, 각각의 화소 유닛의 상기 박막 트랜지스터의 상기 게이트 전극이 상기 화소 유닛에 선행하거나 또는 뒤따르는 상기 게이트 라인에 연결되고, 상기 S102 단계에서, 각각의 화소의 상기 박막 트랜지스터의 상기 소스 전극은 상기 화소 유닛의 좌측 상의 또는 우측 상의 상기 데이터 라인에 연결되어, 이에 의해 Z-역전 화소 구조가 얻어지는 것을 특징으로 하는 어레이 기판의 제조 방법.
  15. 제12항 내지 제14항 중 어느 하나의 항에 있어서,
    S104 단계에서, 형성된 공통 전극이 상기 공통 전극이 속하는 상기 화소 유닛에 선행하는, 그리고/또는 뒤따르는 하나의 게이트 라인 상부로 연장되어, 상기 하나의 게이트 라인을 구비하는 저장 커패시터를 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
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