KR101055011B1 - 액티브 매트릭스 기판 및 그것을 구비한 액정 표시 장치 - Google Patents

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Abstract

절연성 기판(1)과, 절연성 기판(1)상에 서로 직교하여 배치된 게이트 배선(2) 및 소스 배선(8a)과, 이들 신호선(2)·(8a)의 교점에 배치되고, 게이트(2), 소스 전극(8a), 및 드레인 전극(10)으로 이루어지는 TFT(18)를 가지는 액티브 매트릭스 기판으로서, 소스(8a) 및 드레인(10)의 하층으로서 이용하기 위해 형성된 투명 도전막(19)이, 서로 인접하는 소스 배선(8a)과 서로 인접하는 게이트 배선(2)으로 둘러싸인 회소(繪素) 영역에 공통 전극(9)으로서 이용됨과 함께, 서로 인접하는 공통 전극(9)을 소스 배선(8a)에 평행하게 연결하여 형성된 공통 전극 배선(8b)으로서 이용되고 있다. 이에 의해, 저항에 의한 신호의 지연 및 기생 용량에 의한 신호의 지연을 작게 한 액티브 매트릭스 기판을 제공한다.

Description

액티브 매트릭스 기판 및 그것을 구비한 액정 표시 장치{ACTIVE MATRIX SUBSTRATE AND LIQUID CRYSTAL DISPLAY DEVICE PROVIDED WITH SAME}
본 발명은 TFT를 이용한 액티브 매트릭스 기판 및 그것을 구비한 액정 표시 장치에 관한 것이다.
종래 FFS(Fringe Field Switching) 모드의 액정 표시 장치가 알려져 있다. FFS 모드의 액정 표시 장치에서는, 대향 전극과 화소 전극이 (a) ITO와 같은 투명 물질로 형성되고, (b) 대향 전극과 화소 전극이 상·하 기판간의 간격보다 좁은 간격을 가지도록 형성되고, 또한 (c) 대향 전극과 화소 전극의 폭이 전극 상부에 배치되어 있는 액정 분자를 모두 구동할 수 있을 정도의 폭을 가지도록 형성되어 있다.
이 FFS 모드의 액정 표시 장치는 전극 등이 투명 물질로 형성되어 있음으로써, IPS(In-Place-Switching) 모드의 액정 표시 장치보다 높은 개구율을 얻을 수 있다(즉, 전극부에서 광 투과가 발생함으로써 IPS 모드보다 높은 개구율을 얻을 수 있다).
도 21의 (a)는 특허 문헌 1에 기재된 FFS 모드의 액정 표시 장치에 이용되고 있는 액티브 매트릭스 기판의 평면도이고, 도 21의 (b)는 도 21의 (a)의 A-A′ 단 면도이다.
도 21의 (a)에 나타내는 바와 같이, 이 액티브 매트릭스 기판은 주로, 서로 직교하는 복수의 게이트 버스 라인(101) 및 복수의 소스 버스 라인(107)과, 이들 버스 라인으로 둘러싸인 화소 영역에 빗 형상으로 소스 버스 라인(107)과 평행하게 마련된 복수의 회소(繪素) 전극(109)과, 게이트 버스 라인(101)이 화소 영역 쪽으로 분기된 부분에 마련된 TFT(103)와, 게이트 버스 라인(101)과 평행하게 마련된 공통 전극용 배선(CS 배선)(110)을 구비하고 있다.
또한 도 21의 (b)에 나타내는 바와 같이, 이 액티브 매트릭스 기판은, 절연성 기판상에 투명 도전막으로 이루어지는 공통 전극(게이트 버스 라인 하층)(106)이 마련되고, 그 위에 게이트 버스 라인 상층(101), 및 CS 배선(110)이 마련되어 있다. 또한, 게이트 절연막(102)을 개재하여 게이트 버스 라인 상층(101) 위에, 반도체층(103), 컨택층(104), 소스·드레인 전극 상층(107)이 적층되어 TFT를 형성하고 있다. 또한, 액티브 매트릭스 기판의 최상층에는 층간 절연막(패시베이션막)(108)을 개재하여 회소 전극(109)이 마련되어 있다.
상기 특허 문헌 1에 기재된 액티브 매트릭스 기판은, CS 배선(110)을 형성하는 공통 전극이 게이트 버스 라인 하층(106)에 마련되어 있기 때문에 다음과 같은 2가지 문제가 있다.
즉, 도 22에 나타내는 바와 같이, 공통 전극 및 게이트 버스 라인 상층이 거칠어짐과 함께, TFT의 채널부(111)를 형성하는, 게이트 절연막(102)상의 반도체층(103), 컨택층(104), 및 소스·드레인 전극 상층(107)이 거칠어진다. 특히, 일반 적인 투명 금속막을 투명 전극으로서 이용한 경우, 평탄성이 낮고 TFT 채널부(111)의 요철이 커져 이동도가 저하되는 문제가 생긴다.
또한, 투명 전극은 결정화의 전이 온도가 매우 낮다. 즉, 150도 ~ 200도 정도에서 아몰퍼스에서 폴리실리콘화(결정화)되어 버린다. 결정화된 상태와 아몰퍼스 상태를 비교하면, 에칭 레이트에 큰 차이가 있다. 그 때문에, 꽤 긴 시간 에칭할 필요가 있다. 즉, 도 23에 나타내는 바와 같이 오버 에칭할 필요가 있다. 그러므로 게이트 버스 라인(101)이 역(逆)테이퍼(차양 형상)가 되어 게이트 절연막(102)이 이 게이트 버스 라인(101)을 커버할 수 없어, 상층에 형성되는 금속막과의 리크(leak) 발생 등의 수율의 저하를 초래하는 문제가 생긴다.
또한, 특허 문헌 2에 기재된 액티브 매트릭스 기판에서는, 게이트 절연막 위에 공통 전극을 마련하였다. 즉, 게이트 버스 라인보다 윗층에 공통 전극을 마련하였다. 따라서, 상기의 2가지 문제를 해결할 수 있다.
그런데, 특허 문헌 1 및 2는 모두, 공통 전극을 액정 표시부의 횡방향으로 배치된 게이트 버스 라인의 금속층을 이용하여 게이트 버스 라인과 평행하게 형성하였기 때문에, 도 24에 나타내는 바와 같이, 즉, 횡방향으로 CS 배선(123)이 마련되어 있다. 일반적으로 액정 표시 장치에서 액정 표시부는 가로가 긴 것이 많기 때문에, 소스 버스 라인에 비해 게이트 버스 라인이 길게 되어 있다. 그 때문에, CS 배선(123)으로 형성된 공통 전극이 고저항이 되어 신호 지연 문제가 생긴다. 이것을 해결하기 위해 저저항화를 목적으로 하여 CS 배선(123)의 폭을 넓게 한 경우에는 개구율이 저하되는 문제가 생긴다.
이에 대해 특허 문헌 3에서는, 도 25에 나타내는 바와 같이, 회소 전극보다 위에 공통 전극(투명 전극 재료, 예를 들어 ITO)을 마련하고, 공통 전극의 슬릿부 이외의 영역 모두에 투명 전극 재료를 남겨 공통 전극을 형성하고 있다. 또한, 도 26에 나타내는 바와 같이, 소스 버스 라인 및 게이트 버스 라인상, 거의 전면에 투명 전극 재료(CS 배선)를 마련하고 있다. 이와 같이, 소스 버스 라인에도 평행하게 CS 배선을 마련함으로써, 상기의 신호 지연 문제를 해결하고 있다.
특허 문헌 1: 일본 특허 공개 제2001-235763호 공보(공개일; 2001년 8월 31일)
특허 문헌 2: 일본 특허 공개 제2002-90781호 공보(공개일; 2002년 3월 27일)
특허 문헌 3: 국제 공개 번호 WO 01/18597(공개일; 2001년 3월 15일)
특허 문헌 4: 일본 특허 공개 제2001-221992호 공보(공개일; 2001년 8월 17일)
특허 문헌 5: 일본 특허 공개 평9-230380호 공보(공개일; 1997년 9월 5일)
그렇지만, 상기 특허 문헌 3에 개시된 기술에서 CS 배선은, 도 26에 있어서 소스 버스 라인과 게이트 버스 라인의 전면(全面)을 덮도록 형성되어 있다. 그 때문에, 단락 등의 결함의 우려와, 게이트 버스 라인 및 소스 버스 라인과 CS 배선의 기생 용량이 커진다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 그 목적은 저항에 의한 신호의 지연 및 기생 용량에 의한 신호의 지연을 작게 한 액티브 매트릭스 기판 및 그것을 구비한 액정 표시 장치를 제공하는 것이다.
본 발명의 액티브 매트릭스 기판은, 상기 과제를 해결하기 위하여, 절연성 기판과, 이 절연성 기판상에 서로 교차하여 배치된 영상 신호선 및 주사 신호선과, 이들 신호선의 교점에 배치되고, 게이트 전극, 소스 전극, 및 드레인 전극을 구비하여 이루어지는 박막 트랜지스터를 가지는 액티브 매트릭스 기판으로서, 소스 전극 및 드레인 전극의 하층으로서 이용하기 위해 형성된 투명 전극층이, 서로 인접하는 영상 신호선과 서로 인접하는 주사 신호선으로 둘러싸인 화소 영역에 공통 전극으로서 이용되고 있음과 함께, 서로 인접하는 상기 공통 전극을 상기 영상 신호선에 평행하게 연결하여 형성된 공통 전극 배선으로서 이용되고 있는 것을 특징으로 하고 있다.
상기 구성에 따르면, 공통 전극은, 소스 전극 및 드레인 전극의 하층으로서 이용하기 위해 형성된 투명 전극층이, 서로 인접하는 영상 신호선과 서로 인접하는 주사 신호선으로 둘러싸인 화소 영역에 공통 전극으로서 이용되고 있음과 함께, 서로 인접하는 공통 전극을 상기 영상 신호선에 평행하게 연결하여 형성된 공통 전극 배선으로서 이용되고 있다. 즉, 공통 전극 및 공통 전극 배선은 소스 전극 및 드레인 전극의 하층으로서 이용하는 투명 전극층에 의해 형성되어 있다. 이에 의해, 공통 전극이, 소스 전극과 접속된 영상 신호선과 평행하게 접속되어 연장되어 있는 것을 실현하고 있다. 일반적으로, 영상 신호선은 주사 신호선보다 짧기 때문에, 주사 신호선에 평행하게 연장되어 있는 경우에 비하여 저항을 작게 할 수 있다.
또한 상기 구성에 따르면, 상기 공통 전극 배선은, 영상 신호선과 교차하는 부분을 가지지 않고, 주사 신호선과 직교하는 부분에서 교차하도록 형성되어 있다. 여기서 서로 인접하는 영상 신호선 사이에 형성되어 있는 어느 한 공통 전극에 착안한 경우, 일반적으로 영상 신호선의 수는 주사 신호선보다 많기 때문에(영상 신호선:주사 신호선=3(RGB):1), 영상 신호선과 직교하는 부분에서 교차하도록 형성되어 있는 종래의 구성에 비하여 공통 전극과 각 신호선(영상 신호선, 주사 신호선)의 교차부의 수가 적어져 공통 전극 배선의 기생 용량을 작게 할 수 있다.
이상과 같이, 본 발명에서는, 공통 전극 및 공통 전극 배선의 저항을 작게 할 수 있음과 함께, 공통 전극 배선과 신호선의 기생 용량을 작게 할 수 있다. 따라서, 공통 전극 배선의 신호 지연을 작게 할 수 있다.
또한 상기 구성에 따르면, 소스 전극, 드레인 전극의 하층에 투명 전극층(ITO 등의 투명 도전성 재료)을 형성하고 있고, 소위 하프톤 노광을 이용한 포토리소그래피법을 이용하여 소스 전극, 드레인 전극의 형성과 동일한 포토리소그래피 공정으로 공통 전극을 형성하는 것이 가능해지기 때문에, 제조 방법의 간략화가 가능해진다. 또한, 상술한 바와 같이 동일한 포토리소그래피 공정으로 공통 전극을 형성하는 것이 가능하기 때문에, 상기의 특허 문헌 2와 같이 공통 전극과 소스 전극, 드레인 전극을 별도의 포토 공정으로 형성한 경우에 비해, 포토 얼라이먼트 어긋남에 의한 수율 저하나 개구율 저하를 방지할 수 있다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 상기 게이트 전극을 형성하기 위해 성막한 금속막이 상기 주사 신호선과 평행하게 형성된 보조 공통 전극 배선으로서 이용되고, 이 보조 공통 전극 배선과 상기 공통 전극은 컨택 홀을 통하여 전기적으로 접속되어 있는 것이 바람직하다.
상기 구성에 따르면, 주사 신호선과 평행하게 보조 공통 전극 배선이 마련되고, 이 보조 공통 전극 배선과 공통 전극이 상기 게이트 절연막에 마련한 컨택 홀을 통하여 전기적으로 접속되어 있다. 즉, 공통 전극 및 공통 전극 배선과 보조 공통 전극 배선으로 그물 모양의 구성을 형성하고 있다. 그 때문에, 크기나 재료에 관계없이 종횡비 관계만으로 저항이 정해지는 구성에 접근시킬 수 있다(시트 저항의 개념). 따라서, 임의의 2점간의 저항을 낮출 수 있다. 또한, 상기 특허 문헌 2에 기재된 기술에서는, 도 27에 나타내는 바와 같이, 공통 전극(120)과 공통 전극 배선(121)을 소스 메탈(소스 버스 라인의 금속층)(122)로 접속하고 있기 때문에, 오믹 컨택을 취할 수 없는 경우 회소 결함이 되는 문제가 있지만, 상기 그물 모양의 구성으로 함으로써, 4방향의 용장성(冗長性)을 갖게 할 수 있고, 상기와 같은 오믹 컨택이 취해지지 않는 회소가 발생해도, 나아가서는 몇 개의 공통 전극 및/또는 보조 공통 전극이 단선을 일으켜도, 회소 결함, 라인 결함이 되는 것을 극력 방지할 수 있다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 상기 공통 전극에는 상기 컨택 홀의 외연(外緣)보다 외측 및 내측의 각각에 단부를 가지는 개구부가 마련되어 있고, 상기 공통 전극에 있어서의 상기 컨택 홀의 외연보다 외측의 단부쪽에서 상기 보조 공통 전극 배선과 접속되어 있음과 함께, 상기 공통 전극에 있어서의 상기 컨택 홀의 외연보다 내측의 단부쪽과 접속되어 있는 컨택 전극 패드를 가지고 있는 것이 바람직하다.
상기 구성에 따르면, 상기 공통 전극에는 상기 컨택 홀의 외연보다 외측 및 내측의 각각에 단부를 가지는 개구부가 마련되어 있고, 상기 공통 전극에 있어서의 상기 컨택 홀의 외연보다 외측의 단부쪽에서 상기 보조 공통 전극 배선과 접속되어 있음과 함께, 상기 공통 전극에 있어서의 상기 컨택 홀의 외연보다 내측의 단부쪽과 접속되어 있는 컨택 전극 패드를 가지고 있다. 그 때문에, 이 컨택 전극 패드를 이용하여 공통 전극과 보조 공통 전극 배선을 서로 전기적으로 접속하는 것이 가능해진다. 또한, 소스 배선·전극, 및 드레인 전극 형성 전에 행하던 공통 전극과 보조 공통 전극 배선과 접속하기 위한 컨택 홀 형성 공정을 생략하는 것이 가능해진다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 상기 화소 영역에는 화소 전극이 마련되어 있고, 상기 컨택 전극 패드는 이 화소 전극과 동일한 재료 및 동일한 제조 공정으로 형성되어 있는 것이 바람직하다.
상기 구성에 따르면, 화소 전극과 컨택 패드를 서로 동일한 재료 및 동일한 제조 공정으로 형성되어 있다. 그 때문에, 제조 방법의 간략화를 도모할 수 있다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 상기 보조 공통 전극 배선은 인접하는 상기 주사 신호선의 대략 중간 부근에 마련되어 있는 것이 바람직하다.
상기 구성에 따르면, 상기 보조 공통 전극 배선은, 인접하는 주사 신호선의 대략 중앙 부근에 마련되어 있다. 보조 공통 전극 배선은 주사 신호선에 평행하게 마련되어 있기 때문에, 보조 공통 전극 배선을 인접하는 주사 신호선의 대략 중앙 부근에 마련함으로써, 보조 공통 전극 배선과 주사 신호선의 거리를 가장 크게 할 수 있다. 보조 공통 전극 배선과 주사 신호선의 거리가 커지면, 패턴 불량이나 먼지 부착에 의한 보조 공통 전극 배선과 주사 신호선의 단락 가능성을 줄일 수 있다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 상기 보조 공통 전극 배선은 인접하는 상기 주사 신호선 중 일방의 주사 신호선의 근방에 마련되어 있는 것이 바람직하다.
상기 구성에 따르면, 보조 공통 전극 배선은 인접하는 주사 신호선 중 일방의 주사 신호선에 근접하여 마련되어 있다. 주사 신호선의 근방에는 개구율에 기여하지 않는 영역이 존재한다. 그러므로, 보조 공통 전극 배선의 일부를 개구율에 기여하지 않는 영역에 마련할 수 있기 때문에, 높은 개구율화를 실현할 수 있다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 상기 보조 공통 전극 배선이 상기 공통 전극의 외주부에서 상기 영상 신호선에 평행하게 연장되어 있는 것이 바람직하다.
공통 전극의 외주부에는 소위 무효 영역(액정이 움직이지 않는 영역 및 도메인 발생 영역)이 존재한다. 상기 구성에 따르면, 보조 공통 전극 배선이 공통 전극의 외주부에 영상 신호선에 평행하게 연장되어 있다. 따라서, 이 보조 공통 전극 배선에 의해, 무효 영역의 차광을 행할 수 있고 높은 표시 품위를 얻을 수 있다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 상기 보조 공통 전극 배선은 상기 공통 전극의 외주부에서, 또한 상기 주사 신호선에도 평행하게 연장되어 있는 것이 바람직하다.
상기 구성에 따르면, 보조 공통 전극 배선의 저저항화 및 주사 신호선의 무효 영역의 차광이 가능해진다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 상기 소스 전극 및 상기 드레인 전극의 상층으로서 이용하기 위해 적층된 금속층이 상기 공통 전극의 외주를 둘러싸며 마련되어 있는 것이 바람직하다.
상기 구성에 따르면, 소스 전극 및 드레인 전극의 상층으로서 이용하기 위해 적층된 금속층은 상기의 공통 전극의 외주를 둘러싸며 마련되어 있다. 따라서, 공통 전극의 주변에 차광의 기능을 갖게 할 수 있음과 함께, 공통 전극과 보조 공통 전극의 저저항화를 도모할 수 있다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 상기 공통 전극의 외주를 둘러싸며 마련되어 있는 금속층은 상기 공통 전극 배선이 형성된 부분에도 형성되어 있는 것이 바람직하다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 상기 공통 전극 배선과 상기 주사 신호선의 교차부상에 금속층을 마련한 것이 바람직하다.
상기 구성에 따르면, 공통 전극 배선과 주사 신호선의 교차부상에 금속층을 마련하고 있다. 따라서, 공통 전극 배선의 저항을 저감하는 것이 가능해진다. 또한, 공통 전극 배선이 투명 전극층과 금속층의 적층 구조가 되기 때문에, 주사 신호선과의 교차부에 있어서의 단선 등의 불량이 감소한다.
또한, 본 발명의 액티브 매트릭스 기판에서는, 적어도 무기막으로 구성된 층과 저유전율 유기 재료로 구성된 층의 2층을 가지는 층간 절연막을 구비하고 있는 것이 바람직하다.
여기서, 저유전율 유기 재료란, 예를 들어 유전율이 5 이하인 재료가 고려된다. 상기 구성에 따르면, 층간 절연막이 적어도 무기막으로 구성된 층과 저유전율 유기 재료로 구성된 층의 2층을 가지고 있다. 저유전율 유기 재료가 마련되어 있음으로써 기생 용량을 저감할 수 있다. 또한, 전술한 바와 같이 층간 절연막을 2층 이상의 구조로 함으로써, 리크 등의 불량을 저감할 수 있기 때문에 높은 신뢰성을 실현할 수 있다.
또한, 본 발명의 액정 표시 장치는 상기의 어느 액티브 매트릭스 기판을 구비한 것이 바람직하다.
본 발명의 다른 목적, 특징, 및 뛰어난 점은 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 장점은 첨부 도면을 참조한 이하의 설명으로 명백해 질 것이다.
도 1은 본 발명의 실시형태의 액티브 매트릭스 기판의 1 화소 영역을 나타내는 단면도이며, (a)는 도 2에 나타내는 A-A′ 단면도이고, (b)는 도 2에 나타내는 B-B′ 단면도이다.
도 2는 본 실시형태의 액티브 매트릭스 기판의 1 화소 영역을 나타내는 평면도이다.
도 3은 본 발명의 실시형태의 액티브 매트릭스 기판의 제조 과정을 나타내는 단면도이며, (a) 내지 (i)는 도 1의 (a)에 나타내는 액티브 매트릭스 기판의 제조 과정을 나타내는 단면도이다.
도 4는 본 발명의 실시형태의 제1의 변형예를 나타내는 단면도이며, (a)는 상기의 도 1의 (a)에 대응하는 A-A′ 단면도이고, (b)는 상기의 도 1의 (b)에 대응하는 B-B′ 단면도이다.
도 5는 본 발명의 실시형태를 나타내는 것이며, 제2의 변형예를 나타내고 있고, 도 2에 대응하는 평면도이다.
도 6은 본 발명의 실시형태의 제2의 변형예를 나타내는 단면도이며, (a)는 도 5에 나타내는 A-A′ 단면도이고, (b)는 도 5에 나타내는 B-B′ 단면도이다.
도 7은 본 발명의 실시형태를 나타내는 것이며, 제3의 변형예를 나타내고 있고, 도 2에 대응하는 평면도이다.
도 8은 본 발명의 실시형태의 제3의 변형예를 나타내는 단면도이며, (a)는 도 7에 나타내는 A-A′ 단면도이고, (b)는 도 7에 나타내는 B-B′ 단면도이다.
도 9는 본 발명의 실시형태를 나타내는 것이며, 제4의 변형예를 나타내고 있고, 도 2에 대응하는 평면도이다.
도 10은 본 발명의 실시형태의 제4의 변형예를 나타내는 단면도이며, (a)는 도 9에 나타내는 A-A′ 단면도이고, (b)는 도 9에 나타내는 B-B′ 단면도이다.
도 11은 본 발명의 실시형태를 나타내는 것이며, 제5의 변형예를 나타내고 있고, 도 2에 대응하는 평면도이다.
도 12는 본 발명의 실시형태를 나타내는 것이며, 도 11에 나타내는 A-A′ 단 면도이다.
도 13은 본 발명의 실시형태를 나타내는 것이며, 도 11에 나타내는 C부, 즉, 공통 전극과 보조 공통 전극 배선의 교차부의 확대도이다.
도 14는 본 발명의 실시형태를 나타내는 것이며, 도 13에 나타내는 B-B′ 단면도이다.
도 15는 본 발명의 실시형태를 나타내는 액티브 매트릭스 기판의 제조 과정을 나타내는 단면도이며, (a) 내지 (i)는 도 12에 나타내는 액티브 매트릭스 기판의 제조 과정을 나타내는 단면도이다.
도 16은 본 발명의 실시형태를 나타내는 것이며, 6장 마스크 프로세스로 컨택부의 형성 방법에 대하여 나타내는 단면도 및 평면도이고, (a) 내지 (e)는 단면도이며, (f) 내지 (j)는 평면도이다.
도 17은 본 발명의 실시형태를 나타내는 것이며, 5장 마스크 프로세스로 컨택부의 형성 방법에 대하여 나타내는 단면도 및 평면도이고, (a) 내지 (e)는 단면도이며, (f) 내지 (j)는 평면도이다.
도 18은 본 발명의 실시형태를 나타낸 도 13 및 도 14의 비교예를 나타내는 평면도 및 단면도이며, (a)는 평면도이고, (b)는 단면도이다.
도 19는 본 발명의 실시형태를 나타낸 도 13 및 도 14의 비교예를 나타내는 평면도 및 단면도이며, (a)는 평면도이고, (b)는 단면도이다.
도 20은 본 발명의 실시형태의 제6의 변형예를 나타내는 평면도이며, (a) 및 (b)는 제6의 변형예를 나타내고 있고, 도 2에 대응하는 평면도이다.
도 21은　종래의 FFS 모드의 액정 표시 장치에 이용되는 액티브 매트릭스 기판의 평면도 및 단면도이며, (a)는 종래의 FFS 모드의 액정 표시 장치에 이용되는 액티브 매트릭스 기판의 평면도이고, (b)는 (a)의 A-A′ 단면도이다.
도 22는 종래의 공통 전극 및 게이트 버스 라인 상층이 거칠어지는 모습을 나타내는 액티브 매트릭스 기판의 단면도이다.
도 23은 종래의 게이트 버스 라인이 역테이퍼(차양 형상)가 되어 게이트 절연막이 게이트 버스 라인을 커버리지할 수 없는 모습을 나타내는 단면도이다.
도 24는 종래의 공통 전극 배선의 배치를 나타내는 LCD 패널의 평면도이다.
도 25는 종래의 액티브 매트릭스 기판을 나타내는 단면도이다.
도 26은 종래의 액티브 매트릭스 기판을 나타내는 평면도이다.
도 27은 종래의 액티브 매트릭스 기판을 나타내는 단면도이다.
부호의 설명
1…절연성 기판
2…게이트 배선, 게이트(주사 신호선; 게이트 전극; 게이트 전극을 형성하기 위해 성막한 금속막)
3…보조 공통 전극 배선
4…게이트 절연막
5…컨택 홀(공통 전극과 보조 공통 전극 배선을 접속하기 위해 형성)
5′…컨택 홀(공통 전극과 보조 공통 전극 배선을 접속하기 위해 형성)
8a…소스 배선, 소스(영상 신호선; 소스 전극)
8b…공통 전극 배선
9…공통 전극
10…드레인(드레인 전극)
12…컨택 홀(드레인 전극과 회소 전극을 접속하기 위해 형성)
17…컨택 전극 패드
18…TFT(박막 트랜지스터)
19…투명 도전막(투명 전극층)
21…금속층(소스 전극 및 드레인 전극의 상층으로서 이용하기 위해 적층된 금속층)
22…금속층
23…무기막
24…저유전율 유기 재료로 이루어지는 막(저유전 유기 재료로 구성된 층)
25…차광막(공통 전극의 외주를 둘러싸며 마련되어 있는 금속층)
본 발명의 일 실시형태에 대하여 도면을 이용하여 설명한다.
(액티브 매트릭스 기판의 구성에 대하여)
도 2는, 본 실시형태의 액티브 매트릭스 기판의 1 화소 영역을 나타내는 평면도이다.
본 실시형태의 액티브 매트릭스 기판은, 도 2에 나타내는 바와 같이 서로 직교하는 복수의 소스 배선(8a) 및 복수의 게이트 배선(주사 신호선)(2)과, 이들 배 선으로 둘러싸인 영역(화소 영역; 후술)에 소스 배선(영상 신호선)(8a)과 평행하게 복수 마련된 직사각형상(스트레이트 빗살 형상)의 회소 전극(13)과, 회소 전극(13)의 하측에 배치된 공통 전극(9)과, 이 공통 전극(9)으로부터 소스 배선(8a)에 평행하게 연장된 공통 전극 배선(8b)과, 인접하는 게이트 배선(2)간에 게이트 배선(2)에 평행한 보조 공통 전극 배선(3)과, 스위칭 소자로서의 TFT(Thin Film Transistor)(18)를 구비하고 있다.
한편, 본 명세서에서는 인접하는 2개의 소스 배선(8a)과 인접하는 2개의 게이트 배선(2)으로 둘러싸인 영역을 화소 영역(회소 영역)이라고 한다. 또한, 도 2에 나타내는 바와 같이, 보조 공통 전극 배선(3)은 인접하는 게이트 배선(2) 사이에 마련되어 있다.
한편, 이하의 설명에서는 설명의 편의상, 소스 배선 및 TFT(18)를 형성하는 소스(소스 전극), 게이트 배선 및 TFT(18)를 형성하는 게이트(게이트 전극)에 동일한 참조 부호를 이용한다.
또한, 본 실시형태에서는, 회소 영역에 공통 전극(9)이 마련되고, 인접하는 공통 전극(9)을 잇도록 소스 배선(8a)에 평행하게 공통 전극 배선(8b)이 마련되어 있고, 또한 공통 전극(9)과 컨택 홀을 통하여 접속된 보조 공통 전극 배선(3)이 게이트 배선(2)과 평행하게 마련되어 있다.
공통 전극(9)과 보조 공통 전극 배선(3)은 서로 화소 영역에서 교차하고 있고, 이 교차부에서 공통 전극(9)에 컨택 홀(5)이 마련되어 있다(도 1의 (a) 참조). 한편, 회소 전극(13)에는 TFT(18)와의 접속을 위한 컨택 홀(12)이 마련되어 있다 (도 1의 (a) 참조). 한편, 컨택 홀(5)은 반드시 모든 회소 영역에 마련되어 있을 필요는 없고, 예를 들어 1개 건너, 2개 건너 마련되어 있어도 된다.
도 1의 (a)는, 도 2에 나타내는 A-A′ 단면도이다. 이 A-A′ 단면은 TFT(18)로부터, 공통 전극(9)과 보조 공통 전극 배선(3)의 교차부에 이르는 단면을 나타내고 있다.
도 1의 (a)에 나타내는 바와 같이, 액티브 매트릭스 기판의 최하층에는 절연성 기판(1)이 마련되어 있고, 이 절연성 기판(1)상에는 게이트(2) 및 보조 공통 전극 배선(3)이 서로 이격하여 마련되어 있다. 게이트(2)상에는 게이트 절연막(4)을 개재하여 채널부를 구성하는 a-Si층(6) 및 n＋-Si층(7)이 이 순으로 형성되어 있다. 또한, 이들 채널부상에는 TFT(18)를 구성하는 소스(8a) 및 드레인(드레인 전극)(10)이 형성되어 있다. 여기서, 본 실시형태에서는, 소스(8a) 및 드레인(10)이 동 도면에 나타내는 바와 같이, 하층의 투명 도전막(ITO)(19)과 상층의 금속층(21)의 2층 구조로 되어 있다. 또한, 드레인(10)의 상층 금속층(21)은 컨택 홀(12)에 의해 회소 전극(13)과 접속되어 있다. 또한, 컨택 홀(12) 이외의 개소에 있어서의 금속층(21)의 상부에는 층간 절연막(11)이 마련되어 있다.
한편, 보조 공통 전극 배선(3)상에는 게이트 절연막(4) 및 공통 전극(9)이 이 순으로 마련되어 있고, 컨택 홀(5)에 의해 보조 공통 전극 배선(3)과 공통 전극(9)이 서로 접속되어 있다. 특히, 도 1의 (a)로부터 알 수 있는 바와 같이, 소스(8a) 및 드레인(10)의 하층의 투명 도전막(ITO; 투명 전극층)(19)과 동층에 배치 된 층을 공통 전극(9)으로 하고 있다. 또한, 공통 전극(9)상에는 층간 절연막(11)을 개재하여 회소 전극(13)이 마련되어 있다. 한편, 층간 절연막(11)은 예를 들어, SiNx, SiO2 등으로 이루어지는 무기막으로 형성할 수 있다.
도 1의 (b)는, 도 2에 나타내는 B-B′ 단면도이다. 이 B-B′ 단면은, 소스 배선(8a)으로부터 화소 영역을 통과하여 게이트 배선(2)과 공통 전극 배선(8b)의 교차부에 이르기까지의 단면을 나타내고 있다.
도 1의 (b)에 나타내는 바와 같이, 소스 배선(8a)에 대응하는 영역에는 절연성 기판(1), 게이트 절연막(4), 소스 배선(8a), 층간 절연막(11)이 이 순으로 마련되어 있다. 소스 배선(8a)은 하층의 투명 도전막(ITO)(19)과 상층의 금속층(21)의 2층 구조로 되어 있다. 또한, 화소 영역에는 절연성 기판(1), 게이트 절연막(4), 공통 전극(9), 층간 절연막(11), 및 회소 전극(13)이 이 순으로 마련되어 있다. 또한, 게이트 배선(2)과 공통 전극 배선(8b)의 교차부에 대응하는 영역에는 절연성 기판(1), 게이트 배선(2), 게이트 절연막(4), a-Si층(6), n＋-Si층(7), 공통 전극 배선(8b), 금속층(22), 및 층간 절연막(11)이 이 순으로 마련되어 있다.
한편, 도 2 및 도 1의 (b)로부터 알 수 있는 바와 같이, 상기 금속층(22)은 공통 전극 배선(8b) 중 게이트 배선(2)과의 교차부에 마련되어 있다.
(액티브 매트릭스 기판의 제조 방법에 대하여)
이어서, 상기의 액티브 매트릭스 기판의 제조 방법에 대하여 설명한다. 한편, 이 액티브 매트릭스 기판의 제조 방법에서는 6장의 마스크를 사용한다. 단, 상 기의 보조 공통 전극 배선(3)은 필수 구성은 아니며, 이 보조 공통 전극 배선(3)을 마련하지 않는 경우에는 컨택 홀(5)을 제작하는 공정이 불필요해지기 때문에, 5장의 마스크로 액티브 매트릭스 기판을 제조할 수 있다.
(공정 1)
먼저, 도 3의 (a)에 나타내는 바와 같이, 절연성 기판(1)상에 Ti/Al/Ti 등을 250㎚ 정도 스퍼터링법으로 성막하고, 포토리소그래피법으로 게이트(2) 및 보조 공통 전극 배선(3)을 서로 이격하여 형성한다. 한편, 이 공정 1에서는 1장째의 마스크를 사용한다.
(공정 2)
이어서, 플라즈마 CVD(chemical vapor deposition)법에 의해 게이트 절연막(질화 실리콘; SiNx)(4)을 300㎚ 정도, a-Si층(6)을 150㎚ 정도, n＋-Si층(7)을 50㎚ 정도 이 순으로 3층 연속하여 성막한다. 성막 후 도 3의 (b)에 나타내는 바와 같이, 포토리소그래피법으로 게이트(2) 및 공통 전극 배선(8b)에 대응하는 위치를 섬 형상으로 패터닝한다. 한편, 이 시점에서는 아직 TFT(18)의 채널부는 형성되어 있지 않다. 한편, 이 공정 2에서는 2장째의 마스크를 사용한다.
(공정 3)
이어서, 컨택 홀(5), 및, 게이트 배선(2) 및 소스 배선(8b)의 배선 인출 단자 패드부(도시하지 않음)를 형성하기 위하여, 도 3의 (c)에 나타내는 바와 같이 보조 공통 전극 배선(3)상에 마련된 게이트 절연막(4)을 포토리소그래피법에 의해 소정의 패턴으로 에칭한다. 한편, 이 공정 3에서는 3장째의 마스크를 사용한다.
(공정 4)
이어서, 하층에 ITO로 이루어지는 투명 도전막을 100㎚ 정도, 상층에 Mo/Al/MoN 등의 금속층을 150㎚ 정도 연속하여 스퍼터링법에 의해 성막한다. 성막 후 도 3의 (d)에 나타내는 바와 같이, 하프톤 노광법에 의해 투명 도전막 및 금속층을 모두 제거하는 영역의 포토레지스트의 잔막량을 0㎚로 하고, 투명 도전막을 남기는 제1의 영역(소스(8a) 또는 드레인(10)을 형성할 영역)의 잔막량을 약 3000㎚로 하고, 투명 도전막 및 금속층을 모두 남기는 제2의 영역(공통 전극(9)을 형성할 영역)의 잔막량을 약 1000㎚로 하는 포토레지스트(14)를 형성한다. 한편, 여기에는 도시하지 않지만, 이 공정에 의해 공통 전극 배선(8b)을 형성할 영역에도 잔막량을 약 3000㎚로 하는 포토레지스트(14)를 형성한다. 한편, 이 공정에서는 4장째의 마스크를 사용한다.
(공정 5)
이어서, 인산-염산-질산계의 에칭액을 이용한 습식 에칭액을 이용한 습식 에칭법으로 상기의 금속층을 에칭함과 함께, 염화 제(Ⅱ)철계의 에천트를 이용한 습식 에칭법에 의해 투명 도전막을 에칭하여, 도 3의 (e)에 나타내는 바와 같이 소스(8a) 및 드레인(10)을 형성한다.
또한, 이 공정에 의해 소스(8a) 및 드레인(10)을, 하층을 투명 도전막(ITO)(19)으로 하고 상층을 금속층(21)으로 하는 2층 구조로 형성할 수 있다. 또한, 공통 전극(9)을 동시에 형성할 수 있다.
또한, 이 공정 및 공정 4에서 특히 주목해야 할 것은, 소스(8a) 및 드레인(10)의 최하층을 투명 도전막(ITO)(19)으로 하고, 이 최하층의 투명 도전막(ITO)(19)을 공통 전극(9)으로서도 이용하고 있다는 것이다.
한편, 여기에는 도시하지 않지만, 이 공정에 의해 공통 전극 배선(8b)도 형성할 수 있다.
(공정 6)
이어서, O2를 포함한 가스를 이용한 건식 에칭법에 의해, 도 3의 (f)에 나타내는 바와 같이, 공통 전극(9)을 형성할 영역에 마련된 포토레지스트(14)를 제거한다.
(공정 7)
이어서, 도 3의 (g)에 나타내는 바와 같이, 공통 전극(9)을 형성할 영역의 금속막을 인산-염산-질산계의 에칭액에 의한 습식 에칭법에 의해 제거하고, 계속해서 SF6을 포함한 가스를 이용한 건식 에칭법에 의해 a-Si층(6)과 n＋-Si층(7)으로 이루어지는 채널부를 형성한다. 이에 의해, 화소마다 스위칭 소자인 TFT(18)를 형성할 수 있다.
(공정 8)
이어서, O2를 포함한 가스를 이용한 건식 에칭법에 의해 도 3의 (h)에 나타내는 바와 같이, 소스(8a), 공통 전극 배선(8b), 및 드레인(10)을 형성할 영역의 포토레지스트를 제거한다.
한편, 여기에는 도시하지 않지만, 이 공정에 의해 공통 전극 배선(8b)을 형성할 영역의 포토레지스트도 동시에 제거한다.
(공정 9)
이어서, 플라즈마 CVD법에 의해 층간 절연막(11)으로서 질화 실리콘막을 250㎚ ~ 500㎚ 정도 성막하고, 컨택 홀(12), 및, 게이트 배선(2) 및 소스 배선(8a)의 배선 인출 단자 패드부(도시하지 않음)를 형성하기 위하여, 이 층간 절연막(11)을 포토리소그래피법에 의해 소정의 패턴으로 에칭한다(5장째의 마스크 사용). 계속해서 층간 절연막(11)상에 ITO로 이루어지는 투명 도전막을 100㎚ 정도 스퍼터링법에 의해 성막하고, 포토리소그래피법에 의해 회소 전극(13)을 소정의 패턴으로 에칭한다(6장째의 마스크 사용). 이상의 공정에 의해 도 1의 (a)에 기재한 액티브 매트릭스 기판을 형성할 수 있다.
이상과 같이, 본 실시형태의 액티브 매트릭스 기판에서는, 도 1의 (a)에 나타내는 바와 같이, 소스·드레인 전극을, 투명 전극을 최하층으로 하는 배선 구조로 하고, 또한 이 최하층의 투명 전극을 공통 전극으로 하고 있다. 본 실시형태에서는, 공통 전극을 게이트 전극·배선의 최하층인 ITO(커먼 전극)로 마련하지 않고, 소스 전극·배선 및 드레인 전극·배선의 최하층으로 마련하고 있다. 종래에는 게이트 전극·배선과 평행하게 ITO를 마련하고 있었다.
이에 대해, 본 실시형태에서는, 소스 전극·배선(8a) 및 드레인 전극·배선(10)을 투명 도전막(ITO)(19)과 이 ITO(19)의 상층에 마련한 불투명한 금속층(21)으로 형성하고 있다. 이에 의해, ITO(19)로 형성되는 공통 전극 배선(8b)을 소스 배선과 평행하게 인출하는 것을 가능하게 하고 있다.
종래와 같이 ITO를 게이트 전극·배선의 최하층에 마련하면, 게이트 절연막상의 아몰퍼스 실리콘이 ITO의 상방에 위치하기 때문에, 게이트 전극·배선 위가 거칠어지는 문제가 있다. 게이트 전극·배선 위가 거칠어지면, 평탄도가 낮아지고 TFT 채널부의 요철이 커져, 이동도가 저하되어 버린다. 이에 대해, 본 실시형태에 따르면, ITO를 게이트 전극·배선의 최하층에는 배치하지 않기 때문에, 아몰퍼스 실리콘이 거칠어지는 문제를 회피할 수 있다.
또한, 종래와 같이 ITO를 게이트 전극·배선의 최하층에 마련하면, ITO는 결정화의 전이 온도가 매우 낮은, 즉, 150도 ~ 200도 정도에서 아몰퍼스에서 폴리화되어 버린다. 결정화된 상태와 아몰퍼스의 상태를 비교하면, 에칭 레이트에 큰 차이가 있다. 따라서, 꽤 긴 시간 에칭할 필요가 있다. 즉, 오버 에칭을 할 필요가 있다. 그 때문에, 게이트 배선이 역테이퍼(차양 형상)가 되어 게이트 절연막을 커버리지할 수 없는 문제가 있다. 이에 대해, 본 실시형태에 따르면, ITO를 게이트 전극·배선의 최하층에는 배치하지 않기 때문에 이러한 문제를 회피할 수 있다.
또한, 상기한 바와 같이 ITO를 소스 전극·배선 및 드레인 전극·배선의 최하층에 마련하고 있다. 또한, ITO로 형성되는 공통 전극 배선을 소스 배선과 평행하게 인출하는 구성으로 하고 있다. 일반적으로, 게이트 배선에 비해 소스 배선은 짧다. 예를 들어, XGA 규격의 경우, 배선수는 세로 768×가로 1024이다. 따라서, 표시 부분의 종횡비는 3:4가 된다. 또한, 대형 TV 등에서 채용되고 있는 풀 HD규격의 경우, 그 배선수는 세로 1080×1920이며 종횡비는 9:16이 된다.
따라서, 소스 배선과 평행한 배선이, 게이트 배선과 평행한 배선에 비해 저항에 의한 신호의 지연이 작아진다.
또한, 본 실시형태에서는, 상기의 소스 배선·전극(8a)에 평행한 공통 전극 배선(8b)에 더해, 인접하는 게이트 전극·배선(2) 사이에 게이트 전극·배선(2)과 평행하게 보조 공통 전극 배선(3)을 마련하고 있다. 즉, 배선들을 연결함으로써 공통 전극 배선을 그물 모양으로 마련하고 있다. 이에 의해, 표시 부분의 크기에 관계 없이 종횡비의 관계만으로 저항이 정해지는 구성에 접근시킬 수 있다. 따라서, 임의의 2점간의 저항을 낮출 수 있다. 이에 더해, 공통 전극 배선을 그물 모양으로 마련함으로써 4방향의 용장성을 갖게 할 수 있다.
또한, 도 1의 (b)에 나타내는 바와 같이, 게이트 전극·배선(2)과 공통 전극 배선(8b)의 교차부에 대응하는 영역에는 공통 전극 배선(8b)의 상층에 금속층(22)을 마련하고 있다. 이 교차부는 공통 전극 배선(8b)이 가늘기 때문에, 단선의 우려가 높음과 함께 저항 손실이 크다. 이에 대해, 상기와 같이 공통 전극 배선(8b)의 상층에 금속층(22)을 마련함으로써, 이 금속층의 하측에서 단선되더라도 금속층에서의 연결을 보장할 수 있음과 함께, 저저항인 금속층(22)을 얹음으로써 저항 손실을 작게 할 수 있다.
또한, 도 1의 (b)에 나타내는 바와 같이, 게이트 전극·배선(2)과 공통 전극 배선(8b)의 교차부에 대응하는 영역에는 게이트 전극·배선(2)과 공통 전극 배선(8b) 사이에 a-Si층(6), 및 n＋-Si층(7)으로 이루어지는 반도체층을 마련하고 있 다. 따라서, 이 반도체층을 마련하지 않는 구성에 비해, 게이트 전극·배선(2)과 공통 전극 배선(8b)의 거리를 크게 할 수 있어 용량을 작게 할 수 있다.
또한, 도 2에 나타내는 바와 같이, 보조 공통 전극 배선(3)을 인접하는 게이트 전극·배선(2)과 게이트 전극·배선(2)의 중앙 부근에 마련하고 있다. 이에 의해, 보조 공통 전극 배선(3)과 게이트 전극·배선(2)의 거리를 크게 할 수 있다. 그러므로, 패턴 불량이나 먼지의 부착에 의한 보조 공통 전극 배선(3)과 게이트 전극·배선(2)의 단락이 일어날 가능성을 줄일 수 있다.
이어서, 상기한 실시형태의 변형예에 대하여 설명한다. 한편, 이하에 설명하는 변형예에 대해서는 상기한 실시형태와의 공통점에 대해서는 그 설명을 생략하고 동일한 참조 부호를 이용한다. 한편, 이하에서는 설명의 편의상 상기의 실시형태를 대표예라고 부른다.
(제1의 변형예)
도 4의 (a)는 제1의 변형예를 나타내고 있고 상기의 도 1의 (a)에 대응하는 A-A′ 단면도이며, 도 4의 (b)는 마찬가지로 제1의 변형예를 나타내고 있고 상기의 도 1의 (b)에 대응하는 B-B′ 단면도이다. 한편, 제1의 변형예에 있어서의 평면도는 상기의 도 2와 동일하므로, 제1의 변형예를 나타내는 평면도에 대해서는 생략한다.
상기 대표예에서는 도 1의 (a) 및 도 1의 (b)에 나타내는 바와 같이 층간 절연막(11)이 1층 구조인데 대해, 제1의 변형예에서는 도 4의 (a) 및 도 4의 (b)에 나타내는 바와 같이 층간 절연막(11)을 2층 구조로 하고 있다. 구체적으로, 제1의 변형예에서는 층간 절연막(11)의 구조가 SiNx, SiO2 등으로 이루어지는 무기막(23)과 저유전율 유기 재료로 이루어지는 막(24)의 2층 구조로 되어 있다.
이에 의해, 상기 대표예보다 기생 용량을 저감할 수 있다. 또한, 상기의 대표예보다 리크 등의 불량을 저감할 수 있기 때문에, 높은 신뢰성을 실현할 수 있다.
여기서, 상기의 제1의 변형예에 의해 리크 등의 불량을 저감할 수 있는 이유에 대하여 설명한다. 2층의 금속층이 단층의 절연막을 사이에 두고 교차하는 구조에서는, 이 단층의 절연막에 핀 홀이나 결함이 존재하는 경우 상하 금속막에 리크가 발생한다. 또한, 이 구조에서는 상층의 금속층을 습식 에칭(웨트 에칭)할 때에 이용하는 에천트(에칭액)가 하층의 금속층을 에칭할 수 있는 경우, 만일 단층의 절연막에 핀 홀이나 결함이 존재하면, 하층의 금속층이 에칭되어 단선 등이 발생한다. 통상적으로, 아무리 먼지 관리를 했다고 하더라도, 절연막에는 적지않은 핀 홀이나 결함이 존재한다.
이에 대해, 2층의 절연막에 핀 홀이나 결함이 같은 위치에 발생할 확률은 단층의 절연막에 핀 홀이나 결함이 발생할 가능성에 비해 극적으로 낮기 때문에, 상기 변형예 1의 구성과 같이 2층의 금속층 사이에 개재되는 절연막을 2층 구조로 함으로써, 상하 금속막에 리크가 발생할 가능성 및 하층의 금속층이 단선될 가능성을 극적으로 줄일 수 있다.
한편, 이 제1의 변형예는, 상기의 공정 9에 있어서, 층간 절연막으로서 SiNx, SiO2 등으로 이루어지는 무기막을 150㎚ ~ 350㎚ 정도 성막하고, 그 상층에 저유전율 유기 재료로 이루어지는 막을 2000㎚ ~ 4000㎚ 정도 성막함으로써 제작할 수 있다.
한편, 제1의 변형예에서는, 층간 절연막이 2층 구조인 것을 기재하였지만, 층간 절연막의 구조는 2층으로 한정되지 않으며, 상기의 SiNx, SiO2 등으로 이루어지는 무기막(23)과 저유전율 유기 재료로 이루어지는 막(24)을 임의로 적층시킴으로써 3층 이상의 구조로 해도 된다.
(제2의 변형예)
도 5는 제2의 변형예를 나타내고 있으며 상기의 도 2에 대응하는 평면도이다. 또한, 도 6의 (a)는 도 5에 나타내는 A-A′ 단면도이고, 도 6의 (b)는 도 5에 나타내는 B-B′ 단면도이다.
상기 대표예에서는 도 2에 나타내는 바와 같이 보조 공통 전극 배선(3)을 인접하는 게이트 배선(2)의 대략 중앙에 배치시켰다. 이에 대해, 제2의 변형예에서는 보조 공통 전극 배선(3)을 인접하는 게이트 배선(2) 중 일방의 게이트 배선(2)의 근방에 배치시키고 있다. 보다 구체적으로, 보조 공통 전극 배선(3)은 소스 배선(8a)이 연장되는 방향에 회소 전극(13)과 일부 교차하지 않는 부분을 가지고 있다. 즉, 보조 공통 전극 배선(3)은 소스 배선(8a)이 연장되는 방향으로 회소 전극(13)으로부터 삐져나와 있다. 또한 적어도 공통 전극 배선(8b)의 일부에 컨택 홀(5′)을 위치시키고 있다.
도 6의 (a)에 나타내는 A-A′ 단면, 즉, TFT(18)가 마련되어 있는 영역으로부터 화소 영역의 중앙 부근에 이르기까지의 단면에는, 도 1의 (a)와 달리 보조 공통 전극 배선(3)이 마련되지 않은 구성으로 되어 있다. 한편, 도 6의 (b)에 나타내는 B-B′ 단면, 즉, 소스 배선(8a)에 대응하는 영역→화소 영역→게이트 배선(2)과 공통 전극 배선(8b)의 교차부에 대응하는 영역에 이르기까지의 단면에는, 도 1의 (b)와 달리 화소 영역에 보조 공통 전극 배선(3)이 마련되어 있고, 이 보조 공통 전극 배선(3)과 공통 전극(9)(일부 공통 전극 배선(8b)을 포함한다)이 일부 공통 전극 배선(8b)의 영역에 중첩되는 위치에 형성된 컨택 홀(5′)을 통하여 접속되어 있다.
이에 의해, 개구에 기여하지 않는 부분에 보조 공통 전극 배선(3)의 일부를 배치할 수 있다. 즉, 무효 영역(액정이 움직이지 않는 영역 및 도메인 영역)을 적게 할 수 있다. 따라서, 고개구율화를 실현할 수 있다.
여기서, 이 고개구율화가 실현가능한 이유에 대하여 보다 구체적으로 설명한다. 먼저, 무효 영역에 대하여 정의한다. 무효 영역이란 이하의 (가) ~ (라)의 영역을 가리킨다.
(가) 보조 공통 전극 배선(3)을 마련한 부분
(나) 공통 전극(9)과 회소 전극(13)의 중첩 부분 중, 적어도 회소 전극(13)에서 소스 배선(8a)과 평행한 방향의 양단 부분(회소 전극의 빗살을 묶어 연결하고 있는 부분)의 일부
(다) 그 밖에 설계상의 룰에 따르지만, 게이트 전극·배선(2)과 보조 공통 전극 배선(3)의 갭, 및, 소스 배선(8a)과 공통 전극(9)의 갭
(라) 액정의 배향 상태에 의해 생기는 무효 영역
제2의 변형예에서는, (나)나 (다)의 영역의 일부에 (가)를 중첩시킴으로써, 대표예에서는 무효 영역이 (가)＋(나)＋(다)-(라)였던 것을, 이들 영역으로부터 중첩 부분을 뺀 영역이 무효 영역이 된다. 따라서, 제2의 변형예에서는, 대표예에 비해 무효 영역을 작게 할 수 있어 고개구율을 실현할 수 있다.
이 제2의 변형예는, 상기의 공정 1에 있어서, 보조 공통 전극 배선(3)을 마련하는 위치를 보다 게이트(2)에 가까운 위치로 변경함으로써 제작할 수 있다.
한편, 대표예에 있어서의 보조 공통 전극 배선(3)의 배치 위치는 단지 일예에 지나지 않으며, 인접하는 2개의 게이트 배선(2) 사이이면 어느 곳이든 된다.
(제3의 변형예)
도 7은, 제3의 변형예를 나타내고 있으며 상기의 도 2에 대응하는 평면도이다. 또한, 도 8의 (a)는 도 7에 나타내는 A-A′ 단면도이고, 도 8의 (b)는 도 7에 나타내는 B-B′ 단면도이다.
제3의 변형예에서는, 상기 대표예의 구성에 더해, 도 7에 나타내는 바와 같이 보조 공통 전극 배선(3)을 소스 배선(8a)에 평행하게 화소 영역의 외주부(무효 영역)에도 연장시키고 있다. 즉, 보조 공통 전극 배선(3)을 소스 배선(8a)에 평행하게 공통 전극(9)의 주변부(외주부)에 연장시키고 있다. 즉, 도 7에 나타내는 바와 같이, 보조 공통 전극 배선(3)의 평면 형상을 H형으로 하고 있다.
도 8의 (a)의 A-A′ 단면은 제3의 변형예의 특징 부분을 통과하지 않기 때문에 도 1의 (a)와 동일하다. 도 8의 (b)의 B-B′ 단면에 나타내는 바와 같이, 화소 영역에서 소스 배선(8a) 가까이의 무효 영역(액정이 움직이지 않는 영역 및 도메인 발생 영역)에는 절연성 기판(1)상에 보조 공통 전극 배선(3)이 마련되어 있다. 따라서, 대표예에서 공정을 늘리지 않고 무효 영역의 차광이 가능해져 높은 표시 품위를 얻을 수 있다. 이 제3의 변형예는 상기의 공정 1에 있어서, 보조 공통 전극 배선(3)을 소스 배선(8a) 가까이의 무효 영역에 소스 배선(8a)과 평행하게 형성함으로써 제작할 수 있다.
또한, 보조 공통 전극 배선(3)을, 소스 배선(8a)과 평행하게 화소 영역의 외주부에 연장시킴과 함께, 게이트 배선(2)과 평행하게 화소 영역의 외주부에 연장시켜 화소 영역의 외주부를 둘러싸도록 마련해도 된다. 즉, 공통 전극 배선(3)을 화소 영역에 링 형으로 마련해도 된다.
(제4의 변형예)
도 9는 제4의 변형예를 나타내고 있으며 상기의 도 2에 대응하는 평면도이다. 또한, 도 10의 (a)는 도 9에 나타내는 A-A′ 단면도이고, 도 10의 (b)는 도 9에 나타내는 B-B′ 단면도이다.
제4의 변형예에서는, 도 9, 도 10의(a), 및 도 10의 (b)에 나타내는 바와 같이, 공통 전극(9)의 주변부(외주부)에, 소스(8a) 및 드레인(10)의 상층에 마련한 금속층(21)과 같은 금속층이 도메인을 숨기기 위한 차광막(공통 전극의 외주를 둘러싸며 마련되어 있는 금속층(25))으로서 마련되어 있다. 또한, 도 9에 나타내는 바와 같이, 공통 전극 배선(8b)의 전면을 덮도록 차광막(25)을 마련해도 된다. 한 편, 여기서 차광막(25)에 이용되는 금속층은 반드시 차광막으로서의 기능을 가지고 있는 것으로 한정되지 않는다. 즉, 차광이라는 기능은 단지 일예에 지나지 않는다.
이 차광막(25)은 상기한 공정 7에서 금속막을 제거할 때에 공통 전극(9)을 형성할 개소에 대응하는 금속막을 모두 제거하지 않고, 공통 전극(9)의 주변부에 금속막을 남김으로써 형성할 수 있다.
상기 구성에 따르면, 공통 전극(9)의 주변에 차광의 기능을 갖게 할 수 있음과 함께, 공통 전극(9) 및 보조 공통 전극 배선(3)에 저저항의 금속층으로 이루어지는 차광막(25)을 마련함으로써, 공통 전극(9) 및 보조 공통 전극 배선(3)의 저저항화를 도모할 수 있다.
(제5의 변형예)
도 11은 제5의 변형예를 나타내고 있으며 상기의 도 2에 대응하는 평면도이다. 또한, 도 12는 도 11에 나타내는 A-A′ 단면도이다. 도 13은 도 11에 나타내는 C부, 즉, 공통 전극(9)과 보조 공통 전극 배선(3)의 교차부의 확대도이고, 도 14는 도 13에 나타내는 B-B′ 단면도이다. 도 11에 나타내는 바와 같이, 제5의 변형예에 나타내는 회소 전극(13)은, 공통 전극(9)과 보조 공통 전극 배선(3)이 서로 교차하는 부분에서 끊어져 있고, 이 교차하는 부분에는 회소 전극(13)와 이격된 컨택 전극 패드(17)가 마련되어 있다. 컨택 전극 패드(17)는 공통 전극(9)과 보조 공통 전극 배선(3)을 서로 전기적으로 접속한다.
도 13에 나타내는 참조 부호 16은 공통 전극(9)의 개구부를 나타내고 있다. 즉, 제5의 변형예에서는 도 12 및 도 14에 나타내는 바와 같이, 공통 전극(9)과 보 조 공통 전극 배선(3)의 교차부에 개구부가 마련되어 있다. 또한, 도 12 및 도 14로부터 알 수 있는 바와 같이, 층간 절연막(11) 및 게이트 절연막(4)은 컨택 전극 패드(17)가 마련되어 있는 위치에서 관통되어 있다.
상기 대표예에서는, 공통 전극(9)과 보조 공통 전극 배선(3)은, 게이트 절연막(4)에 컨택 홀(5)을 마련하여 이것들을 서로 전기적으로 접속시켰다. 이에 대해, 제5의 변형예에서는, 도 12 및 도 14에 나타내는 바와 같이 공통 전극(9)과 보조 공통 전극 배선(3)의 양쪽 모두에 접속된 컨택 전극 패드(17)가 마련되어 있다. 즉, 컨택 전극 패드(17)에서 공통 전극(9)과 보조 공통 전극 배선(3)이 서로 접속되어 있다.
컨택 전극 패드(17)는, 층간 절연막(11)을 따라 형성되어 있고, 일단이 공통 전극(9)에 접속되어 있음과 함께, 타단이 보조 공통 전극 배선(3)에 접속되어 있다. 이에 의해, 도 14에 점선으로 나타내는 바와 같이, 보조 공통 전극 배선(3)과 공통 전극(9)이 전기적으로 접속된다. 상기의 컨택 전극 패드(17)는, 회소 전극(13)의 형성과 동시에 행할 수 있다. 한편, 여기에서는, 컨택 전극 패드(17)는 소스 배선(8a)이 연장되는 방향으로 공통 전극(9)과 보조 공통 전극 배선(3)을 접속하고 있지만, 이것은 단지 일예에 지나지 않으며, 예를 들어 게이트 배선(2)이 연장되는 방향으로 공통 전극(9)과 보조 공통 전극 배선(2)을 접속해도 된다.
또한, 공통 전극(9)의 개구부(16) 및 컨택 전극 패드(17)의 구성을 도 12·14에 나타내는 구성으로 한 이유에 대해서는 이후에 도면을 이용하여 설명한다.
상기 대표예에서는 액티브 매트릭스 기판의 제작에는 6장 마스크 프로세스를 필요로 하였다. 이에 대해, 이 제5의 변형예에 따르면, 5장 마스크 프로세스를 실현할 수 있다. 이 이유는, 컨택 홀(5)을 형성하기 위한 포토 공정을 생략하고, 층간 절연막(11)의 포토, 패터닝 시에 동시에 컨택 홀(5)을 형성할 수 있기 때문이다.
이어서, 도 12에 나타내는 액티브 매트릭스 기판의 제조 방법에 대하여 설명한다.
(공정 1)
먼저, 도 15의 (a)에 나타내는 바와 같이, 절연성 기판(1)상에 Ti/Al/Ti 등을 250㎚ 정도 스퍼터링법으로 성막하고, 포토리소그래피법으로 게이트(2) 및 보조 공통 전극 배선(3)을 서로 이격하여 형성한다. 한편, 이 공정 1에서는 1장째의 마스크를 사용한다.
(공정 2)
이어서, 플라즈마 CVD(chemical vapor deposition)법에 의해 게이트 절연막(질화 실리콘; SiNx)(4)을 300㎚ 정도, a-Si층(6)을 150㎚ 정도, n＋-Si층(7)을 50㎚ 정도 이 순으로 3층 연속하여 성막한다. 성막 후 도 15의 (b)에 나타내는 바와 같이, 포토리소그래피법으로 게이트(2) 및 공통 전극 배선(8b)에 대응하는 위치를 섬 형상으로 패터닝한다. 한편, 이 시점에서는 아직 TFT(18)의 채널부는 형성되어 있지 않다. 한편, 이 공정 2에서는 2장째의 마스크를 사용한다.
(공정 3)
이어서, 하층에 ITO로 이루어지는 투명 도전막을 100㎚ 정도, 상층에 Mo/Al/MoN 등의 금속층을 150㎚ 정도 연속하여 스퍼터링법에 의해 성막한다. 성막 후 도 15의 (c)에 나타내는 바와 같이, 하프톤 노광법에 의해 투명 도전막 및 금속층을 모두 제거하는 영역의 포토레지스트의 잔막량을 0㎚로 하고, 투명 도전막 및 금속층을 모두 남기는 제1의 영역(소스(8a)를 형성할 영역, 및 드레인(10)을 형성할 영역)의 잔막량을 약 3000㎚로 하고, 투명 도전막만 남기는 제2의 영역(공통 전극(9)을 형성할 영역)의 잔막량을 약 1000㎚로 하는 포토레지스트(14)를 형성한다. 한편, 여기에는 도시하지 않지만, 이 공정에 의해 공통 전극 배선(8b)을 형성할 영역에도 잔막량을 약 3000㎚로 하는 포토레지스트(14)를 형성한다. 한편, 이 공정 3에서는 3장째의 마스크를 사용한다.
(공정 4)
이어서, 인산-염산-질산계의 에칭액을 이용한 습식 에칭액을 이용한 습식 에칭법으로 상기의 금속층을 에칭하고, 계속해서 염화 제(Ⅱ)철계의 에천트를 이용한 습식 에칭법에 의해 투명 도전막을 에칭하여 도 15의 (d)에 나타내는 바와 같이 소스(8a) 및 드레인(10)을 형성한다.
또한, 이 공정에 의해 소스(8a) 및 드레인(10)을, 하층을 투명 도전막(ITO)(19)으로 하고 상층을 금속층(21)으로 하는 2층 구조로 형성할 수 있다. 또한, 공통 전극(9)을 동시에 형성할 수 있다.
한편, 여기에는 도시하지 않지만, 이 공정에 의해 공통 전극 배선(8b)도 형성할 수 있다.
(공정 5)
이어서, O2를 포함한 가스를 이용한 건식 에칭법에 의해, 도 15의 (e)에 나타내는 바와 같이 공통 전극(9)을 형성할 영역에 마련된 포토레지스트(14)를 제거한다.
(공정 6)
이어서, 도 15의 (f)에 나타내는 바와 같이, 공통 전극(9)을 형성할 영역의 금속막을 인산-염산-질산계의 에칭액에 의한 습식 에칭법에 의해 제거하고, 계속해서 SF6을 포함한 가스를 이용한 건식 에칭법에 의해 a-Si층(6)과 n＋-Si층(7)으로 이루어지는 채널부를 형성한다. 이에 의해, 화소마다 스위칭 소자인 TFT(18)를 형성할 수 있다.
(공정 7)
이어서, O2를 포함한 가스를 이용한 건식 에칭법에 의해 도 15의 (g)에 나타내는 바와 같이 소스(8a), 공통 전극 배선(8b), 및 드레인(10)을 형성할 영역의 포토레지스트를 제거한다. 한편, 여기에는 도시하지 않지만, 이 공정에 의해 공통 전극 배선(8b)을 형성할 영역의 포토레지스트도 동시에 제거한다.
(공정 8)
이어서, 플라즈마 CVD법에 의해 도 15의 (h)에 나타내는 바와 같이 층간 절연막(11)으로서 질화 실리콘막을 150㎚ ~ 650㎚ 정도 성막하고, 컨택 홀(5) 및 컨택 홀(12), 및, 게이트 배선(2) 및 소스 배선(8a)의 배선 인출 단자 패드부(도시하 지 않음)를 형성하기 위하여 이 층간 절연막(11)을 포토리소그래피법에 의해 소정의 패턴으로 에칭한다. 동시에, 층간 절연막(11)을 마스크로 하여, 게이트 절연막(4)을 건식 에칭하여 보조 공통 전극 배선(3)까지 컨택 홀(5)을 닿게 한다.
한편, 이 공정에서는 4장째의 마스크를 사용한다.
(공정 9)
이어서, 도 15의 (i)에 나타내는 바와 같이, 층간 절연막(11)상에 ITO로 이루어지는 투명 도전막을 100㎚ 정도 스퍼터링법에 의해 성막하고, 포토리소그래피법에 의해 회소 전극(13) 및 공통 전극(9)과 보조 공통 전극 배선(3)을 서로 전기적으로 접속하기 위한 컨택 전극 패드(17)를 소정의 패턴으로 에칭한다. 이상의 공정에 의해 도 12에 나타낸 액티브 매트릭스 기판을 형성할 수 있다. 한편, 이 공정에서 5장째의 마스크를 사용한다.
이상과 같이, 이 제5의 변형예에서는 5장의 마스크로 액티브 매트릭스 기판을 제조할 수 있다.
이어서, 5장 마스크인 경우와 6장 마스크인 경우의 각각에 대하여, 또한 도면을 이용하여 설명한다.
도 16의 (a) 내지 도 16의 (c)는 6장 마스크인 경우의 액티브 매트릭스 기판의 컨택 홀(5) 부분의 제조 과정을 나타내는 단면도이며, 도 16의 (f) 내지 도 16의 (j)는 도 16의 (a) 내지 도 16의 (e) 각각의 평면을 나타내는 모식도이다.
1장째의 마스크는 도 16의 (a)에 나타내는 바와 같이, 보조 공통 전극 배선(3)을 형성하기 위하여 이용한다. 2장째의 마스크는 도시하지 않은 반도체층의 포토리소그래피법에 이용한다. 3장째의 마스크는 도 16의 (b)에 나타내는 바와 같이 컨택 홀(5)을 형성하기 위하여 이용한다. 4장째의 마스크는 도 16의 (c)에 나타내는 바와 같이 공통 전극(9)을 형성하기 위하여 이용한다. 5장째의 마스크는 도 16의 (d)에 나타내는 바와 같이 층간 절연막(11)을 패터닝하기 위하여 이용한다. 6장째의 마스크는 도 16의 (e)에 나타내는 바와 같이 회소 전극(13)을 형성하기 위하여 이용한다.
한편, 도 17의 (a) 내지 도 17의 (e)는 5장 마스크인 경우의 액티브 매트릭스 기판의 컨택 홀(5) 부분의 제조 과정을 나타내는 단면도이며, 도 17의 (f) 내지 도 17의 (j)는 도 17의 (a) 내지 도 17의 (e) 각각의 평면을 나타내는 모식도이다.
1장째의 마스크는 도 17의 (a)에 나타내는 바와 같이 보조 공통 전극 배선(3)을 형성하기 위하여 이용한다. 2장째의 마스크는 도시하지 않은 반도체층의 포토리소그래피법에 이용한다. 3장째의 마스크는 도 17의 (b)에 나타내는 바와 같이 공통 전극(9)의 개구부(16)를 형성하기 위하여 이용한다. 4장째의 마스크는 도 17의 (c)에 나타내는 바와 같이 층간 절연막(11)을 형성하기 위하여 이용한다. 여기서, 도 17의 (d)에 나타내는 바와 같이, 보조 공통 전극 배선(3)까지 달하는 컨택 홀(5)의 형성은, 층간 절연막(11)을 마스크로 하여 게이트 절연막(2)을 건식 에칭함으로써 행한다. 그러므로, 도 17의 (d)에서는 새로운 마스크가 불필요하다. 5장째의 마스크는 도 17의 (e)에 나타내는 바와 같이 회소 전극(13), 및 공통 전극과 보조 공통 전극 배선(3)을 서로 전기적으로 접속하기 위한 컨택 전극 패드(17)를 형성하기 위하여 이용한다. 한편, 도 17의 (e) 중 점선으로 나타내고 있는 화살표는 보조 공통 전극 배선(3)과 공통 전극(9)의 전기적인 접속의 흐름을 나타내고 있다.
이어서, 제5의 변형예에서 도 12에 나타내는 바와 같이 변칙적인 컨택 홀(5)을 마련하고 있는 이유에 대하여 설명한다. 이 이유를 설명하기 위하여 본 실시형태의 제5의 변형예의 비교예를 2개 각각 도면을 이용하여 설명한다.
도 18의 (a) 및 도 18의 (b)는 비교예를 나타내고 있으며, 공통 전극(9)의 개구부(16)를 컨택 홀(5)의 개구보다 크게 한 경우의, 도 18의 (a)는 평면도를 도 18의 (b)는 도 18의 (a)의 B-B′ 단면도를 나타내고 있다.
이 비교예의 경우 도 18의 (b)에 나타내는 바와 같이 컨택 전극 패드(17)는 보조 공통 전극 배선(3)과는 서로 전기적으로 접속할 수 있지만, 컨택 전극 패드(17)와 공통 전극(9)은 서로 전기적으로 접속할 수 없다. 이유에 대해서는 명백하므로 설명을 생략한다.
마찬가지로, 도 19의 (a) 및 도 19의 (b)는 비교예를 나타내고 있으며, 공통 전극(9)의 개구부(16)를 컨택 홀의 개구보다 작게 한 경우의, 도 19의 (a)는 평면도를 도 19의 (b)는 도 19의 (a)의 B-B′ 단면도를 나타내고 있다.
이 비교예의 경우, 도 19의 (b)에 나타내는 바와 같이 컨택 전극 패드(17)는 공통 전극(9)과는 서로 전기적으로 접속할 수 있지만, 보조 공통 전극 배선(3)과는 서로 전기적으로 접속할 수 없다. 그 이유는, 층간 절연막(11)을 마스크로 하여 게이트 절연막(4)을 건식 에칭하고, 보조 공통 전극 배선(3)까지 컨택 홀(5)을 닿게 한 경우, 공통 전극(9)은 ITO 등의 재료로 형성되어 있기 때문에 건식 에칭되지 않 고, 결과적으로 게이트 절연막(4)이 역테이퍼, 즉, 차양 형상이 되기 때문에 컨택 전극 패드(17)가 계단처럼 끊어진다.
이들 비교예를 감안하여 본 실시형태의 제5의 변형예에 있어서의 액티브 매트릭스 기판은, 컨택 전극 패드(17)가 공통 전극(9)과 보조 공통 전극 배선(3)의 양쪽 모두에 전기적으로 접속가능한 구성으로 되어 있다. 즉, 상기 2개의 비교예 의 구성을 모두 받아들인 구성으로 되어 있다. 또한, 환언하면 컨택 전극 패드(17)는, 컨택 홀(5)의 외연보다 외측의 단부쪽에서 보조 공통 전극 배선(3)과 접속되어 있음과 함께, 공통 전극(9)에 있어서의 컨택 홀(5)의 외연보다 내측의 단부쪽과 접속되어 있다.
한편, 통상의 6장 마스크 프로세스에서는 공통 전극(9)과 보조 공통 전극 배선(3)을 전기적으로 접속하기 위한 컨택 홀(5)을 소스, 드레인 형성 전에 형성하기 때문에 포토 공정이 1회 증가된다. 5장 마스크에서는, 상기 컨택 홀(5)을 형성하는 포토 공정을 소스, 드레인 형성 전에 행하지 않고, 공통 전극(9)의 일부에 개구부를 마련해 두고(이후에 최하층의 보조 공통 전극 배선(3)까지 컨택 홀(5)을 관통시키기 위하여), 층간 절연막(11)의 포토, 패터닝 시에 동시에 컨택 홀(5)을 형성하고, 후속의 회소 전극(13) 형성 시에 공통 전극(9)과 보조 공통 전극 배선(3)을 전기적으로 접속하는 컨택 전극 패드(17)를 형성함으로써 5장 마스크가 가능해진다. 또한, 청구항 1에 기재한 구성에서는(보조 공통 전극 배선 없음) 상기와 같은 것을 행하지 않아도 5장 마스크 프로세스가 된다. 이는, 상기 소스, 드레인 형성 전의 컨택 홀(5)의 포토, 패터닝 공정이 원래 존재하지 않기 때문이다.
(제6의 변형예)
상기 대표예에서는 화소 전극(13)을 스트레이트 빗살 형상으로 하고 있다. 이에 대해, 제6의 변형예에서는 화소 전극(13)의 형상에 변형을 가하고 있다.
예를 들어, 도 20의 (a)에 나타내는 바와 같이 회소 전극(13)을 화소 영역에서 소스 배선(8a)의 중앙에 그 중심이 위치하는 V자형으로 해도 되고, 도 20의 (b)에 나타내는 바와 같이 회소 전극(13)을 화소 영역에서 게이트 배선(2)의 중앙에 그 중심이 오는 V자형으로 해도 된다. 한편, 본 변형예에서는, 도메인 발생이 우려되는 영역의 공통 전극(9)상에 소스(8a)의 상층 금속층(21)을 남기고 있다. 즉, 도 20의 (a) 및 도 20의 (b)에 나타내는 바와 같이, 공통 전극(9)의 일부에 금속층(21)을 마련하고 있다(도면 중 점선 부분).
회소 전극(13)을 이와 같은 형상으로 함으로써, 멀티 도메인에 의한 광시야각을 실현할 수 있다.
이상과 같이, 본 발명에 따른 액티브 매트릭스 기판은, 절연성 기판과, 이 절연성 기판상에 서로 교차하여 배치된 영상 신호선 및 주사 신호선과, 이들 신호선의 교점에 배치되고, 게이트 전극, 소스 전극, 및 드레인 전극을 구비하여 이루어지는 박막 트랜지스터를 가지는 액티브 매트릭스 기판으로서, 소스 전극 및 드레인 전극의 하층으로서 이용하기 위해 형성된 투명 전극층이, 서로 인접하는 영상 신호선과 서로 인접하는 주사 신호선으로 둘러싸인 화소 영역에 공통 전극으로서 이용되고 있음과 함께, 서로 인접하는 공통 전극을 상기 영상 신호선에 평행하게 연결하여 형성된 공통 전극 배선으로서 이용되고 있다.
따라서, 저항에 의한 신호의 지연 및 기생 용량에 의한 신호의 지연을 작게 한 액티브 매트릭스 기판을 제공할 수 있다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시형태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명확히 하는 것으로서, 그러한 구체적인 예에만 한정하여 협의로 해석되어서는 안 되며, 본 발명의 정신과 이하에 기재하는 청구의 범위 내에서 다양하게 변경하여 실시할 수 있다.
본 발명은 액정 표시 장치에 적용하는 것이 가능하고, 특히 대형 TV 등에 특히 적합하게 이용할 수 있다.

Claims (24)

  1. 절연성 기판과,
    상기 절연성 기판상에 서로 교차하여 배치된 영상 신호선 및 주사 신호선과,
    이들 신호선의 교점에 배치되고, 게이트 전극, 소스 전극, 및 드레인 전극을 구비하여 이루어지는 박막 트랜지스터를 가지는 액티브 매트릭스 기판으로서,
    상기 소스 전극 및 드레인 전극은 하층에 투명 전극층을 가지고,
    상기 소스 전극 및 드레인 전극의 하층과 동시에 형성된 투명 전극층이, 서로 인접하는 영상 신호선과 서로 인접하는 주사 신호선으로 둘러싸인 화소 영역에 공통 전극으로서 이용되고 있음과 함께, 서로 인접하는 상기 공통 전극을 상기 영상 신호선에 평행하게 연결하여 형성된 공통 전극 배선으로서 이용되고 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  2. 제1항에 있어서,
    상기 게이트 전극을 형성하기 위해 성막한 금속막이 상기 주사 신호선과 평행하게 형성된 보조 공통 전극 배선으로서 이용되고, 이 보조 공통 전극 배선과 상기 공통 전극은 컨택 홀을 통하여 전기적으로 접속되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  3. 제2항에 있어서,
    상기 컨택 홀의 내부 일측에는 상기 공통 전극이 노출되어 있고, 상기 컨택 홀의 내부 타측에는 상기 보조 공통 전극 배선이 노출되어 있으며,
    상기 컨택 홀의 내부 일측에서 노출된 상기 공통 전극과 접속됨과 함께, 상기 컨택 홀의 내부 타측에서 노출된 상기 보조 공통 전극 배선과 접속되어 있는 컨택 전극 패드를 가지고 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  4. 제3항에 있어서,
    상기 화소 영역에는 화소 전극이 마련되어 있고, 상기 컨택 전극 패드는 이 화소 전극과 동일한 재료 및 동일한 제조 공정으로 형성되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 보조 공통 전극 배선은 인접하는 상기 주사 신호선의 중간 부근에 마련되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 보조 공통 전극 배선은 인접하는 상기 주사 신호선 중 일방의 주사 신호선에 인접하여 마련되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  7. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 보조 공통 전극 배선이 상기 공통 전극의 외주부에서 상기 영상 신호선에 평행하게 연장되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  8. 제7항에 있어서,
    상기 보조 공통 전극 배선은 상기 공통 전극의 외주부에서, 또한 상기 주사 신호선에도 평행하게 연장되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극의 상층으로서 이용하기 위해 적층된 금속층이 상기 공통 전극의 외주를 둘러싸며 마련되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  10. 제9항에 있어서,
    상기 공통 전극의 외주를 둘러싸며 마련되어 있는 금속층은 공통 전극 배선이 형성된 부분에도 형성되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 공통 전극 배선과 상기 주사 신호선의 교차부상에 금속층을 마련한 것을 특징으로 하는 액티브 매트릭스 기판.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    적어도 무기막으로 구성된 층과 저유전율 유기 재료로 구성된 층의 2층을 가지는 층간 절연막을 구비하고 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  13. 절연성 기판과,
    상기 절연성 기판상에 서로 교차하여 배치된 영상 신호선 및 주사 신호선과,
    이들 신호선의 교점에 배치되고, 게이트 전극, 소스 전극, 및 드레인 전극을 구비하여 이루어지는 박막 트랜지스터를 가지는 액티브 매트릭스 기판으로서,
    투명 전극층이, 서로 인접하는 영상 신호선과 서로 인접하는 주사 신호선으로 둘러싸인 화소 영역에 공통 전극으로서 이용되고 있음과 함께, 서로 인접하는 상기 공통 전극을 상기 영상 신호선에 평행하게 연결하여 형성된 공통 전극 배선으로서 이용되고 있고,
    상기 게이트 전극을 형성하기 위해 성막한 금속막이 상기 주사 신호선과 평행하게 형성된 보조 공통 전극 배선으로서 이용되고, 이 보조 공통 전극 배선과 상기 공통 전극은 상기 게이트 전극 및 상기 보조 공통 전극 배선 상의 게이트 절연막에 형성된 컨택 홀을 통하여 전기적으로 접속되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  14. 제13항에 있어서,
    상기 컨택 홀의 내부 일측에는 상기 공통 전극이 노출되어 있고, 상기 컨택 홀의 내부 타측에는 상기 보조 공통 전극 배선이 노출되어 있으며,
    상기 컨택 홀의 내부 일측에서 노출된 상기 공통 전극과 접속됨과 함께, 상기 컨택 홀의 내부 타측에서 노출된 상기 보조 공통 전극 배선과 접속되어 있는 컨택 전극 패드를 가지고 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  15. 제14항에 있어서,
    상기 화소 영역에는 화소 전극이 마련되어 있고, 상기 컨택 전극 패드는 이 화소 전극과 동일한 재료 및 동일한 제조 공정으로 형성되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 보조 공통 전극 배선은 인접하는 상기 주사 신호선의 중간 부근에 마련되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  17. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 보조 공통 전극 배선은 인접하는 상기 주사 신호선 중 일방의 주사 신호선에 인접하여 마련되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  18. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 보조 공통 전극 배선이 상기 공통 전극의 외주부에서 상기 영상 신호선에 평행하게 연장되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  19. 제18항에 있어서,
    상기 보조 공통 전극 배선은 상기 공통 전극의 외주부에서, 또한 상기 주사 신호선에도 평행하게 연장되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  20. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극의 상층으로서 이용하기 위해 적층된 금속층이 상기 공통 전극의 외주를 둘러싸며 마련되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  21. 제20항에 있어서,
    상기 공통 전극의 외주를 둘러싸며 마련되어 있는 금속층은 공통 전극 배선이 형성된 부분에도 형성되어 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  22. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 공통 전극 배선과 상기 주사 신호선의 교차부상에 금속층을 마련한 것을 특징으로 하는 액티브 매트릭스 기판.
  23. 제13항 내지 제15항 중 어느 한 항에 있어서,
    적어도 무기막으로 구성된 층과 저유전율 유기 재료로 구성된 층의 2층을 가지는 층간 절연막을 구비하고 있는 것을 특징으로 하는 액티브 매트릭스 기판.
  24. 제1항 내지 제4항 및 제13항 내지 제15항 중 어느 한 항에 기재된 액티브 매트릭스 기판을 구비한 것을 특징으로 하는 액정 표시 장치.
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