KR101785028B1 - 표시 장치 및 그 제조 방법 - Google Patents
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Abstract
표시 장치가 제공된다. 표시 장치는, 기판 상에 배치되고 제1 방향으로 연장하는 게이트 라인, 상기 게이트 라인은 돌출된 게이트 전극을 포함하고, 상기 기판 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 데이터 라인, 상기 데이터 라인은 서로 이격된 제1 세그먼트 및 제2 세그먼트를 포함하고, 상기 게이트 전극과 중첩된 반도체 패턴, 상기 데이터 라인에 인접한 상기 게이트 전극의 일측에 대응하는 영역의 상기 반도체 패턴을 덮고, 상기 제1 세그먼트 및 제2 세그먼트를 연결하는 드레인 전극, 상기 게이트 전극 타측에 대응하는 영역의 상기 반도체 패턴을 덮는 소스 전극, 및 상기 데이터 라인과 중첩되는 스토리지 전극을 포함한다.
Description
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치의 경량화, 박형화, 저전력화에 의해, 표시 장치는 텔레비전, 컴퓨터 등에 사용됨은 물론, 휴대폰, PDA 등과 같은 소형 전자 기기에도 널리 사용되고 있다. 표시 장치가 다양한 전자 기기 및 산업 분야에 사용됨에 따라, 고 신뢰성을 갖는 표시 장치에 대한 요구가 증가하고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 고 신뢰성을 갖는 표시 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 높은 개구율을 갖는 표시 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 공정 불량이 감소된 표시 장치 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 표시 장치을 제공한다. 상기 표시 장치는, 복수의 화소를 포함하는 표시 장치에 있어서, 각 화소는, 기판 상에 배치되고 제1 방향으로 연장하는 게이트 라인, 상기 게이트 라인은 돌출된 게이트 전극을 포함하고, 상기 기판 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 데이터 라인, 상기 데이터 라인은 서로 이격된 제1 세그먼트 및 제2 세그먼트를 포함하고, 상기 게이트 전극과 중첩된 반도체 패턴, 상기 데이터 라인에 인접한 상기 게이트 전극의 일측에 대응하는 영역의 상기 반도체 패턴을 덮고 상기 제1 세그먼트 및 제2 세그먼트를 연결하는 드레인 전극, 상기 게이트 전극 타측에 대응하는 영역의 상기 반도체 패턴을 덮는 소스 전극, 및 상기 데이터 라인과 중첩되는 스토리지 전극을 포함한다.
일 실시 예에 따르면, 상기 기판의 상부면을 기준으로, 상기 스토리지 전극의 하부면은 상기 게이트 라인의 하부면 및 상기 데이터 라인의 하부면보다 높은 레벨에 위치할 수 있다.
일 실시 예에 따르면, 상기 기판의 상기 상부면을 기준으로, 상기 데이터 라인의 하부면 및 상기 게이트 라인의 하부면은 서로 동일한 레벨에 위치할 수 있다.
일 실시 예에 따르면, 상기 스토리지 전극은 상기 제1 방향으로 연장하는 제1 부분, 및 상기 제2 방향으로 연장하는 제2 부분을 포함할 수 있다.
일 실시 예에 따르면, 평면적 관점에서, 상기 제1 부분은 상기 게이트 라인과 이격되고, 상기 제2 부분은 상기 데이터 라인과 중첩될 수 있다.
일 실시 예에 따르면, 상기 제2 부분의 폭은 상기 데이터 라인의 폭보다 넓을 수 있다.
일 실시 예에 따르면, 상기 제1 세그먼트 및 제2 세그먼트는 상기 제2 방향으로 서로 이격되고, 상기 게이트 라인은 상기 제1 세그먼트 및 제2 세그먼트 사이에서 연장할 수 있다.
일 실시 예에 따르면, 상기 표시 장치는 상기 게이트 라인 및 상기 데이터 라인을 덮는 유전막을 더 포함하되, 상기 드레인 전극은 상기 유전막 상에 배치되고, 상기 유전막을 관통하여 서로 인접한 상기 제1 세그먼트 및 제2 세그먼트의 일단들을 연결할 수 있다.
일 실시 예에 따르면, 상기 스토리지 전극은 상기 데이터 라인을 덮는 상기 유전막 상에 배치될 수 있다.
일 실시 예에 따르면, 상기 스토리지 전극, 상기 소스 전극, 및 상기 드레인 전극은 투명한 전도성 물질을 포함할 수 있다.
상기 기술적 과제를 해결하기 위해 본 발명은 표시 장치의 제조 방법을 제공한다. 상기 표시 장치의 제조 방법은 기판 상에 제1 방향으로 연장하는 게이트 라인을 형성하되, 상기 게이트 라인은 돌출된 게이트 전극을 포함하는 것, 상기 기판 상에 상기 제2 방향으로 연장하는 데이터 라인을 형성하되, 상기 데이터 라인은 서로 이격된 제1 세그먼트 및 제2 세그먼트를 포함하는 것, 상기 게이트 라인 및 상기 데이터 라인을 덮는 유전막을 형성하는 것, 상기 게이트 전극과 중첩된 반도체 패턴을 형성하는 것, 상기 유전막을 패터닝하여 상기 제1 세그먼트 및 제2 세그먼트의 일단들을 노출하는 개구부들을 형성하는 것, 상기 유전막 상에, 상기 게이트 전극 일측에 대응하는 영역의 상기 반도체 패턴을 덮고 상기 개구부들을 채우는 드레인 전극, 및 상기 게이트 전극 타측에 대응하는 영역의 상기 반도체 패턴을 덮는 소스 전극을 형성하는 것, 및 상기 데이터 라인과 중첩되는 스토리지 전극을 형성하는 것을 포함한다.
일 실시 예에 따르면, 상기 드레인 전극, 상기 소스 전극, 및 상기 스토리지 전극은 동일한 마스크 공정으로 형성될 수 있다.
일 실시 예에 따르면, 상기 게이트 라인 및 상기 데이터 라인은 동일한 마스크 공정으로 형성될 수 있다.
일 실시 예에 따르면, 상기 반도체 패턴은 상기 게이트 전극을 덮는 상기 유전막 상에 형성될 수 있다.
본 발명의 실시 예에 따른 표시 장치는, 기판 상에 배치되고 제1 방향으로 연장하는 게이트 라인, 상기 기판 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 데이터 라인을 포함한다. 상기 데이터 라인은 서로 이격된 제1 세그먼트 및 제2 세그먼트를 포함하되, 드레인 전극이 상기 제1 세그먼트 및 제2 세그먼트를 연결하고, 스트로지 전극이 데이터 라인과 중첩된다. 이로 인해, 고 신뢰성 및 고 개구율을 갖는 표시 장치가 제공될 수 있다.
도 1 은 본 발명의 실시 예에 따른 표시 장치을 설명하기 위한 회로도이다.
도 2a는 본 발명의 실시 예에 따른 표시 장치에 포함된 박막 트랜지스터 기판을 설명하기 위한 평면도이다.
도 2b 는 본 발명의 실시 예에 따른 표시 장치에 포함된 박막 트랜지스터 기판을 설명하기 위한 것으로, 도 2a 의 A-A', B-B', 및 C-C' 을 따라 취한 단면도이다.
도 3 은 본 발명의 실시 예의 변형 예에 따른 표시 장치에 포함된 박막 트랜지스터 기판을 설명하기 위한 단면도이다.
도 4a 및 도 5a 는 본 발명의 실시 예에 따른 표시 장치에 포함된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 4b 및 도 5b 는 본 발명의 실시 예에 따른 표시 장치에 포함된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 것으로, 각각 도 4a 및 도 5a 의 A-A', B-B', 및 C-C'을 따라 취한 단면도들이다.
도 2a는 본 발명의 실시 예에 따른 표시 장치에 포함된 박막 트랜지스터 기판을 설명하기 위한 평면도이다.
도 2b 는 본 발명의 실시 예에 따른 표시 장치에 포함된 박막 트랜지스터 기판을 설명하기 위한 것으로, 도 2a 의 A-A', B-B', 및 C-C' 을 따라 취한 단면도이다.
도 3 은 본 발명의 실시 예의 변형 예에 따른 표시 장치에 포함된 박막 트랜지스터 기판을 설명하기 위한 단면도이다.
도 4a 및 도 5a 는 본 발명의 실시 예에 따른 표시 장치에 포함된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 4b 및 도 5b 는 본 발명의 실시 예에 따른 표시 장치에 포함된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 것으로, 각각 도 4a 및 도 5a 의 A-A', B-B', 및 C-C'을 따라 취한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시 예에 따른 표시 장치가 설명된다.
도 1 은 본 발명의 실시 예에 따른 표시 장치를 설명하기 위한 회로도이다.
도 1 을 참조하면, 본 발명의 실시 예에 따른 표시 장치는 복수의 게이트 라인들(GL1~GLn, n 은 2 이상의 정수), 복수의 데이터 라인들(DL1~DLm, m 은 2 이상의 정수), 복수의 화소들(P), 및 복수의 스토리지 전압 배선들(SI1~SIm)을 포함할 수 있다. 상기 복수의 게이트 라인들(GL1~GLn)은 제1 방향으로 나란히 연장할 수 있다. 상기 복수의 데이터 라인들(DL1~DLm)은 제2 방향으로 나란히 연장할 수 있다. 상기 제2 방향은 상기 제1 방향과 교차할 수 있다. 상기 제2 방향은 상기 제1 방향에 수직한(perpendicular) 방향일 수 있다.
각각의 상기 화소들(P)은 하나의 게이트 라인 및 하나의 데이터 라인과 연결될 수 있다. 상기 제1 방향으로 연장하는 복수의 화소들(P)은 행을 구성할 수 있고, 상기 제2 방향으로 연장하는 복수의 화소들(P)은 열을 구성할 수 있다. 동일한 행에 포함된 화소들(P)은 동일한 게이트 라인에 연결될 수 있고, 동일한 열에 포함된 화소들(P)은 동일한 데이터 라인에 연결될 수 있다. 상기 게이트 라인들(GL1~GLn)은 인섭한 상기 행들 사이에서 연장할 수 있고, 상기 데이터 라인들(DL1~DLm)은 인접한 상기 열들 사이에서 연장할 수 있다.
각각의 상기 화소들(P)은 스위칭 트랜지스터(Ts), 스토리지 커패시터(Cst), 및 액정 커패시터(Clc)를 포함할 수 있다. 상기 스위칭 트랜지스터(Ts)는 예컨대, 제어단이 상기 게이트 라인(GL1)에 연결되고, 입력단이 상기 데이터 라인(DL1)에 연결될 수 있다. 상기 스위칭 트랜지스터(Ts)의 출력단은 상기 액정 커패시터(Clc)의 일단 및 상기 스토리지 커패시터(Cst)의 일단에 연결될 수 있다. 상기 액정 커패시터(Clc)의 타단에 공통 전압(Vcom)이 인가될 수 있다.
상기 스토리지 커패시터(Cst)의 타단이 상기 스토리지 전압 배선(SI1)과 연결될 수 있다. 상기 스토리지 전압 배선(SI1)은 상기 스토리지 커패시터Cst)의 상기 타단에 스토리지 전압을 전달할 수 있다. 일 실시 예에 따르면, 상기 스토리지 전압의 크기는 상기 공통 전압(Vcom)의 크기와 동일할 수 있다. 이 경우, 일 실시 예에 따르면, 상기 액정 커패시터(Clc)의 상기 타단은 상기 스토리지 전압 배선(SI1)과 연결될 수 있다.
상기 게이트 라인들(GL1~GLn)에 순차적으로 게이트 전압이 인가될 수 있다. 상기 게이트 전압이 인가된 상기 게이트 라인과 연결된 화소들(P)에 포함된 스위칭 트랜지스터(Ts)는 턴온(turn-on)될 수 있고, 상기 게이트 전압이 인가되지 않은 게이트 라인들과 연결된 화소들(P)에 포함된 스위칭 트랜지스터(Ts)은 턴오프(turn-off)될 수 있다. 동일한 게이트 라인에 연결된 화소(P)에 포함된 스위칭 트랜지스터들(Ts)은 동시에 턴온(turn-on) 또는 턴오프(turn-off)될 수 있다.
상기 데이터 라인들(DL1~DLm)은 상기 화소들(P)의 상기 입력단에 데이터 출력 전압을 전달할 수 있다. 상기 화소들(P)의 상기 출력단으로 전달되어, 상기 스토리지 커패시터(Cst)의 상기 일단 및 상기 액정 커패시터(Clc)의 상기 일단에 저장될 수 있다. 상기 액정 커패시터(Clc)의 상기 일단에 인가되는 상기 데이터 출력 전압과 상기 공통 전압(Vcom)의 차이에 의해 액정층이 구동할 수 있다. 이로 인해, 상기 화소들(P)은 계조 값이 조절될 수 있다.
본 발명의 실시 예에 따른 표시 장치는 박막 트랜지스터 기판과 컬러 필터 기판, 상기 컬러 필터 기판 사이의 상기 액정층을 포함할 수 있다. 상기 컬러 필터 기판은 상기 공통 전압(Vcom)이 인가되는 공통 전극 및 컬러 필터를 포함할 수 있다. 상기 박막 트랜지스터 기판은 상기 게이트 라인들(GL1~GLn), 상기 데이터 라인들(DL1~DLm), 상기 스토리지 전압 배선들(SI1~SIm), 상기 스위칭 트랜지스터(Ts), 및 상기 스토리지 커패시터(Cst)를 포함할 수 있다. 상기 박막 트랜지스터 기판에 포함된 상기 스토리지 전압 배선들(SI1~SIm)은 상기 데이터 라인들(DL1~Dlm)과 중첩되는 부분을 포함할 수 있다. 이를, 도 2a 및 도 2b 를 참조하여 설명한다.
도 2a는 본 발명의 실시 예에 따른 표시 패널에 포함된 박막 트랜지스터 기판을 설명하기 위한 평면도이고, 도 2b 는 본 발명의 실시 예에 따른 표시 패널에 포함된 박막 트랜지스터 기판을 설명하기 위한 것으로, 도 2a 의 A-A', B-B', 및 C-C' 을 따라 취한 단면도이다.
도 2a 및 도 2b 를 참조하면, 기판(100) 상에 게이트 라인(112) 및 데이터 라인(114)이 배치될 수 있다. 상기 게이트 라인(112)은 제1 방향으로 연장할 수 있다. 상기 데이터 라인(114)은 상기 제1 방향과 교차하는 제2 방향으로 연장할 수 있다. 상기 게이트 라인(112) 및 상기 데이터 라인(114)은 서로 동일한 공정에서 제공될 수 있다. 상기 게이트 라인(112) 및 상기 데이터 라인(114)은 서로 동일한 물질로 형성될 수 있다. 상기 기판(100)의 상부면을 기준으로, 상기 게이트 라인(112)의 하부면 및 상기 데이터 라인(114)의 하부면은 서로 동일한 레벨을 가질 수 있다. 상기 게이트 라인(112)은 도 1 을 참조하여 설명된 게이트 라인들(GL1~GLn)에 포함될 수 있고, 상기 데이터 라인(114)은 도 1 을 참조하여 설명된 데이터 라인들(DL1~DLm)에 포함될 수 있다.
상기 데이터 라인(114)은 제1 세그먼트(114a) 및 제2 세그먼트(114b)를 포함할 수 있다. 상기 제1 세그먼트(114a) 및 제2 세그먼트(114b)은 상기 제2 방향으로 연장할 수 있다. 상기 제1 세그먼트(114a) 및 제2 세그먼트(114b)은 상기 제2 방향으로 서로 이격될 수 있다. 일 실시 예에 따르면, 상기 제1 세그먼트(114a)의 가상의 연장선은 상기 제2 세그먼트(114b)를 지날 수 있다. 상기 게이트 라인(112)은 상기 제1 세그먼트(114a) 및 제2 세그먼트(114b) 사이로 연장할 수 있다.
상기 게이트 라인(112) 및 상기 데이터 라인(114)을 덮는 제1 유전막(120)이 배치될 수 있다. 상기 제1 유전막(120)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막 중에서 적어도 어느 하나를 포함할 수 있다.
상기 제1 유전막(120) 상에 반도체 패턴(130)이 배치될 수 있다. 상기 반도체 패턴(130)은 게이트 전극(112a) 중첩될 수 있다. 상기 게이트 전극(112a)은 상기 제2 방향으로 돌출된 상기 게이트 라인(112)의 일부분일 수 있다. 상기 반도체 패턴(130)은 비정질, 또는 결정질 실리콘을 포함할 수 있다.
상기 제1 유전막(120) 상에, 상기 게이트 전극(112a) 양측에 대응하는 영역의 상기 반도체 패턴(130)을 덮는 소스 전극(144) 및 드레인 전극(142)가 배치될 수 있다. 상기 드레인 전극(142)은 상기 데이터 라인(114)에 인접한 상기 게이트 전극(112a)의 일측에 대응하는 영역의 상기 반도체 패턴(130)을 덮을 수 있다. 상기 소스 전극(144)은 상기 게이트 전극(112a)의 타측에 대응하는 영역의 상기 반도체 패턴(130)을 덮을 수 있다.
상기 드레인 전극(142)은 서로 인접한 상기 제1 세그먼트(114a) 및 제2 세그먼트들(114b)의 일단들을 노출하는 개구부들(122)을 채울 수 있다. 이로 인해, 상기 제1 세그먼트(114a) 및 제2 세그먼트들(114b)은 서로 연결될 수 있다. 상기 게이트 전극(112a) 및 상기 반도체 패턴(130) 사이의 상기 제1 유전막(120)은 게이트 유전막으로 정의될 수 있다.
상기 제1 유전막(120) 상에 스토리지 전극(146)이 배치될 수 있다. 상기 스토리지 전극(146)은 제1 부분(146a) 및 제2 부분(146b)을 포함할 수 있다. 상기 제1 부분(146a)은 상기 제1 방향으로 연장할 수 있다. 상기 제2 부분(146b)은 상기 제2 방향으로 연장할 수 있다. 평면적 관점에서, 상기 제1 부분(146a)은 상기 게이트 라인(112)과 이격될 수 있다. 이로 인해, 상기 제1 부분(146a)은 상기 게이트 라인(112)과 중첩되지 않을 수 있다. 상기 제2 부분(146b)은 상기 데이터 라인(114)과 중첩될 수 있다. 상기 제1 부분(146a)의 폭은 상기 제2 부분(146b)의 폭보다 넓을 수 있다. 상기 제1 부분(146a)의 폭은 상기 데이터 라인(113)의 폭보다 넓을 수 있다.
상기 기판(100)의 상기 상부면을 기준으로, 상기 스토리지 전극(146)의 하부면은 상기 게이트 라인(112)의 하부면 및 상기 데이터 라인(114)의 하부면보다 높은 레벨에 위치할 수 있다. 상기 스토리지 전극(146)은 도 1을 참조하여 설명된 스토리지 전압 배선들(SI1~SIn)에 포함될 수 있다.
상기 스토리지 전극(146), 상기 소스 전극(144), 및 상기 드레인 전극(142)은 동일한 마스크 공정에서 제공될 수 있다. 상기 스토리지 전극(146), 상기 소스 전극(144), 및 상기 드레인 전극(142)은 서로 동일한 물질로 형성될 수 있다. 일 실시 예에 따르면, 상기 스토리지 전극(146), 상기 소스 전극(144), 및 상기 드레인 전극(142)은 투명한 도전성 물질을 포함할 수 있다. 상기 투명한 도전성 물질은 ITO, IZO, ZnO2, 또는 IGZO 중에서 적어도 어느 하나를 포함할 수 있다. 이로 인해, 개구율이 증가된 표시 패널이 제공될 수 있다. 이와는 달리, 다른 실시 예에 따르면, 상기 스토리지 전압 배선(146), 상기 소스 전극(144), 및 상기 드레인 전극(142) 불투명한 도전 물질로 형성될 수 있다.
상기 소스 및 드레인 전극들(144, 142) 및 상기 스토리지 전극(146)을 덮는 제2 유전막(150)이 배치될 수 있다. 상기 제2 유전막(150)은 무기 또는 유기 제2 유전막일 수 있다.
상기 제2 유전막(150) 상에 화소 전극(160)이 배치될 수 있다. 상기 화소 전극(160)은 상기 제2 유전막(150)을 관통하여, 상기 소스 전극(144)과 연결될 수 있다. 상기 화소 전극(160)은 투명한 도전성 물질을 포함할 수 있다.
상기 게이트 전극(112a), 상기 반도체 패턴(130), 상기 소스 및 드레인 전극들(144, 142), 및 상기 게이트 유전막은 도 1 을 참조하여 설명된 화소(P)에 포함된 스위칭 트랜지스터(Ts)에 포함될 수 있다. 상기 스토리지 전극(146)의 제1 부분(146a), 상기 화소 전극(160), 및 스토리지 커패시터 유전막은 도 1 을 참조하여 설명된 화소(P)에 포함된 스토리지 커패시터(Cst)에 포함될 수 있다. 상기 스토리지 커패시터 유전막은 상기 제1 부분(146a) 및 상기 화소 전극(160) 사이의 상기 제2 유전막(150)으로 정의될 수 있다.
본 발명의 실시 예에 따르면, 상기 스토리지 전극(146)은 상기 데이터 라인(114)을 덮을 수 있다. 이로 인해, 상기 화소 전극(160)과 상기 데이터 라인(114) 사이의 기생 커패시턴스가 상기 스토리지 전압 배선(146)에 의해 최소화될 수 있다. 이로 인해, 고 신뢰성의 표시 패널이 구현될 수 있다.
상술된 바와 같이, 상기 데이터 라인(114)과 중첩되는 상기 스토리지 전극(146)에 의해, 상기 화소 전극(160)과 상기 데이터 라인(114) 사이의 기생 커패시턴스가 최소화됨으로써, 상기 화소 전극(160)과 상기 데이터 라인(114) 사이에 유기막이 생략될 수 있다. 이로 인해, 유기막의 형성 공정에서 발생하는 박막 트랜지스터 기판의 불량이 감소하여, 박막 트랜지스터 기판의 제조 수율이 향상될 수 있다.
본 발명의 실시 예의 변형 예에 따른 표시 패널에 포함된 박막 트랜지스터 기판이 설명된다. 도 3 은 본 발명의 실시 예의 변형 예에 따른 표시 패널에 포함된 박막 트랜지스터 기판을 설명하기 위한 것으로, 도 2a 의 A-A', B-B', 및 C-C' 을 따라 취한 단면도이다. 본 발명의 실시 예의 변형 예에 따른 표시 패널은 도 2a 및 도 2b 를 참조하여 설명된 본 발명의 실시 예에 따른 표시 패널과 유사하다. 차이점이 있는 부분들이 주로 설명된다.
도 3 을 참조하면, 스토리지 전극(146)의 제2 부분(146b)과 제1 유전막(120) 사이에 더미 패턴(132)이 배치될 수 있다. 상기 더미 패턴(132)은 반도체 패턴(130)과 동일한 공정에서 제공될 수 있다. 상기 더미 패턴(132)은 상기 반도체 패턴(130)과 동일한 물질을 포함할 수 있다.
상기 더미 패턴(132)에 의해 상기 스토리지 전극(146)이 화소 전극(190)에 인접할 수 있다. 이로 인해, 상기 화소 전극(190)과 상기 데이터 라인(114) 사이의 기생 커패시턴스가 감소될 수 있다.
본 발명의 실시 예에 따른 표시 패널에 포함된 박막 트랜지스터 기판의 제조 방법이 설명된다. 도 4a 및 도 5a 는 본 발명의 실시 예에 따른 표시 패널에 포함된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 평면도들이고, 도 4b 및 도 5b 는 본 발명의 실시 예에 따른 표시 패널에 포함된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 것으로, 도 4a 및 도 5a 의 A-A', B-B', 및 C-C'을 따라 취한 단면도들이다.
도 4a 및 도 4b 를 참조하면, 기판(100) 상에 서로 이격된 게이트 라인(112) 및 데이터 라인(114)이 형성될 수 있다. 상기 게이트 라인(112) 및 상기 데이터 라인(114)는 동일한 마스크 공정에서 형성될 수 있다. 예를 들어, 상기 게이트 라인(112) 및 상기 데이터 라인(114)상기 기판(100) 상에 제1 도전막을 형성하고, 상기 제1 도전막을 패터닝하여 형성될 수 있다. 예를 들어, 상기 제1 도전막은 몰리브덴(Mo), 알루미늄(Al), 니오브(Nb), 은(Ag), 구리(Cu), 크롬(Cr), 티타늄(Ti) 또는 탄탈륨(Ta) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 게이트 라인(112)은 제1 방향으로 연장할 수 있다. 상기 게이트 라인(112)은 돌출된 게이트 전극(112a)을 포함할 수 있다. 상기 게이트 전극(112a)은 상기 제1 방향과 교차하는 방향으로 돌출될 수 있다.
상기 데이터 라인(114)은 제2 방향으로 연장할 수 있다. 상기 제2 방향은 상기 제1 방향과 교차할 수 있다. 상기 데이터 라인(114)은 제1 세그먼트(114a) 및 제2 세그먼트(114b)를 포함할 수 있다. 상기 제1 세그먼트(114a) 및 제2 세그먼트(114b)은 상기 제2 방향으로 서로 이격될 수 있다. 상기 게이트 라인(112)은 상기 제1 세그먼트(114a) 및 제2 세그먼트(114b) 사이로 연장할 수 있다.
도 5a 및 도 5b 를 참조하면, 상기 게이트 라인(112) 및 상기 데이터 라인(114)을 덮는 제1 유전막(120)이 형성될 수 있다. 상기 제1 유전막(120) 상에 상기 게이트 전극(112a)과 중첩되는 반도체 패턴(130)이 형성될 수 있다. 상기 반도체 패턴(130)은 상기 기판(100) 상에 비정질 실리콘을 형성하고, 상기 비정질 실리콘에 결정화 공정을 진행하여 형성된 다결정 실리콘으로 형성될 수 있다. 이 경우, 상기 결정화 공정은 열처리 공정일 수 있다. 예를 들어, 상기 열처리 공정은 ELA(Eximer Laser Annealing) 공정, SLS(Sequential Lateral Solidification) 공정, 또는 SGS(Super Grain Silicon) 공정 중 어느 하나일 수 있다.
상기 제1 유전막(120)이 패터닝되어, 상기 제1 세그먼트(114a) 및 제2 세그먼트(114b)의 일단들을 노출하는 개구부들(122)이 형성될 수 있다. 노출된 상기 제1 세그먼트(114a) 및 제2 세그먼트(114b)의 상기 일단들은 서로 인접할 수 있다.
드레인 전극(142), 소스 전극(144), 및 스토리지 전극(146)이 형성될 수 있다. 상기 드레인 전극(142), 상기 소스 전극(144), 및 상기 스토리지 전극(146)은 서로 동일한 마스크 공정에서 제공될 수 있다. 예를 들어, 상기 드레인 전극(142), 상기 소스 전극(144), 및 상기 스토리지 전압 배선(146)은 상기 제1 유전막(120) 상에 제2 도전막 및 마스크를 형성하고, 상기 제2 도전막을 패터닝하여 형성될 수 있다. 상기 제2 도전막은 상기 개구부들(122)를 채울 수 있다.
일 실시 예에 따르면, 상기 제2 도전막은 투명한 도전성 물질을 포함할 수 있다. 다른 실시 예에 따르면, 상기 제2 도전막은 불투명한 도전성 물질을 포함할 수 있다. 이 경우, 예를 들어, 상기 제2 도전막은 몰리브덴(Mo), 알루미늄(Al), 텅스텐(W), 바나듐(V), 크롬(Cr), 탄탈륨(Ta), 또는 티타늄(Ti) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 소스 및 드레인 전극들(144, 142)은 상기 게이트 전극(112a) 양측의 상기 반도체 패턴(130)을 덮을 수 있다. 상기 드레인 전극(144)은 상기 개구부(122)를 채워, 상기 제1 세그먼트(114a) 및 제2 세그먼트(114b)을 서로 전기적으로 연결할 수 있다.
상기 스토리지 전극(146)은 제1 부분(146a) 및 제2 부분(146b)을 포함할 수 있다. 상기 제1 부분(146a)은 상기 제1 방향으로 연장할 수 있다. 상기 제2 부분(146b)은 상기 제2 방향으로 연장할 수 있다. 상기 제2 부분(146b)은 상기 데이터 라인(114)과 중첩될 수 있다.
계속해서, 도 2a 및 도 2b 를 참조하면, 상기 소스 및 드레인 전극들(144, 142) 및 상기 스토리지 전압 배선(146)을 덮는 제2 유전막(150)이 형성될 수 있다. 상기 제2 유전막(150)을 패터닝하여, 상기 소스 전극(144)을 노출하는 개구부를 형성할 수 있다. 상기 제2 유전막(150) 상에 상기 개구부를 채우는 화소 전극(160)이 형성될 수 있다. 상기 화소 전극(160)은 투명한 도전막을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판, 112: 게이트 라인, 114: 데이터 라인,
120: 제1 유전막, 130: 반도체 패턴, 142, 144: 드레인, 소스 전극
146: 스토리지 전압 배선, 150: 제2 유전막, 160: 화소 전극
120: 제1 유전막, 130: 반도체 패턴, 142, 144: 드레인, 소스 전극
146: 스토리지 전압 배선, 150: 제2 유전막, 160: 화소 전극
Claims (14)
- 복수의 화소를 포함하는 표시 장치에 있어서, 각 화소는,
기판 상에 배치되고 제1 방향으로 연장하는 게이트 라인, 상기 게이트 라인은 돌출된 게이트 전극을 포함하고;
상기 기판 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 데이터 라인, 상기 데이터 라인은 서로 이격된 제1 세그먼트 및 제2 세그먼트를 포함하고;
상기 게이트 전극과 중첩된 반도체 패턴;
상기 데이터 라인에 인접한 상기 게이트 전극의 일측에 대응하는 영역의 상기 반도체 패턴을 덮고, 상기 제1 세그먼트 및 제2 세그먼트를 연결하는 드레인 전극;
상기 게이트 전극 타측에 대응하는 영역의 상기 반도체 패턴을 덮는 소스 전극; 및
상기 데이터 라인과 중첩되는 스토리지 전극을 포함하는 표시 장치. - 제1 항에 있어서,
상기 기판의 상부면을 기준으로, 상기 스토리지 전극의 하부면은 상기 게이트 라인의 하부면 및 상기 데이터 라인의 하부면보다 높은 레벨에 위치하는 표시 장치. - 제2 항에 있어서,
상기 기판의 상기 상부면을 기준으로, 상기 데이터 라인의 하부면 및 상기 게이트 라인의 하부면은 서로 동일한 레벨에 위치하는 표시 장치. - 제1 항에 있어서,
상기 스토리지 전극은 상기 제1 방향으로 연장하는 제1 부분, 및 상기 제2 방향으로 연장하는 제2 부분을 포함하는 표시 장치. - 제4 항에 있어서,
평면적 관점에서, 상기 제1 부분은 상기 게이트 라인과 이격되고,
상기 제2 부분은 상기 데이터 라인과 중첩되는 표시 장치. - 제4 항에 있어서,
상기 제2 부분의 폭은 상기 데이터 라인의 폭보다 넓은 표시 장치. - 제1 항에 있어서,
상기 제1 세그먼트 및 제2 세그먼트는 상기 제2 방향으로 서로 이격되고,
상기 게이트 라인은 상기 제1 세그먼트 및 제2 세그먼트 사이에서 연장하는 표시 장치. - 제1 항에 있어서,
상기 게이트 라인 및 상기 데이터 라인을 덮는 유전막을 더 포함하되,
상기 드레인 전극은 상기 유전막 상에 배치되고, 상기 유전막을 관통하여 서로 인접한 상기 제1 세그먼트 및 제2 세그먼트의 일단들을 연결하는 표시 장치. - 제8 항에 있어서,
상기 스토리지 전극은 상기 데이터 라인을 덮는 상기 유전막 상에 배치되는 표시 장치. - 제1 항에 있어서,
상기 스토리지 전극, 상기 소스 전극, 및 상기 드레인 전극은 투명한 전도성 물질을 포함하는 표시 장치. - 기판 상에 제1 방향으로 연장하는 게이트 라인을 형성하되, 상기 게이트 라인은 돌출된 게이트 전극을 포함하는 것;
상기 기판 상에 제2 방향으로 연장하는 데이터 라인을 형성하되, 상기 데이터 라인은 서로 이격된 제1 세그먼트 및 제2 세그먼트를 포함하는 것;
상기 게이트 라인 및 상기 데이터 라인을 덮는 유전막을 형성하는 것;
상기 게이트 전극과 중첩된 반도체 패턴을 형성하는 것;
상기 유전막을 패터닝하여, 상기 제1 세그먼트 및 제2 세그먼트의 일단들을 노출하는 개구부들을 형성하는 것;
상기 유전막 상에, 상기 게이트 전극 일측에 대응하는 영역의 상기 반도체 패턴을 덮고 상기 개구부들을 채우는 드레인 전극, 및 상기 게이트 전극 타측에 대응하는 영역의 상기 반도체 패턴을 덮는 소스 전극을 형성하는 것; 및
상기 데이터 라인과 중첩되는 스토리지 전극을 형성하는 것을 포함하는 표시 장치의 제조 방법. - 제11 항에 있어서,
상기 드레인 전극, 상기 소스 전극, 및 상기 스토리지 전극은 동일한 마스크 공정으로 형성되는 표시 장치의 제조 방법. - 제11 항에 있어서,
상기 게이트 라인 및 상기 데이터 라인은 동일한 마스크 공정으로 형성되는 표시 장치의 제조 방법. - 제11 항에 있어서,
상기 반도체 패턴은 상기 게이트 전극을 덮는 상기 유전막 상에 형성되는 표시 장치의 제조 방법.
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