KR102210366B1 - 표시 장치 - Google Patents
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Abstract
표시장치는 제1 기판, 제2 기판, 박막 트랜지스터, 화소 전극, 게이트 라인, 데이터 라인 및 연결부를 포함한다. 상기 제1 기판은 채널 형성 영역을 갖고, 상기 박막 트랜지스터는 상기 제1 기판 위에 배치되고, 상기 화소 전극은 상기 박막 트랜지스터와 전기적으로 연결된다. 상기 데이터 라인은 상기 박막 트랜지스터와 전기적으로 연결되고, 상기 데이터 라인은 평면상에서 상기 채널 형성 영역을 사이에 두고 적어도 두 개의 부분들로 분할된다. 상기 연결부는 상기 데이터 라인의 상기 분할된 부분들을 서로 전기적으로 연결시킨다. 상기 박막 트랜지스터의 게이트 전극은 상기 게이트 라인으로부터 분기되어 평면상에서 상기 채널 형성 영역과 중첩되고, 상기 박막트랜지스터의 반도체 패턴은 평면상에서 상기 게이트 전극 및 상기 데이터 라인의 상기 분할된 부분들과 중첩되어 상기 채널 형성 영역을 커버한다. 상기 박막 트랜지스터의 드레인 전극은 상기 화소 전극과 전기적으로 연결되어 평면상에서 상기 반도체 패턴과 중첩된다.
Description
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
표시 장치는 화소들을 포함하여 영상을 표시하는 장치이다. 일반적으로 상기 화소들 각각은 게이트 라인, 데이터 라인, 화소 전극 및 박막 트랜지스터를 포함하고, 상기 박막트랜지스터는 상기 게이트 라인, 상기 데이터 라인 및 상기 화소 전극과 전기적으로 연결되어 상기 화소 전극 측으로 제공되는 데이터 신호를 스위칭한다.
상기 박막 트랜지스터는 상기 게이트 라인과 전기적으로 연결된 게이트 전극, 상기 게이트 전극과 중첩되는 반도체 패턴, 상기 반도체 패턴과 접촉되어 상기 데이터 라인과 전기적으로 연결된 소오스 전극, 및 상기 반도체 패턴과 접촉되어 상기 화소 전극과 전기적으로 연결된 드레인 전극을 포함할 수 있다.
한편, 상기 반도체 패턴 측으로 입사된 광에 의해 상기 박막 트랜지스터의 스위칭 특성이 불균일 해지는 것을 방지하기 위하여 상기 게이트 전극은 상기 반도체 패턴의 전체 면적을 커버할 수 있다. 하지만, 상기 게이트 전극의 크기가 증가함에 따라 상기 표시장치의 개구율이 저하될 수 있다.
본 발명의 목적은 개구율이 향상된 표시장치를 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위해서, 본 발명에 따른 표시장치는 제1 기판, 제2 기판, 박막 트랜지스터, 화소 전극, 게이트 라인, 데이터 라인 및 연결부를 포함한다.
상기 제1 기판은 채널 형성 영역을 갖고, 상기 제2 기판은 상기 제1 기판과 마주하고, 상기 박막 트랜지스터는 상기 제1 기판 위에 배치된다. 상기 화소 전극은 상기 박막 트랜지스터와 전기적으로 연결되고, 상기 게이트 라인은 상기 제1 기판 상에 배치되어 상기 박막 트랜지스터와 전기적으로 연결된다. 상기 데이터 라인은 상기 박막 트랜지스터와 전기적으로 연결되고, 상기 데이터 라인은 평면상에서 상기 채널 형성 영역을 사이에 두고 적어도 두 개의 부분들로 분할된다. 상기 연결부는 상기 데이터 라인의 상기 분할된 부분들을 서로 전기적으로 연결시킨다.
상기 박막 트랜지스터는 게이트 전극, 반도체 패턴 및 드레인 전극을 포함한다. 상기 게이트 전극은 상기 게이트 라인으로부터 분기되어 평면상에서 상기 채널 형성 영역과 중첩되고, 상기 반도체 패턴은 평면상에서 상기 게이트 전극 및 상기 데이터 라인의 상기 분할된 부분들과 중첩되어 상기 채널 형성 영역을 커버한다. 상기 드레인 전극은 상기 화소 전극과 전기적으로 연결되어 평면상에서 상기 반도체 패턴과 중첩된다.
본 발명의 일 실시예에 따르면, 상기 데이터 라인은 제1 데이터 라인 및 제2 데이터 라인을 포함할 수 있다. 상기 제2 데이터 라인은 상기 채널 형성 영역을 사이에 두고 상기 제1 데이터 라인과 이격되고, 상기 제2 데이터 라인은 상기 연결부에 의해 상기 제1 데이터 라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 박막 트랜지스터는 평면상에서 상기 제1 데이터 라인 및 상기 드레인 전극 사이에 위치하는 제1 채널부, 및 평면상에서 상기 제2 데이터 라인 및 상기 드레인 전극 사이에 위치하는 제2 채널부를 포함할 수 있다. 또한, 평면상에서 상기 제1 채널부 및 상기 제2 채널부는 상기 채널 형성 영역 내에 위치할 수 있다.
본 발명의 일 실시예에 따르면, 평면상에서 상기 드레인 전극의 일 단부는 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 위치하고, 평면상에서 상기 드레인 전극의 타 단부는 상기 화소 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 데이터 라인들은 서로 동일한 방향을 따라 연장될 수 있다.
본 발명의 일 실시예에 따르면, 평면상에서 상기 게이트 전극은 상기 반도체 패턴보다 큰 면적을 가져 상기 반도체 패턴의 전체와 중첩될 수 있고, 평면상에서 상기 게이트 전극의 에지는 상기 반도체 패턴의 에지와 이격될 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시장치는 상기 제1 기판 및 상기 제2 기판 사이에 개재된 액정층, 및 광을 출력하는 백라이트 유닛을 더 포함할 수 있고, 상기 게이트 전극은 상기 반도체 패턴 측으로 제공되는 상기 광을 차폐할 수 있다.
본 발명의 일 실시에에 따르면, 상기 표시장치는 상기 화소 전극 위에 배치되어 상기 화소 전극과 절연되는 공통 전극, 및 상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 연결부는 상기 공통 전극과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 연결부는 금속을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시장치는 상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층, 및 상기 제2 기판 위에 배치되는 공통 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시장치는 상기 화소 전극 위에 배치되는 유기 발광층, 및 상기 유기 발광층 위에 배치된 공통 전극을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 분할된 데이터 라인들 사이에 게이트 전극 및 반도체 패턴을 배치하여, 상기 반도체 패턴과 중첩된 상기 데이터 라인들 각각의 일 부분이 박막 트랜지스터의 소오스 전극으로 동작할 수 있다. 따라서, 상기 박막 트랜지스터가 형성되는 영역은 데이터 라인이 형성되는 영역과 중첩되어 화소 내에서 상기 박막 트랜지스터가 형성되는 영역의 크기가 감소될 수 있고, 그 결과 상기 화소의 개구율이 향상될 수 있다. 게다가, 상기 박막 트랜지스터가 형성되는 영역이 감소되더라도, 상기 게이트 전극의 크기는 유지될 수 있으므로 상기 게이트 전극을 이용하여 상기 반도체 패턴 측에 입사되는 입사광을 차폐하는 효과가 충분히 발생될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 화소를 나타내는 평면도이다.
도 2a는 도 1의 I-I`을 따라 절취된 면을 나타내는 단면도이다.
도 2b는 도 1의 II-II`을 따라 절취된 면을 나타내는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 2a는 도 1의 I-I`을 따라 절취된 면을 나타내는 단면도이다.
도 2b는 도 1의 II-II`을 따라 절취된 면을 나타내는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 도면과 관련된 실시예들을 통해서 용이하게 이해될 수 있을 것이다. 다만, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고, 다양한 형태로 응용되어 변형될 수도 있다. 오히려 후술될 본 발명의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고, 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서, 본 발명의 범위가 후술될 실시예들에 의해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 도면 상에 동일한 참조 번호들은 동일한 구성 요소를 나타낸다.
또한, 본 명세서에서 `제1`, `제2` 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 `위에` 또는 `상에` 있다고 할 때, 다른 부분 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(200)의 화소를 나타내는 평면도이고, 도 2a는 도 1의 I-I`을 따라 절취된 면을 나타내는 단면도이고, 도 2b는 도 1의 II-II`을 따라 절취된 면을 나타내는 단면도이다. 상기 표시장치(200)는 다수의 화소들을 포함하나, 도 1에서는 상기 다수의 화소들 중 하나의 화소가 그 예로 도시되고, 나머지 화소들의 도시는 생략된다.
도 1, 도 2a 및 도 2b를 참조하면, 표시장치(200)는 제1 기판(SB1), 제2 기판(SB2), 액정층(LC), 게이트 라인(GL), 데이터 라인(DL), 연결부(BP), 박막 트랜지스터(TR), 화소 전극(PE), 공통 전극(CE), 컬러필터(CF), 차광층(BM) 및 백라이트 어셈블리(BLU)을 포함한다.
이 실시예에서는 상기 표시장치(200)는 액정표시장치일 수 있고, 보다 상세하게는 상기 표시장치(200)는 PLS(plane-to-line switching) 모드로 동작하는 액정표시장치일 수 있다. 상기 제1 기판(SB1) 및 상기 제2 기판(SB2)은 서로 마주보도록 배치되고, 상기 액정층(LC)은 상기 제1 및 제2 기판들(SB1, SB2) 사이에 개재된다.
상기 게이트 라인(GL)은 상기 제1 기판(SB1) 위에 배치되고, 상기 게이트 라인(GL)은 상기 박막 트랜지스터(TR)와 전기적으로 연결되어 상기 박막 트랜지스터(TR) 측으로 게이트 신호를 전송한다. 이 실시예에서는 상기 게이트 라인(GL)은 제1 방향(D1)을 따라 연장된 형상을 가질 수 있다.
상기 데이터 라인(DL)은 상기 제1 기판(SB1) 위에 배치되어 상기 게이트 라인(GL)과 절연될 수 있다. 이 실시예에서는 제1 절연막(L1)은 상기 게이트 라인(GL) 및 상기 게이트 라인(GL)으로부터 분기된 게이트 전극(GE)을 커버하고, 상기 데이터 라인(DL)은 상기 제1 절연막(L1) 위에 배치되어 상기 게이트 라인(GL)과 절연될 수 있다.
상기 데이터 라인(DL)은 상기 박막 트랜지스터(TR)와 전기적으로 연결되어 상기 박막 트랜지스터(TR) 측으로 데이터 신호를 전송한다. 평면상에서 상기 데이터 라인(DL)은 상기 제1 기판(SB1)의 채널 형성 영역(A1)을 사이에 두고 적어도 두 개의 부분들로 분할될 수 있다. 이 실시예에서는 상기 데이터 라인(DL)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)로 분할될 수 있고, 평면상에서 상기 제1 및 제2 데이터 라인들(DL1, DL2)은 상기 채널 형성 영역(A1)을 사이에 두고 서로 이격되며, 상기 제1 및 제2 데이터 라인들(DL1, DL2) 각각은 제2 방향(D2)을 따라 연장된다.
상기 연결부(BP)는 평면상에서 상기 채널 형성 영역(A1)을 가로지르며, 상기 연결부(BP)는 상기 제1 및 제2 데이터 라인들(DL1, DL2)을 서로 전기적으로 연결시킨다. 보다 상세하게는, 상기 연결부(BP)의 일 부분은 제2 절연막(L2), 제3 절연막(L3) 및 제4 절연막(L4)에 형성된 제1 콘택홀(H1)을 통해 상기 제1 데이터 라인(DL1)과 전기적으로 연결되며, 상기 연결부(BP)의 다른 부분은 상기 제2 절연막(L2), 상기 제3 절연막(L3) 및 상기 제4 절연막(L4)에 형성된 제2 콘택홀(H2)을 통해 상기 제2 데이터 라인(DL2)과 전기적으로 연결되어, 상기 연결부(BP)에 의해 상기 제1 및 제2 데이터 라인들(DL1, DL2)이 서로 전기적으로 연결된다.
이 실시예에서는 상기 연결부(BP)는 알루미늄 합금과 같은 금속을 포함할 수 있다. 따라서, 상기 연결부(BP)는 상기 반도체 패턴(AP)을 커버하여 외부로부터 상기 반도체 패턴(AP) 측으로 입사되는 외부광을 차폐할 수 있고, 이에 따라 상기 반도체 패턴(AP) 측에 입사된 상기 외부광에 의해 상기 박막 트랜지스터(TR)에서 누설 전류가 발생되는 것이 방지되어 상기 박막 트랜지스터(TR)의 스위칭 특성이 균일해질 수 있다.
상기 박막 트랜지스터(TR)는 상기 제1 기판(SB1)의 박막 트랜지스터 영역(TA)에 배치되어 상기 게이트 라인(GL), 상기 데이터 라인(DL) 및 상기 화소 전극(PE)과 전기적으로 연결된다. 상기 박막 트랜지스터(TR)는 상기 게이트 신호에 의해 턴-온 되어 상기 데이터 라인(DL)을 통해 상기 화소 전극(PE) 측으로 제공되는 상기 데이터 신호를 스위칭한다.
상기 박막 트랜지스터(TR)는 게이트 전극(GE), 반도체 패턴(AP) 및 드레인 전극(DE)을 포함한다. 이 실시예에서는 상기 제1 및 제2 데이터 라인들(DL1, DL2)이 상기 박막 트랜지스터(TR)의 소오스 전극으로 동작하고, 이하 상기 박막 트랜지스터(TR)의 구조를 상세히 설명하면 다음과 같다.
상기 게이트 전극(GE)은 알루미늄 합금과 같은 금속을 포함한다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 분기되어 평면상에서 상기 채널 형성 영역(A1)과 중첩된다.
상기 반도체 패턴(AP)은 상기 제1 절연막(L1) 위에 배치되고, 평면상에서 상기 반도체 패턴(AP)은 상기 게이트 전극(GE)과 중첩된다. 또한, 상기 반도체 패턴(AP)은 평면상에서 상기 채널 형성 영역(A1)을 커버하여 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)과 중첩된다. 보다 상세하게는, 평면상에서 상기 반도체 패턴(AP)은 상기 채널 형성 영역(A1)과 인접한 상기 제1 데이터 라인(DL1)의 일 부분과 중첩되고, 평면상에서 상기 반도체 패턴(AP)은 상기 채널 형성 영역(A1)과 인접한 상기 제2 데이터 라인(DL2)의 일 부분과 중첩된다.
이 실시예에서는 상기 반도체 패턴(AP)은 실리콘을 포함할 수 있다. 하지만, 본 발명이 상기 반도체 패턴(AP)이 포함하는 반도체 물질의 종류에 한정되지는 않는다. 예를 들면, 다른 실시예에서는 IGZO, ZnO, SnO2, IN2O3, Zn2SnO4, GeO3 및 HfO2와 같은 산화물 반도체를 포함할 수도 있다.
이 실시예에서는, 평면상에서 상기 게이트 전극(GE)은 상기 반도체 패턴(AP) 보다 큰 면적을 가져 상기 반도체 패턴(AP)의 전체와 중첩될 수 있다. 따라서, 평면상에서 상기 게이트 전극(GE)의 에지는 상기 반도체 패턴(AP)의 에지와 이격되고, 이에 따라 평면상에서 상기 게이트 전극(GE)의 에지 및 상기 에지와 인접하여 나란한 상기 반도체 패턴(AP)의 에지는 일측 에지는 제1 길이(L0)만큼 이격된다.
상술한 바와 같이, 평면상에서 상기 게이트 전극(GE)의 에지들이 상기 반도체 패턴(AP)의 에지들과 이격되고, 상기 게이트 전극(GE)이 상기 반도체 패턴(AP)보다 큰 면적을 가져 상기 반도체 패턴(AP)의 전체와 중첩되는 경우에, 상기 백라이트 어셈블리(BLU)로부터 출력되어 상기 반도체 패턴(AP) 측으로 진행하는 상기 출력광(LT)이 상기 게이트 전극(GE)에 의해 차폐될 수 있다. 따라서, 상기 반도체 패턴(AP) 측에 입사된 상기 출력광(LT)에 의해 상기 박막 트랜지스터(TR)에서 누설 전류가 발생되는 것이 방지될 수 있고, 그 결과 상기 박막 트랜지스터(TR)의 스위칭 특성이 균일해질 수 있다.
이 실시예에서는, 상기 게이트 전극(GE)이 상기 출력광(LT)을 차폐하여 상기 누설 전류가 방지되는 효과를 확보하기 위해서는 상기 제1 길이(LO)는 약 1.5마이크로미터 내지 약 5.5마이크로미터일 수 있다.
상기 드레인 전극(DE)은 평면상에서 상기 반도체 패턴(AP)과 중첩되어 상기 화소 전극(PE)과 전기적으로 연결된다. 보다 상세하게는, 평면상에서 상기 드레인 전극(DE)의 일 단부는 평면상에서 상기 반도체 패턴(AP)과 중첩되어 상기 제1 및 제2 데이터 라인들(DL1, DL2) 사이에 위치하고, 평면상에서 상기 드레인 전극(DE)의 타 단부는 상기 제2 절연막(L2), 상기 제3 절연막(L3) 및 제4 절연막(L4)에 형성된 제3 콘택홀(H3)을 통해 상기 화소 전극(PE)과 전기적으로 연결된다.
상기 박막 트랜지스터(TR)의 상술한 구조에 따르면, 상기 박막 트랜지스터(TR)는 제1 채널부(CH1) 및 제2 채널부(CH2)를 포함할 수 있다. 보다 상세하게는, 상기 제1 채널부(CH1)는 상기 반도체 패턴(AP)에서 상기 제1 데이터 라인(DL1) 및 상기 드레인 전극(DE) 사이와 대응하는 부분이고, 평면상에서 상기 제1 채널부(CH1)는 상기 제1 데이터 라인(DL1) 및 상기 드레인 전극(DE) 사이에 위치한다. 상기 제2 채널부(CH2)는 상기 반도체 패턴(AP)에서 상기 제2 데이터 라인(DL2) 및 상기 드레인 전극(DE) 사이와 대응하는 부분이고, 평면상에서 상기 제2 채널부(CH2)는 상기 제2 데이터 라인(DL2) 및 상기 드레인 전극(DE) 사이에 위치할 수 있다. 일 수 있다. 또한, 평면상에서 상기 제1 및 제2 채널부들(CH1, CH2)은 상기 채널 형성 영역(A1) 내에 위치한다.
본 발명의 실시예와 달리, 박막 트랜지스터가 데이터 라인으로부터 분기된 형상의 소오스 전극 및 상기 소오스 전극과 이격된 드레인 전극을 포함하는 경우에, 상기 박막 트랜지스터의 채널부는 상기 소오스 전극 및 상기 드레인 전극 사이에 대응하는 반도체 패턴의 일부분으로 정의되므로, 상기 채널부는 상기 데이터 라인과 이격되어 화소 내에서 상기 박막 트랜지스터가 정의되는 영역이 증가될 수 있다.
이 실시예에서는 상기 데이터 라인(DL)은 상기 채널 형성 영역(A1)을 사이에 두고 상기 제1 및 제2 데이터 라인들(DL1, DL2)로 분할된 구조를 갖고, 상기 반도체 패턴(AP)은 상기 채널 형성 영역(A1) 내에서 상기 제1 및 제2 데이터 라인들(DL1, DL2)과 중첩된 구조를 갖는다. 따라서, 이 실시예에서는 상기 반도체 패턴(AP)과 중첩된 상기 제1 및 제2 데이터 라인들(DL1, DL2) 각각의 일 부분이 상기 박막 트랜지스터(TR)의 상기 소오스 전극으로서 동작하고, 그 결과 상기 박막 트랜지스터(TR)는 상기 채널 형성 영역(A1) 내에 배치된 상기 제1 및 제2 채널부들(CH1, CH2)을 포함하는 듀얼 채널 구조를 가질 수 있다.
다시 말하면, 이 실시예에서는 상기 채널 형성 영역(A1)에 상기 데이터 라인(DL) 대신에 상기 제1 및 제2 채널부들(CH1, CH2)이 정의된 것으로, 이에 따라 상기 박막 트랜지스터(TR)가 형성되는 영역은 상기 데이터 라인(DL)이 형성되는 영역과 중첩되어 상기 화소 내에서 상기 박막 트랜지스터(TR)가 형성되는 영역의 크기가 감소될 수 있다. 그 결과, 상기 화소의 개구율이 향상될 수 있고, 게다가 상기 박막 트랜지스터(TR)가 형성되는 영역이 감소되더라도 상기 제1 및 제2 길이들(L1, L2)의 크기는 유지될 수 있으므로 상기 게이트 전극(GE)을 이용하여 상기 반도체 패턴(AP) 측에 입사되는 상기 출력광(LT)을 차폐하는 효과가 충분히 발생될 수 있다.
상기 공통 전극(CE)은 상기 제3 절연막(L3) 위에 배치된다. 상기 공통 전극(CE)은 인듐틴옥사이드 또는 인듐징크옥사이드와 같은 광 투과도를 갖는 도전물을 포함할 수 있다. 상기 공통 전극(CE)은 공통 라인(CL)과 전기적으로 연결되고, 상기 공통 전극(CE)은 상기 공통 라인(CL)을 통해 제공되는 공통 신호를 제공받을 수 있다.
상기 공통 전극(CE) 위에 상기 제4 절연막(L4)이 배치되고, 상기 제4 절연막(L4) 위에 상기 화소 전극(PE)이 배치된다. 상기 화소 전극(PE)은 상기 제1 기판(SB1)의 화소 영역(PA)에 배치되고, 상기 제4 절연막(L4)에 의해 상기 화소 전극(PE)은 상기 공통 전극(CE)과 절연된다.
이 실시예에서는 상기 화소 전극(PE)에는 슬릿(ST)을 사이에 두고 배열되는 다수의 줄기부들을 포함할 수 있다. 예를 들면, 상기 화소 전극(PE)은 상기 슬릿(ST)을 사이에 두고 배열되는 제1 줄기부(BP1) 및 제2 줄기부(BP2)를 포함할 수 있다. 따라서, 상기 제1 및 제2 줄기부들(BP1, BP2) 각각과 상기 공통 전극(CE) 사이에 상기 액정층(LC)의 액정 분자들의 배향을 제어하는 수평 전계가 형성되고, 상기 전계에 의해 상기 표시장치(200)는 PLS모드로 동작할 수 있다.
상기 제2 기판(SB2)은 상기 제1 기판(SB1)과 대향하고, 상기 제2 기판(SB2) 위에는 차광층(BM) 및 컬러필터(CF)가 배치될 수 있다. 상기 차광층(BM)은 상기 출력광(LT)을 차단하고, 상기 차광층(BM)의 위치는 상기 박막 트랜지스터(TR)의 위치와 대응될 수 있다. 또한, 상기 컬러필터(CF)는 상기 출력광(LT)을 컬러광으로 필터링하고, 상기 컬러필터(CF)의 위치는 상기 화소 전극(PE)의 위치와 대응될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 표시장치(200-1)의 단면도이다. 도 3을 설명함에 있어서, 앞서 설명된 구성 요소들에 대해서는 도면 부호를 병기하고, 상기 구성 요소들에 대한 중복된 설명은 생략된다.
도 3을 참조하면, 연결부(BE-1)를 제외하면, 표시장치(200-1)는 앞서 도 1, 도 2a 및 도 2b를 참조하여 설명된 표시장치(도 1의 200)와 동일한 구조를 가질 수 있다.
이 실시예에서는, 도 2a에 도시된 연결부(도 2a의 BE)와 같이, 상기 연결부(BE-1)는 제1 데이터 라인(DL1)을 제2 데이터 라인(DL2)에 전기적으로 연결시키고, 상기 연결부(BE-1)는 공통 전극(CE)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE) 및 상기 연결부(BE-1) 각각은 인듐틴옥사이드 및 인듐징크옥사이드와 같이 투명한 도전물을 포함할 수 있다.
상기 연결부(BE-1)가 상기 공통 전극(CE)와 동일한 물질을 포함하는 경우에, 상기 연결부(BE-1)는 상기 공통 전극(CE)과 함께 형성될 수 있다. 따라서, 상기 표시장치(200-1)를 제조하는 데 있어서, 상기 연결부(BE-1)를 형성하기 위해서 별도의 공정이 추가되지 않으므로 상기 표시장치(200-1)의 제조가 보다 용이해질 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시장치(201)의 단면도이다. 도 4를 설명함에 있어서, 앞서 설명된 구성 요소들에 대해서는 도면 부호를 병기하고, 상기 구성 요소들에 대한 중복된 설명은 생략된다.
도 4를 참조하면, 표시장치(201)는 제1 기판(SB1), 제2 기판(SB2), 액정층(LC), 박막 트랜지스터(TR), 화소 전극(PE-1) 및 공통 전극(CE-1)을 포함한다.
상기 박막 트랜지스터(TR)는 상기 제1 기판(SB1)의 박막 트랜지스터 영역(TA)에 배치되고, 상기 박막 트랜지스터(TR)는 앞서 도 1, 도 2a 및 도 2b에 도시된 박막 트랜지스터(도 1, 도 2a 및 도 2b의 TR)와 동일한 구조를 갖는다.
상기 공통 전극(CE-1)은 상기 제2 기판(SB2) 위에 배치되어 상기 액정층(LC)을 사이에 두고 상기 화소 전극(PE-1)과 마주한다. 따라서, 상기 공통 전극(CE-1)은 상기 화소 전극(PE-1)과 함께 상기 액정층(LC)의 액정 분자들의 배향을 제어하는 전계를 형성할 수 있다.
상기 화소 전극(PE-1)은 상기 제1 기판(SB1)의 화소 영역(PA)에 배치된다. 도 1에 도시된 화소 전극(도 1의 PE)이 제3 콘택홀(도 1의 H3)을 통해 드레인 전극(도 1의 DE)와 전기적으로 연결되는 것과 동일하게, 이 실시예에서는 상기 화소 전극(PE-1)은 상기 박막 트랜지스터(TR)의 드레인 전극(DE)과 전기적으로 연결된다. 또한, 상기 화소 전극(PE-1)은 슬릿(ST)을 사이에 두고 배열되는 다수의 가지부들(BP)을 포함할 수 있고, 이에 따라 상기 표시장치(201)는 PVA (patterned vertically aligned) 모드로 동작할 수 있다.
이 실시예에서는 상기 화소 전극(PE-1) 및 상기 공통 전극(CE-1)은 상술한 구조를 가지나, 본 발명이 상기 화소 전극(PE-1) 및 상기 공통 전극(CE-1)의 구조에 한정되는 것은 아니다. 예를 들면, 다른 실시예에서는 상기 공통 전극(CE-1)에 슬릿이 형성될 수 있고, 또 다른 실시예에서는 상기 화소 전극(PE-1)에 상기 슬릿(ST)이 형성되지 않을 수 있고, 또 다른 실시예에서는 제4 절연층(L4) 위에 상기 화소 전극(PE-1) 및 상기 공통 전극(CE-1)은 서로 이격되어 배열될 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 표시장치(202)의 단면도이다. 도 5를 설명함에 있어서, 앞서 설명된 구성 요소들에 대해서는 도면 부호를 병기하고, 상기 구성 요소들에 대한 중복된 설명은 생략된다.
도 5를 참조하면, 이 실시예에서는 상기 표시장치(202)는 유기전계발광 표시장치일 수 있다. 상기 표시장치(202)는 제1 기판(SB1), 제2 기판(SB2), 박막 트랜지스터(TR), 화소 전극(PE-2), 유기 발광층(EML), 화소 정의막(PDL), 제5 절연막(L5) 및 공통 전극(CE-2)을 포함한다.
상기 박막 트랜지스터(TR)는 상기 제1 기판(SB1)의 박막 트랜지스터 영역(TA)에 배치되고, 상기 박막 트랜지스터(TR)는 앞서 도 1, 도 2a 및 도 2b에 도시된 박막 트랜지스터(도 1, 도 2a 및 도 2b의 TR)와 동일한 구조를 가질 수 있다.
상기 화소 전극(PE-2)은 상기 제1 기판(SB1)의 화소 영역(PA)에 배치된다. 도 1에 도시된 화소 전극(도 1의 PE)이 제3 콘택홀(도 1의 H3)을 통해 드레인 전극(도 1의 DE)과 전기적으로 연결되는 것과 동일하게, 이 실시예에서는 상기 화소 전극(PE-2)은 상기 박막 트랜지스터(TR)의 드레인 전극(DE)와 전기적으로 연결될 수 있다.
상기 화소 정의막(PDL)은 상기 박막 트랜지스터(TR)를 커버한다. 또한, 상기 화소 영역(PA)에 대응하여 상기 화소 정의막(PDL)은 개구된 형상을 갖는다.
상기 유기 발광층(EML)은 상기 화소 정의막(PDL)의 개구된 부분에 제공되어 상기 화소 전극(PE-2) 위에 배치된다. 이 실시예에서는 상기 화소 전극(PE-2)은 애노드로 동작할 수 있고, 이 경우에 상기 화소 전극(PE-2) 및 상기 유기 발광층(EML) 사이에는 정공 주입층(미도시) 및 정공 수송층(미도시)이 순차적으로 적층될 수 있다.
상기 공통 전극(CE-2)은 상기 유기 발광층(EML) 위에 배치된다. 이에 따라, 상기 화소영역(PA)에서 상기 화소 전극(PE-2), 상기 유기발광층(EML) 및 상기 공통 전극(CE-2)을 포함하는 화소가 정의될 수 있다. 이 실시예에서는 상기 공통 전극(CE-2)은 캐소드로 동작할 수 있고, 이 경우에 상기 유기 발광층(EML) 및 상기 공통 전극(CE-2) 사이에는 전자 수송층(미도시) 및 전자 주입층(미도시)이 순차적으로 적층될 수 있다.
상기 제5 절연층(L5)은 상기 공통 전극(CE-2)을 커버하고, 상기 제2 기판(SB2)은 상기 제5 절연층(L5)을 커버하여 상기 제5 절연층(L5)과 함께 외부로부터 상기 유기 발광층(EML) 측으로 이동하는 가스 및 수분을 차단한다. 이 실시예에서는 상기 제2 기판(SB2)은 봉지 기판일 수 있고, 이 경우에 상기 제2 기판(SB2)은 무기막 및 상기 무기막 위에 적층된 유기막을 포함할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
TR: 박막 트랜지스터 PE: 화소 전극
CE: 공통 전극 GE: 게이트 전극
SE: 소오스 전극 DE: 드레인 전극
AP: 반도체 패턴 CH1: 제1 채널부
CH2: 제2 채널부 BP: 연결부
A1: 채널 형성 영역 PA: 화소 영역
TA: 박막 트랜지스터 영역 200: 표시장치
CE: 공통 전극 GE: 게이트 전극
SE: 소오스 전극 DE: 드레인 전극
AP: 반도체 패턴 CH1: 제1 채널부
CH2: 제2 채널부 BP: 연결부
A1: 채널 형성 영역 PA: 화소 영역
TA: 박막 트랜지스터 영역 200: 표시장치
Claims (16)
- 채널 형성 영역을 갖는 제1 기판;
상기 제1 기판과 마주하는 제2 기판;
상기 제1 기판 위에 배치되는 박막 트랜지스터;
상기 박막 트랜지스터와 전기적으로 연결된 화소 전극;
상기 제1 기판 상에 배치되어 상기 박막 트랜지스터와 전기적으로 연결된 게이트 라인;
상기 박막 트랜지스터와 전기적으로 연결되고, 평면상에서 상기 채널 형성 영역을 사이에 두고 서로 이격되어 배치된 제1 데이터 라인 및 제2 데이터 라인을 포함하는 데이터 라인; 및
상기 제1 데이터 라인 및 제2 데이터 라인을 서로 전기적으로 연결시키는 연결부를 포함하고,
상기 박막 트랜지스터는,
상기 게이트 라인으로부터 분기되어 평면상에서 상기 채널 형성 영역과 중첩되는 게이트 전극;
평면상에서 상기 게이트 전극 및 상기 데이터 라인의 상기 이격된 부분들과 중첩되어 상기 채널 형성 영역을 커버하는 반도체 패턴;
상기 화소 전극과 전기적으로 연결되고, 평면상에서 상기 반도체 패턴과 중첩되는 드레인 전극;
평면상에서 상기 제1 데이터 라인 및 상기 드레인 전극 사이에 위치하는 제1 채널부; 및
평면상에서 상기 제2 데이터 라인 및 상기 드레인 전극 사이에 위치하는 제2 채널부를 포함하는 표시장치. - 삭제
- 삭제
- 제 1 항에 있어서, 평면상에서 상기 제1 채널부 및 상기 제2 채널부는 상기 채널 형성 영역 내에 위치하는 것을 특징으로 하는 표시장치.
- 제 1 항에 있어서, 평면상에서 상기 드레인 전극의 일 부분은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 위치하고, 평면상에서 상기 드레인 전극의 다른 부분은 상기 화소 전극과 전기적으로 연결된 것을 특징으로 하는 표시 장치.
- 제 1 항에 있어서, 상기 제1 및 제2 데이터 라인들은 서로 동일한 방향을 따라 연장된 것을 특징으로 하는 표시 장치.
- 제 1 항에 있어서, 상기 데이터 라인을 커버하는 적어도 하나의 절연막을 더 포함하고,
상기 절연막에 상기 제1 및 제2 데이터 라인들과 일대일 대응하여 콘택홀들이 형성되고, 상기 연결부는 상기 콘택홀들을 통해 상기 제1 및 제2 데이터 라인들과 전기적으로 연결된 것을 특징으로 하는 표시 장치. - 제 1 항에 있어서, 평면상에서 상기 게이트 전극은 상기 반도체 패턴보다 큰 면적을 가져 상기 반도체 패턴의 전체와 중첩되는 것을 특징으로 하는 표시 장치.
- 제 8 항에 있어서, 평면상에서 상기 게이트 전극의 에지는 상기 반도체 패턴의 에지와 이격되는 것을 특징으로 하는 표시 장치.
- 제 8 항에 있어서,
상기 제1 기판 및 상기 제2 기판 사이에 개재된 액정층; 및
광을 출력하는 백라이트 유닛을 더 포함하고,
상기 게이트 전극은 상기 반도체 패턴 측으로 제공되는 상기 광을 차폐하는 것을 특징으로 하는 표시 장치. - 제 1 항에 있어서, 상기 화소 전극은 슬릿을 사이에 두고 배열되는 다수의 줄기부들을 포함하는 것을 특징으로 하는 표시장치.
- 제 11 항에 있어서,
상기 제1 기판에서 상기 화소 전극 위에 배치되고, 상기 화소 전극과 절연되는 공통 전극; 및
상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층을 더 포함하는 것을 특징으로 하는 표시 장치. - 제 12 항에 있어서, 상기 연결부는 상기 공통 전극과 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치.
- 제 1 항에 있어서, 상기 연결부는 금속을 포함하는 것을 특징으로 하는 표시 장치.
- 제 1 항에 있어서,
상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층; 및
상기 제2 기판 위에 배치되고, 상기 액정층을 사이에 두고 상기 화소 전극과 마주하는 공통 전극을 더 포함하는 것을 특징으로 하는 표시 장치. - 제 1 항에 있어서,
상기 화소 전극 위에 배치되는 유기 발광층; 및
상기 유기 발광층 위에 배치된 공통 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
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