KR100917654B1 - 박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법 - Google Patents
박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법 Download PDFInfo
- Publication number
- KR100917654B1 KR100917654B1 KR1020070114476A KR20070114476A KR100917654B1 KR 100917654 B1 KR100917654 B1 KR 100917654B1 KR 1020070114476 A KR1020070114476 A KR 1020070114476A KR 20070114476 A KR20070114476 A KR 20070114476A KR 100917654 B1 KR100917654 B1 KR 100917654B1
- Authority
- KR
- South Korea
- Prior art keywords
- resist
- region
- layer
- gate
- electrode
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000010409 thin film Substances 0.000 claims abstract description 41
- 239000002019 doping agent Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 219
- 229910052751 metal Inorganic materials 0.000 claims description 58
- 239000002184 metal Substances 0.000 claims description 58
- 239000010408 film Substances 0.000 claims description 48
- 230000014759 maintenance of location Effects 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 43
- 238000002161 passivation Methods 0.000 claims description 21
- 238000004380 ashing Methods 0.000 claims description 13
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 229910004205 SiNX Inorganic materials 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims description 5
- 229910020286 SiOxNy Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 230000000717 retained effect Effects 0.000 claims description 3
- 239000011888 foil Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 230000000873 masking effect Effects 0.000 abstract description 7
- 239000011521 glass Substances 0.000 abstract description 5
- 206010040844 Skin exfoliation Diseases 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 6
- 238000011161 development Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910016048 MoW Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Nonlinear Science (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법을 제공한다. 특히, 3회의 레지스트 마스킹으로 박막트랜지스터를 형성하여, 어레이 형성공정의 비용 및 설비의 사용시간을 삭감할 수 있고, 생산율을 향상할 수 있는 방법을 제공한다.
이 박막트랜지스터 액정 디스플레이 화소 구조는, 기판 상에 형성된 게이트 라인 및 게이트 전극과, 그 게이트 라인 및 게이트 전극 상에 순차적으로 형성된 제1 게이트 절연층, 활성층 및 도프트층과, 그 도프트층에 형성된 데이터 라인, 제1 소스·드레인 전극 및 제2 소스·드레인 전극을 포함한다. 그래서, 제1 소스·드레인 전극과 제2 소스·드레인 전극은 이간(離間)하고, 데이터 라인은 제1 소스·드레인 전극에 전기적으로 접속한다. 게이트 라인 상부에 게이트 라인 위의 도프트층 및 활성층을 분단하는 분단 홈이 형성되고, 제2 절연층은 게이트 라인 및 게이트 전극 이외의 유리기판과 상기 분단 홈을 덮도록 배치되며, 화소전극은 그 제2 소스·드레인 전극과 일체가 되도록 제2 절연층 상에 형성된다.
Description
본 발명은, 박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법에 관한 것으로, 특히 3회의 포토리소그래피 공정에 의해 제조할 수 있는 박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법에 관한 것이다.
종래, 통상의 박막트랜지스터 액정 디스플레이 디바이스(TFT LCD)를 제조하는 방법은, 어레이 기판을 제조하는 어레이 형성공정은 5회의 포토리소그래피에 의해 행하고, 일부는 4회 포토리소그래피 처리를 채용하고 있다. 그래서, 4회 리소그래피는, 주로 그레이톤 마스킹 기술에 의해 박막트랜지스터의 채널 부분에서의 소스·드레인 금속층과 활성층 부분을 에칭한다.
이러한 통상의 4회 포토리소그래피 처리는 하기의 공정을 포함한다.
우선, 통상의 게이트 프로세스에 의해 게이트층을 형성하고, 게이트 절연층을 더 적층한다.
이어서, 반도체 활성층, 도프트층 및 소스·드레인 금속층을 적층한다. 박막트랜지스터의 아일랜드를 에칭하여 형성하는 것과 같이, 그레이톤 마스크로 그레이톤 레지스트 패턴을 형성하고, 레지스트 패턴의 일부를 제거하는 애싱처리를 하며, 채널부분을 노출시키고 나서 잔류된 레지스트 패턴을 이용하여 채널부분의 금속층, 도프트층, 활성층을 계속해서 에칭한다. 이 공정에 있어서, 금속층, 도프트층과 활성층을 에칭할 필요가 있기 때문에, 포토리소그래피 처리에 있어서, 채널부분의 그레이톤 마스크는 엄격하게 콘트롤되고, 에칭 선택비 및 균일성에 대해서 엄격하게 요구되며, 프로세스의 허용범위에 대한 요구는 매우 엄격하다.
본 발명은, 종래기술의 상기 문제점을 감안하여, 프로세스의 허용범위에 대한 요구를 완화하고, 박막트랜지스터의 설계를 간략화할 수 있는 박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 종래의 포토리소그래피 처리에서 3장의 마스크로 박막트랜지스터를 형성하고, 어레이 형성공정의 비용을 삭감하며, 설비의 이용시간을 감축할 수 있고, 생산율을 향상할 수 있는 박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법을 제공하는 것이다.
본 발명의 일 특징에 따르면, 기판에 형성된 게이트 라인 및 상기 게이트 라인으로부터 연장된 게이트 전극과, 상기 게이트 라인 및 게이트 전극 상에 순차적으로 형성된 제1 절연층, 활성층 및 도프트층과, 상기 게이트 라인과 교차되도록 배치된 데이터 라인과, 상기 도프트층 상에 배치되면서 데이터 라인으로부터 연장된 제1 소스·드레인 전극 및 상기 제1 소스·드레인 전극과 이격 배치되어 있는 제2 소스·드레인 전극을 포함하고, 상기 제2소스·드레인 전극에 접속되어 있는 화소전극을 포함하고, 상기 이웃하는 게이트 전극 사이의 일부 게이트 라인 상부에서 도프트층 및 활성층이 제거되더 있는 분단 홈을 추가적으로 포함하고, 상기 이웃하는 게이트 라인 사이의 기판 표면 및 상기 분단 홈의 표면을 덮고 있는 제2 절연층을 추가적으로 포함하며, 상기 제2 소스·드레인 전극 및 상기 화소전극은 일체화 되어 있는 것을 특징으로 하는, 박막트랜지스터 액정 디스플레이 화소 구조를 제공한다.
일 실시예에 따르면, 상기 게이트 라인 및 게이트 전극은 AlNd, Al, Cu, Mo, MoW, Cr 또는 이들의 조합 중 어느 하나로 이루어진다.
일 실시예에 따르면, 상기 제1 게이트 절연층 및 제2 절연층은 SiNx, SiOx, SiOxNy 또는 이들의 조합 중 어느 하나로 이루어진 것이다.
일 실시예에 따르면, 상기 제1 소스·드레인 전극 또는 상기 데이터 라인은 Mo, MoW, Cr 또는 이들의 조합 중 어느 하나로 이루어진 금속도전막이다.
본 발명의 다른 특징에 따르면, (i) 기판 상에 게이트 금속층, 제 1 게이트 절연층, 활성층 및 도프트층을 순차적으로 적층하고, 제 1 그레이톤 마스크를 이용하여 레지스트 제거 영역, 레지스트 부분적 보류영역 및 레지스트 완전 보류영역을 포함하는 제 1 레지스트 패턴을 형성하며, 상기 레지스트 제거 영역 상에 적층된 층들을 에칭함으로써 게이트 라인 및 상기 게이트 라인으로부터 연장된 게이트 전극 패턴을 형성하고, 상기 제 1 레지스트 패턴에 대해 애싱처리를 하여 상기 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 상기 레지스트 완전 보유영역의 레지스트를 잔존시킴으로써, 게이트 라인 상부의 도프트층을 부분적으로 노출하며, 이어서 노출된 도프트층 및 활성층을 에칭하여 게이트 라인 상부에 분단 홈을 형성하며, 이어서 제 2 절연층을 적층하고, 레지스트의 박리처리에 의해, 레지스트 완전 보류영역을 따라 제 2 절연층을 제거하면서 게이트 라인 사이의 기판표면 및 분단홈의 상부에 제 2 절연층을 형성하는 것을 포함하는 제 1 공정과, (ii) 상기 제 1 공정을 완료한 기판 상에 금속도전막을 적층하고, 제 2 그레이톤 마스크를 이용하여 레지스트 제거 영역, 레지스트 부분적 보류영역, 레지스트 완전 보류영역을 포함하는 제 2 레지스트 패턴을 형성하며, 상기 레지스트 제거 영역을 따라 금속도전막 및 도프트층을 에칭하여 박막트랜지스터 채널을 형성함과 동시에, 상기 게이트 라인과 교차하는 데이터 라인 및 상기 데이터 라인과 연결되는 소스·드레인 전극 패턴을 형성하는 것을 포함하는 제 2 공정을 포함하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법을 제공한다.
일 실시예에 따르면, 상기 제2 공정은, 계속적으로, 레지스트에 대해 애싱처리를 하여 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 레지스트 완전 보류영역의 레지스트를 잔존시킴으로써 데이터라인 및 소스 전극을 노출시키는 것과, 패시베이션층을 적층하고, 레지스트 박리처리에 의해 레지스트 완전 보류영역의 패시베이션층을 제거하면서 금속도전막을 노출시키는 것과, 노출된 금속도전막을 에칭하는 것을 추가적으로 포함한다. 상기 제2 공정 후, 기판에 화소전극층을 적층하고, 제3 마스크를 이용하여 에칭함으로써 화소전극 및 화소전극과 일체화되는 드레인 전극을 형성하는 것을 추가적으로 포함한다.
그 밖의 실시예에 의해, 상기 제2 공정은, 상기 금속도전막을 적층하기 전에 화소전극층을 추가적으로 적층하고, 레지스트 제거 영역을 따라 금속도전막, 화소전극층 및 도프트층을 제거하여 박막트랜지스터의 채널을 형성함과 동시에 데이터 라인 및 데이터 라인과 연결되는 소스·드레인 전극 패턴을 형성하는 것과, 계속적으로, 레지스트에 대해 애싱처리를 하여 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 레지스트 완전 보류영역의 레지스트를 잔존시키고 제거된 레지스트 부분적 보류영역을 따라 금속도전막을 에칭하는 것에 의하여, 화소전극 및 화소전극과 일체화되는·드레인 전극을 노출시키는 것과, 레지스트 완전 보류영역의 레지스트를 박리하는 것을 추가적으로 포함한다. 일 실시예에 있어서, 제2 공정 후, 기판 상에 패시베이션 박막을 적층하고, 제3 마스크를 이용하여 에칭함으로써 화소전극 패턴의 일부를 노출시키는 것을 추가적으로 포함한다.
본 발명에 의하면, 제1회째의 레지스트 마스킹과 박리처리를 조합함으로써, 게이트 라인 및 게이트 전극, 활성층, 도프트층, 제2 절연층 및 게이트 라인 상의 분단 홈을 형성하기 때문에, 어레이 형성공정의 비용 및 설비의 이용시간을 감축할 수 있고, 생산율을 향상할 수 있다.
또한, 본 발명에 의하면, 제2 그레이톤 마스크로 채널, 소스·드레인 전극을 형성하기 위한 금속도전막 및 투명 화소전극을 형성하기 때문에, 어레이 형성공정의 비용 및 설비의 이용시간을 감축할 수 있고, 생산율을 향상할 수 있다.
또, 제1회째의 그레이톤 마스킹에 있어서, 제2 절연층을 이용하여 평탄화를 실현하기 때문에, 후속하는 공정의 허용범위를 확대할 수 있다. 또, 본 발명에 의하면, 박막트랜지스터의 드레인·소스 전극으로서 투명 금속전극을 채용하기 때문 에, 접촉저항에 의한 문제를 회피할 수 있다.
다음에, 첨부한 도면을 참조하면서 본 발명을 보다 구체적으로 설명한다. 도면에 있어서 본 발명의 예시적인 실시예가 나타난다. 그러나, 본 발명은 여러가지의 다른 실시예에 의해 실현할 수 있고, 여기서 예시된 실시예에 한정되지 않는다. 이들의 실시예는, 본 발명을 완전하고 충분히 공개하기 위해서, 또한 당업자에게 본 발명의 취지를 전하기 위해서 제공된다. 첨부도면에 있어서, 명시하기 위해서 층이나 영역의 두께를 과장하여 나타난다. 본 명세서에 있어서, 어떤 소자나 층은 다른 소자나 층 위에 위치하거나 또는 다른 소자나 층에 연결한다고 언급할 때, 이 소자나 층은 다른 소자나 층 위에 직접 위치하고, 또는 다른 소자나 층에 직접 연결해도 되며, 중간소자나 층을 개재해도 된다. 편의상, 가능한 동일한 구성요소에 대해서 동일한 참조부호를 부여한다.
본 발명의 실시예에 의하면, 박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법이 제공된다. 이 제조방법에 의하면, 그레이톤 마스킹과 박리처리를 조합함으로써 게이트 라인 및 게이트 전극, 활성층, 도프트층 및 분단 홈이 형성되어, 어레이 형성처리의 비용 및 설비의 이용시간을 삭감할 수 있고, 생산율을 향상할 수 있다.
본 발명에 있어서, 그레이톤 마스크는 하프톤 마스크도 포함한다. 그래서, 마스크에 있어서 광의 완전 투과영역 이외에 광의 부분적 투과영역도 형성된다. 이 광의 부분적 투과영역은, 예를 들어 그레이팅(grating)과 같은 슬릿 구조로 광의 난사, 회절 등에 의해 광의 투과율을 저감하고, 또는 이 부분적 투광영역에 반투명층만 형성됨으로써 광의 투과율을 저감한다. 상기 마스크로 도포된 레지스트(예를 들어 정형 레지스트)를 노광할 때, 완전 투광영역에 있어서 대응하는 레지스트층이 완전히 노광된다. 한편, 부분적 투광영역에 있어서, 대응하는 레지스트층이 부분적으로 노광된다. 이 레지스트층을 현상한 후, 완전히 노광된 레지스트는 완전히 제거되고, 부분적으로 노광된 레지스트는 부분적으로 보류됨으로써 감축된다. 이에 의해, 삼차원의 레지스트 패턴이 형성된다.
(제1 실시예)
본 발명의 제1 실시예에 의한 박막트랜지스터 액정 디스플레이 화소 구조는, 기판, 게이트 라인, 게이트 전극, 제1 게이트 절연층, 활성층, 도프트층, 제2 절연층, 제1 및 제2 소스·드레인 전극, 화소전극 및 패시베이션층 등을 포함한다. 그래서, 게이트 전극 및 게이트 라인 상에 순차적으로 제1 게이트 절연층, 활성층과 도프트층이 배치된다. 게이트 라인 상부에 분단 홈이 형성되고, 이 분단 홈으로부터 제1 게이트 절연층이 노출된다. 제2 절연층은 게이트 라인 및 게이트 전극 이외의 기판과 분단 홈을 덮는다. 화소전극과 제2 소스·드레인 전극은 일체가 되어 제2 절연층의 상방에 위치하고, 제2 소스·드레인 전극이 형성되는 곳에서 게이트 전극 상부의 도프트층과 연결한다. 패시베이션층은 화소전극이 형성되어 있지 않은 부분을 덮도록 형성된다.
게이트 라인 및 게이트 전극은 AlNd, Al, Cu, Mo, MoW 또는 Cr의 단층막 또는 AlNd, Al, Cu, Mo, MoW 또는 Cr의 임의 조합으로 이루어진 적층막이다.
제1 게이트 절연층 또는 제2 절연층은 SiNx, SiOx 또는 SiOxNy의 단층막 또는 SiNx, SiOx 또는 SiOxNy의 임의 조합으로 이루어진 적층막이다.
제1 소스·드레인 전극, 데이터 라인 또는 제2 소스·드레인 전극은 Mo, MoW 또는 Cr의 단층막 또는 Mo, MoW 또는 Cr의 임의 조합으로 이루어진 적층막이다.
본 발명의 제1 실시예에 의한 화소 구조의 제조방법은, 이하의 공정을 포함한다.
제1 공정에 있어서, 기판 상에 게이트 금속층, 제1 게이트 절연층, 활성층 및 도프트층을 순차적으로 적층하고, 도포된 레지스트를 제1 그레이톤 마스크로 노광, 현상한 후, 레지스트가 없는 영역(레지스트 제거영역), 레지스트 부분적 보류영역 및 레지스트 완전 보류영역을 포함하는 제1 레지스트 패턴을 형성한다. 여기서, 레지스트가 없는 영역(레지스트 제거영역)은 게이트 라인 및 게이트 아일랜드 이외의 부분을 형성하는 영역이고, 레지스트 부분적 보류영역은 게이트 라인 상부의 분단 홈을 형성하는 영역이다. 상기 레지스트가 없는 영역(레지스트 제거영역)을 에칭함으로써 게이트 라인 및 게이트 아일랜드 패턴을 형성한다. 이 에칭처리는, 도프트층, 활성층, 제1 게이트 절연층 및 게이트 금속층에 대한 에칭을 포함한다. 에칭처리를 완료한 후, 레지스트 패턴에 대해 애싱처리를 하고, 레지스트 부분적 보류영역의 레지스트를 전부 제거하며, 레지스트 완전 보류영역의 레지스트를 소정의 두께까지 제거함으로써, 게이트 라인 상부의 도프트층의 일부를 노출한다. 이어서, 노출된 도프트층 및 활성층을 에칭하고, 게이트 라인 상부의 분단 홈을 형성한다. 제2 절연층을 적층하고, 레지스트의 박리처리에 의해 분단홈을 제외한 게이트 라인 및 게이트 아일랜드 상방의 제2 절연층을 박리한다.
계속해서 행하는 제2 공정에 있어서, 상기 제1 공정을 완료한 기판 상에 금속도전막을 적층하고, 도포된 레지스트를 제2 그레이톤 마스크로 노광, 현상한 후 레지스트가 없는 영역(레지스트 제거영역), 레지스트 부분적 보류영역 및 레지스트 완전 보류영역을 포함하는 제2 레지스트 패턴을 형성한다. 여기서, 레지스트 완전 보류영역은 화소전극과 제2 소스·드레인 전극을 일체로 형성하는 영역을 포함하고, 레지스트 부분적 보류영역은 데이터 라인과 제1 소스·드레인 전극을 일체적으로 형성하는 영역을 포함한다. 그 밖의 부분은 레지스트가 없는 영역(레지스트 제거영역)이다. 레지스트가 없는 영역(레지스트 제거영역)을 에칭함으로써 박막트랜지스터 채널을 형성함과 동시에, 일체가 되는 데이터 라인 및 제1 소스·드레인 전극패턴과, 화소전극과 제2 소스·드레인 전극영역에 위치하는 금속도전막을 형성한다. 이 에칭처리는, 금속도전막 및 도프트층에 대한 에칭을 포함한다. 여기에서, 상기 에칭처리에 의해 박막 트랜지스터 채널이 형성됨으로써 상기 일체화되는 데이터 라인 및 제1 소스·드레인 전극패턴은 채널영역을 사이에 두고 상기 일체화되는 화소전극 및 제2 소스·드레인 전극패턴과 이격 배치되어 있다. 에칭처리를 완료한 후, 레지스트 패턴에 대해 애싱처리하여 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 레지스트 완전 보류영역의 레지스트를 소정의 두께까지 제거함으로써, 일체가 되는 데이터 라인과 제1 소스·드레인 전극패턴을 노출시킨다. 이 때, 화소전극 및 제2 소스·드레인 전극영역 상방에 레지스트는 부분적으로 잔류된다. 다음에, 한 층의 패시베이션층을 적층하고, 레지스트의 박리처리에 의해 화소전극 및 제2 소스·드레인 전극 상방의 패시베이션층 및 레지스트를 박리하며, 이어서 화소전극 및 제2 소스·드레인 전극영역의 금속도전막에 대해 에칭한다.
제3 공정에 있어서, 제2 공정이 완료된 기판에 화소전극 박막을 적층하고, 제3 마스크로 마스킹하며, 노광하여 에칭함으로써, 일체가 되는 화소전극 및 제2 소스·드레인 전극을 형성한다.
다음에, 첨부된 도면을 참조하면서 본 발명의 제1 실시예의 화소 구조의 제조방법 및 이에 의해 얻어진 화소 구조를 설명한다.
도 1a 내지 도 3d는, 본 발명의 제1 실시예의 화소 구조의 제조방법을 나타낸다.
도 1a는, 본 발명의 제1 실시예에 의해 제1 그레이톤 마스크로 노광, 현상한 후 얻어진 레지스트의 평면도이다. 도 1b 및 1c는 각각 도 1a의 A-A´선 및 B-B´선 단면도이다.
우선, 예를 들어 청결한 유리기판(20)에 게이트 금속층(21)(예를 들어 Mo, Al/Nd, Cu 등)을 적층하고, 이 게이트 금속층 상에 제1 게이트 절연층(22)(예를 들어 SiNx)을 더 적층하며, 이 제1 게이트 절연층 상에 반도체 활성층(23)(예를 들어 비정질 실리콘(a-Si) 또는 다정질 실리콘(poly-Si) 등)을 적층하고, 이어서 반도체 도프트층(예를 들어 B, P 등의 불순물을 주입하여 p도프트 또는 n도프트 반도체층을 형성함)을 적층한다. 제1 그레이톤 마스크로, 예를 들어 스핀 코팅된 레지스트층에 대해 노광한 후, 도 1a 내지 1c에 나타내는 바와 같이, 게이트 라인 및 게이트 아일랜드(게이트 전극을 형성함)의 형태를 가지는 레지스트 패턴이 얻어진다. 도 1a에 있어서, 레지스트 패턴의 전체적으로 수평방향으로 연장되는 띠형상 부분은 게이트 라인 영역에 대응하고, 띠형상 부분에서 돌출하는 아일랜드(도(島)) 형상 부분은 게이트 전극 영역에 대응한다. 도 1a에서 알 수 있는 바와 같이, 형성해야 할 게이트 라인(2)(도 1f를 참조) 및 게이트 전극(1)(도 1d를 참조) 이외의 영역에 레지스트가 존재하지 않는 레지스트가 없는 영역(레지스트 제거영역)을 형성한다. 게이트 라인 상부의 분단 홈(도 1g를 참조)을 형성하는 영역에 레지스트 부분적 보류영역의 제1 레지스트(25)를 형성하고, 게이트 라인 상부의 분단 홈을 제외한 그 밖의 영역 및 게이트 전극 상에 레지스트 완전 보류영역의 제1 레지스트(25´)를 형성한다.
다음에, 에칭을 하고, 레지스트가 없는 영역(레지스트 제거영역)의 레지스트에 의해 보호되지 않는 영역에 있는 도프트층(24), 활성층(23), 제1 게이트 절연층(22) 및 게이트 금속층(21)을 순차적으로 에칭하여 제거하며, 유리기판(20)을 노출시킨다. 그래서, 게이트 금속층에 대한 에칭에 의해 게이트 전극(1)(도 1d) 및 게이트 라인(2)(도 1f)이 형성된다. 도 1d에는 얻어진 구조의 도 1a의 A-A´선 단면도가 나타난다. 이어서, 레지스트의 애싱처리를 하여, 레지스트 부분적 보류영역의 레지스트(25)를 전부 제거함으로써 게이트 라인(2) 상부의 일부의 도프트층(24)을 노출시킴과 동시에, 레지스트 완전 보류영역의 레지스트(25´)를 소정의 두께까지 제거한다. 도 1e 및 도 1f는, 본 발명의 제1 실시예에 있어서 제1 그레이톤 마스크를 채용한 공정에 있어서 레지스트에 대해 애싱처리한 후, 도 1a의 A-A´선 및 B-B´선 단면도를 각각 나타낸다. 도 1f에 의해, 게이트 라인(2) 상부의 도프트층(24)의 일부가 노출되는 것을 알 수 있다. 이어서, 노출된 이 도프트층(24) 및 그 아래의 활성층(23)에 대해 에칭하여 도 1g에 나타내는 바와 같이 제1 게이트 절연층(22)을 노출시킴으로써, 게이트 라인 상부의 분단 홈(3)이 얻어진다. 도 1g는, 본 발명의 제1 실시예에 있어서 제1 그레이톤 마스크를 채용하는 공정에 있어서, 활성층에 대해 에칭한 후, 도 1a의 B-B´선 단면도를 나타낸다.
도 1h는, 본 발명의 제1 실시예에 있어서 제2 절연층을 적층한 후, 도 1a의 A-A´선 단면도를 나타낸다. 도 1i 및 도 1j는, 본 발명의 제1 실시예에 있어서 박리처리를 한 후, 도 1a의 A-A´선 및 B-B´선 단면도이다.
도 1h에 나타내는 바와 같이, 모포로 덮도록 제2 절연층(26)을 적층하여 게이트 전극을 보호한다. 레지스트의 박리처리를 채용하여, 게이트 라인 및 게이트 아일랜드 상방에 있어서 레지스트 상을 덮는 제2 절연층(26)을 박리한다. 그 결과, 도 1i에 나타내는 바와 같이 게이트 전극 상의 도프트층을 노출시킴과 동시에, 도 1j에 나타내는 바와 같이 분단 홈은 제2 절연층(26)에 의해 덮인다. 도면에서 알 수 있는 바와 같이, 제2 절연층(26)에 의해 기판의 표면을 기본적으로 평탄화시킨다. 그리고, 본 발명의 제1 마스크를 채용하는 모든 프로세스를 완성하고, 도 1k에 나타난 완비한 화소 구조가 얻어진다. 도 1k에 있어서, 띠형상의 게이트 라인이 수평방향으로 연장되고, 게이트 전극은 게이트 라인으로부터 돌출한다. 또, 제2 절연층은 게이트 라인 상부의 분단 홈과, 게이트 라인 및 게이트 전극 이외의 유리기판 상을 덮는다.
도 2a는, 본 발명의 제1 실시예에 있어서 제2 그레이톤 마스크로 노광, 현상한 후 얻어진 평면도이고, 도 2b는 도 2a의 C-C´선 단면도이다.
다음에, 얻어진 구조에 금속도전막(27)(예를 들어 Mo, Al, Cu 등) 및 제2 레지스트를 순차적으로 적층하고, 도 2a 및 도 2b에 나타내는 바와 같이 제2 그레이톤 마스크로 노광하여, 일체가 되는 데이터 라인 및 소스 전극과, 일체가 되는 화소전극 및 드레인 전극의 형태를 가지는 레지스트 패턴을 형성한다(그림자로 나타난 부분, 28 및 28'). 도 2b에서 알 수 있는 바와 같이, 예를 들어 스핀 코팅된 레지스트에 대해 노광, 현상하여 삼차원적인 레지스트가 얻어진다. 그래서, 게이트 전극 및 데이터 라인 영역에 레지스트 부분적 보류영역의 제2 레지스트(그레이톤)(28)가 형성되고, 드레인 전극 및 화소전극 영역에 레지스트 완전 보류영역의 제2 레지스트(풀 톤)(28´)가 형성되며, 그 밖의 부분은 레지스트가 존재하지 않는 레지스트가 없는 영역(레지스트 제거영역)이다.
도 2c 내지 도 2g는, 각각 본 발명의 제1 실시예에 있어서 제2 그레이톤 마스크를 채용하는 공정에 있어서 레지스트가 없는 영역(레지스트 제거영역)을 에칭한 후, 레지스트를 애싱하고, 패시베이션층을 적층한 후, 레지스트를 박리한 후 및 금속도전막을 에칭한 후, 도 2a의 C-C´선 단면도이다.
레지스트가 없는 영역(레지스트 제거영역), 즉 레지스트에 의해 보호되지 않는 영역(레지스트 제거영역)에 대해 에칭하고(금속도전막 및 도프트층에 대한 에칭), 도 2c에 나타내는 바와 같이 박막트랜지스터 채널(4)을 형성하며, 일체가 되는 소스 전극(5) 및 데이터 라인(7, 도 3a에서 수직방향으로 연장됨)과, 화소전극 및 드레인 전극 영역에 위치하는 금속도전막(27)을 형성한다. 이어서, 레지스트의 애싱처리를 함으로써, 도 2d에 나타내는 바와 같이 레지스트 부분적 보류영역의 제2 레지스트(28)를 전부 제거하여 소스 전극 및 데이터 라인을 노출시키며, 드레인 전극 및 화소전극 영역에 레지스트(28´)의 일부를 남긴다. 이어서, 도 2e에 나타내는 바와 같이 패시베이션층(31)을 적층한다. 다음에, 도 2f에 나타내는 바와 같이, 레지스트의 박리처리를 겸용하여 드레인 전극 및 화소전극 영역에 부분적으로 남은 레지스트 및 패시베이션층을 박리하고, 드레인 전극 및 화소전극 영역의 금속도전막(27)을 노출시킨다. 마지막으로, 도 2g에 나타내는 바와 같이, 노출된 금속도전막(27)을 에칭하고, 드레인 전극 영역의 도프트층 및 화소전극 영역의 제2 절연층을 노출시킨다.
도 3a는, 본 발명의 제1 실시예에 의해 통상의 제3 마스크로 노광, 현상한 후의 평면도이다. 도 3b는 도 3a의 D-D´선 단면도이다. 도 3c 및 3d는, 각각 본 발명의 통상의 제3 마스크로 화소전극에 대해 에칭한 후, 또한 레지스트를 박리한 후, 도 3a의 D-D´선 단면도이다.
마지막으로, 얻어진 구조에 화소전극층(29´)(예를 들어 산화인듐주석층(ITO) 등)을 적층하고, 도 3a 및 3b에 나타내는 바와 같이, 통상의 제3 마스크로 노광한 후 제3회째의 포토리소그래피에 의해 레지스트(30)를 형성한다. 다음에, 도 3c에 나타내는 바와 같이, 화소전극을 에칭하여, 레지스트에 덮여 있지 않은 화소전극층(29´)을 제거하고, 일체가 되는 화소전극(29)과, 도프트층(24)과 접촉하는 드레인 전극(6)을 형성한다. 마지막으로, 도 3d에 나타내는 바와 같이, 레지스트의 박리처리를 하여, 형성된 화소전극(29)과 드레인 전극(6)을 노출시켜서 최종적인 패턴이 얻어진다.
(제2 실시예)
본 발명의 제2 실시예에 의한 박막트랜지스터 액정 디스플레이 화소 구조는, 기판, 게이트 라인, 게이트 전극, 제1 게이트 절연층, 활성층, 도프트층, 제2 절연층, 제1 및 제2 소스·드레인 전극, 화소전극과 패시베이션층 등을 포함한다. 그래서, 게이트 전극 및 게이트 라인 상에 제1 게이트 절연층, 활성층과 도프트층이 순차적으로 적층된다. 게이트 라인 상부에 도프트층과 활성층을 분단하는 분단 홈이 형성된다. 제2 절연층은, 분단 홈과, 게이트 라인 및 게이트 전극 이외의 기판을 덮는다. 화소전극은, 제2 소스·드레인 전극과 일체가 되어 제2 절연층 상방에 위치하면서, 제2 소스·드레인 전극이 형성하는 위치에서 게이트 전극 상의 도프트층과 연결한다. 제1 소스·드레인 전극 및 데이터 라인 하방에 투명 화소전극층이 보류되고, 패시베이션층은 화소전극 이외의 부분을 덮는다.
본 발명의 제2 실시예에 의한 화소 구조의 제조방법은 이하의 공정을 포함한다.
제1 공정에 있어서, 기판 상에 게이트 금속층, 제1 게이트 절연층, 활성층, 도프트층을 순차적으로 적층하고, 도포된 레지스트층을 그레이톤 마스크인 제1 마스크로 노광, 현상하여 레지스트가 없는 영역(레지스트 제거영역), 레지스트 부분적 보류영역, 레지스트 완전 보류영역을 포함하는 레지스트 패턴을 형성한다. 여기서, 레지스트가 없는 영역(레지스트 제거영역)은 게이트 라인 및 게이트 아일랜드 이외의 부분을 형성하는 영역이고, 레지스트 부분적 보류영역은 게이트 라인 상의 분단 홈을 형성하는 영역이다. 레지스트가 없는 영역(레지스트 제거영역)을 에칭함으로써 게이트 라인 및 게이트 전극을 형성한다. 이 에칭은, 도프트층, 활성층, 제1 게이트 절연층, 게이트 금속층에 대한 에칭을 포함한다. 상기 에칭을 완료한 후, 레지스트 패턴에 대해 애싱처리를 하여, 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 레지스트 완전 보류영역의 레지스트를 소정의 두께까지 제거함으로써, 게이트 라인 상의 도프트층을 부분적으로 노출시키고, 이어서 노출된 도프트층 및 활성층을 에칭함으로써 게이트 라인 상부의 분단 홈을 형성한다. 제2 절연층을 적층하고, 레지스트의 박리처리를 이용하여 분단 홈을 제외한 게이트 라인 및 게이트 아일랜드 상방의 제2 절연층을 에칭하여 제거한다.
제2 공정에 있어서, 상기 제1 공정이 완료된 기판 상에 투명 화소전극층 및 금속도전막을 순차적으로 적층하고, 도포된 레지스트를 그레이톤 마스크인 제2 마스크로 노광, 현상한 후 레지스트가 없는 영역(레지스트 제거영역), 레지스트 부분적 보류영역 및 레지스트 완전 보류영역을 포함하는 레지스트 패턴을 형성한다. 여기서, 레지스트 완전 보류영역은 일체가 되는 데이터 라인 및 제1 소스·드레인 전극을 형성하는 영역이고, 레지스트 부분적 보류영역은 일체가 되는 투명 화소전극 및 제2 소스·드레인 전극을 형성하는 영역이며, 그 밖의 부분은 레지스트가 없는 영역(레지스트 제거영역)이다. 레지스트가 없는 영역(레지스트 제거영역)을 에칭함으로써 박막트랜지스터 채널을 형성함과 동시에, 일체가 되는 화소 전극과 제2 소스·드레인 전극패턴 및 일체가 되는 데이터 라인 및 제1 소스·드레인 전극패턴을 형성한다. 이 에칭처리는, 금속도전막, 화소전극층 및 도프트층에 대한 에칭을 포함한다. 여기에서, 상기 에칭처리에 의해 박막 트랜지스터 채널이 형성됨으로써 상기 일체화되는 데이터 라인 및 제1 소스·드레인 전극패턴은 채널영역을 사이에 두고 상기 일체화되는 화소전극 및 제2 소스·드레인 전극패턴과 이격 배치되어 있다. 상기 에칭처리를 완료한 후, 레지스트 패턴에 대해 애싱처리를 하여, 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 레지스트 완전 보류영역의 레지스트를 소정의 두께까지 제거함으로써, 일체가 되는 화소전극 및 제2 소스·드레인 전극패턴 상방의 금속도전막을 노출시킨다. 또, 노출된 금속도전막에 대해 에칭을 하고, 일체가 되는 화소전극 및 제2 소스·드레인 전극을 노출시킨다. 마지막으로, 레지스트의 박리처리에 의해 데이터 라인과 제1 소스·드레인 전극 상방의 레지스트를 박리한다.
제3 공정에 있어서, 제2 공정이 종료된 기판 상에 패시베이션층 박막을 적층하고, 제3 마스크로 노광하여 에칭하며, 화소전극 부분의 패턴을 노출시킨다.
다음에, 첨부한 도면을 참조하면서 본 발명의 제2 실시예에 의한 화소 구조의 제조방법 및 이에 의해 제조된 화소 구조를 구체적으로 설명한다.
도 4a 내지 도 6c에 본 발명의 제2 실시예에 의한 화소 구조의 제조방법을 나타낸다. 도 4a 내지 도 4k에 의해 나타난 제1 마스크를 채용하는 공정은, 상술한 본 발명의 제1 실시예와 동일하기 때문에, 그 상세한 설명을 생략한다.
도 5a는 본 발명의 제2 실시예에 의한 제2 그레이톤 마스크로 노광, 현상한 후의 평면도, 도 5b는 도 5a의 C-C´선 단면도이다.
도 4k에 나타난 구조 상에 투명 화소전극층(29´)(예를 들어 인듐·주석산화물 등)과 금속도전막(27)(예를 들어 Mo, Al, Cu 등)을 순차적으로 적층하고, 도 5a 및 5b에 나타내는 바와 같이, 제2 그레이톤 마스크로 노광하여, 일체가 되는 데이터 라인 및 소스 전극과 일체가 되는 화소전극 및 드레인 전극의 형상을 가지는 레지스트 패턴(그림자로 나타남, 28 및 28')을 형성한다. 도 5b에서 알 수 있는 바와 같이, 예를 들어 스핀 코팅된 레지스트를 노광, 현상하여 삼차원적인 레지스트 패턴이 얻어진다. 그래서, 레지스트 완전 보류영역에서의 제2회째의 레지스트(그레이톤)(28´)는 두껍게 형성되고, 레지스트 부분적 보류영역의 제2회째의 레지스트(풀 톤)(28)는 얇게 형성된다. 레지스트 완전 보류영역에 소스 전극 및 데이터 라인이 형성되고, 레지스트 부분적 보류영역에 드레인 전극 및 화소 전극이 형성되며, 그 밖의 부분은 레지스트가 없는 영역(레지스트 제거영역)이다.
도 5c 내지 도 5f는, 각각 본 발명의 제2 실시예에 의한 제2 그레이톤 마스크를 채용한 공정에 있어서, 레지스트가 없는 영역(레지스트 제거영역)을 에칭한 후, 레지스트를 애싱한 후, 금속도전막을 에칭한 후 및 레지스트를 박리한 후의 도 5a의 C-C´선 단면도이다.
레지스트가 없는 영역(레지스트 제거영역), 즉 레지스트에 의해 보호되지 않는 영역(레지스트 제거영역)에 대해 에칭하여(금속도전막, 투명 화소전극층 및 도프트층에 대한 에칭), 도 5c에 나타내는 바와 같이 박막트랜지스터 채널(4)을 형성한다. 동시에, 금속도전막을 에칭함으로써 일체가 되는 소스 전극(5) 및 데이터 라인(도시생략)을 형성하고, 투명 화소전극층을 에칭함으로써 일체가 되는 화소전극(29) 및 드레인 전극(6)을 형성한다. 드레인 전극은 도프트층(24)과 직접 접촉하고, 소스 전극(5)과 일부의 데이터 라인은 하방의 투명 화소전극층을 개재하여 도프트층(24)과 접촉한다. 이어서, 레지스트를 애싱하여, 도 5d에 나타내는 바와 같이 레지스트 부분적 보류영역의 제2회째의 레지스트(28)를 전부 제거하고 드레인 전극 및 화소전극 상방의 금속도전막(27)을 노출시킴과 동시에, 레지스트 완전 보류영역의 레지스트(28´)를 소정의 두께까지 제거한다. 도 5e에 나타내는 바와 같이, 레지스트(28´)를 이용해 노출된 금속도전막에 대해 에칭하여, 일체가 되는 투명 화소전극(29) 및 드레인 전극을 노출시킨다. 애싱처리에 있어서, 소스 전극 및 데이터 라인 영역에서의 레지스트(28´)는 소정의 두께까지 남기 때문에, 소스 전극(5) 및 데이터 라인은 레지스트(28´)에 의해 보호되기 때문에 보류된다. 이어서, 박리처리에 의해 이들의 영역에 남은 레지스트(28´)를 박리하여, 도 5f에 나타내는 바와 같이 일체가 되는 소스 전극(5) 및 데이터 라인을 노출시킨다.
도 6a는 본 발명의 제2 실시예에 의한 통상의 제3 마스크로 노광, 현상한 후의 평면도, 도 6b는 도 6a의 D-D´선 단면도이다. 도 6c는, 본 발명의 제2 실시예의 제3 마스크(통상적인 마스크)를 채용한 공정에 있어서 패시베이션층을 에칭하고, 레지스트를 박리한 후의 도 6a의 D-D´선 단면도이다.
마지막으로, 패시베이션층(31)(예를 들어 SiNx 등)을 적층하고, 도 6a 및 6b에 나타내는 바와 같이, 통상의 제3 레지스트로 노광하여 레지스트 패턴을 형성하여, 제3회째의 레지스트(30)가 얻어진다. 패시베이션층을 에칭하여 화소전극 부분의 패턴을 노출시키고, 이어서 레지스트의 박리처리에 의해 레지스트를 제거하여, 도 6c에 나타내는 바와 같이 최종적인 패턴을 형성한다.
상기 제2 실시예에 있어서, 금속도전막을 패터닝함으로써 일체가 되는 데이터 라인 및 소스 전극을 형성하고, 화소전극층을 패터닝함으로써 일체가 되는 화소전극 및 드레인 전극을 형성한다. 그 밖의 실시예에 있어서, 금속도전막을 패터닝함으로써 일체가 되는 데이터 라인 및 드레인 전극을 형성하고, 화소전극층을 패터닝함으로써 일체가 되는 화소전극 및 소스 전극을 형성해도 된다.
상술한 실시예는 예시적인 것이고, 그 밖의 방법에 의해, 예를 들어 다른 재료 또는 재료의 조합을 선택하여 채용하고, 다른 포토리소그래피 처리를 채용하여 실현해도 된다. 또한, TFT 디바이스 구조는, TFT의 위치, 방향, 게이트 전극과 소스·드레인 전극이 겹치는 방식에 대해서 여러가지의 수정 또는 변화가 가능한 것은 명백하다. 이들의 수정 또는 변화는 모두 본 발명의 범위에 포함된다.
상기 설명에 있어서, 레지스트의 애싱처리나 박리처리 등은 종래에 의해 알 려지기 때문에, 상세한 설명이 생략된다.
일 실시예에 의하면, 제1 그레이톤 마스크에 의한 마스킹과 박리처리를 조합함으로써, 게이트 라인 및 게이트 전극, 활성층, 도프트층, 제2 절연층 및 게이트 라인 상부의 분단 홈을 형성하면서, 제2 그레이톤 마스크로 채널, 소스·드레인 전극을 형성하기 위한 금속도전막을 형성하기 때문에, 어레이 형성공정의 비용 및 설비의 이용시간을 감축할 수 있고, 생산율을 향상할 수 있다.
또한, 다른 실시예에 의하면, 제1 그레이톤 마스크와 박리공정을 조합함으로써, 게이트 라인 및 게이트 전극, 활성층, 도프트층, 제2 절연층 및 게이트 라인 상부의 분단 홈을 형성하면서, 제2 그레이톤 마스크로 채널, 소스·드레인 전극을 형성하기 위한 금속도전막, 투명 화소전극을 형성하기 때문에, 어레이 공정의 비용 및 설비의 이용시간을 감축할 수 있고, 생산율을 향상할 수 있다.
또, 본 발명에 있어서, 제1회째의 그레이톤 마스킹에서 제2 절연층을 이용하여 평탄화를 실현할 수 있고, 후속하는 공정의 허용범위를 확대한다. 또한, 본 발명에 의하면, 박막트랜지스터의 드레인·소스 전극으로서 투명 전극을 채용하기 때문에, 접촉저항에 의한 문제를 회피할 수 있다.
상술한 실시예는 본 발명의 기술안을 설명할 목적으로 들 수 있고, 본 발명을 한정하는 것은 아니다. 가장 좋은 실시예에 기초하여 본 발명을 상세하게 설명하였지만, 필요에 따라 다른 재료 또는 설비로 실현할 수 있는 것은 당업자에게 있어서 명백하고, 본 발명에 대한 수정 또는 동등한 변경은 본 발명의 정신 및 범위를 벗어나는 일이 없다.
본 출원은, 2006년 11월 10일자 중국 지식재산권국에 제출한 제200610145113.6호 및 제200610145112.2호 특허출원의 우선권을 주장하고, 그들 출원의 내용은 전부 여기서 원용된다.
도 1a 내지 1k는, 본 발명의 제1 실시예의 화소 구조의 제조방법에 있어서 제1 마스크를 채용하는 공정을 나타낸다.
도 2a 내지 2g는, 본 발명의 제1 실시예의 화소 구조의 제조방법에 있어서 제2 마스크를 채용하는 공정을 나타낸다.
도 3a 내지 3d는, 본 발명의 제1 실시예의 화소 구조의 제조방법에 있어서 제3 마스크를 채용하는 공정을 나타낸다.
도 4a 내지 4k는, 본 발명의 제2 실시예의 화소 구조의 제조방법에 있어서 제1 마스크를 채용하는 공정을 나타낸다.
도 5a 내지 5f는, 본 발명의 제2 실시예의 화소 구조의 제조방법에 있어서 제2 마스크를 채용하는 공정을 나타낸다.
도 6a 내지 6c는, 본 발명의 제2 실시예의 화소 구조의 제조방법에 있어서 제3 마스크를 채용하는 공정을 나타낸다.
<부호의 설명>
1 게이트 전극
2 게이트 라인
3 분단 홈
4 채널
5 소스 전극
6 드레인 전극
7 데이터 라인
20 유리 기판
21 게이트 금속층
22 제1 게이트 절연층
23 반도체 활성층
24 반도체 도프트층
25 레지스트 부분적 보류영역의 제1회째 레지스트(그레이톤)
25´ 레지스트 완전 보류영역의 제1회째 레지스트(풀 톤)
26 제2 절연층
27 금속도전막
28 레지스트 부분적 보류영역의 제2회째 레지스트(그레이톤)
28´ 레지스트 완전 보류영역의 제2회째 레지스트(풀 톤)
29 화소전극
29´ 화소전극층
30 제3회째 포토리소그래피에 의해 형성된 레지스트
31 패시베이션층
Claims (18)
- 기판에 형성된 게이트 라인 및 상기 게이트 라인으로부터 연장된 게이트 전극과,상기 게이트 라인 및 게이트 전극 상에 순차적으로 형성된 제1 절연층, 활성층 및 도프트층과,상기 게이트 라인과 교차되도록 배치된 데이터 라인과, 상기 도프트층 상에 배치되면서 데이터 라인으로부터 연장된 제1 소스·드레인 전극 및 상기 제1 소스·드레인 전극과 이격 배치되어 있는 제2 소스·드레인 전극을 포함하고,상기 제2소스·드레인 전극에 접속되어 있는 화소전극을 포함하고,상기 이웃하는 게이트 전극 사이의 게이트 라인 상부에서 도프트층 및 활성층이 제거되어 있는 분단 홈을 추가적으로 포함하고,상기 게이트 라인 및 게이트 전극이 형성된 부분을 제외한 나머지 부분의 기판 표면 및 상기 분단 홈의 표면을 덮고 있는 제2 절연층을 추가적으로 포함하며,상기 제2 소스·드레인 전극 및 상기 화소전극은 일체화 되어 있는 것을 특징으로 하는, 박막트랜지스터 액정 디스플레이 화소 구조.
- 제1항에 있어서,추가적으로 패시베이션층을 포함하며, 상기 패시베이션층은 화소전극이 배치된 부분을 제외한 나머지 부분의 기판을 덮고 있는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 제1항에 있어서,상기 제2 절연층의 두께는 상기 게이트 라인의 두께보다는 크고 상기 게이트 라인, 제1 절연층, 활성층 및 도프트층의 두께의 합보다 작거나 같은 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 제1항에 있어서,상기 게이트 라인 및 게이트 전극은 AlNd, Al, Cu, Mo, MoW, Cr 또는 이들의 조합 중 어느 하나로 이루어진 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 제1항에 있어서,상기 제1 게이트 절연층 및 제2 절연층은 SiNx, SiOx, SiOxNy 또는 이들의 조합 중 어느 하나로 이루어진 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 제1항에 있어서,상기 제1 소스·드레인 전극 또는 상기 데이터 라인은 Mo, MoW, Cr 또는 이들의 조합 중 어느 하나로 이루어진 금속도전막인 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 제6항에 있어서,상기 제1 소스·드레인 전극 및 데이터 라인은 화소전극과 동일한 투명도전막 및 그 상부에 배치된 금속도전막의 이중막 구조를 포함하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 기판 상에 게이트 금속층, 제 1 게이트 절연층, 활성층 및 도프트층을 순차적으로 적층하고, 제 1 그레이톤 마스크를 이용하여 레지스트 제거 영역, 레지스트 부분적 보류영역 및 레지스트 완전 보류영역을 포함하는 제 1 레지스트 패턴을 형성하며, 상기 레지스트 제거 영역 상에 적층된 층들을 에칭함으로써 게이트 라인 및 상기 게이트 라인으로부터 연장된 게이트 전극 패턴을 형성하고, 상기 제 1 레지스트 패턴에 대해 애싱처리를 하여 상기 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 상기 레지스트 완전 보유영역의 레지스트를 잔존시킴으로써, 게이트 라인 상부의 도프트층을 부분적으로 노출하며, 이어서 노출된 도프트층 및 활성층을 에칭하여 게이트 라인 상부에 분단 홈을 형성하며, 이어서 제 2 절연층을 적층하고, 레지스트의 박리처리에 의해, 레지스트 완전 보류영역을 따라 제 2 절연층을 제거하면서 게이트 라인 사이의 기판표면 및 분단홈의 상부에 제 2 절연층을 형성하는 것을 포함하는 제 1 공정; 및상기 제 1 공정을 완료한 기판 상에 금속도전막을 적층하고, 제 2 그레이톤 마스크를 이용하여 레지스트 제거 영역, 레지스트 부분적 보류영역, 레지스트 완전 보류영역을 포함하는 제 2 레지스트 패턴을 형성하며, 상기 레지스트 제거 영역을 따라 금속도전막 및 도프트층을 에칭하여 박막트랜지스터 채널을 형성함과 동시에, 상기 게이트 라인과 교차하는 데이터 라인 및 상기 데이터 라인과 연결되는 소스·드레인 전극 패턴을 형성하는 것을 포함하는 제 2 공정;을 포함하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제8항에 있어서,상기 제1 공정에 있어서, 상기 레지스트 완전 보류영역은 게이트 라인 및 게이트 전극에 대응하는 영역이고, 상기 레지스트 부분적 보류영역은 게이트 라인 상부의 분단 홈에 대응하는 영역이며, 상기 레지스트 제거 영역은 제2 절연층에 대응하는 영역인 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제8항에 있어서,상기 제2 공정은,계속적으로, 레지스트에 대해 애싱처리를 하여 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 레지스트 완전 보류영역의 레지스트를 잔존시킴으로써 데이터라인 및 소스 전극을 노출시키는 것과,패시베이션층을 적층하고, 레지스트 박리처리에 의해 레지스트 완전 보류영역의 패시베이션층을 제거하면서 금속도전막을 노출시키는 것과,노출된 금속도전막을 에칭하는 것을 추가적으로 포함하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제10항에 있어서,상기 제2 공정 후, 기판에 화소전극층을 적층하고, 제3 마스크를 이용하여 에칭함으로써 화소전극 및 화소전극과 일체화되는 드레인 전극을 형성하는 것을 추가적으로 포함하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제10항에 있어서,상기 제2 공정에 있어서,레지스트 완전 보류영역은 화소전극 및 드레인 전극을 형성하는 영역에 대응하고, 레지스트 부분적 보류영역은 데이터 라인 및 소스 전극 영역을 형성하는 영역에 대응하며, 레지스트 제거영역은 기판 상의 나머지 영역에 대응하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제8항에 있어서,상기 제2 공정은,상기 금속도전막을 적층하기 전에 화소전극층을 추가적으로 적층하고,레지스트 제거 영역을 따라 금속도전막, 화소전극층 및 도프트층을 제거하여 박막트랜지스터의 채널을 형성함과 동시에 데이터 라인 및 데이터 라인과 연결되는 소스·드레인 전극 패턴을 형성하는 것과,계속적으로, 레지스트에 대해 애싱처리를 하여 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 레지스트 완전 보류영역의 레지스트를 잔존시키고 제거된 레지스트 부분적 보류영역을 따라 금속도전막을 에칭하는 것에 의하여, 화소전극 및 화소전극과 일체화되는·드레인 전극을 노출시키는 것과,레지스트 완전 보류영역의 레지스트를 박리하는 것을 추가적으로 포함하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제13항에 있어서,상기 제2 공정 후, 기판 상에 패시베이션 박막을 적층하고, 제3 마스크를 이용하여 에칭함으로써 부분적으로 화소전극 패턴을 노출시키는 것을 추가적으로 포함하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제13항에 있어서,상기 제2 공정에 있어서,레지스트 완전 보류영역은 데이터 라인 및 소스 전극을 형성하는 영역에 대응하고, 레지스트 부분적 보류영역은 화소전극 및 드레인 전극영역을 형성하는 영역에 대응하며, 레지스트 제거영역은 적어도 박막트랜지스터 채널영역에 대응하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006101451136A CN100444012C (zh) | 2006-11-10 | 2006-11-10 | 一种薄膜晶体管液晶显示器像素结构及其制造方法 |
| CNCN200610145113.6 | 2006-11-10 | ||
| CNCN200610145112.1 | 2006-11-10 | ||
| CNB2006101451121A CN100432812C (zh) | 2006-11-10 | 2006-11-10 | 一种薄膜晶体管液晶显示器像素结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080042755A KR20080042755A (ko) | 2008-05-15 |
| KR100917654B1 true KR100917654B1 (ko) | 2009-09-17 |
Family
ID=39368369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070114476A KR100917654B1 (ko) | 2006-11-10 | 2007-11-09 | 박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7892897B2 (ko) |
| JP (1) | JP4837649B2 (ko) |
| KR (1) | KR100917654B1 (ko) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952099B2 (en) | 2006-04-21 | 2011-05-31 | Beijing Boe Optoelectronics Technology Co., Ltd. | Thin film transistor liquid crystal display array substrate |
| CN100483232C (zh) | 2006-05-23 | 2009-04-29 | 北京京东方光电科技有限公司 | 一种tft lcd阵列基板结构及其制造方法 |
| KR100846974B1 (ko) | 2006-06-23 | 2008-07-17 | 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Ｔｆｔ ｌｃｄ 어레이 기판 및 그 제조 방법 |
| JP4740203B2 (ja) | 2006-08-04 | 2011-08-03 | 北京京東方光電科技有限公司 | 薄膜トランジスタｌｃｄ画素ユニットおよびその製造方法 |
| US7636135B2 (en) * | 2006-09-11 | 2009-12-22 | Beijing Boe Optoelectronics Technology Co., Ltd | TFT-LCD array substrate and method for manufacturing the same |
| CN100423082C (zh) | 2006-11-03 | 2008-10-01 | 北京京东方光电科技有限公司 | 一种平板显示器系统内接口单元 |
| CN100461432C (zh) | 2006-11-03 | 2009-02-11 | 北京京东方光电科技有限公司 | 一种薄膜晶体管沟道结构 |
| CN100442132C (zh) | 2006-11-17 | 2008-12-10 | 北京京东方光电科技有限公司 | 一种tft lcd阵列基板结构及其制造方法 |
| CN100462795C (zh) | 2006-11-29 | 2009-02-18 | 北京京东方光电科技有限公司 | 取向液和隔垫物的制备方法 |
| CN100432770C (zh) * | 2006-11-29 | 2008-11-12 | 北京京东方光电科技有限公司 | 一种液晶显示器装置 |
| US9052550B2 (en) | 2006-11-29 | 2015-06-09 | Beijing Boe Optoelectronics Technology Co., Ltd | Thin film transistor liquid crystal display |
| CN1996133A (zh) | 2006-12-13 | 2007-07-11 | 京东方科技集团股份有限公司 | 一种薄膜晶体管液晶显示器及其制造方法 |
| CN100524781C (zh) * | 2006-12-13 | 2009-08-05 | 北京京东方光电科技有限公司 | 一种薄膜晶体管液晶显示器像素结构及其制造方法 |
| CN100461433C (zh) | 2007-01-04 | 2009-02-11 | 北京京东方光电科技有限公司 | 一种tft阵列结构及其制造方法 |
| TWI358820B (en) * | 2008-02-29 | 2012-02-21 | Chunghwa Picture Tubes Ltd | Active device array substrate and fabrication meth |
| US8021935B2 (en) * | 2008-10-01 | 2011-09-20 | Hewlett-Packard Development Company, L.P. | Thin film device fabrication process using 3D template |
| CN101819363B (zh) * | 2009-02-27 | 2011-12-28 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| WO2010107027A1 (ja) * | 2009-03-17 | 2010-09-23 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよび薄膜トランジスタアレイを用いた画像表示装置 |
| US9530808B2 (en) * | 2013-09-12 | 2016-12-27 | Boe Technology Group Co., Ltd. | TFT array substrate, manufacturing method thereof, and display device |
| KR102210366B1 (ko) * | 2014-06-12 | 2021-02-02 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN105914183B (zh) * | 2016-06-22 | 2019-04-30 | 深圳市华星光电技术有限公司 | Tft基板的制造方法 |
| US11055593B1 (en) * | 2020-01-07 | 2021-07-06 | Capital One Services, Llc | Providing alerts via a color changing transaction card |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030073569A (ko) * | 2002-03-12 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
| KR20040025450A (ko) * | 2002-09-19 | 2004-03-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 제조방법 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210872A (ja) * | 1989-02-10 | 1990-08-22 | Casio Comput Co Ltd | Ｔｆｔパネルおよびその製造方法 |
| CN1244891C (zh) * | 1992-08-27 | 2006-03-08 | 株式会社半导体能源研究所 | 有源矩阵显示器 |
| JP3378280B2 (ja) * | 1992-11-27 | 2003-02-17 | 株式会社東芝 | 薄膜トランジスタおよびその製造方法 |
| KR0169385B1 (ko) * | 1995-03-10 | 1999-03-20 | 김광호 | 블랙 매트릭스 구조가 가능한 액정용 박막 트랜지스터 기판 및 그 제조방법 |
| JPH0992838A (ja) * | 1995-09-26 | 1997-04-04 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US6075257A (en) * | 1996-12-23 | 2000-06-13 | Samsung Electronics Co., Ltd. | Thin film transistor substrate for a liquid crystal display having a silicide prevention insulating layer in the electrode structure |
| KR100606448B1 (ko) * | 2003-12-29 | 2006-07-31 | 엘지.필립스 엘시디 주식회사 | ２마스크를 적용한 액정표시소자 제조방법 |
| KR101043675B1 (ko) * | 2004-06-05 | 2011-06-22 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101085136B1 (ko) * | 2004-12-04 | 2011-11-18 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 |
| JP5342731B2 (ja) * | 2005-03-25 | 2013-11-13 | エーユー オプトロニクス コーポレイション | 液晶表示装置とその製造方法 |
| KR101239889B1 (ko) * | 2005-08-13 | 2013-03-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| US7952099B2 (en) | 2006-04-21 | 2011-05-31 | Beijing Boe Optoelectronics Technology Co., Ltd. | Thin film transistor liquid crystal display array substrate |
| CN100483232C (zh) | 2006-05-23 | 2009-04-29 | 北京京东方光电科技有限公司 | 一种tft lcd阵列基板结构及其制造方法 |
| KR100846974B1 (ko) | 2006-06-23 | 2008-07-17 | 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Ｔｆｔ ｌｃｄ 어레이 기판 및 그 제조 방법 |
| KR101277218B1 (ko) * | 2006-06-29 | 2013-06-24 | 엘지디스플레이 주식회사 | 박막 트랜지스터 제조방법 및 액정표시소자의 제조방법 |
| JP4740203B2 (ja) | 2006-08-04 | 2011-08-03 | 北京京東方光電科技有限公司 | 薄膜トランジスタｌｃｄ画素ユニットおよびその製造方法 |
| US7636135B2 (en) | 2006-09-11 | 2009-12-22 | Beijing Boe Optoelectronics Technology Co., Ltd | TFT-LCD array substrate and method for manufacturing the same |
| CN100499138C (zh) | 2006-10-27 | 2009-06-10 | 北京京东方光电科技有限公司 | 一种tft lcd阵列基板结构及其制造方法 |
| CN100463193C (zh) | 2006-11-03 | 2009-02-18 | 北京京东方光电科技有限公司 | 一种tft阵列结构及其制造方法 |
| CN100461432C (zh) | 2006-11-03 | 2009-02-11 | 北京京东方光电科技有限公司 | 一种薄膜晶体管沟道结构 |
| CN1959508A (zh) | 2006-11-10 | 2007-05-09 | 京东方科技集团股份有限公司 | 一种tft lcd阵列基板结构和制造方法 |
| CN100442132C (zh) | 2006-11-17 | 2008-12-10 | 北京京东方光电科技有限公司 | 一种tft lcd阵列基板结构及其制造方法 |
| US9052550B2 (en) | 2006-11-29 | 2015-06-09 | Beijing Boe Optoelectronics Technology Co., Ltd | Thin film transistor liquid crystal display |
| CN100432770C (zh) | 2006-11-29 | 2008-11-12 | 北京京东方光电科技有限公司 | 一种液晶显示器装置 |
| CN1996133A (zh) | 2006-12-13 | 2007-07-11 | 京东方科技集团股份有限公司 | 一种薄膜晶体管液晶显示器及其制造方法 |
| CN100524781C (zh) | 2006-12-13 | 2009-08-05 | 北京京东方光电科技有限公司 | 一种薄膜晶体管液晶显示器像素结构及其制造方法 |
| CN100461433C (zh) | 2007-01-04 | 2009-02-11 | 北京京东方光电科技有限公司 | 一种tft阵列结构及其制造方法 |
| CN100466182C (zh) | 2007-01-04 | 2009-03-04 | 北京京东方光电科技有限公司 | 金属导线、电极及薄膜晶体管阵列基板的制造方法 |
| CN100583443C (zh) * | 2007-06-08 | 2010-01-20 | 北京京东方光电科技有限公司 | 一种薄膜晶体管结构及其制备方法 |
| KR101542840B1 (ko) * | 2008-09-09 | 2015-08-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
-
2007
- 2007-11-09 KR KR1020070114476A patent/KR100917654B1/ko active IP Right Grant
- 2007-11-12 JP JP2007293686A patent/JP4837649B2/ja active Active
- 2007-11-12 US US11/938,416 patent/US7892897B2/en active Active
-
2011
- 2011-01-17 US US13/007,884 patent/US8134158B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030073569A (ko) * | 2002-03-12 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
| KR20040025450A (ko) * | 2002-09-19 | 2004-03-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080042755A (ko) | 2008-05-15 |
| US8134158B2 (en) | 2012-03-13 |
| US20080111136A1 (en) | 2008-05-15 |
| US7892897B2 (en) | 2011-02-22 |
| JP2008122968A (ja) | 2008-05-29 |
| JP4837649B2 (ja) | 2011-12-14 |
| US20110108849A1 (en) | 2011-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100917654B1 (ko) | 박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법 | |
| KR100865451B1 (ko) | 박막 트랜지스터 ｌｃｄ 화소 유닛 및 그 제조방법 | |
| KR101621635B1 (ko) | 어레이 기판과 그 제조 방법 및 디스플레이 디바이스 | |
| KR100867866B1 (ko) | Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법 | |
| JP5324111B2 (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
| US8563980B2 (en) | Array substrate and manufacturing method | |
| US8294153B2 (en) | TFT-LCD pixel unit and method for manufacturing the same | |
| US7687330B2 (en) | TFT-LCD pixel structure and manufacturing method thereof | |
| US8193534B2 (en) | Array substrate of thin film transistor liquid crystal display and method of manufacturing the same | |
| US7422916B2 (en) | Method of manufacturing thin film transistor panel | |
| KR101648806B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20080082253A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR101229277B1 (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR100623982B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| JP2010272691A (ja) | 薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、及び表示装置 | |
| KR101274035B1 (ko) | 표시 기판 및 이의 제조 방법 | |
| KR101982727B1 (ko) | 어레이 기판 | |
| KR20070056556A (ko) | Ｔｆｔ 어레이 기판 및 그 제조방법 | |
| KR20050102442A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR20130052183A (ko) | 박막트랜지스터 기판의 제조 방법 | |
| KR20060010126A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120820 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20130819 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140825 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20150819 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160818 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20170823 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190819 Year of fee payment: 11 |