KR100917654B1 - 박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법 - Google Patents
박막트랜지스터 액정 디스플레이 화소 구조 및 그 제조방법 Download PDFInfo
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Claims (18)
- 기판에 형성된 게이트 라인 및 상기 게이트 라인으로부터 연장된 게이트 전극과,상기 게이트 라인 및 게이트 전극 상에 순차적으로 형성된 제1 절연층, 활성층 및 도프트층과,상기 게이트 라인과 교차되도록 배치된 데이터 라인과, 상기 도프트층 상에 배치되면서 데이터 라인으로부터 연장된 제1 소스·드레인 전극 및 상기 제1 소스·드레인 전극과 이격 배치되어 있는 제2 소스·드레인 전극을 포함하고,상기 제2소스·드레인 전극에 접속되어 있는 화소전극을 포함하고,상기 이웃하는 게이트 전극 사이의 게이트 라인 상부에서 도프트층 및 활성층이 제거되어 있는 분단 홈을 추가적으로 포함하고,상기 게이트 라인 및 게이트 전극이 형성된 부분을 제외한 나머지 부분의 기판 표면 및 상기 분단 홈의 표면을 덮고 있는 제2 절연층을 추가적으로 포함하며,상기 제2 소스·드레인 전극 및 상기 화소전극은 일체화 되어 있는 것을 특징으로 하는, 박막트랜지스터 액정 디스플레이 화소 구조.
- 제1항에 있어서,추가적으로 패시베이션층을 포함하며, 상기 패시베이션층은 화소전극이 배치된 부분을 제외한 나머지 부분의 기판을 덮고 있는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 제1항에 있어서,상기 제2 절연층의 두께는 상기 게이트 라인의 두께보다는 크고 상기 게이트 라인, 제1 절연층, 활성층 및 도프트층의 두께의 합보다 작거나 같은 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 제1항에 있어서,상기 게이트 라인 및 게이트 전극은 AlNd, Al, Cu, Mo, MoW, Cr 또는 이들의 조합 중 어느 하나로 이루어진 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 제1항에 있어서,상기 제1 게이트 절연층 및 제2 절연층은 SiNx, SiOx, SiOxNy 또는 이들의 조합 중 어느 하나로 이루어진 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 제1항에 있어서,상기 제1 소스·드레인 전극 또는 상기 데이터 라인은 Mo, MoW, Cr 또는 이들의 조합 중 어느 하나로 이루어진 금속도전막인 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 제6항에 있어서,상기 제1 소스·드레인 전극 및 데이터 라인은 화소전극과 동일한 투명도전막 및 그 상부에 배치된 금속도전막의 이중막 구조를 포함하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조.
- 기판 상에 게이트 금속층, 제 1 게이트 절연층, 활성층 및 도프트층을 순차적으로 적층하고, 제 1 그레이톤 마스크를 이용하여 레지스트 제거 영역, 레지스트 부분적 보류영역 및 레지스트 완전 보류영역을 포함하는 제 1 레지스트 패턴을 형성하며, 상기 레지스트 제거 영역 상에 적층된 층들을 에칭함으로써 게이트 라인 및 상기 게이트 라인으로부터 연장된 게이트 전극 패턴을 형성하고, 상기 제 1 레지스트 패턴에 대해 애싱처리를 하여 상기 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 상기 레지스트 완전 보유영역의 레지스트를 잔존시킴으로써, 게이트 라인 상부의 도프트층을 부분적으로 노출하며, 이어서 노출된 도프트층 및 활성층을 에칭하여 게이트 라인 상부에 분단 홈을 형성하며, 이어서 제 2 절연층을 적층하고, 레지스트의 박리처리에 의해, 레지스트 완전 보류영역을 따라 제 2 절연층을 제거하면서 게이트 라인 사이의 기판표면 및 분단홈의 상부에 제 2 절연층을 형성하는 것을 포함하는 제 1 공정; 및상기 제 1 공정을 완료한 기판 상에 금속도전막을 적층하고, 제 2 그레이톤 마스크를 이용하여 레지스트 제거 영역, 레지스트 부분적 보류영역, 레지스트 완전 보류영역을 포함하는 제 2 레지스트 패턴을 형성하며, 상기 레지스트 제거 영역을 따라 금속도전막 및 도프트층을 에칭하여 박막트랜지스터 채널을 형성함과 동시에, 상기 게이트 라인과 교차하는 데이터 라인 및 상기 데이터 라인과 연결되는 소스·드레인 전극 패턴을 형성하는 것을 포함하는 제 2 공정;을 포함하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제8항에 있어서,상기 제1 공정에 있어서, 상기 레지스트 완전 보류영역은 게이트 라인 및 게이트 전극에 대응하는 영역이고, 상기 레지스트 부분적 보류영역은 게이트 라인 상부의 분단 홈에 대응하는 영역이며, 상기 레지스트 제거 영역은 제2 절연층에 대응하는 영역인 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제8항에 있어서,상기 제2 공정은,계속적으로, 레지스트에 대해 애싱처리를 하여 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 레지스트 완전 보류영역의 레지스트를 잔존시킴으로써 데이터라인 및 소스 전극을 노출시키는 것과,패시베이션층을 적층하고, 레지스트 박리처리에 의해 레지스트 완전 보류영역의 패시베이션층을 제거하면서 금속도전막을 노출시키는 것과,노출된 금속도전막을 에칭하는 것을 추가적으로 포함하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제10항에 있어서,상기 제2 공정 후, 기판에 화소전극층을 적층하고, 제3 마스크를 이용하여 에칭함으로써 화소전극 및 화소전극과 일체화되는 드레인 전극을 형성하는 것을 추가적으로 포함하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제10항에 있어서,상기 제2 공정에 있어서,레지스트 완전 보류영역은 화소전극 및 드레인 전극을 형성하는 영역에 대응하고, 레지스트 부분적 보류영역은 데이터 라인 및 소스 전극 영역을 형성하는 영역에 대응하며, 레지스트 제거영역은 기판 상의 나머지 영역에 대응하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제8항에 있어서,상기 제2 공정은,상기 금속도전막을 적층하기 전에 화소전극층을 추가적으로 적층하고,레지스트 제거 영역을 따라 금속도전막, 화소전극층 및 도프트층을 제거하여 박막트랜지스터의 채널을 형성함과 동시에 데이터 라인 및 데이터 라인과 연결되는 소스·드레인 전극 패턴을 형성하는 것과,계속적으로, 레지스트에 대해 애싱처리를 하여 레지스트 부분적 보류영역의 레지스트를 전부 제거하고 레지스트 완전 보류영역의 레지스트를 잔존시키고 제거된 레지스트 부분적 보류영역을 따라 금속도전막을 에칭하는 것에 의하여, 화소전극 및 화소전극과 일체화되는·드레인 전극을 노출시키는 것과,레지스트 완전 보류영역의 레지스트를 박리하는 것을 추가적으로 포함하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제13항에 있어서,상기 제2 공정 후, 기판 상에 패시베이션 박막을 적층하고, 제3 마스크를 이용하여 에칭함으로써 부분적으로 화소전극 패턴을 노출시키는 것을 추가적으로 포함하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
- 제13항에 있어서,상기 제2 공정에 있어서,레지스트 완전 보류영역은 데이터 라인 및 소스 전극을 형성하는 영역에 대응하고, 레지스트 부분적 보류영역은 화소전극 및 드레인 전극영역을 형성하는 영역에 대응하며, 레지스트 제거영역은 적어도 박막트랜지스터 채널영역에 대응하는 것을 특징으로 하는 박막트랜지스터 액정 디스플레이 화소 구조의 제조방법.
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