KR20080082253A - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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Abstract

제조 원가를 절감할 수 있는 박막 트랜지스터 기판의 제조 방법이 개시되어 있다. 박막 트랜지스터 기판의 제조를 위하여, 게이트 배선이 형성된 기판 상에, 게이트 절연막, 반도체층, 오믹 콘택층 및 데이터용 금속막을 순차적으로 증착한다. 이후, 소오스 전극 형성 영역 및 드레인 전극 형성 영역에 포토레지스트 패턴을 형성한다. 이후, 포토레지스트 패턴을 이용하여 데이터용 금속막을 식각하여 소오스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성한다. 이후, 소오스 전극과 드레인 전극 사이의 채널 영역을 덮도록 포토레지스트 패턴을 리플로우시킨다. 이후, 리플로우된 포토레지스트 패턴을 이용하여 오믹 콘택층 및 반도체층을 식각하여 액티브 패턴을 형성한다. 이후, 채널 영역이 개구되도록 리플로우된 포토레지스트 패턴을 에치 백시킨다. 이후, 에치 백된 포토레지스트 패턴을 이용하여 박막 트랜지스터의 채널을 형성한다. 따라서, 마스크 공정수를 감소시켜 원가를 절감하고 생산성을 향상시킬 수 있다.

Description

박막 트랜지스터 기판의 제조 방법{METHOD OF MANUFACTURING THIN FILM TRANSISTOR SUBSTRATE}
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터부, 스토리지 커패시터부 및 패드부의 단면을 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 4 내지 도 11은 도 1 및 도 2에 도시된 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 과정을 나타낸 공정도들이다.
도 12 내지 도 20은 도 3에 도시된 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 박막 트랜지스터 기판 200 : 게이트 배선
210 : 게이트 라인 220 : 게이트 전극
230 : 하부 스토리지 전극 400 : 게이트 절연막
500 : 액티브층 600 : 데이터 배선
620 : 소오스 전극 630 : 드레인 전극
640 : 상부 스토리지 전극 700 : 보호막
800 : 화소 전극 910 : 게이트 금속 패드
920 : 데이터 금속 패드 930 : 패드 전극
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 더욱 상세하게는 마스크 공정 수를 감소시켜 제조 원가를 절감할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
일반적으로, 영상을 표시하는 표시 장치의 하나인 액정표시장치는 박막 트랜지스터 및 화소 전극이 형성된 박막 트랜지스터 기판과 컬러필터 및 공통 전극이 형성된 컬러필터 기판이 액정을 사이에 두고 결합된 구조를 갖는다.
박막 트랜지스터 기판을 제조하는 공정은 마스크를 이용한 사진 식각 공정을 통해 이루어지기 때문에, 원가 절감 및 생산성 향상을 위해서는 마스크 공정의 수를 줄이는 것이 중요하다.
최근 들어, 액티브 패턴과 데이터 배선의 패터닝을 한번의 마스크 공정을 통해 진행하는 4 마스크 공정이 개발된 바 있다. 현재의 4 마스크 공정은 슬릿(slit) 또는 하프톤(half-tone) 마스크를 사용하여 특정 영역의 투과율을 선택적으로 조절함으로써, 포토레지스트 패턴의 단차를 형성하고 식각(etch) 및 애 싱(ashing) 공정의 조합을 통해 액티브 패턴과 데이터 배선을 한번에 패터닝하게 된다.
그러나, 마스크의 원가가 크게 증가되며, 포토 공정수는 감소하나 오히려 전체적으로 공정이 늘어나게 되는 문제점이 있다. 또한, 언더 노광 적용으로 균일도 저하가 발생하여 디자인 룰에도 제약이 생겨 정밀한 설계가 어렵게 되는 문제점이 있다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 기존의 마스크를 사용하면서 실질적인 공정수를 감소시켜 원가를 절감할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공한다.
본 발명의 일 특징에 따른 박막 트랜지스터 기판의 제조 방법에 따르면, 박막 트랜지스터 기판의 제조를 위하여, 게이트 배선이 형성된 기판 상에, 게이트 절연막, 반도체층, 오믹 콘택층 및 데이터용 금속막을 순차적으로 증착한다. 이후, 소오스 전극 형성 영역 및 드레인 전극 형성 영역에 포토레지스트 패턴을 형성한다. 이후, 상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터용 금속막을 식각하여 소오스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성한다. 이후, 상기 소오스 전극과 상기 드레인 전극 사이의 채널 영역을 덮도록 상기 포토레지스트 패턴을 리플로우시킨다. 이후, 상기 리플로우된 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 오믹 콘택층 및 반도체층을 식각하여 액티브 패턴을 형성한다. 이후, 상기 채널 영역이 개구되도록 상기 리플로우된 포토레지스트 패턴을 에치 백시킨다. 이후, 상기 에치 백된 포토레지스트 패턴을 식각 방지막으로 이용하여 박막 트랜지스터의 채널을 형성한다.
상기 포토레지스트 패턴은 노볼락 계열 또는 아크릴 계열의 수지로 형성된다. 또한, 상기 포토레지스트 패턴은 약 1.5 ~ 2.0의 분산도를 갖는 바인더를 포함한다. 상기 포토레지스트 패턴을 리플로우시키는 공정은 약 150℃ ~ 160℃의 온도에서 진행된다.
또한, 박막 트랜지스터 기판의 제조 방법은, 상기 에치 백된 포토레지스트 패턴을 스트립하는 공정, 상기 데이터 배선이 형성된 상기 기판 상에 보호막을 형성하는 공정, 및 상기 보호막 상에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 공정을 더 포함할 수 있다.
또한, 박막 트랜지스터 기판의 제조 방법은, 스토리지 커패시터를 형성하는 공정을 더 포함할 수 있다. 상기 스토리지 커패시터를 형성하는 공정은, 상기 게이트 배선과 동시에 상기 게이트 배선과 이격된 하부 스토리지 전극을 형성하는 공정과, 상기 데이터 배선과 동시에 상기 하부 스토리지 전극과 중첩되는 상부 스토리지 전극을 형성하는 공정을 포함할 수 있다.
본 발명의 다른 특징에 따른 박막 트랜지스터 기판의 제조 방법에 따르면, 박막 트랜지스터 기판의 제조를 위하여, 게이트 배선 및 게이트 금속 패드가 형성된 기판 상에, 게이트 절연막, 반도체층 및 오믹 콘택층을 순차적으로 증착한다. 이후, 상기 게이트 금속 패드가 노출되도록 상기 게이트 절연막, 반도체층 및 오믹 콘택층에 콘택 홀을 형성한다. 이후, 상기 콘택 홀이 형성된 상기 기판 상에 데이터용 금속막을 형성한다. 이후, 소오스 전극 형성 영역, 드레인 전극 형성 영역 및 패드부 형성 영역에 포토레지스트 패턴을 형성한다. 이후, 상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터용 금속막을 식각하여 소오스 전극 및 드레인 전극을 포함하는 데이터 배선과, 상기 게이트 금속 패드와 직접 연결된 데이터 금속 패드를 형성한다. 이후, 상기 소오스 전극과 상기 드레인 전극 사이의 채널 영역을 덮도록 상기 포토레지스트 패턴을 리플로우시킨다. 이후, 상기 리플로우된 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 오믹 콘택층 및 반도체층을 식각하여 액티브 패턴을 형성한다. 이후, 상기 채널 영역이 개구되도록 상기 리플로우된 포토레지스트 패턴을 에치 백시킨다. 이후, 상기 에치 백된 포토레지스트 패턴을 식각 방지막으로 이용하여 박막 트랜지스터의 채널을 형성한다.
이러한 박막 트랜지스터 기판의 제조 방법에 따르면, 마스크 공정수를 감소시켜 원가를 절감하고 생산성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이며, 도 2는 도 1에 도시된 박막 트랜지스터부, 스토리지 커패시터부 및 패드부의 단면을 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기 판(100)은 게이트 배선(200), 게이트 절연막(400), 액티브 패턴(500) 및 데이터 배선(600)을 포함한다.
게이트 배선(200)은 기판(110) 상에 형성되며, 게이트 라인(210) 및 게이트 전극(220)을 포함한다.
기판(110)은 투명한 절연성 물질로 형성된다. 예를 들어, 기판(110)은 투명한 유리 또는 플라스틱으로 형성된다.
게이트 라인(210)은 예를 들어, 가로 방향으로 연장되어 각 화소(P)의 상측 및 하측을 정의한다.
게이트 전극(220)은 게이트 라인(210)과 연결되며, 각 화소(P)에 형성되는 박막 트랜지스터(TFT)의 게이트 단자를 구성한다.
게이트 배선(200)은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 게이트 배선(200)은 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 예를 들어, 게이트 배선(200)은 저저항 배선을 위하여, 알루미늄(Al)과 몰리브덴(Mo)이 적층된 Al/Mo 2층막 구조로 형성될 수 있다.
게이트 절연막(400)은 게이트 배선(200)이 형성된 기판(110) 상에 형성된다. 게이트 절연막(400)은 게이트 배선(200)을 보호하고 절연시키기 위한 절연막으로써, 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성된다. 게이트 절연막(400)은 예를 들어, 약 4000Å ~ 4500Å의 두께로 형성된다.
액티브 패턴(500)은 게이트 전극(220)을 커버하도록 게이트 절연막(400) 상에 형성된다. 액티브 패턴(500)은 반도체층(510) 및 오믹 콘택층(520)을 포함할 수 있다. 예를 들어, 반도체층(510)은 비정질 실리콘(amorphous Silicon : 이하, a-Si)으로 형성되며, 오믹 콘택층(520)은 n형 불순물이 고농도로 도핑된 비정질 실리콘(이하, n+a-Si)으로 형성된다.
데이터 배선(600)은 게이트 절연막(400) 및 액티브 패턴(500)이 형성된 기판(110) 상에 형성된다. 데이터 배선(600)은 데이터 라인(610), 소오스 전극(620) 및 드레인 전극(630)을 포함한다.
데이터 라인(610)은 게이트 라인(210)과 교차되도록 예를 들어, 세로 방향으로 연장되어 각 화소(P)의 좌측 및 우측을 정의한다.
소오스 전극(620) 및 드레인 전극(630)은 박막 트랜지스터(TFT)의 채널(channel)을 형성하기 위하여, 액티브 패턴(500) 상에 서로 이격되도록 형성된다. 소오스 전극(620)은 데이터 라인(610)과 연결되며, 박막 트랜지스터(TFT)의 소오스 단자를 구성한다. 드레인 전극(630)은 소오스 전극(620)과 이격되도록 형성되어 박막 트랜지스터(TFT)의 드레인 단자를 구성한다.
데이터 배선(600)은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 데이터 배선(600)은 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 예를 들어, 데이터 배선(600)은 저저항 배선을 위하여, 몰리브덴(Mo), 알루미늄(Al), 몰리브덴(Mo)이 연속적으로 적 층된 Mo/Al/Mo 삼층막 구조로 형성될 수 있다.
박막 트랜지스터 기판(100)은 데이터 배선(600)이 형성된 기판(110) 상에 형성되는 보호막(700)을 더 포함할 수 있다. 보호막(700)은 박막 트랜지스터(TFT)를 보호하고 절연시키기 위한 절연막으로서, 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성되며, 약 1500Å ~ 2000Å의 두께로 형성된다.
박막 트랜지스터 기판(100)은 보호막(700) 상에 형성되는 유기막(미도시)을 더 포함할 수 있다. 상기 유기막은 박막 트랜지스터 기판(100)의 평탄화를 위하여 보호막(700) 상에 형성된다.
박막 트랜지스터 기판(100)은 각 화소(P)에 대응하여 보호막(700) 상에 형성되는 화소 전극(800)을 더 포함할 수 있다. 화소 전극(800)은 광이 투과될 수 있는 투명한 도전성 물질로 이루어진다. 예를 들어, 화소 전극(800)은 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 또는 인듐 틴 옥사이드(Indium Tin Oxide : ITO)로 형성된다.
화소 전극(800)은 보호막(700)에 형성된 콘택 홀(760)을 통해 드레인 전극(630)과 전기적으로 연결된다.
이와 같은 구성을 갖는 박막 트랜지스터(TFT)는 게이트 라인(210)을 통해 인가되는 게이트 전압에 반응하여 데이터 라인(610)을 통해 인가되는 데이터 전압을 화소 전극(800)에 인가한다.
박막 트랜지스터 기판(100)은 박막 트랜지스터(TFT)를 통해 화소 전극(800)에 인가된 데이터 전압을 한 프레임 동안 유지시키기 위하여, 스토리지 커패시 터(Cst)를 더 포함할 수 있다.
스토리지 커패시터(Cst)는 게이트 절연막(400) 및 액티브 패턴(500)을 사이에 두고 양측에 배치되는 하부 스토리지 전극(230) 및 상부 스토리지 전극(640)을 포함할 수 있다.
하부 스토리지 전극(230)은 게이트 배선(200)과 동일한 층에 형성될 수 있다. 하부 스토리지 전극(230)은 게이트 라인(210) 및 게이트 전극(220)과 절연되게 형성된다. 하부 스토리지 전극(230)은 각 화소(P)에 형성되는 스토리지 커패시터(Cst)의 하부 단자를 구성한다. 하부 스토리지 전극(230)은 스토리지 커패시터(Cst)의 정전 용량을 증가시키기 위하여, 상부 스토리지 전극(640) 뿐만 아니라, 데이터 라인(610)과도 중첩되도록 형성되는 것이 바람직하다. 예를 들어, 하부 스토리지 전극(230)에는 공통 전압(Vcom)이 인가된다.
상부 스토리지 전극(640)은 데이터 배선(600)과 동일한 층에 형성될 수 있다. 상부 스토리지 전극(640)은 박막 트랜지스터(TFT)의 드레인 전극(630)과 연결되며, 하부 스토리지 전극(230)과 중첩되게 형성된다. 상부 스토리지 전극(640)은 각 화소(P)에 형성되는 스토리지 커패시터(Cst)의 상부 단자를 구성한다.
한편, 스토리지 커패시터(Cst)는 상부 스토리지 전극(640)이 제거된 상태에서, 하부 스토리지 전극(230)과 화소 전극(800)을 통해 형성된 구조를 가질 수 있다.
박막 트랜지스터 기판(100)은 박막 트랜지스터 기판(100)의 구동을 위한 구동 칩이 연결되는 패드부(PA)를 더 포함할 수 있다.
패드부(PA)는 게이트 배선(200)과 동일한 층에 형성되는 게이트 금속 패드(910) 및 화소 전극(800)과 동일한 층에 형성되는 패드 전극(930)을 포함할 수 있다. 패드 전극(930)은 게이트 절연막(400) 및 보호막(700)에 형성된 콘택 홀(770)을 통해 게이트 금속 패드(910)와 연결된다.
한편, 패드부(PA)는 게이트 절연막(400) 상에 데이터 배선(600)과 동일한 층에 형성되는 데이터 금속 패드 및 화소 전극(800)과 동일한 층에 형성되며 보호막(700)에 형성된 콘택 홀을 통해 상기 데이터 금속 패드와 연결되는 패드 전극을 포함하는 구조를 가질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 나타낸 단면도이다. 도 3에서, 패드부를 제외한 나머지 구성은 도 2와 동일하므로, 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 3을 참조하면, 패드부(PA)는 게이트 배선(200)과 동일한 층에 형성되는 게이트 금속 패드(910) 및 데이터 배선(600)과 동일한 층에 형성되는 데이터 금속 패드(920)를 포함할 수 있다.
데이터 금속 패드(920)는 게이트 절연막(400) 및 액티브 패턴(500)에 형성된 콘택 홀(420)을 통해 게이트 금속 패드(910)와 직접 연결된 구조를 갖는다. 이와 같이, 데이터 금속 패드(920)를 게이트 금속 패드(910)에 직접 연결함으로써, 패드부(PA)의 접촉 신뢰성을 향상시킬 수 있다.
패드부(PA)는 화소 전극(800)과 동일한 층에 형성되는 패드 전극(930)을 더 포함할 수 있다. 패드 전극(930)은 보호막(700)에 형성된 콘택 홀(780)을 통해 데 이터 금속 패드(920)와 직접 연결된다.
이하, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 설명하기로 한다.
도 4 내지 도 11은 도 1 및 도 2에 도시된 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 과정을 나타낸 공정도들이다.
도 1 및 도 4를 참조하면, 기판(110) 상에 게이트용 금속막을 형성한 후, 사진 식각 공정을 통해 상기 게이트용 금속막을 패터닝하여, 게이트 라인(210) 및 게이트 전극(220)을 포함하는 게이트 배선(200)을 형성한다. 상기 게이트용 금속막은 예를 들어, 스퍼터링(sputtering) 공정을 통해 기판(110) 상에 형성된다. 또한, 게이트 배선(200)의 패터닝은 예를 들어, 습식 식각 공정을 통해 진행된다.
상기 게이트용 금속막은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 상기 게이트용 금속막은 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 상기 게이트용 금속막은 저저항 배선을 위하여, 예를 들어, 알루미늄(Al)과 몰리브덴(Mo)이 적층된 Al/Mo 2층막 구조로 형성될 수 있다.
한편, 상기 게이트용 금속막의 패터닝을 통해, 게이트 배선(200)의 형성과 동시에, 스토리지 커패시터(Cst) 영역에 게이트 배선(200)과 이격된 하부 스토리지 전극(230)을 형성할 수 있다. 또한, 상기 게이트용 금속막의 패터닝을 통해, 게이 트 배선(200)의 형성과 동시에, 패드부(PA) 영역에 게이트 금속 패드(910)를 형성할 수 있다.
다음 도 1 및 도 5를 참조하면, 게이트 배선(200), 하부 스토리지 전극(230) 및 게이트 금속 패드(910)가 형성된 기판(110) 상에 게이트 절연막(400), 반도체층(510), 오믹 콘택층(520) 및 데이터용 금속막(680)을 순차적으로 증착한다.
예를 들어, 게이트 절연막(400)은 질화 실리콘(SiNx)으로 형성되고, 반도체층(510)은 a-Si으로 형성되며, 오믹 콘택층(520)은 n+a-Si으로 형성된다. 게이트 절연막(400), 반도체층(510) 및 오믹 콘택층(520)은 예를 들어, CVD 공정을 통해 연속적으로 증착될 수 있다.
데이터용 금속막(680)은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 데이터용 금속막(680)은 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 예를 들어, 데이터용 금속막(680)은 저저항 배선을 위하여, 몰리브덴(Mo), 알루미늄(Al), 몰리브덴(Mo)이 연속적으로 적층된 Mo/Al/Mo 삼층막 구조로 형성될 수 있다. 데이터용 금속막(680)은 예를 들어, 스퍼터링(sputtering) 공정을 통해 오믹 콘택층(520) 상에 형성된다.
다음 도 1 및 도 6을 참조하면, 상기 데이터용 금속막(680) 상에 포토레지스트를 형성한 후, 사진 식각 공정을 통해 상기 포토레지스트를 패터닝하여, 포토레지스트 패턴(PR)을 형성한다.
본 발명에서 사용되는 포토레지스트는 노광된 영역이 형상액에 의해 제거되는 포지티브(positive)형 포토레지스트로 형성된다. 또한, 본 발명에서 사용되는 포토레지스트는 특정 온도 범위에서 리플로우가 발생되는 물질로 형성된다. 예를 들어, 포토레지스트는 노볼락(novolak) 계열 또는 아크릴(acryl) 계열의 수지에 특정 온도, 예를 들어, 약 150℃~160℃에서 리플로우(reflow)가 발생되도록 약 1.5~2 수준의 좁은 분산도(dispersity)를 갖는 바인더(binder)가 첨가된 구조를 갖는다.
포토레지스트로 사용되는 유기막 재료로는 노볼락 계열, 아크릴 계열 또는 올레핀(olefin) 계열 등이 사용될 수 있다. 이때, 포토레지스트의 열적 리플로우(thermal-reflow) 특성은 바인더 등의 첨가제에 의해 결정되는데, 예를 들어, 일반적인 단일 물질의 분산도를 1로 했을 때, 아크릴 계열에 사용되는 바인더는 분산도가 약 3 수준이고, 노볼락 계열에 사용되는 바인더는 분산도가 약 5~6 수준이므로, 넓은 온도범위에서 리플로우가 발생되는 반면, 올레핀 계열에 사용되는 바인더는 약 1.5~2 수준의 좁은 분산도를 가져 아크릴 계열 및 노볼락 계열에 비하여 좁은 온도범위에서 리플로우가 발생된다. 그러나, 일반적인 포지티브형 포토레지스트에 올레핀 계열을 사용할 경우, 노광 에너지가 매우 높아져 생산효율이 떨어지고, 리플로우를 위한 열처리 시 경화가 발생되어 스트립이 불가능해질 가능성이 매우 크다. 따라서, 올레핀 계열에 비하여 투명하고 잔류 시 강도가 높은 노볼락 계열 또는 아크릴 계열에 기존보다 낮은 약 1.5~2 수준의 분산도를 갖는 바인더를 첨가함으로써, 리플로우 특성이 향상된 포토레지스트를 형성할 수 있다.
포토레지스트의 패터닝을 통해 형성된 포토레지스트 패턴(PR)은 소오스 전 극(620) 및 드레인 전극(630)을 포함하는 데이터 배선(600)의 형성 영역에 형성된다. 한편, 포토레지스트 패턴(PR)은 상부 스토리지 전극(640)의 형성 영역에도 형성될 수 있다.
다음 도 1 및 도 7을 참조하면, 포토레지스트 패턴(PR)을 식각 방지막으로 이용하여 데이터용 금속막(680)을 식각한다. 데이터용 금속막(680)의 식각에 따라, 데이터 라인(610), 소오스 전극(620) 및 드레인 전극(630)을 포함하는 데이터 배선(600)이 형성된다. 또한, 데이터 배선(600)의 형성과 동시에, 상부 스토리지 전극(640)이 형성될 수 있다.
다음 도 8을 참조하면, 소오스 전극(620)과 드레인 전극(630) 사이의 채널 영역을 덮도록 포토레지스트 패턴(PR)을 리플로우시킨다. 리플로우 공정은 포토레지스트 패턴(PR)의 열적 리플로우 특성을 고려하여 약 140℃ 이상의 온도, 예를 들어, 약 150℃ ~ 160℃의 온도에서 진행한다.
다음 도 8 및 도 9를 참조하면, 리플로우된 포토레지스트 패턴(PR)을 식각 방지막으로 이용하여 오믹 콘택층(520) 및 반도체층(510)을 식각한다. 오믹 콘택층(520) 및 반도체층(510)의 식각에 따라, 액티브 패턴(500)이 형성된다.
이후, 포토레지스트 패턴(PR)을 일정한 두께만큼 감소시키는 에치 백(etch back) 공정을 진행한다. 이러한 포토레지스트 패턴(PR)의 에치 백 공정을 통해, 소오스 전극(620)과 드레인 전극(630) 사이에 해당하는 채널 영역의 오믹 콘택층(520)이 노출된다.
다음 도 10을 참조하면, 에치 백된 포토레지스트 패턴(PR)을 식각 방지막으 로 이용하여 채널 영역의 오믹 콘택층(520)을 식각한다. 이에 따라, 소오스 전극(620) 및 드레인 전극(630) 사이에는 반도체층(520)이 노출되어 박막 트랜지스터(TFT)의 채널이 형성된다.
한편, 액티브 패턴(500)을 형성하는 공정, 포토레지스트 패턴(PR)을 에치 백하는 공정 및 채널 영역의 오믹 콘택층(520)을 식각하는 공정은 모두 건식 식각 공정을 통해 진행되므로, 포토레지스트 패턴(PR)의 에치 백 공정의 공정 조건을 적절히 조절함으로써, 연속적으로 진행하여 공정 수를 최소화시킬 수 있다.
이후, 소오스 전극(620), 드레인 전극(630) 및 상부 스토리지 전극(640) 상에 잔존하는 포토레지스트 패턴(PR)을 스트립한다. 이로써, 박막 트랜지스터(TFT)의 제조가 완료된다.
다음 도 1 및 도 11을 참조하면, 데이터 배선(600)이 형성된 기판(110) 상에 보호막(700)을 형성한다. 보호막(700)은 데이터 배선(600)을 보호하고 절연시키기 위한 절연막으로서, 예를 들어, 질화 실리콘(SiNx)으로 형성된다.
이후, 보호막(700) 상에 박막 트랜지스터 기판(100)의 평탄화를 위한 유기막(미도시)을 더 형성할 수 있다.
이후, 사진 식각 공정을 통해 보호막(700)을 패터닝하여, 드레인 전극(630)의 일부를 노출시키는 콘택 홀(760)을 형성한다. 또한, 이와 동시에, 패드부(PA)의 게이트 금속 패드(910)를 노출시키는 콘택 홀(770)을 형성할 수 있다.
다음 도 2를 참조하면, 보호막(700) 상에 화소 전극(800)을 형성한다. 화소 전극(800)은 보호막(700)에 형성된 콘택 홀(760)을 통해 드레인 전극(630)과 전기 적으로 연결된다.
또한, 화소 전극(800)의 형성과 동시에, 패드부(PA) 영역에 패드 전극(930)을 형성할 수 있다. 패드 전극(930)은 보호막(700) 및 게이트 절연막(400)에 형성된 콘택 홀(770)을 통해 게이트 금속 패드(910)와 직접 연결된다.
도 12 내지 도 20은 도 3에 도시된 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 나타낸 공정도들이다.
도 1 및 도 12를 참조하면, 기판(110) 상에 게이트 라인(210) 및 게이트 전극(220)을 포함하는 게이트 배선(200)과, 하부 스토리지 전극(230) 및 게이트 금속 패드(910)를 형성한다.
이후, 게이트 배선(200), 하부 스토리지 전극(230) 및 게이트 금속 패드(910)가 형성된 기판(110) 상에 게이트 절연막(400), 반도체층(510) 및 오믹 콘택층(520)을 순차적으로 증착한다.
다음 도 13을 참조하면, 사진 식각 공정을 통해 게이트 절연막(400), 반도체층(510) 및 오믹 콘택층(520)을 패터닝하여, 게이트 금속 패드(910)를 노출시키는 콘택 홀(420)을 형성한다.
다음 도 14를 참조하면, 콘택 홀(420)이 형성된 기판(110) 상에 데이터용 금속막(680)을 형성한다. 이때, 데이터용 금속막(680)은 콘택 홀(420)을 통해 게이트 금속 패드(910)와 직접 연결된다.
다음 도 3 및 도 15를 참조하면, 데이터용 금속막(680) 상에 포토레지스트를 형성한 후, 사진 식각 공정을 통해 상기 포토레지스트를 패터닝하여, 포토레지스트 패턴(PR)을 형성한다. 이때, 사용되는 포토레지스트는 앞서 설명된 바 있으므로, 상세한 설명은 생략하기로 한다.
포토레지스트의 패터닝을 통해 형성된 포토레지스트 패턴(PR)은 소오스 전극(620) 및 드레인 전극(630)을 포함하는 데이터 배선(600)의 형성 영역에 형성된다. 또한, 포토레지스트 패턴(PR)은 상부 스토리지 전극(640)의 형성 영역 및 데이터 금속 패드(920)의 형성 영역에도 형성될 수 있다.
다음 도 3 및 도 16을 참조하면, 포토레지스트 패턴(PR)을 식각 방지막으로 이용하여 데이터용 금속막(680)을 식각한다. 데이터용 금속막(680)의 식각에 따라, 데이터 라인(610), 소오스 전극(620) 및 드레인 전극(630)을 포함하는 데이터 배선(600)이 형성된다. 또한, 데이터 배선(600)의 형성과 동시에, 상부 스토리지 전극(640) 및 데이터 금속 패드(920)가 형성될 수 있다.
다음 도 17을 참조하면, 소오스 전극(620)과 드레인 전극(630) 사이의 채널 영역을 덮도록 포토레지스트 패턴(PR)을 리플로우시킨다. 리플로우 공정은 포토레지스트 패턴(PR)의 열적 리플로우 특성을 고려하여 약 140℃ 이상의 온도, 예를 들어, 약 150℃ ~ 160℃의 온도에서 진행한다.
다음 도 17 및 도 18을 참조하면, 리플로우된 포토레지스트 패턴(PR)을 식각 방지막으로 이용하여 오믹 콘택층(520) 및 반도체층(510)을 식각한다. 오믹 콘택층(520) 및 반도체층(510)의 식각에 따라, 액티브 패턴(500)이 형성된다.
이후, 포토레지스트 패턴(PR)을 일정한 두께만큼 감소시키는 에치 백(etch back) 공정을 진행한다. 이러한 포토레지스트 패턴(PR)의 에치 백 공정을 통해, 소오스 전극(620)과 드레인 전극(630) 사이에 해당하는 채널 영역의 오믹 콘택층(520)이 노출된다.
다음 도 19를 참조하면, 에치 백된 포토레지스트 패턴(PR)을 식각 방지막으로 이용하여 채널 영역의 오믹 콘택층(520)을 식각한다. 이에 따라, 소오스 전극(620) 및 드레인 전극(630) 사이에는 반도체층(520)이 노출되어 박막 트랜지스터(TFT)의 채널이 형성된다.
이후, 소오스 전극(620), 드레인 전극(630), 상부 스토리지 전극(640) 및 데이터 금속 패드(920) 상에 잔존하는 포토레지스트 패턴(PR)을 스트립한다. 이로써, 박막 트랜지스터(TFT) 및 스토리지 커패시터(Cst)의 제조가 완료된다.
다음 도 3 및 도 20을 참조하면, 데이터 배선(600)이 형성된 기판(110) 상에 보호막(700)을 형성한다. 보호막(700)은 데이터 배선(600)을 보호하고 절연시키기 위한 절연막으로서, 예를 들어, 질화 실리콘(SiNx)으로 형성된다.
이후, 보호막(700) 상에 박막 트랜지스터 기판(100)의 평탄화를 위한 유기막(미도시)을 더 형성할 수 있다.
이후, 사진 식각 공정을 통해 보호막(700)을 패터닝하여, 드레인 전극(630)의 일부를 노출시키는 콘택 홀(760)을 형성한다. 또한, 이와 동시에, 패드부(PA)의 데이터 금속 패드(920)를 노출시키는 콘택 홀(780)을 형성할 수 있다.
다음 도 3를 참조하면, 보호막(700) 상에 화소 전극(800)을 형성한다. 화소 전극(800)은 보호막(700)에 형성된 콘택 홀(760)을 통해 드레인 전극(630)과 전기적으로 연결된다.
또한, 화소 전극(800)의 형성과 동시에, 패드부(PA) 영역에 패드 전극(930)을 형성할 수 있다. 패드 전극(930)은 보호막(700)에 형성된 콘택 홀(780)을 통해 데이터 금속 패드(920)와 직접 연결된다.
이와 같은 박막 트랜지스터 기판의 제조 방법에 따르면, 특정 온도범위에서 리플로우가 발생하는 포토레지스트를 사용함으로써, 슬릿 또는 하프톤 마스크가 아닌 기존의 마스크를 그대로 이용하면서도 실질적인 마스크 공정 수를 감소시켜 원가를 대폭 절감할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 게이트 배선이 형성된 기판 상에, 게이트 절연막, 반도체층, 오믹 콘택층 및 데이터용 금속막을 순차적으로 증착하는 단계;
    소오스 전극 형성 영역 및 드레인 전극 형성 영역에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터용 금속막을 식각하여 소오스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계;
    상기 소오스 전극과 상기 드레인 전극 사이의 채널 영역을 덮도록 상기 포토레지스트 패턴을 리플로우시키는 단계;
    상기 리플로우된 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 오믹 콘택층 및 반도체층을 식각하여 액티브 패턴을 형성하는 단계;
    상기 채널 영역이 개구되도록 상기 리플로우된 포토레지스트 패턴을 에치 백시키는 단계; 및
    상기 에치 백된 포토레지스트 패턴을 식각 방지막으로 이용하여 박막 트랜지스터의 채널을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1항에 있어서, 상기 포토레지스트 패턴은 노볼락 계열 또는 아크릴 계열의 수지를 포함하는 박막 트랜지스터 기판의 제조 방법.
  3. 제2항에 있어서, 상기 포토레지스트 패턴은 1.5 ~ 2의 분산도를 갖는 바인더를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  4. 제3항에 있어서, 상기 포토레지스트 패턴은 150℃ ~ 160℃의 온도에서 리플로우되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  5. 제2항에 있어서, 상기 포토레지스트 패턴은 150℃ ~ 160℃의 온도에서 리플로우되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  6. 제1항에 있어서, 상기 포토레지스트 패턴은 1.5 ~ 2의 분산도를 갖는 바인더를 포함하는 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  7. 제6항에 있어서, 상기 포토레지스트 패턴은 150℃ ~ 160℃의 온도에서 리플로우되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  8. 제1항에 있어서, 상기 포토레지스트 패턴은 150℃ ~ 160℃의 온도에서 리플로우되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 제1항에 있어서,
    상기 에치 백된 포토레지스트 패턴을 스트립하는 단계;
    상기 데이터 배선이 형성된 상기 기판 상에 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9항에 있어서, 상기 보호막 상에 평탄화를 위한 유기막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  11. 제9에 있어서, 스토리지 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 제11항에 있어서, 상기 스토리지 커패시터를 형성하는 단계는,
    상기 게이트 배선과 동시에, 상기 게이트 배선과 이격된 하부 스토리지 전극을 형성하는 단계; 및
    상기 데이터 배선과 동시에, 상기 하부 스토리지 전극과 중첩되는 상부 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 제11항에 있어서, 상기 스토리지 커패시터를 형성하는 단계는,
    상기 게이트 배선과 동시에, 상기 게이트 배선과 이격된 하부 스토리지 전극을 형성하는 단계를 포함하며,
    상기 화소 전극은 상기 하부 스토리지 전극과 중첩되어 상부 스토리지 전극을 구성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 게이트 배선 및 게이트 금속 패드가 형성된 기판 상에, 게이트 절연막, 반도체층 및 오믹 콘택층을 순차적으로 증착하는 단계;
    상기 게이트 금속 패드가 노출되도록 상기 게이트 절연막, 반도체층 및 오믹 콘택층에 콘택 홀을 형성하는 단계;
    상기 콘택 홀이 형성된 상기 기판 상에 데이터용 금속막을 형성하는 단계;
    소오스 전극 형성 영역, 드레인 전극 형성 영역 및 패드부 형성 영역에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터용 금속막을 식각하여 소오스 전극 및 드레인 전극을 포함하는 데이터 배선과, 상기 게이트 금속 패드와 직접 연결된 데이터 금속 패드를 형성하는 단계;
    상기 소오스 전극과 상기 드레인 전극 사이의 채널 영역을 덮도록 상기 포토레지스트 패턴을 리플로우시키는 단계;
    상기 리플로우된 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 오믹 콘택층 및 반도체층을 식각하여 액티브 패턴을 형성하는 단계;
    상기 채널 영역이 개구되도록 상기 리플로우된 포토레지스트 패턴을 에치 백 시키는 단계; 및
    상기 에치 백된 포토레지스트 패턴을 식각 방지막으로 이용하여 박막 트랜지스터의 채널을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14항에 있어서, 상기 포토레지스트 패턴은 노볼락 계열 또는 아크릴 계열의 수지로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15항에 있어서, 상기 포토레지스트 패턴은 1.5 ~ 2의 분산도를 갖는 바인더를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16항에 있어서, 상기 포토레지스트 패턴을 리플로우시키는 단계는 150℃ ~ 160℃의 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제15항에 있어서, 상기 포토레지스트 패턴은 150℃ ~ 160℃의 온도에서 리플로우되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제14항에 있어서, 상기 포토레지스트 패턴은 1.5 ~ 2의 분산도를 갖는 바인더를 포함하는 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 제19항에 있어서, 상기 포토레지스트 패턴은 150℃ ~ 160℃의 온도에서 리플로우되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  21. 제14항에 있어서, 상기 포토레지스트 패턴은 150℃ ~ 160℃의 온도에서 리플로우되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  22. 제14항에 있어서,
    상기 에치 백된 포토레지스트 패턴을 스트립하는 단계;
    상기 데이터 배선이 형성된 상기 기판 상에 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 드레인 전극과 연결되는 화소 전극 및 상기 데이터 금속 패드와 연결되는 패드 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  23. 제22항에 있어서, 상기 보호막 상에 평탄화를 위한 유기막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  24. 제22항에 있어서, 스토리지 커패시터의 형성을 위하여,
    상기 게이트 배선과 동시에, 상기 게이트 배선과 이격된 하부 스토리지 전극을 형성하는 단계; 및
    상기 데이터 배선과 동시에, 상기 하부 스토리지 전극과 중첩되는 상부 스토 리지 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  25. 제22항에 있어서, 스토리지 커패시터의 형성을 위하여,
    상기 게이트 배선과 동시에, 상기 게이트 배선과 이격된 하부 스토리지 전극을 형성하는 단계를 포함하며,
    상기 화소 전극은 상기 하부 스토리지 전극과 중첩되어 상부 스토리지 전극을 구성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
KR1020070022862A 2007-03-08 2007-03-08 박막 트랜지스터 기판의 제조 방법 KR101431136B1 (ko)

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