KR101626899B1 - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 본 발명의 박막 트랜지스터 기판은 기판, 상기 기판 상에 형성된 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 소오스 전극과 드레인 전극 및 상기 소오스 전극과 상기 드레인 전극 상에 형성된 평탄화층을 포함하되, 상기 드레인 전극은 상기 평탄화층의 높이 이상의 높이를 갖는다.
박막트랜지스터기판, 평탄화층, 드레인전극높이
Description
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 기생 용량의 변화를 최소화하고 화소의 개구율을 향상시켜 고휘도를 확보할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display : LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display : FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치를 구성하는 두 장의 기판 중 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선, 각각의 화소에 있는 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등으로 이루어진다.
이러한 박막 트랜지스터 기판의 게이트 전극과 소스 전극 및 드레인 전극 사 이에는 기생 용량(Cgs, Cgd)이 형성되는데, 이러한 기생 용량은 게이트 전극과 소스 전극 및 드레인 전극의 중첩 면적의 크기에 따라 변하게 된다. 드레인 전극의 면적 크기가 넓어지면 개구율이 저하될 뿐만 아니라, 이러한 기생 용량이 증가하게 되고, 그 결과로 킥백(kickback) 전압이 증가될 수 있다. 이에 의해, 액정 표시장치의 화상 품질이 저하될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 드레인 전극과 게이트 전극 사이의 기생 용량의 증가를 억제하고, 개구율이 향상된 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 드레인 전극과 게이트 전극 사이의 기생 용량의 증가를 억제하고, 개구율이 향상된 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판, 상기 기판 상에 형성된 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 소오스 전 극과 드레인 전극 및 상기 소오스 전극과 상기 드레인 전극 상에 형성된 평탄화층을 포함하되, 상기 드레인 전극은 상기 평탄화층의 높이 이상의 높이를 갖는다.
상기 해결하고자 하는 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 기판을 제공하는 단계; 상기 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소오스 전극과 드레인 전극을 형성하는 단계; 상기 소오스 전극과 상기 드레인 전극 상에 평탄화층을 형성하는 단계; 상기 평탄화층에 콘택홀을 형성하되, 상기 드레인 전극이 상기 콘택홀 영역에 있는 상기 평탄화층의 높이 이상의 높이를 갖도록 상기 콘택홀을 형성하는 단계를 포함한다.
상기 해결하고자 하는 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 기판을 제공하는 단계; 상기 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소오스 전극과 드레인 전극을 형성하는 단계; 상기 소오스 전극과 드레인 전극 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 에치 백하여 상기 소오스 전극 상의 상기 포토레지스트 패턴을 제거하는 단계; 상기 소오스 전극을 에칭하여 소오스 전극의 높이를 감소시키는 단계; 상기 포토레지스트 패턴을 스트립(strip)하는 단계; 상기 소오스 전극과 상기 드레인 전극 상에 평탄화층을 형성하는 단계; 및 상기 평탄화층을 에칭하여 상기 드레인 전극이 상기 평탄화층의 높이 이상의 높이를 갖도록 하는 단계를 포함한다.
상기 해결하고자 하는 다른 기술적 과제를 달성하기 위한 본 발명의 또다른 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 기판을 제공하는 단계; 상기 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소오스 전극과 드레인 전극, 상기 소오스 전극과 드레인 전극 사이의 리프팅(lifting)층을 형성하는 단계; 상기 소오스 전극과 드레인 전극 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 에치 백하여 상기 소오스 전극 상의 상기 포토레지스트 패턴을 제거하는 단계; 상기 리프팅층을 에칭하여 상기 리프팅층 상에 있는 상기 소오스 전극을 제거하는 단계; 상기 포토레지스트 패턴을 스트립(strip)하는 단계; 상기 소오스 전극과 상기 드레인 전극 상에 평탄화층을 형성하는 단계; 및 상기 평탄화층을 에칭하여 상기 드레인 전극이 상기 평탄화층의 높이 이상의 높이를 갖도록 하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따 라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으 로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서는 설명의 편의상 화소 전극이 패터닝되지 않은 구조의 박막 트랜지스터 기판, 및 서브 화소 전극으로 분할되지 않은 화소 전극을 가지는 박막 트랜지스터 기판을 예로 들어 설명한다. 그러나, 본 발명의 기술적 사상이 적용될 수 있는 박막 트랜지스터 기판은 이에 한정되지 않고, 하나의 화소 영역에 수 개의 도메인 분할 수단을 가지는 PVA(Patterned Vertical Alignment) 구조 또는 미세 전극으로 패터닝된 화소 전극을 포함하는 박막 트랜지스터 기판 등에도 적용될 수 있다.
이하, 도 1 및 도 2를 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 2는 도 1의 I-I′선을 따라 자른 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
박막 트랜지스터 기판은 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱 등으로 이루어진 절연 기판(10) 상에 형성된 박막 트랜지스터 등 다양한 소자들을 포함한다.
절연 기판(10) 상에는 게이트 신호를 전달하는 게이트 배선(22, 24)이 형성되어 있다. 게이트 배선(22, 24)은 일 방향, 예를 들어 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)으로부터 분지되어 돌기 형태로 형성된 박막 트랜지 스터의 게이트 전극(24)을 포함한다. 본 실시예는 하나의 단위 화소 영역 당 하나의 게이트선(22)이 형성된 경우를 예로 들어 설명하였으나, 하나의 단위 화소 영역에는 2개의 게이트선(22)이 배치되어 서로 다른 서브 화소에 게이트 신호를 인가할 수도 있다. 이 경우 게이트 전극(24)도 화소 양측의 데이터선(56)에 인접하도록 각 화소 영역당 2개씩 형성될 수 있다.
본 실시예에서 화소 영역은 게이트선(22)과 데이터선(56)이 교차하여 형성된 폐 영역(closed)을 의미할 수 있다.
그리고 절연 기판(10) 위에는 공통 전압(common voltage)을 전달하는 스토리지선(미도시)이 형성되어 있을 수 있다. 스토리지선은 게이트선(22)과 실질적으로 평행하게 가로 방향으로 형성될 수 있다.
게이트 배선(22, 24) 및 스토리지선은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(22, 24) 및 스토리지선은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 24) 및 스토리지선의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브 덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24) 및 스토리지선은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10), 게이트 배선(22, 24) 및 스토리지선 상에는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 상에는 수소화 비정질 실리콘(hydrogenated amorphous silicon) 또는 다결정 실리콘 등으로 이루어진 반도체층 (44)이 형성되어 있다. 반도체층(44)은 섬모양, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 섬모양으로 형성될 수 있다. 반도체층(42)은 게이트 전극(24)과 오버랩되도록 형성된다.
반도체층(44)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 따위의 물질로 만들어진 저항성 접촉층(ohmic contact layer)(44, 45)이 형성될 수 있다. 저항성 접촉층은 쌍(pair)을 이루어 반도체층(44) 상에 위치한다.
저항성 접촉층(44, 45) 및 게이트 절연막(30) 상에는 데이터 배선(52, 54, 56)이 형성될 수 있다.
데이터 배선(52, 54, 56)은 데이터선(data line)(56)과, 데이터선(56)으로부터 분지된 소오스 전극(source electrode)(52)과 이와 소정간격 이격되어 대향하 고, 섬 형상인 드레인 전극(drain electrode)(54)을 포함한다.
데이터선(56)은 주로 세로 방향으로 뻗어 게이트선(22) 및 스토리지선과 교차하며 데이터 전압(data voltage)을 전달한다. 게이트선(22) 및 데이터선(56)은 서로 교차하여 화소 영역을 정의한다.
데이터선(56)에는 드레인 전극(54)을 향하여 분지된 소오스 전극(52)이 형성되어 있다. 그리고, 데이터선(56)의 끝에는 다른 층 또는 외부로부터 데이터 신호를 인가 받아 각각 데이터선(56)에 전달하는 데이터선 끝단(미도시)이 형성될 수 있다.
데이터 배선(52, 54, 56)은 구리 등과 같은 금속일 수 있고, 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
소오스 전극(52)은 반도체층(42)과 적어도 일부분이 오버랩되고, 드레인 전극(54)은 소오스 전극(52)과 대향하며 반도체층(42)과 적어도 일부분이 중첩된다.
여기서, 앞서 언급한 저항성 접촉(44, 45)층은 그 하부의 반도체층(42)과, 그 상부의 소오스 전극(52) 및 드레인 전극(54) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
반도체층(42) 상의 소오스 전극(52)과 드레인 전극(54) 영역에는 보호층(61) 이 형성되어 있다. 보호층(61)은 예를 들어 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 이루어진 무기물로 이루어질 수 있다. 보호층(61)은 노출된 반도체층(42) 부분을 보호하는 역할을 한다.
게이트선(22) 및 데이터선(56)이 서로 교차하여 정의된 화소 영역 상에는 각각 적색(R), 녹색(G), 청색(B)의 컬러 필터가 형성되어 있을 수 있다. 컬러 필터는 특정한 파장대의 빛만을 통과시키는 역할을 한다. 각 컬러 필터는 스트라이프(stripe), 모자이크(mosaic) 및 델타(delta) 형상으로 배치될 수 있다. 컬러 필터는 감광성 유기 물질, 예를 들어 포토 레지스트로 이루어질 수 있다. 이들 컬러 필터는 서로 동일한 두께로 형성되거나, 일정한 단차를 가지고 형성될 수 있다. 컬러 필터 각각은 적색 파장의 광을 통과시키는 적색 컬러 유기 물질, 청색 파장의 광을 통과시키는 청색 컬러 유기 물질, 녹색 파장의 광을 통과시키는 녹색 컬러 유기 물질로 이루어질 수 있다.
소오스 전극(52), 드레인 전극(54) 및 보호층(61) 상에는 평탄화층(80)이 형성되어 있다. 평탄화층(80)은 평탄화 특성이 우수한 유기계 포토레지스트 물질로 형성될 수 있다. 평탄화층(80)은 보호층(61)을 충분히 덮을 수 있도록 대략 3㎛ 정도의 두께로 형성된다.
평탄화층(80)에는 콘택홀(84)이 형성되어 있다. 콘택홀(84)을 통해 후술할 화소 전극(90)과 드레인 전극(54)이 전기적으로 접촉된다. 이에 의해, 데이터선(56)을 통해 데이터 신호가 화소 전극(90)에 인가될 수 있다. 화소 전극(90)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루 미늄 등의 반사성 도전체로 이루어질 수 있다.
본 발명의 드레인 전극(54)은 콘택홀(84) 영역에서 드레인 전극(54)의 부근에 위치하는 평탄화층(80) 위로 돌출되게 형성된다. 이에 의해, 평탄화층(80) 위로 돌출된 드레인 전극(54)은 화소 전극(90)과 직접적으로 접촉할 수 있게 된다. 이와 같이 드레인 전극(54)이 평탄화층(80) 위로 돌출된 상태에서 화소 전극(90)과 직접 접촉하게 되면, 위에서 볼 때 드레인 전극(54)의 단면적의 넓이가 종래 기술에서와 같이 넓지 않더라도 충분하다. 이에 의해, 드레인 전극(54)의 단면적의 넓이가 작아지면 게이트 전극(24)과 드레인 전극(54)의 중첩 면적이 작아져 기생 용량 값은 감소하고, 킥백 전압이 감소하여 화상 품질이 향상된다. 이때, 위에서 볼 때 드레인 전극(54)의 단면적을 이루는 가로 길이 및 세로 길이 중 적어도 하나 이상이 2 ~ 16 μm일 수 있다.
이후, 박막 트랜지스터 기판 상에 컬럼 스페이서(미도시)를 형성할 수 있다. 컬럼 스페이서는 상부 기판과 박막 트랜지스터 기판의 셀 갭(cell gap)을 유지하는 역할을 한다.
이하, 도1 내지 도 12를 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다. 도 3 내지 도 12는 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
먼저, 도 1 및 도 3을 참조하면, 절연 기판(10) 상에 게이트 배선(22, 24)을 형성한다.
게이트 배선(22, 24)을 형성하기 위해 예를 들어 스퍼터링(sputtering) 방법을 이용할 수 있다. 게이트 배선(22, 24)을 패터닝할 때 습식 에칭 또는 건식 에칭을 이용할 수 있다. 습식 에칭의 경우, 인산, 질산, 초산 등의 에칭액을 사용할 수 있다. 또한 건식 에칭의 경우, 염소 계열의 에칭 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다.
이어서, 도 4를 참조하면, 절연 기판(10) 및 게이트 배선(22, 24) 상에 게이트 절연막(30)을 형성한다. 게이트 절연막(30)은 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 반응성 스퍼터링(reactive sputtering) 등을 이용하여 형성할 수 있다.
이어서, 도 5를 참조하면, 게이트 절연막(30) 상에 수소화 비정질 실리콘층(40), n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘층(41), 및 데이터 배선용 도전 물질을 적층한 도전층(50)을 순차적으로 형성한다. 이때, 수소화 비정질 실리콘층(40), n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘층(41)은 플라즈마 화학 기상 증착법(PECVD)이나 화학 기상 증착법(CVD)를 이용하여 형성될 수 있다. 도전층(50)은 스퍼터링(sputtering) 방법, 전기 도금(electro plating) 방법, 또는 무전해 도금(electro-less plating) 방법을 이용하여 형성될 수 있다. 이 때, 후술하는 평탄화층의 에칭시에 콘택홀 부근에 남기는 평탄화층의 잔량 높이를 드레인 전극의 높이 이하로 충분히 조절하기 위해서는, 즉, 콘택홀 부근에서 드레인 전극이 평탄화층의 높이 이상의 높이를 충분히 가지도록 하기 위해서는, 도전층(50)은 두께가 두꺼운 것이 바람직하다. 이러한 도전층(50)의 두께는 평탄화층의 에칭 후에 콘택홀 부근에 남는 평탄화층의 잔량 높이를 어느 수준까지 조절할 수 있는지, 얼마나 균일하게 조절할 수 있는지에 따라 달라질 수 있다. 일반적으로, 상기 도전층(50)의 두께는 1 μm 이상일 수 있고, 대략 1 μm 정도일 수 있다.
이어서, 도 6을 참조하면, 도전층(50) 상에 포토레지스트를 도포하고, 현상하여 수소화 비정질 실리콘층(40), n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘층(41), 도전층(50)을 패터닝하기 위한 포토레지스트 패턴을 형성한다.
이어서, 도 7을 참조하면, 포토레지스트 패턴을 마스크로 하여, 수소화 비정질 실리콘층(40), n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘층(41), 도전층(50)을 에칭하여, 각각, 반도체층(42), 저항성 접촉층 패턴(43), 도전층 패턴(51)을 형성한다.
이어서, 도 8을 참조하면, 저항성 접촉층 패턴(43), 도전층 패턴(51)을 에칭하기 위하여, 도전층 패턴(51) 상에 포토레지스트 패턴(102, 103)을 형성한다. 102는 도전층 패턴(51) 중 소오스 전극(52)을 형성하기 위한 포토레지스트 패턴(102)이고, 103은 드레인 전극(54)을 형성하기 위한 포토레지스트 패턴(103)이다.
이어서, 도 9를 참조하면, 포토레지스트 패턴(102, 103)을 에칭 마스크로 하여, 도전층 패턴(51)을 패터닝하여 소오스 전극(52) 및 드레인 전극(54)을 형성한다. 이때, 저항성 접촉층 패턴(43)도 동시에 패터닝하여, 소오스 전극(52)의 하부와 중첩되는 저항성 접촉층(44)과, 드레인 전극(54)의 하부와 중첩되는 저항성 접촉층(45)이 형성된다. 상기 소오스 전극(52)은 드레인 전극(54)을 둘러싸는 형상으로 패터닝되어 형성된다. 또한, 위에서 볼 때 상기 드레인 전극(54)의 단면적을 이루는 가로 길이 및 세로 길이 중 적어도 하나 이상이 2 ~ 16 μm일 수 있고, 바람직하게는 2 ~ 4 μm일 수 있다. 또한, 소오스 전극(52)과 드레인 전극(54) 사이의 채널 길이는 2 ~10 μm일 수 있다.
이어서, 도 10을 참조하면, 도 9의 결과물 상에 플라즈마 화학 기상 증착법(PECVD)이나 화학 기상 증착법(CVD)를 이용하여 절연 물질을 적층하여 보호층(61)을 형성한다. 이때, 절연 물질로는 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx)이 사용될 수 있다. 또한, 소오스 전극(52), 드레인 전극(54) 및 보호층(61) 상에 평탄화층(80)을 형성한다, 이때, 평탄화층(80)이 우수한 평탄화 특성을 가질 수 있도록, 평탄화층(80)은 유기계 물질로 형성될 수 있다. 또한, 도 10의 보호층(61) 상에는, 컬러 필터를 더 형성할 수 있다.
이어서, 도 11 및 도 12를 참조하면, 도 10의 평탄화층(80)을 에칭하고, 보호층(61)을 에칭하여 콘택홀(84)를 형성한다. 상기 평탄화층(80)의 에칭은 부분 노광을 이용하여 수행될 수 있다. 또한, 상기 부분 노광은 하프톤(half-tone) 노광 또는 슬릿(slit) 노광일 수 있다. 상기 콘택홀(84)을 형성할 때, 드레인 전극(54)은 콘택홀 영역에 남게 되는 평탄화층(80) 위로 돌출되도록 형성한다. 이와 같은 콘택홀(84) 영역의 구조는, 평탄화층(80)을 에칭할 때 평탄화층(80)을 드레인 전극(54)의 높이 이하로 에칭함으로써 형성할 수 있으나, 만약 콘택홀 영역에 남게 되는 평탄화층(80)의 높이를 조절하기 어렵거나 드레인 전극(54)을 두껍게 형성하기 어려운 경우에는 평탄화층(80)을 에칭할 때 콘택홀 영역에 남게 되는 평탄화층(80)의 높이를 좀 더 높여서 콘택홀(84)을 형성한 후, 상기 콘택홀(84) 영역에 남아 있는 평탄화층(80)을 드레인 전극(54)의 높이 이하로 에치 백(etch back)하는 단계를 추가함으로써 형성할 수도 있다.
다시 도 2를 참조하면, 평탄화층 상에 ITO나 IZO 등과 같은 투명 도전 물질을 스퍼터링(sputtering) 방법에 의해 적층하고 패터닝하여 콘택홀(84)을 통해 드레인 전극(54)과 전기적으로 접촉되는 화소 전극(90)을 형성한다.
도 13은 제1 실시예에 따른 박막 트랜지스터 기판과 이에 대향하는 상판과의 관계를 예시적으로 도시한 단면도이다. 도 13을 참조하면, 상판에는 베이스 기판(200), 블랙 매트릭스(210), 오버코트층(220), 공통 전극(230)을 포함한다.
블랙 매트릭스(210) 예를 들어, 크롬(Cr), 크롬 산화물 등의 금속(금속 산화물), 또는 유기 블랙 레지스트 등으로 형성될 수 있다. 한편, 블랙 매트릭스(210) 박막 트랜지스터 기판에 형성된 박막 트랜지스터와 중첩되도록 형성될 수 있다. 이에 의해, 빛샘을 방지하여 화상 품질을 개선할 수 있다. 한편, 본 발명에 따를 경우, 콘택홀(84)을 상판의 블랙 매트릭스와 중첩되는 영역에 형성함으로써, 개구율을 증가시킬 수 있어, 화상 품질이 향상될 수 있다.
이하, 도 14 내지 도 23을 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다. 설명의 편의상, 이하의 제2 실시예에서는 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.
도 14를 참조하면, 게이트 절연막(30) 상에 수소화 비정질 실리콘층(40), n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘층(41), 및 데이터 배선용 도전 물질을 적층한 도전층(50)이 순차적으로 형성되어 있고, 이러한 도전층(50) 상에 포토레지스트를 도포하고, 현상하여 수소화 비정질 실리콘층(40), n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘층(41), 도전층(50)을 패터닝하기 위한 포토레지스트 패턴을 형성한다. 도 14의 결과물은 포토레지스트 패턴의 단차 구조를 제외하고는 앞서 제1 실시예에서와 실질적으로 동일한 방법으로 형성된다. 도 14의 포토레지스트 패턴은 드레인 전극이 형성되는 영역에 대응하는 제1 부분, 도전층과 저항성 접촉층이 모두 에칭되는 영역에 대응하는 제2 부분, 및 소오스 전극이 형성되는 영역에 대응하는 제3 부분을 포함하고, 상기 제1 부분의 높이가 가장 높으며, 상기 제2 부분의 높이가 가장 낮다.
이어서, 도 15, 도 16 및 도 17의 제조 공정은, 상기 제1 실시예에서와 실질적으로 동일한 방법을 행해질 수 있다. 간략히 다시 말하자면, 반도체층(42), 저항성 접촉층 패턴(43), 도전층 패턴(51)을 형성한 후, 도전층 패턴(51) 상에 포토레지스트 패턴(102, 103)을 형성하고, 포토레지스트 패턴(102, 103)을 에칭 마스크로 하여, 도전층 패턴(51)을 패터닝하여 소오스 전극(52) 및 드레인 전극(54)을 형성한다. 상기 소오스 전극(52)은 드레인 전극(54)을 둘러싸는 형상으로 패터닝되어 형성된다. 또한, 위에서 볼 때 상기 드레인 전극(54)의 단면적을 이루는 가로 길이 및 세로 길이 중 적어도 하나 이상이 2 ~ 16 μm일 수 있고, 바람직하게는 2 ~ 4 μm일 수 있다. 또한, 소오스 전극(52)과 드레인 전극(54) 사이의 채널 길이는 2 ~10 μm일 수 있다.
이어서, 도 18, 도 19, 및 도 20을 참조하면, 상기 포토레지스트 패턴(102, 103)을 에치 백하여 상기 소오스 전극(52) 상의 상기 포토레지스트 패턴(102)을 제거한다. 이에 의해 소오스 전극(52)이 노출되고, 상기 소오스 전극(52)을 에칭하여 소오스 전극(52)의 높이를 드레인 전극(54)의 높이보다 더 낮게 감소시킨다. 그 후, 드레인 전극(54) 상의 포토레지스트 패턴(103)을 스트립(strip)한다.
이어서, 도 21을 참조하면, 도 20의 결과물 상에 플라즈마 화학 기상 증착법(PECVD)이나 화학 기상 증착법(CVD)를 이용하여 절연 물질을 적층하여 보호층(61)을 형성한다. 또한, 소오스 전극(52), 드레인 전극(54) 및 보호층(61) 상에 평탄화층(80)을 형성한다. 또한, 도 20의 보호층(61) 상에는, 컬러 필터를 더 형성할 수 있다.
이어서, 도 22를 참조하면, 도 21의 평탄화층(80)을 에칭하고, 보호층(61)을 에칭한다. 이 때, 앞서 제1 실시예와는 달리, 소오스 전극(52)의 높이가 드레인 전극(54)의 높이보다 더 낮기 때문에, 부분 노광 등을 이용하여 콘택홀을 형성하지 않아도 좋다. 소오스 전극(52)의 높이가 낮기 때문에, 평탄화층(80)의 전면을 에칭하더라도 드레인 전극(54)은 평탄화층(80)의 높이 이상의 높이를 가질 수 있다. 드레인 전극(54)은 평탄화층(80) 위로 돌출되어 있을 수 있다.
이어서, 도 23을 참조하면, 평탄화층 상에 ITO나 IZO 등과 같은 투명 도전 물질을 스퍼터링(sputtering) 방법에 의해 적층하고 패터닝함으로써 드레인 전극(54)과 전기적으로 접촉되는 화소 전극(90)을 형성한다.
이하, 도 24 내지 도 27을 참조하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다. 설명의 편의상, 이하의 제3 실시예에서는 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.
도 24 내지 도 27을 참조하면, 리프팅(lifting)층(70)을 사용한다는 점을 제 외하고는 제2 실시예와 실질적으로 동일한 방법이다. 따라서 반복되는 설명은 생략하기로 한다. 리프팅층(70)은 도전층(51)의 중간에 위치하는 층으로, 도전층과 콘택하기에 무리가 없고 도전층(51)에 사용되는 금속과 일함수(workfunction)가 차이나지 않는 금속이면 충분하다. 단, 리프팅층(70)은 도전층(51)을 에칭하는 에칭액과는 다른 에칭액에 의해 에칭되는 것이어야 한다. 예를 들어, 도전층(51)이 구리(Cu)일 경우, 리프팅층(70)은 티타늄(Ti)일 수 있다. 도 25 및 도 26을 참조하면, 포토레지스트 패턴(103)을 마스크로 하여, 드레인 전극(54)은 유지하고, 노출된 소오스 전극(52)의 리프팅층(70)만을 에칭에 의해 리프팅하여 제거할 수 있다. 이러한 에칭은 습식 에칭일 수 있다. 이와 같은 리프팅 제거의 개념은 금속마다 에칭되는 에칭액이 다르다는 점에 기초한 것이며, 금속을 선택적으로 제거하기 위한 것이다.
이하, 도 28 및 도 29를 참조하여, 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 28은 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면도이다. 도 29는 도 28의 II-II′선을 따라 자른 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터 기판의 단면도이다. 설명의 편의상, 이하의 변형예에서는 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.
도 28을 참조하면, 본 발명의 제1 실시예의 변형예의 소오스 전극(55)은 드레인 전극의 일부를 둘러싸도록 형성된다. 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터 기판의 제조 방법은 소오스 전극(55)이 드레인 전극(54)의 일부를 둘러싸도록 형성된다는 것을 제외하고, 제1 실시예와 실질적으로 동일한 방법으로 형성되므로, 반복되는 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 I-I′선을 따라 자른 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3 내지 도 12는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 13은 제1 실시예에 따른 박막 트랜지스터 기판과 이에 대향하는 상판과의 관계를 예시적으로 도시한 단면도이다.
도 14 내지 도 23은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 24 내지 도 27은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 28은 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면도이다.
도 29는 도 28의 II-II′선을 따라 자른 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터 기판의 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 기판 22: 게이트선
24: 게이트 전극 30: 게이트 절연막
42: 반도체층 44, 45: 저항성 접촉층
52, 55: 소오스 전극 54: 드레인 전극
56: 데이터선 61: 보호층
70: 리프팅층
80: 평탄화층 84: 콘택홀
90: 화소 전극 102, 103: 포토레지스트 패턴
210: 블랙 매트릭스 230: 공통 전극
Claims (20)
- 기판;상기 기판 상에 형성된 게이트 전극;상기 게이트 전극 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 소오스 전극과 드레인 전극; 및상기 소오스 전극 상에 형성되면서, 상기 드레인 전극을 드러내는 콘택홀을 포함하는 평탄화층을 포함하되,상기 드레인 전극은 상기 콘택홀에서 상기 평탄화층 위로 돌출되어 형성되는 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 소오스 전극은 상기 드레인 전극을 둘러싸는 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 드레인 전극의 상면에 화소 전극이 접촉하는 박막 트랜지스터 기판.
- 제1 항에 있어서, 상기 소오스 전극 상에 형성된 보호층을 더 포함하여, 상기 평탄화층은 상기 소오스 전극 및 상기 보호층 상에 형성되는 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 드레인 전극의 단면적을 이루는 가로 길이 및 세로 길이 중 적어도 하나 이상이 2 ~ 16 μm인 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 소오스 전극과 상기 드레인 전극은 1 μm 이상의 높이를 갖는 박막 트랜지스터 기판.
- 삭제
- 제1 항에 있어서,컬러 필터를 더 포함하는 박막 트랜지스터 기판.
- 기판을 제공하는 단계;상기 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 소오스 전극과 드레인 전극을 형성하는 단계;상기 소오스 전극과 상기 드레인 전극 상에 평탄화층을 형성하는 단계;상기 평탄화층에 상기 드레인 전극을 드러내는 콘택홀을 형성하되, 상기 드레인 전극이 상기 콘택홀 영역에 있는 상기 평탄화층 위로 돌출되도록 상기 콘택홀을 형성하는 단계를 포함하는박막 트랜지스터 기판의 제조 방법.
- 제9 항에 있어서,상기 소오스 전극과 상기 드레인 전극을 형성하는 단계는,상기 소오스 전극이 상기 드레인 전극을 둘러싸도록 패터닝하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제9 항에 있어서,상기 평탄화층에 콘택홀을 형성하는 단계는 상기 콘택홀 영역에 있는 상기 평탄화층을 상기 드레인 전극의 높이 이하로 에칭하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제9 항에 있어서,상기 평탄화층에 콘택홀을 형성하는 단계는 상기 평탄화층을 에칭하는 단계 및 상기 콘택홀 영역에 있는 상기 평탄화층을 상기 드레인 전극의 높이 이하로 에치 백(etch back)하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제9 항에 있어서,상기 평탄화층에 콘택홀을 형성하는 단계 다음에,상기 드레인 전극의 상면에 접촉하는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제9 항에 있어서,상기 드레인 전극의 단면적을 이루는 가로 길이 및 세로 길이 중 적어도 하나 이상이 2 ~ 16 μm인 박막 트랜지스터 기판의 제조 방법.
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