KR20080043447A - 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터기판 및 이의 제조 방법 - Google Patents

유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20080043447A
KR20080043447A KR1020060112017A KR20060112017A KR20080043447A KR 20080043447 A KR20080043447 A KR 20080043447A KR 1020060112017 A KR1020060112017 A KR 1020060112017A KR 20060112017 A KR20060112017 A KR 20060112017A KR 20080043447 A KR20080043447 A KR 20080043447A
Authority
KR
South Korea
Prior art keywords
electrode
source electrode
gate
drain electrode
insulating film
Prior art date
Application number
KR1020060112017A
Other languages
English (en)
Inventor
황태형
신성식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060112017A priority Critical patent/KR20080043447A/ko
Publication of KR20080043447A publication Critical patent/KR20080043447A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Abstract

본 발명은 유기 박막트랜지스터의 온-오프 전압을 일정하게 유지시킬 수 있는 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
본 발명에 따른 유기 박막트랜지스터는 게이트 전극과; 상기 게이트 전극 상에 형성되는 게이트 절연막과; 상기 게이트 절연막 상에 형성되는 드레인 전극과; 상기 게이트 절연막 상에 형성되며 상기 드레인 전극을 감싸는 소스 전극과; 상기 소스 전극 및 드레인 전극을 노출시키며 소스 전극 상에 고리 형태로 형성되는 뱅크 절연막; 및 상기 뱅크 절연막에 의해 노출된 소스 전극 및 드레인 전극 상에 형성되는 유기 반도체층을 포함한다.
유기 박막트랜지스터, 뱅크 절연막

Description

유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터 기판 및 이의 제조 방법{ORGANIC THIN FILM TRANSISTOR, ORGANIC THIN FILM TRANSISTOR SUBSTRATE HAVING THE SAME AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 유기 박막트랜지스터 기판을 도시한 평면도이다.
도 2는 도 1에서 선 Ⅰ-Ⅰ’를 따라 절취한 유기 박막트랜지스터 기판을 도시한 단면도이다.
도 3a 및 도 3b는 본 발명의 실시에 따른 유기 박막트랜지스터 기판의 제조 방법 중 게이트 금속 패턴의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 4는 본 발명의 실시에 따른 유기 박막트랜지스터 기판의 제조 방법 중 게이트 절연막의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 6a 내지 도 6 f는 도 5a 및 도 5b에 도시된 본 발명에 따른 유기 박막트랜지스터 기판의 제조 방법 중 소스 및 드레인 금속 패턴, 화소 전극의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 8은 도 7a 및 도 7b에 도시된 본 발명에 따른 유기 박막트랜지스터 기판 의 제조 방법 중 뱅크 절연막의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 10a 및 도 10b는 도 9a 및 도 9b에 도시된 본 발명에 따른 유기 박막트랜지스터 기판의 제조 방법 중 유기 반도체층 및 유기 보호막을 설명하기 위해 도시한 단면도이다.
<도면 부호의 간단한 설명>
10 : 게이트 라인 20 : 데이터 라인
21 : 제 3 도전층 23 : 제 4 도전층
31 : 제 1 도전층 33 : 제 2 도전층
35 : 게이트 전극 39 : 소스 전극
41 : 원형부 43 : 돌출부
45 : 유기 반도체층 50 : 유기 박막트랜지스터
60 : 게이트 절연막 70 : 뱅크 절연막
80 : 유기 보호막 90 : 화소 전극
140, 150 : 마스크
본 발명은 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 특히 유기 박막트랜지스터의 온-오프 전압을 일정하게 유지시킬 수 있는 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
일반적으로 현대사회가 정보 사회화 되어감에 따라 정보 표시 장치의 하나의 액정 표시 장치(Liquid Crystal Display : LCD)의 중요성이 점차 증가하고 있다. 지금까지 가장 널리 사용되고 있는 CRT(Cathode Ray Tube)는 성능이나 가격의 측면에서 많은 장점이 있지만 소형화 또는 휴대성 측면에서 많은 단점이 있다. 반면에 액정 표시 장치는 가격 측면에서 다소 비싸지만 소형화, 경량화, 박형화 및 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이러한 액정 표시 장치는 액정 표시 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투광율을 조절하게 함으로써 화상을 표시하게 된다.
액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위치 소자로 박막트랜지스터(Thin Film Transistor; TFT)가 이용된다. 이러한 박막트랜지스터의 액티브층으로는 아몰퍼스-실리콘(Amorphous-Si) 또는 폴리-실리콘(Poly-Si)이 이용된다.
그러나, 아몰퍼스-실리콘 또는 폴리-실리콘 액티브층은 박막 증착(코팅) 공정, 포토리소그래피 공정 및 식각 공정을 통해 패터닝되어 형성됨으로써 공정이 복잡함과 아울러 제조비용이 상승하는 문제점이 있다.
따라서, 최근에는 프린팅 공정을 통해 형성가능한 유기 반도체층을 액티브층으로 이용한 유기 박막트랜지스터에 대한 연구가 활발히 진행되고 있다. 이러한 유기 반도체층을 잉크젯 방식으로 형성하면 유기 박막트랜지스터의 소스 전극 및 드레인 전극으로 떨어진 유기 반도체는 고리 형태의 방울을 형성한다. 이때, 잉크젯 제작 공정 중 오차가 발생하여 유기 반도체가 고리 형태로 형성되지 않거나 유기 반도체가 소스 전극 및 드레인 전극에 정확히 떨어지지 않아 유기 박막트랜지스터의 온-오프 전압이 변경되어 유기 박막트랜지스터의 특성이 변경되는 문제점이 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 중간 뱅크 절연막을 포함한 뱅크 절연막을 고리 형태로 형성하고 유기 반도체를 뱅크 절연막 사이에 형성하여 유기 박막트랜지스터의 온-오프 전압을 일정하게 유지시킬 수 있는 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 유기 박막트랜지스터는 게이트 전극과; 상기 게이트 전극 상에 형성되는 게이트 절연막과; 상기 게이트 절연막 상에 형성되는 드레인 전극과; 상기 게이트 절연막 상에 형성되며 상기 드레인 전극을 감싸는 소스 전극과; 상기 소스 전극 및 드레인 전극을 노출시키며 소스 전극 상에 고리 형태로 형성되는 뱅크 절연막; 및 상기 뱅크 절연막에 의해 노 출된 소스 전극 및 드레인 전극 상에 형성되는 유기 반도체층을 포함한다.
이러한, 상기 뱅크 절연막은 드레인 전극 상에 원형으로 형성되는 중간 뱅크 절연막을 포함하는 것을 특징으로 한다.
그리고, 상기 소스 전극은 고리 형태로 형성되며 일부가 개방된 개구부를 포함하는 것을 특징으로 한다.
한편, 상기 드레인 전극은 상기 소스 전극의 내측에 형성되는 원형부; 및 상기 원형부로부터 돌출되어 상기 개구부에 돌출부를 포함하는 형성되는 것을 특징으로 한다.
또한, 상기 게이트 전극은 소스 전극의 외측면을 따라 원형으로 형성되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 유기 박막트랜지스터 기판은 서로 중첩되게 형성되는 게이트 라인 및 데이터 라인과; 상기 게이트 라인으로부터 돌출되어 형성되는 게이트 전극과; 상기 게이트 전극 상에 형성되는 게이트 절연막과; 상기 게이트 절연막 상에 형성되는 드레인 전극과; 상기 게이트 절연막 상에 형성되며 상기 드레인 전극을 감싸는 소스 전극과; 상기 소스 전극 및 드레인 전극을 노출시키며 소스 전극 상에 고리 형태로 형성되는 뱅크 절연막과; 상기 뱅크 절연막에 의해 노출된 소스 전극 및 드레인 전극 상에 형성되는 유기 반도체층을 포함하는 유기 박막트랜지스터와; 상기 유기 반도체층 상에 형성되는 유기 보호막; 및 상기 드레인 전극과 접속하여 화소 영역을 정의하는 화소 전극을 포함한다.
이러한, 상기 뱅크 절연막은 드레인 전극 상에 원형으로 형성되는 중간 뱅크 절연막을 포함하는 것을 특징으로 한다.
그리고, 상기 소스 전극은 고리 형태로 형성되며 일부가 개방된 개구부를 포함하는 것을 특징으로 한다.
또한, 상기 드레인 전극은 상기 소스 전극의 내측에 형성되는 원형부; 및 상기 원형부로부터 돌출되어 상기 개구부에 형성되는 돌출부를 포함하는 것을 특징으로 한다.
한편, 상기 게이트 전극은 소스 전극의 외측면을 따라 원형으로 형성되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 유기 박막트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계와; 상기 게이트 라인 및 게이트 전극 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 데이터 라인을 형성하는 단계와; 상기 게이트 절연막 상에 상기 데이터 라인과 접속되는 드레인 전극과, 상기 드레인 전극을 감싸는 소스 전극을 형성하는 단계와; 상기 게이트 절연막 및 소스 전극 상에 고리 형태로 상기 소스 전극 및 드레인 전극의 일부를 노출시키는 뱅크 절연막을 형성하는 단계와; 상기 뱅크 절연막에 의해 노출된 소스 전극 및 드레인 전극 상에 유기 반도체층을 형성하는 단계와; 사익 유기 반도체층 상에 유기 보호막을 형성하는 단계; 및 상기 드레인 전극과 접속하는 화소 전극을 포함한다.
그리고, 상기 뱅크 절연막을 형성하는 단계는 상기 드레인 전극 상에 원형으 로 중앙 뱅크 절연막이 형성되는 것을 특징으로 한다.
이러한, 상기 소스 전극은 고리 형태로 일부가 개방된 개구부가 형성되는 것을 특징으로 한다.
또한, 상기 드레인 전극은 소스 전극의 내측에 원형부가 형성되고, 상기 원형부로부터 돌출되어 상기 개구부에 돌출부가 형성되는 것을 특징으로 한다.
한편, 상기 게이트 전극은 상기 소스 전극의 외측면을 따라 원형으로 형성되는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 유기 반도체층을 형성하는 단계는 상기 유기 반도체층은 잉크젯 방법으로 형성되는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 1 내지 도 10b를 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 유기 박막트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에서 선 Ⅰ-Ⅰ’를 따라 절취한 유기 박막트랜지스터 기판을 도시한 단면도이다.
도 1 및 도 2를 참조하면, 유기 박막트랜지스터 기판(100)은 게이트 라인(10) 및 데이터 라인(20)과, 게이트 절연막(60)과, 유기 박막트랜지스터(50)와, 뱅크 절연막(70)과, 유기 보호막(80)과, 화소 전극(90)을 포함한다.
게이트 라인(10)은 게이트 드라이버로부터의 스캔 신호를, 데이터 라인(20)은 데이터 드라이버로부터의 화소 신호를 공급한다. 게이트 라인(10)과 게이트 전극(35)은 기판(5) 상에 제 1 도전층(31)과 제 2 도전층(33)이 적층된 복층 구조를 갖는다. 예를 들면, 게이트 라인(10)과 게이트 전극(35)의 제 1 도전층(31)은 투명 도전층을 이용하고, 제 2 도전층(33)은 불투명한 금속층으로 형성된다. 제 1 도전층(31)은 ITO(Indium Tin Oxide : 이하 ITO), TO(Tin Oxide : 이하 TO), IZO(Indium Zinc Oxide : 이하 IZO), ITZO(Indium Tin Zinc Oxide : 이하 ITZO) 등으로 형성된다. 그리고, 제 2 도전층(33)은 구리(이하 Cu), 몰리브덴(이하 Mo), 알루미늄(이하 Al), 크롬(Cr) 및 이들의 합금 등으로 형성된다. 이러한 게이트 라인(10) 및 데이터 라인(20)은 게이트 절연막(60)을 사이에 두고 교차하여 각 서브 화소 영역을 정의한다.
데이터 라인(20)은 게이트 절연막(60) 상에 투명 전도층을 포함한 적어도 이중 이상의 복층 구조로 형성된다. 예를 들면, 데이터 라인(20)은 투명 전도층을 이용한 제 3 도전층(21)과, 불투명한 금속을 이용한 제 4 도전층(23)이 적층된 복층 구조로 형성된다. 이러한 제 3 도전층(21)은 ITO, TO, IZO, ITZO 등으로 형성된다. 그리고, 제 4 도전층(23)은 Cu, Mo, Al,Cr 및 이들의 합금 등으로 형성된다.
게이트 절연막(60)은 게이트 전극(35)과 소스 전극(39) 및 드레인 전극 사이에 형성되어 이들을 절연시킨다. 또한, 게이트 라인(10) 및 데이터 라인(20)은 게이트 절연막(60)을 사이에 두고 교차하여 각 서브 화소 영역을 정의시킨다.
유기 박막트랜지스터(50)는 게이트 라인(10)에 공급되는 스캔 신호에 응답하 여 데이터 라인(20)에 공급되는 화소 신호가 반사 전극에 충전되어 유기되게 한다. 이를 위하여, 유기 박막트랜지스터(50)는 게이트 라인(10)과 접속된 게이트 전극(35), 데이터 라인(20)과 접속된 드레인 전극, 게이트 절연막(60)을 사이에 두고 게이트 전극(35)과 중첩되어 소스 전극(39)과 드레인 전극 사이에 채널을 형성하는 유기 반도체층(45)을 구비한다.
여기서, 게이트 전극(35)은 게이트 절연막(60)을 사이에 두고 유기 반도체층(45)과 중첩된다. 그리고, 게이트 전극(35)은 게이트 라인(10)으로부터 돌출되어 게이트 라인(10)과 전기적으로 접속된다. 이러한 게이트 전극(35)은 게이트 라인(10)으로부터 원형으로 돌출되어 형성된다. 소스 전극(39) 및 드레인 전극은 데이터 라인(20)을 이루는 제 1 도전층(31)인 ITO, TO, IZO, ITZO 등으로 형성된다. 소스 전극(39)은 드레인 전극을 감싸는 형태로 형성된다. 구체적으로, 소스 전극(39)은 고리 형태로 형성되어 일부가 개방된 개구부를 포함한다. 드레인 전극은 소스 전극의 내측에 형성된 원형부(41)와, 원형부(41)로부터 돌출되어 소스 전극(39)의 개구부에 형성되는 돌출부(43)를 포함한다. 이러한 돌출부(43)는 화소 전극(90)과 접속한다.
유기 반도체층(45)은 게이트 전극(35)과 중첩되는 영역에서 소스 전극(39) 및 드레인 전극과 뱅크 절연막(70)에 의해 마련된 홀 내에 형성된다. 이러한 유기 박막트랜지스터(50)는 유기 보호막(80)에 의해 보호된다. 유기 보호막(80)은 뱅크 절연막(70)에 의해 생성된 홀 내에 형성된다. 여기서, 뱅크 절연막(70)에 의해 생성된 홀 내에 잉크젯 분사 장치(170)로 유기 반도체를 도포하기 때문에 정확한 위 치에 형성되어 유기 박막트랜지스터(50)의 온-오프 전압을 일정하게 유지시킨다.
뱅크 절연막(70)은 고리 형태의 소스 전극(39) 상에 고리 형태로 형성하고, 드레인 전극의 원형부(41) 상에 원형으로 형성되어 중간 뱅크 절연막(70)을 포함한다. 이에 따라, 뱅크 절연막(70)은 고리 형태의 뱅크 절연막(70)과 중간 뱅크 절연막 사이에 홀이 형성된다. 뱅크 절연막(70)에 의해 생성된 홀은 소스 전극(39) 및 드레인 전극을 노출시킨다. 또한, 뱅크 절연막(70)에 의해 노출된 소스 전극(39) 및 드레인 전극의 일부는 유기 반도체층(45)과 중첩된다.
화소 전극(90)은 기판(5) 상에 게이트 전극(35)과 동일하게 제 1 도전층(31)과 제 2 도전층(33)으로 형성된다. 여기서, 화소 전극(90)은 드레인 전극의 돌출부(43)와 접속된다. 제 2 도전층(33)은 서브 화소 영역에서 드레인 전극 하부에 형성되고, 제 1 도전층(31)은 드레인 전극 하부뿐만 아니라 서브 화소 전 영역에 형성된다.
도 3a 및 도 3b는 본 발명의 실시에 따른 유기 박막트랜지스터 기판의 제조 방법 중 게이트 금속 패턴의 제조 방법을 설명하기 위해 도시한 평면도 및 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이 제 1 마스크 공정으로 기판(5) 상에 제 1 도전층(31)과 제 2 도전층(33)이 적층된 게이트 라인(10) 및 게이트 전극(35)과 화소 전극(90)을 포함하는 게이트 금속 패턴이 형성된다.
구체적으로, 기판(5) 상에 스퍼터링 방법 등의 증착 방법을 통해 제 1 도전층(31)과 제 2 도전층(33)이 차례로 적층된다. 제 1 도전층(31)과 제 2 도전 층(33)을 적층한 후 그 제 1 도전층(31)과 제 2 도전층(33)이 포토리소그래피공정과 식각 공정에 의해 패터닝됨으로써 게이트 라인(10) 및 게이트 전극(35)과 화소 전극(90)을 포함하는 제 1 마스크 패턴이 형성된다. 여기서, 제 1 도전층(31)은 ITO, TO, IZO, ITZO을 이용하고, 제 2 도전층(33)으로는 Cu, Mo, Al,Cr 등 이들의 복수층 구조로 형성된다. 게이트 전극(35)은 게이트 라인(10)으로부터 원형으로 돌출되어 형성된다.
도 4는 본 발명의 실시에 따른 유기 박막트랜지스터 기판의 제조 방법 중 게이트 절연막의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 4에 도시된 바와 같이 게이트 금속 패턴이 형성된 기판(5) 상에 게이트 절연막(60)이 형성된다. 구체적으로, 게이트 금속 패턴이 형성된 기판(5) 상에 유기 절연 물질이 전면 증착됨으로써 게이트 절연막(60)이 형성된다. 게이트 절연막(60)으로는 PECVD(Plasma Enhanced Chemical Vapor Deposion)등의 증착 방법을 통해 형성된다.
도 6a 내지 도 6 f는 도 5a 및 도 5b에 도시된 본 발명에 따른 유기 박막트랜지스터 기판의 제조 방법 중 소스 및 드레인 금속 패턴, 화소 전극의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 6a에 도시된 바와 같이 게이트 절연막(60) 상에 스퍼터링등의 증착 방법으로 제 3 도전층(21), 제 4 도전층(23)으로 적층된다. 제 3 도전층(21)으로는 ITO, TO, IZO, ITZO 등이, 제 4 도전층(23)으로는 Cu, Mo, Al, Cr 및 이들의 합금 등이 이용된다.
이어서, 제 4 도전층(23) 위에 포토레지스트가 도포된 다음, 반투과 마스크 또는 슬릿 마스크(140)를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 도 6b에 도시된 바와 같이 서로 다른 두께를 갖는 제 1 및 제 2 포토레지스트 패턴(212a, 212b)이 형성된다.
구체적으로, 슬릿 마스크(140)는 석영 기판(142) 상에 차단층(144)이 형성된 차단 영역(S11)과, 석영 기판(152) 상에 다수개의 슬릿들(146)이 형성된 슬릿 영역(S12)과, 석영 기판(142)만 존재하는 투과 영역(S13)을 구비한다. 차단 영역(S11)은 데이터 라인(20)이 형성될 영역에 위치하여 노광 공정시 자외선을 차단함으로써 현상 공정 후 도 6c에 도시된 바와 같이 제 2 포토레지스트 패턴(212b)이 남게 된다. 슬릿 영역(S12)은 개구부를 갖는 고리 형태의 소스 전극 (39)및 원형부(41)와 돌출부(43)를 갖는 드레인 전극이 형성될 영역에 위치하여 노광 공정시 자외선을 회절시킴으로써 현상 공정 후 도 6d에 도시된 바와 같이 제 2 포토레지스트 패턴(212b)보다 두께가 얇은 제 1 포토레지스트 패턴(212a)이 남게 된다. 그리고, 투과영역(S13)은 자외선을 모두 투과시킴으로써 현상 후 포토레지스트가 제거된다.
제 1 및 제 2 포토레지스트 패턴(212a, 212b)을 마스크로 이용한 제 1 식각 공정으로 제 2 도전층(107)이 도 6c에 도시된 바와 같이 패터닝됨으로써 제 3 도전층(21)이 노출된다. 이어서, 도 6d에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애칭 공정으로 제 1 포토레지스트 패턴(212a)의 두께는 얇아지게 되고, 제 2 포 토레지스트 패턴(212b)은 제거된다. 그리고, 도 6e에 도시된 바와 같이 애칭된 제 1 포토레지스트 패턴(212a)을 마스크로 이용한 제 2 식각 공정으로 노출된 제 3 도전층(21)이 제거된다. 이에 따라, 도 5a에 도시된 바와 같이 소스 전극(39)은 드레인 전극을 감싸며 형성된다. 이러한 소스 전극(39)은 일부가 개방된 개구부를 포함하는 고리 형태로 형성된다. 그리고, 드레인 전극은 소스 전극(39) 내에 원형부(41)가 형성되고 원형부(41)에서 돌출되며 소스 전극의 개구부에 형성되는 돌출부(43)가 형성된다.
도 6f에 도시된 바와 같이 제 1 포토레지스트 패턴(212a)을 마스크로 이용한 제 3 식각 공정으로 노출된 제 4 도전층(23)과 제 2 도전층(33)이 제거된다. 제 4 도전층(23)이 제거된 곳에 소스 전극(39) 및 드레인 전극이 서로 마주보며 형성된다. 이후, 도 5b에 도시된 바와 같이 데이터 라인(107) 상에 형성된 제 1 포토레지스트 패턴(212a)이 스트립 공정으로 제거된다.
도 8은 도 7a 및 도 7b에 도시된 본 발명에 따른 유기 박막트랜지스터 기판의 제조 방법 중 뱅크 절연막의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 8에 도시된 바와 같이 소스 전극(39) 및 데이터 전극과 데이터 라인(20) 및 반사 전극(118)이 형성된 기판(5) 상에 스핀리스 또는 스핀 코팅 등의 코팅 방법을 통해 감광성 유기 절연 물질이 전면 도포된다. 이어서, 마스크(150)가 기판(5) 상에 정렬된다. 마스크(150)는 석영 기판(152) 상에 차단층(154)이 형성된 차단 영역(S21)과, 석영 기판(152)만 존재하는 투과 영역(S22)을 구비한다. 차단 영역(S21)은 노광 공정시 자외선을 차단함으로써 현상 공정 후 차단 영역(S21)과 대응되는 영역의 기판(5) 상에는 도 9b에 도시된 바와 같이 뱅크 절연막(70)이 형성된다. 투과영역(S22)은 노광 공정시 자외선을 모두 투과시킴으로써 현상 공정 후 투과 영역(S22)과 대응되는 영역의 기판(5) 상에는 홀이 형성된다. 이에 따라, 도 7a에 도시된 바와 같이 뱅크 절연막(70)은 고리 형태로 형성되며 중간 뱅크 절연막을 포함한다. 뱅크 절연막(70)은 홀에 의해 소스 전극(39)과 드레인 전극을 노출시킨다.
도 10a 및 도 10b는 도 9a 및 도 9b에 도시된 본 발명에 따른 유기 박막트랜지스터 기판의 제조 방법 중 유기 반도체층 및 유기 보호막을 설명하기 위해 도시한 단면도이다.
도 10a를 참조하면, 유기 반도체층(45)은 잉크젯 분사 장치(170)를 이용하여 소스 및 드레인 전극(108, 110)과 뱅크 절연막(70)에 의해 마련된 홀 내에 액체 상태의 유기 반도체를 분사한다. 여기서, 뱅크 절연막(70)에 의해 생성된 홀 내에 잉크젯 분사 장치(170)로 유기 반도체를 도포하기 때문에 정확한 위치에 형성되어 유기 박막트랜지스터(50)의 온-오프 전압을 일정하게 유지시킬 수 있다. 이후, 액체 상태의 유기 반도체가 경화됨으로써 고체 상태의 유기 반도체층(45)이 형성된다. 유기 반도체층(45)이 형성된 후 그 유기 반도체층(45)은 자가 분자 조립체(SAM) 처리된다. 이에 따라, 유기 반도체층(45)은 소스 전극(39) 및 드레인 전극 각각과 오믹 접촉된다. 그런 다음, 뱅크 절연막(70)에 의해 마련된 홀 내에 폴리 비닐 알콜(Poly Vinyl Alcohol : PVA) 등과 같은 유기 절연액이 잉크젯 분사 장치(170)를 통해 분사된 후 경화된다. 이에 따라, 뱅크 절연막(70)에 의해 생성된 홀 내에 도 10b에 도시된 바와 같이 유기 보호막(80)이 형성된다.
상술한 바와 같이, 본 발명에 따른 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터 기판 및 이의 제조 방법는 중간 뱅크 절연막을 포함하는 뱅크 절연막을 고리형태로 형성하여 뱅크 절연막에 의해 생성된 홀에 유기 반도체층을 형성한다. 이에 따라, 유기 반도체층이 소스 전극 및 드레인 전극 외에 다른 부분에 도포되지 않아 유기 박막트랜지스터의 온-오프 전압을 일정하게 유지시킨다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 자명하다.

Claims (16)

  1. 게이트 전극과;
    상기 게이트 전극 상에 형성되는 게이트 절연막과;
    상기 게이트 절연막 상에 형성되는 드레인 전극과;
    상기 게이트 절연막 상에 형성되며 상기 드레인 전극을 감싸는 소스 전극과;
    상기 소스 전극 및 드레인 전극을 노출시키며 소스 전극 상에 고리 형태로 형성되는 뱅크 절연막; 및
    상기 뱅크 절연막에 의해 노출된 소스 전극 및 드레인 전극 상에 형성되는 유기 반도체층을 포함하는 유기 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 뱅크 절연막은 드레인 전극 상에 원형으로 형성되는 중간 뱅크 절연막을 포함하는 것을 특징으로 하는 유기 박막트랜지스터.
  3. 제 2항에 있어서,
    상기 소스 전극은 고리 형태로 형성되며 일부가 개방된 개구부를 포함하는 것을 특징으로 하는 유기 박막트랜지스터.
  4. 제 3항에 있어서,
    상기 드레인 전극은
    상기 소스 전극의 내측에 형성되는 원형부; 및
    상기 원형부로부터 돌출되어 상기 개구부에 돌출부를 포함하는 형성되는 것을 특징으로 하는 유기 박막트랜지스터.
  5. 제 4항에 있어서,
    상기 게이트 전극은 소스 전극의 외측면을 따라 원형으로 형성되는 것을 특징으로 하는 유기 박막트랜지스터.
  6. 서로 중첩되게 형성되는 게이트 라인 및 데이터 라인과;
    상기 게이트 라인으로부터 돌출되어 형성되는 게이트 전극과;
    상기 게이트 전극 상에 형성되는 게이트 절연막과;
    상기 게이트 절연막 상에 형성되는 드레인 전극과;
    상기 게이트 절연막 상에 형성되며 상기 드레인 전극을 감싸는 소스 전극과;
    상기 소스 전극 및 드레인 전극을 노출시키며 소스 전극 상에 고리 형태로 형성되는 뱅크 절연막과;
    상기 뱅크 절연막에 의해 노출된 소스 전극 및 드레인 전극 상에 형성되는 유기 반도체층을 포함하는 유기 박막트랜지스터와;
    상기 유기 반도체층 상에 형성되는 유기 보호막; 및
    상기 드레인 전극과 접속하여 화소 영역을 정의하는 화소 전극을 포함하는 유기 박막트랜지스터 기판.
  7. 제 6항에 있어서,
    상기 뱅크 절연막은 드레인 전극 상에 원형으로 형성되는 중간 뱅크 절연막을 포함하는 것을 특징으로 하는 유기 박막트랜지스터의 기판.
  8. 제 7항에 있어서,
    상기 소스 전극은 고리 형태로 형성되며 일부가 개방된 개구부를 포함하는 것을 특징으로 하는 유기 박막트랜지스터의 기판.
  9. 제 8항에 있어서,
    상기 드레인 전극은
    상기 소스 전극의 내측에 형성되는 원형부; 및
    상기 원형부로부터 돌출되어 상기 개구부에 형성되는 돌출부를 포함하는 것을 특징으로 하는 유기 박막트랜지스터의 기판.
  10. 제 9항에 있어서,
    상기 게이트 전극은 소스 전극의 외측면을 따라 원형으로 형성되는 것을 특징으로 하는 유기 박막트랜지스터의 기판.
  11. 기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계와;
    상기 게이트 라인 및 게이트 전극 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 데이터 라인을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 데이터 라인과 접속되는 드레인 전극과, 상기 드레인 전극을 감싸는 소스 전극을 형성하는 단계와;
    상기 게이트 절연막 및 소스 전극 상에 고리 형태로 상기 소스 전극 및 드레인 전극의 일부를 노출시키는 뱅크 절연막을 형성하는 단계와;
    상기 뱅크 절연막에 의해 노출된 소스 전극 및 드레인 전극 상에 유기 반도체층을 형성하는 단계와;
    사익 유기 반도체층 상에 유기 보호막을 형성하는 단계; 및
    상기 드레인 전극과 접속하는 화소 전극을 포함하는 유기 박막트랜지스터 기판의 제조 방법.
  12. 제 11항에 있어서,
    상기 뱅크 절연막을 형성하는 단계는
    상기 드레인 전극 상에 원형으로 중앙 뱅크 절연막이 형성되는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조 방법.
  13. 제 12항에 있어서,
    상기 소스 전극은 고리 형태로 일부가 개방된 개구부가 형성되는 것을 특징 으로 하는 유기 박막트랜지스터 기판의 제조 방법.
  14. 제 13항에 있어서,
    상기 드레인 전극은 소스 전극의 내측에 원형부가 형성되고, 상기 원형부로부터 돌출되어 상기 개구부에 돌출부가 형성되는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조 방법.
  15. 제 14항에 있어서,
    상기 게이트 전극은 상기 소스 전극의 외측면을 따라 원형으로 형성되는 단계를 포함하는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조 방법.
  16. 제 11항에 있어서,
    상기 유기 반도체층을 형성하는 단계는
    상기 유기 반도체층은 잉크젯 방법으로 형성되는 것을 특징으로 하는 유기 박막트랜지스터 기판의 제조 방법.
KR1020060112017A 2006-11-14 2006-11-14 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터기판 및 이의 제조 방법 KR20080043447A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060112017A KR20080043447A (ko) 2006-11-14 2006-11-14 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터기판 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060112017A KR20080043447A (ko) 2006-11-14 2006-11-14 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터기판 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20080043447A true KR20080043447A (ko) 2008-05-19

Family

ID=39661790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060112017A KR20080043447A (ko) 2006-11-14 2006-11-14 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터기판 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR20080043447A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100116006A (ko) * 2009-04-21 2010-10-29 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
CN107170834A (zh) * 2017-06-30 2017-09-15 上海天马微电子有限公司 薄膜晶体管、阵列基板、显示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100116006A (ko) * 2009-04-21 2010-10-29 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
CN107170834A (zh) * 2017-06-30 2017-09-15 上海天马微电子有限公司 薄膜晶体管、阵列基板、显示装置
CN107170834B (zh) * 2017-06-30 2019-11-26 上海天马微电子有限公司 薄膜晶体管、阵列基板、显示装置

Similar Documents

Publication Publication Date Title
US7439090B2 (en) Method for manufacturing a lower substrate of a liquid crystal display device
US9523895B2 (en) TFT-LCD array substrate and manufacturing method thereof
US8928831B2 (en) TFT-LCD array substrate and manufacturing method thereof
US8542337B2 (en) Pixel structure of active matrix organic light emitting display and manufacturing thereof
US6882376B2 (en) Array panel for liquid crystal display device and method of manufacturing the same
US7488983B2 (en) Transflective liquid crystal display device and method of fabricating the same
US9373701B2 (en) Method for fabricating array substrate
US8173494B2 (en) Thin film transistor array and method of manufacturing the same
US20110273640A1 (en) Tft-lcd array substrate and manufacturing method thereof
US20100012946A1 (en) Tft-lcd array substrate and manufacturing method thereof
KR20020083401A (ko) 액정표시장치용 다결정실리콘 박막 트랜지스터 및 그제조방법
JP2008033330A (ja) 多重トーン光マスク、これの製造方法及びこれを用いる薄膜トランジスタ基板の製造方法
US7638375B2 (en) Method of manufacturing thin film transistor substrate
US7586122B2 (en) Thin film transistor substrate and manufacturing method thereof
JP4578402B2 (ja) 薄膜トランジスタ基板及びその製造方法
US8441015B2 (en) Liquid crystal display device and fabrication method thereof
US7910414B2 (en) Method of fabricating array substrate
US7858434B2 (en) Organic thin film transistor substrate and method of manufacturing the same
US8361846B2 (en) Array substrate for display device and method of fabricating the same
US20080050853A1 (en) Method of fabricating display substrate
US20080143908A1 (en) Thin film transistor substrate and method of fabricating the same
US20100155730A1 (en) Thin film transistor display panel and manufacturing method thereof
KR20080043447A (ko) 유기 박막트랜지스터와 이를 구비한 유기 박막트랜지스터기판 및 이의 제조 방법
US20080024702A1 (en) Pixel structure and fabrication method thereof
KR20080105762A (ko) 표시 장치용 유기 박막 트랜지스터 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid