KR20170010161A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 제조 공정 및 제조 비용을 줄일 수 있는 표시 장치 및 이의 제조 방법에 관한 것으로, 기판 상에 제 1 도전막을 형성하는 단계; 제 1 도전막 상에 제 2 도전막을 형성하는 단계; 제 2 도전막 상에, 제 1 포토레지스트 패턴 및 제 1 포토레지스트 패턴보다 더 큰 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계; 제 1 및 제 2 포토레지스트 패턴을 마스크로 상기 제 1 및 제 2 도전막을 제거하여, 제 1 도전막 패턴 및 제 2 도전막 패턴을 포함하는 게이트 전송부재와 제 1 도전막 패턴 및 제 2 도전막 패턴을 포함하는 화소 전극 패턴을 형성하는 단계; 제 1 포토레지스트 패턴을 제거하고, 제 2 포토레지스트 패턴의 잔류 패턴을 형성하는 단계; 게이트 전송부재 및 잔류 패턴 상에 식각 방지막을 형성하는 단계; 잔류 패턴을 제거하여, 화소 전극 패턴의 제 2 도전막 패턴을 노출시키는 식각 방지막 패턴을 형성하는 단계; 및 식각 방지막 패턴을 마스크로 화소 전극 패턴의 제 2 도전막 패턴을 제거하여 화소 전극을 형성하는 단계를 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명 표시 장치에 관한 것으로, 특히 제조 공정 및 제조 비용을 줄일 수 있는 표시 장치 및 이의 제조 방법에 대한 것이다.
액정 표시 장치(Liquid Crystal Display Device, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 상기 기판 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치는 박형화가 용이한 장점을 지니고 있지만, 전면 시인성에 비해 측면 시인성이 떨어지는 단점이 있어 이를 극복하기 위한 다양한 방식의 액정 배열 및 구동 방법이 개발되고 있으며, 광시야각을 구현하기 위하여 화소 전극 및 공통 전극을 하나의 기판에 형성하는 PLS(Plane to Line Switching) 모드의 액정 표시장치에 대한 연구가 지속적으로 이루어지고 있다.
한편, 이러한 PLS 모드의 액정 표시장치는 TN(Twisted Nematic) 모드의 액정 표시장치에 비하여 더 많은 수의 마스크 공정을 필요로 하는 바, 이로 인해 제조비용이 증가하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 화소 전극과 게이트 전송부재를 한 번의 마스크 공정으로 함께 형성할 수 있는 표시 장치 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 제조 방법은, 기판 상에 제 1 도전막을 형성하는 단계; 제 1 도전막 상에 제 2 도전막을 형성하는 단계; 제 2 도전막 상에, 제 1 포토레지스트 패턴 및 제 1 포토레지스트 패턴보다 더 큰 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계; 제 1 및 제 2 포토레지스트 패턴을 마스크로 상기 제 1 및 제 2 도전막을 제거하여, 제 1 도전막 패턴 및 제 2 도전막 패턴을 포함하는 게이트 전송부재와 제 1 도전막 패턴 및 제 2 도전막 패턴을 포함하는 화소 전극 패턴을 형성하는 단계; 제 1 포토레지스트 패턴을 제거하고, 제 2 포토레지스트 패턴의 잔류 패턴을 형성하는 단계; 게이트 전송부재 및 잔류 패턴 상에 식각 방지막을 형성하는 단계; 잔류 패턴을 제거하여, 화소 전극 패턴의 제 2 도전막 패턴을 노출시키는 식각 방지막 패턴을 형성하는 단계; 및 식각 방지막 패턴을 마스크로 화소 전극 패턴의 제 2 도전막 패턴을 제거하여 화소 전극을 형성하는 단계를 포함한다.
표시 장치의 제조 방법은 식각 방지막 패턴을 제거하는 단계를 더 포함한다.
식각 방지막은 자기조립 단분자막을 포함한다.
상기 자기조립 단분자막은 하기 화학식1로 표현되는 화합물을 포함하며;
[화학식1]
Figure pat00001
화학식1의 Y는 황, 규소, 인, 탄소, 치환기와 결합된 황, 치환기와 결합된 규소, 치환기와 결합된 인 및 치환기와 결합된 탄소 중 하나이며; 화학식1의 R은 C6-C30의 탄화수소기, C6-C30의 방향족기, 하나 이상의 헤테로 원자를 포함하는 C5-C30의 헤테로방향족기, C1-C20의 알킬기, 치환기와 결합된 C6-C30의 탄화수소기, 치환기와 결합된 C6-C30의 방향족기, 하나 이상의 헤테로 원자를 포함하며 치환기와 결합된 C5-C30의 헤테로방향족기, 치환기와 결합된 C1-C20의 알킬기 중 하나로부터 선택되며; 치환기는 할로겐, C1-C12 알킬기, 다른 치환기와 결합된 C1-C12의 알킬기, 알콕시기, 에테르기, 카르복실기, 티올기 및 아민기 중 적어도 하나를 포함한다.
C1-C20의 알킬기의 주쇄는
Figure pat00002
,
Figure pat00003
,
Figure pat00004
및
Figure pat00005
중 적어도 하나를 함유한다.
자기조립 단분자막은 하기 화학식2로 표현되는 화합물을 포함하며;
[화학식2]
Figure pat00006
화학식2의 m과 p는 각각 1 내지 10의 정수이다.
식각 방지막은 게이트 전송부재 및 잔류 패턴을 포함한 기판의 전면에 형성된다.
잔류 패턴 상의 식각 방지막은 게이트 전송부재 상의 식각 방지막으로부터 분리된다.
잔류 패턴은 제 2 포토레지스트 패턴보다 더 작은 두께 및 폭을 갖는다.
제 2 도전막 패턴과 마주보는 잔류 패턴의 일면과 잔류 패턴의 측면이 둔각을 이룬다.
제 2 도전막 패턴과 마주보는 잔류 패턴의 일면은 일면의 반대편에 위치한 잔류 패턴의 타면보다 더 작은 면적을 갖는다.
제 1 도전막은 ITO, IZO, AZO 및 IGZO 중 적어도 하나를 포함한다.
제 2 도전막은 몰리브덴, 크롬, 티타늄, 알루미늄, 은 및 구리 중 적어도 하나를 포함한다.
게이트 전송부재는 게이트 전극 및 게이트 라인을 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 제 1 기판; 제 1 기판 상에 배치된 게이트 전송부재 및 화소 전극; 게이트 전송부재 및 상기 화소 전극 상에 배치된 게이트 절연막; 게이트 절연막 상에 배치되어 게이트 전송부재의 게이트 전극과 중첩하는 반도체층; 및 반도체층 상에 배치된 소스 전극 및 드레인 전극을 포함하며; 게이트 전송부재는 화소 전극과 동일한 물질로 이루어진 제 1 도전막 패턴 및 제 1 도전막 패턴 상에 배치된 제 2 도전막 패턴을 포함한다.
제 2 도전막 패턴은 자기조립 단분자막의 잔사를 포함한다.
제 1 도전막 패턴은 ITO, IZO, AZO 및 IGZO 중 적어도 하나를 포함한다.
제 2 도전막 패턴은 몰리브덴, 크롬, 티타늄, 알루미늄, 은 및 구리 중 적어도 하나를 포함한다.
제 1 기판에 대향하여 위치한 제 2 기판; 및 제 1 기판과 제 2 기판 사이에 배치된 액정층을 더 포함한다.
본 발명에 따른 표시 장치 및 이의 제조 방법은 다음과 같은 효과를 제공한다.
첫째, 접착층을 포함하는 게이트 전송부재와 화소 전극이 1회의 마스크 공정만으로 함께 형성될 수 있다. 따라서, 제조 공정 및 제조 비용이 감소할 수 있다.
둘째, 습식 식각 공정에 의해 제 2 도전막 패턴이 제거될 때 게이트 전송부는 식각 방지막 패턴에 의해 보호된다. 따라서, 위 습식 식각 공정시의 식각액에 의한 게이트 전송부의 손상이 방지될 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치에 구비된 하나의 화소에 대한 평면도이다.
도 2는 도 1의 I-I`의 선을 따라 자른 단면도이다.
도 3은 도 1에서 공통 전극만을 따로 나타낸 도면이다.
도 4a 내지 도 4n은 본 발명의 한 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 한 실시예에 따른 표시 장치에 구비된 하나의 화소에 대한 평면도이고, 도 2는 도 1의 I-I`의 선을 따라 자른 단면도이다.
본 발명의 한 실시예에 따른 표시 장치는 액정 표시 장치일 수 있다.
본 발명의 표시 장치에 구비된 하나의 화소는, 도 1 및 도 2에 도시된 바와 같이, 트랜지스터(TFT), 게이트 전송부재(G), 게이트 절연막(311), 화소 전극(366), 보호막(320), 공통 전극(130), 차광층(376), 컬러 필터(354) 및 액정층(333)을 포함한다. 여기서, 트랜지스터(TFT)는 박막 트랜지스터(thin film transistor)로서, 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 반도체층(313), 제 1 저항성 접촉층(315a) 및 제 2 저항성 접촉층(315b)을 포함한다.
한편, 도시되지 않았지만, 화소는 제 1 편광판 및 제 2 편광판을 더 포함한다. 제 1 기판(301)과 제 2 기판(302)의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 전술된 제 1 편광판은 제 1 기판(301)의 하부면 상에 위치하며, 제 2 편광판은 제 2 기판(302)의 하부면 상에 위치한다.
제 1 편광판의 투과축과 제 2 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축은 게이트 라인(GL)에 평행하게 배열된다. 한편, 표시 장치는 제 1 편광판 및 제 2 편광판 중 어느 하나만을 포함할 수도 있다.
제 1 기판(301) 및 제 2 기판(302)은 유리 또는 플라스틱 등으로 이루어진 절연 기판이다.
도 1에 도시된 바와 같이, 게이트 전송부재(G)는 제 1 기판(301) 상에 위치한다. 게이트 전송부재(G)는 게이트 라인(GL) 및 게이트 전극(GE)을 포함한다. 게이트 라인(GL)은 게이트 전극(GE)과 다른 폭을 가질 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 라인(GL)보다 더 큰 폭을 가질 수 있다.
한편, 게이트 전송부재(G)는 제 1 보상 패턴(194)을 더 포함할 수 있다. 제 1 보상 패턴(194)은 게이트 라인(GL)으로부터 화소 전극(366) 측으로 돌출된다.
게이트 라인부(GL), 게이트 전극(GE) 및 돌출부는 일체로 구성된다.
도시되지 않았지만, 게이트 전송부재(G)의 단부는, 다른 층 또는 게이트 구동부와의 접속을 위해, 다른 부분보다 더 큰 면적을 가질 수 있다.
게이트 전극(GE)은 게이트 라인(GL)의 일부일 수도 있다. 또는 게이트 전극(GE)은, 도 1에 도시된 바와 같이, 게이트 라인(GL)으로부터 돌출된 형태를 가질 수 있다.
게이트 전송부재(G)는, 도 2에 도시된 바와 같이, 제 1 도전막 패턴(Ga)과 제 2 도전막 패턴(Gb)을 포함한다. 즉, 게이트 전송부재(G)는 수직으로 적층된 2종의 도전막 패턴들(Ga, Gb)로 구성될 수 있다.
게이트 전송부재(G)의 제 1 도전막 패턴(Ga)은 제 1 기판(301) 상에 위치한다. 제 1 도전막 패턴(Ga)은 제 1 기판(301)과 제 2 도전막 패턴(Gb) 간의 접착력을 향상시킨다. 제 1 도전막 패턴(Ga)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide) 및 IGZO(Indium Gallium Zinc Oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 예를 들어, 제 1 도전막 패턴(Ga)은 전술된 ITO, IZO, AZO 및 IGZO 중 적어도 하나를 포함할 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
게이트 전송부재(G)의 제 2 도전막 패턴(Gb)은 제 1 도전막 패턴(Ga) 상에 위치한다. 게이트 전송부재(G)의 제 2 도전막 패턴(Gb)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 게이트 전송부재의 제 2 도전막 패턴(Gb)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다.
화소 전극(366)은 제 1 기판(301) 상에 위치한다. 구체적으로, 화소 전극(366)은 제 1 기판(310)의 화소 영역에 위치한다. 화소 전극(366)은 게이트 전송부재(G)의 제 1 도전막 패턴(Ga)과 동일 층상에 위치한다. 화소 전극(366)은 제 1 도전막 패턴(Ga)과 동일한 물질로 이루어질 수 있다. 화소 전극(366)과 제 1 도전막 패턴(Ga)은 소정 간격 이격되어 있다.
게이트 절연막(311)은 게이트 전송부재(G) 및 화소 전극(366) 상에 위치한다. 이때, 게이트 절연막(311)은 게이트 전송부재(G) 및 화소 전극(366)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
게이트 절연막(311)은 이의 일부를 관통하는 화소 콘택홀(902)을 갖는 바, 이 화소 콘택홀(902)을 통해 화소 전극(366)의 일부가 노출된다.
반도체층(313)은 게이트 절연막(311) 상에 위치한다. 이때, 반도체층(313)은 게이트 전송부재(G)의 게이트 전극(GE)과 적어도 일부 중첩한다. 반도체층(313)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 1 및 제 2 저항성 접촉층(315a, 315b)은, 도 2에 도시된 바와 같이, 반도체층(313) 상에 위치한다. 제 1 저항성 접촉층(315a)과 제 2 저항성 접촉층(315b)은 반도체층(313)의 채널을 사이에 두고 마주하고 있다. 제 1 저항성 접촉층(315a) 및 제 2 저항성 접촉층(315b) 중 적어도 하나는 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
소스 전극(SE)은 제 1 저항성 접촉층(315a) 및 게이트 절연막(311) 상에 위치한다. 소스 전극(SE)은 데이터 라인(DL)과 일체로 구성된다. 소스 전극(SE)의 적어도 일부는 반도체층(313) 및 게이트 전극(GE)과 중첩된다. 소스 전극(SE)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도시되지 않았지만, 소스 전극(SE)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치할 수도 있다.
소스 전극(SE)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 소스 전극(SE)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
드레인 전극(DE)은 제 2 저항성 접촉층(315b) 및 게이트 절연막(311) 상에 위치한다. 드레인 전극(DE)의 적어도 일부는 반도체층(313) 및 게이트 전극(GE)과 중첩된다. 드레인 전극(DE)은 연결 전극(603)을 통해 화소 전극(366)에 연결된다. 도시되지 않았지만, 드레인 전극(DE)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치할 수도 있다.
제 2 보상 패턴(195)은 드레인 전극(DE)으로부터 돌출되어 제 1 보상 패턴(194)과 중첩한다. 제 2 보상 패턴(195)과 드레인 전극(DE)은 일체로 구성된다. 제 1 보상 패턴(194) 및 제 2 보상 패턴(195)은 마스크의 오정렬에 의해 발생되는 화소들 간 커패시턴스의 편차를 최소화한다. 상기 커패시턴스는 게이트 전송부재(G)와 드레인 전극(DE) 간의 중첩부에 형성된 커패시터의 커패시턴스이다. 제 2 보상 패턴(195) 역시 전술된 소스 전극(SE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 2 보상 패턴과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다. 도시되지 않았지만, 제 2 보상 패턴(195)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치할 수도 있다.
데이터 라인(DL)은 게이트 절연막(311) 상에 위치한다. 도시되지 않았지만, 데이터 라인(DL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다. 데이터 라인(DL)은 게이트 라인(GL)과 교차한다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 이에 따라, 데이터 라인(DL)과 게이트 라인(GL) 간의 기생 커패시턴스의 크기가 줄어들 수 있다. 표시 장치의 최대 투과율을 얻기 위해, 데이터 라인(DL)의 중간 부분은 V자 형태로 구부러진 형태를 가질 수 있다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치할 수도 있다. 데이터 라인(DL) 역시 전술된 소스 전극(SE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 데이터 라인(DL)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
보호막(320)은 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE) 상에 위치한다. 이때, 보호막(320)은 그 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(320)은, 우수한 절연 특성을 가지면서도 노출된 반도체층(313) 부분에 손상을 주지 않도록, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
보호막(320)은 이의 일부를 관통하는 드레인 콘택홀(901) 및 화소 콘택홀(902)을 갖는 바, 드레인 콘택홀(901)을 통해 드레인 전극(DE)의 일부가 노출되며, 화소 콘택홀(902)을 통해 화소 전극(366)의 일부가 노출된다.
공통 전극(130)은 전원 공급부(도시되지 않음)로부터 공통 전압을 공급받는다. 공통 전극(130)은 보호막(320) 상에 위치한다. 공통 전극(130)은 화소 전극(366)과 중첩한다. 각 화소의 공통 전극은 서로 연결된다.
공통 전극(130)은 화소 전극(366)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다.
도 3은 도 1에서 공통 전극(130)만을 따로 나타낸 도면이다.
공통 전극(130)은, 도 3에 도시된 바와 같이, 제 1 수직부(130a), 제 2 수직부(130b), 적어도 하나의 사선부(130c, 130d)를 포함한다.
제 1 수직부(130a) 및 제 2 수직부(130b)는 데이터 라인(DL)에 평행하게 배치된다. 제 1 수직부(130a)는 화소 전극(366)의 일측 가장자리에 위치하여 그 화소 전극(366)의 일측 가장자리를 중첩한다. 제 2 수직부(130b)는 화소 전극(366)의 타측 가장자리에 위치하여 그 화소 전극(366)의 타측 가장자리를 중첩한다.
적어도 하나의 사선부(130c, 130d)는 제 1 수직부(130a)와 제 2 수직부(130b) 사이에 위치한다. 제 1 수직부(130a) 및 제 2 수직부(130b)는 화소 전극(366)을 중첩한다. 적어도 하나의 사선부(130c, 130d)는 제 1 수직부(130a) 및 제 2 수직부(130b) 중 적어도 하나에 연결된다. 인접한 사선부들 사이에 화소 전극을 노출시키는 슬릿(135)이 위치한다.
사선부들(130c, 130d)은 제 1 그룹의 사선부(130c)들과 제 2 그룹의 사선부(130d)들로 구분될 수 있다. 제 1 그룹에 포함된 사선부(130c)들은 서로 평행하다. 제 2 그룹에 포함된 사선부(130d)들은 서로 평행하다. 제 1 그룹의 사선부(130c)와 제 2 그룹의 사선부(130d)는 교차한다.
연결 전극(603)은 보호막(320) 상에 위치한다. 연결 전극(603)은 화소 전극(366) 및 드레인 전극(DE)과 중첩한다. 연결 전극(603)은 드레인 콘택홀(901) 및 화소 콘택홀(902)을 통해 화소 전극(366)과 드레인 전극(DE)을 연결한다.
연결 전극(603)은 전술된 공통 전극(130)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다.
차광층(376)은 제 2 기판(302) 상에 위치한다. 차광층(376)은 화소 영역이 아닌 영역으로부터 광이 방출되는 것을 차단한다. 즉, 차광층(376)은 비화소 영역에서의 빛샘을 방지한다. 이를 위해, 차광층(376)은 화소 영역에 대응하여 개구부를 갖는 바, 그 화소 영역을 제외한 영역을 모두 가린다.
컬러 필터(354)는 제 2 기판(302) 상에 위치한다. 구체적으로, 컬러 필터(354)는 제 2 기판(302)의 화소 영역에 대응하여 위치한다. 컬러 필터(354)는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 포함할 수 있다.
한편, 컬러 필터(354) 및 차광층(376)은 제 2 기판(302)이 아닌 제 1 기판(301)에 위치할 수도 있다.
액정층(333)은 음의 유전 이방성을 가지며 수직 배향된 액정 분자들을 포함할 수 있다.
도 4a 내지 도 4n은 본 발명의 한 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 4a에 도시된 바와 같이, 제 1 기판(101) 상에 제 1 도전막(401)이 형성된다. 제 1 도전막(401)은 제 1 기판(301)의 전면에 형성된다. 이어서, 제 1 도전막(401) 상에 제 2 도전막(402)이 형성된다. 제 2 도전막(402)은 제 1 도전막(401)을 포함한 제 1 기판(301)의 전면(全面)에 형성된다.
제 1 도전막(401)은 스퍼터링(sputtering)과 같은 물리 기상 증착(physical vapor deposition: PVD) 방식으로 제 1 기판(301)에 증착될 수 있다. 또한, 제 2 도전막(402)은 전술된 물리 기상 증착 방식으로 제 1 도전막(401) 상에 증착될 수 있다.
제 1 도전막(401)은 전술된 ITO, IZO, AZO 및 IGZO 중 적어도 하나를 포함할 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
제 2 도전막(402)은 전술된 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 제 2 도전막(402)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다.
이후, 제 1 및 제 2 도전막(401, 402)을 포함한 제 1 기판(301)의 전면에 포토레지스트(PR)가 도포된다.
다음으로, 마스크(M)가 포토레지스트(PR) 상에 배치된다. 마스크(M)는 광이 투과되는 투과 영역(TA), 광이 차단되는 차단 영역(BA) 및 광이 부분적으로 투과되는 반투과 영역(HTA)을 포함한다. 반투과 영역(HTA)은 다수의 슬릿 또는 반투명막을 포함할 수 있다.
이어서, 자외선과 같은 광이 마스크(M)를 통해 포토레지스트(PR)에 선택적으로 조사되어 포토레지스트(PR)가 노광된다. 노광된 포토레지스트(PR)가 현상되면, 도 4b에 도시된 바와 같이, 제 2 도전막(402) 상에 서로 다른 두께를 갖는 제 1 포토레지스트 패턴(PP1) 및 제 2 포토레지스트 패턴(PP2)이 형성된다. 마스크(M)의 차단 영역(BA)에 대응되는 제 2 포토레지스트 패턴(PP2)은 마스크(M)의 반투과 영역(HTA)에 대응되는 제 1 포토레지스트 패턴(PP1)보다 더 두꺼운 두께를 갖는다. 마스크(M)의 투과 영역(TA)에 대응되는 부분의 포토레지스트는 제거된다.
제 1 포토레지스트 패턴(PP1)은 게이트 전송부재(G)가 형성될 부분에 위치하며, 제 2 포토레지스트 패턴(PP2)은 화소 전극(366)이 형성될 부분에 위치한다.
다음으로, 제 1 포토레지스트 패턴(PP1) 및 제 2 포토레지스트 패턴(PP2)을 마스크로 하여 제 2 도전막(402) 및 제 1 도전막(401)이 차례로 식각된다. 그러면, 도 4c에 도시된 바와 같이, 제 1 기판(301) 상에 게이트 전송부재(G) 및 화소 전극 패턴(666)이 형성된다. 이때, 게이트 전송부재(G)는 수직으로 적층된 제 1 도전막 패턴(Ga) 및 그 제 1 도전막 패턴(Ga) 상에 위치한 제 2 도전막 패턴(Gb)을 포함한다. 또한, 화소 전극 패턴(666)은 수직으로 적층된 제 1 도전막 패턴(666a) 및 그 제 1 도전막 패턴(666a) 상에 위치한 제 2 도전막 패턴(666b)을 포함한다.
제 1 도전막(401) 및 제 2 도전막(402)은 식각액을 이용한 습식 식각(wet-etch) 방식으로 제거될 수 있다.
다음으로, 도 4d에 도시된 바와 같이, 애싱(ashing) 공정에 의해 게이트 전송부재(G) 상에 위치한 작은 두께의 제 1 포토레지스트 패턴(PP1)이 완전히 제거되어 게이트 전송부재(G)가 노출된다. 한편, 이 애싱 공정에 의해, 화소 전극 패턴(666) 상에 위치한 큰 두께의 제 2 포토레지스트 패턴(PP2)도 부분적으로 제거되어 그 두께 및 폭이 감소한다. 이하, 애싱된 제 2 포토레지스트 패턴(PP2)을 제 2 포토레지스트 패턴(PP2)의 잔류 패턴(PP2')으로 정의한다.
잔류 패턴(PP2`)의 측면은 역 테이퍼(taper) 형상을 갖는다. 예를 들어, 제 2 도전막 패턴(666b)과 마주보는 잔류 패턴(PP2`)의 일면과 그 잔류 패턴(PP2`)의 측면이 이루는 각(θ)은 둔각이다. 여기서, 제 2 도전막 패턴(666b)과 마주보는 잔류 패턴(PP2`)의 일면은 그 일면의 반대편에 위치한 잔류 패턴(PP2`)의 타면보다 더 작은 면적을 갖는다.
잔류 패턴(PP2`)의 일면과 측면이 이루는 각(θ)의 크기는 애싱 공정 시간에 따라 조절될 수 있다. 애싱 공정 시간이 길수록 전술된 각(θ)이 커진다.
이후, 도 4e에 도시된 바와 같이, 게이트 전송부재(G) 및 잔류 패턴(PP2`) 상에 식각 방지막(700)이 형성된다. 이때, 식각 방지막(700)은 게이트 전송부재(G) 및 잔류 패턴(PP2`)을 포함한 제 1 기판(301)의 전면에 형성될 수 있다. 예를 들어, 도 4e에 도시된 바와 같이, 식각 방지막(700)은, 게이트 전송부재(G)의 제 2 도전막 패턴(Gb), 잔류 패턴(PP2`), 제 1 기판(301) 및 화소 전극 패턴(666)의 제 2 도전막 패턴(666b) 상에 위치할 수 있다. 이때, 잔류 패턴(PP2`) 상의 식각 방지막(700)은 게이트 전송부재(G), 제 1 기판(301) 및 화소 전극 패턴(666) 상의 식각 방지막(700)으로부터 분리된다.
식각 방지막(700)은 자기조립 단분자막(Self-assembled monolayer)을 포함할 수 있다.
자기조립 단분자막은 하기 화학식1로 표현되는 화합물을 포함할 수 있다.
[화학식1]
Figure pat00007
위 화학식1에서의 Y는 황, 규소, 인, 탄소, 치환기와 결합된 황, 치환기와 결합된 규소, 치환기와 결합된 인 및 치환기와 결합된 탄소 중 하나이다.
위 화학식1에서의 R은 C6-C30의 탄화수소기, C6-C30의 방향족기, 하나 이상의 헤테로 원자를 포함하는 C5-C30의 헤테로방향족기, C1-C20의 알킬기, 치환기와 결합된 C6-C30의 탄화수소기, 치환기와 결합된 C6-C30의 방향족기, 하나 이상의 헤테로 원자를 포함하며 치환기와 결합된 C5-C30의 헤테로방향족기, 치환기와 결합된 C1-C20의 알킬기 중 하나이다. 여기서, C1-C20의 알킬기의 주쇄는
Figure pat00008
,
Figure pat00009
,
Figure pat00010
및
Figure pat00011
중 적어도 하나를 함유할 수 있다.
전술된 치환기는 할로겐, C1-C12 알킬기, 다른 치환기와 결합된 C1-C12의 알킬기, 알콕시기, 에테르기, 카르복실기, 티올기 및 아민기 중 적어도 하나를 포함한다.
이와 달리, 자기조립 단분자막은 하기 화학식2로 표현되는 화합물을 포함할 수 있다.
[화학식2]
Figure pat00012
위 화학식2에서의 m과 p는 각각 1 내지 10의 정수이다.
다음으로, 도 4f에 도시된 바와 같이, 잔류 패턴(PP2`)이 제거된다. 이때, 잔류 패턴(PP2`)이 제거될 때 그 잔류 패턴(PP2`) 상에 위치한 식각 방지막(700)도 함께 제거된다. 잔류 패턴(PP2`)은 스트립(strip) 용액에 의해 제거될 수 있다. 스트립 용액은 에틸렌 카보네이트를 포함할 수 있다. 이러한 잔류 패턴(PP2`) 및 그 잔류 패턴(PP2`) 상부의 식각 방지막(700)은, 예를 들어 리프트-오프(lift-off) 공정에 의해 함께 제거될 수 있다.
이와 같이 잔류 패턴(PP2`) 상의 식각 방지막(700)이 제거됨에 따라, 도 4f에 도시된 바와 같이, 화소 전극 패턴(666)의 일부를 노출시키는 식각 방지막 패턴(700a)이 형성된다. 여기서, 화소 전극 패턴(666)의 일부는 그 화소 전극 패턴(666)에 포함된 제 2 도전막 패턴(666b)의 일부이다.
이어서, 도 4g에 도시된 바와 같이, 전술된 식각 방지막 패턴(700a)을 마스크로 하여 화소 전극 패턴(666)의 제 2 도전막 패턴(666b)이 제거된다. 화소 전극 패턴(666)의 제 2 도전막 패턴(666b)이 제거됨에 따라 화소 전극(366)이 형성된다. 즉, 화소 전극 패턴(666)의 제 2 도전막 패턴(666b)이 제거됨에 따라 제 1 도전막 패턴(666a)이 노출되는 바, 그 노출된 제 1 도전막 패턴(666a)이 화소 전극(366)이다.
이와 같이 접착층으로서의 제 1 도전막 패턴(Ga)을 포함하는 게이트 전송부재(G) 및 화소 전극(366)은 1회의 마스크 공정만으로 함께 형성된다.
한편, 제 2 도전막 패턴(666b)은 식각액을 이용한 습식 식각(wet-etch) 방식으로 제거될 수 있다. 이때, 식각 방지막 패턴(700a)과 화소 전극 패턴(666)의 제 1 도전막 패턴(666a) 사이에 위치한 제 2 도전막 패턴(666b) 부분도 제거될 수 있도록 제 2 도전막 패턴(666b)은 과도 식각(over etch) 방식으로 제거될 수 있다. 과도 식각은 일반적인 식각 보다 2배 이상의 시간 동안 수행될 수 있다.
습식 식각 공정에 의해 제 2 도전막 패턴(666b)이 제거될 때 게이트 전송부재(G)는 식각 방지막 패턴(700a)에 의해 보호된다. 따라서, 위 습식 식각 공정시의 식각액에 의한 게이트 전송부재(G)의 손상이 방지될 수 있다.
이후, 도 4h에 도시된 바와 같이, 식각 방지막 패턴(700a)이 제거된다. 식각 방지막 패턴(700a)은 식각 가스를 이용한 건식 식각(dry-etch) 방식으로 제거될 수 있다. 한편, 식각 방지막 패턴(700a)이 제거되더라도, 식각 방지막(700)과 접촉하였던 게이트 전송부재(G), 화소 전극 패턴(666) 및 제 1 기판(301) 상에는 자기조립 단분자막에 포함된 성분이 남아있을 수 있다.
다음으로, 도 4i에 도시된 바와 같이, 게이트 전송부재(G) 및 화소 전극(366)을 포함한 제 1 기판(301)의 전면(全面)에 게이트 절연막(311)이 형성된다.
이어서, 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면(全面)에 비정질 규소 또는 다결정 규소와 같은 반도체 물질, 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 또는 실리사이드와 같은 불순물 반도체 물질이 차례로 증착된다. 그리고, 포토리쏘그라피 및 식각 공정을 통해 반도체 물질 및 불순물 반도체 물질이 선택적으로 제거됨으로써, 도 4j에 도시된 바와 같이, 게이트 전송부재(G)의 게이트 전극(GE)을 중첩하는 반도체층(313) 및 저항성 접촉층(315)이 형성된다.
이어서, 저항성 접촉층(315) 및 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면에 소스 금속층이 형성된다. 이후, 포토리쏘그라피 공정 및 식각 공정을 통해 이 소스 금속층이 선택적으로 제거됨으로써, 도 4k에 도시된 바와 같이, 반도체층(313) 및 게이트 전극(GE)을 중첩하는 소스 전극(SE) 및 드레인 전극(DE)이 형성된다. 이때, 위 식각 공정에 의해 반도체층(313)의 채널 영역 상에 위치한 저항성 접촉층(315) 부분이 모두 제거되어 서로 분리된 제 1 저항성 접촉층(315a) 및 제 2 저항성 접촉층(315b)이 형성된다. 또한, 그 식각 공정에 의해 채널 영역에 위치한 반도체층(313)의 일부가 제거된다.
한편, 반도체층(313), 제 1 저항성 접촉층(315a), 제 2 저항성 접촉층(315b), 소스 전극(SE) 및 드레인 전극(DE)은, 전술된 바와 같은 반투과 영역을 포함하는 마스크를 이용한 일반적인 회절 노광 방법을 통해 제조될 수 있다. 이와 같은 경우, 1회의 마스크 공정으로 반도체층(313), 제 1 저항성 접촉층(315a), 제 2 저항성 접촉층(315b), 소스 전극(SE) 및 드레인 전극(DE)이 함께 형성될 수 있다.
다음으로, 도 4l에 도시된 바와 같이, 소스 전극(SE), 드레인 전극(DE) 및 반도체층(313)의 채널 영역을 포함한 제 1 기판(301)의 전면(全面)에 보호막(320)이 형성된다.
이어서, 포토리쏘그라피 공정 및 식각 공정을 통해 보호막(320) 및 게이트 절연막(311)이 선택적으로 제거됨으로써, 도 4m에 도시된 바와 같이, 드레인 전극(DE)을 노출시키는 드레인 콘택홀(901) 및 화소 전극(366)을 노출시키는 화소 콘택홀(902)이 형성된다.
이후, 보호막(320) 및 드레인 전극(DE)을 포함한 제 1 기판(301)의 전면에 전술된 ITO, IZO, AZO 및 IGZO와 같은 투명 전극용 물질이 형성된다. 그리고, 포토리쏘그라피 및 식각 공정을 통해 투명 전극용 물질이 선택적으로 제거됨으로써, 도 4n에 도시된 바와 같이, 공통 전극(130) 및 연결 전극(603)이 형성된다. 공통 전극(130)은 화소 전극(366)과 중첩하게 보호막(320) 상에 위치한다. 연결 전극(603)은 드레인 전극(DE)과 화소 전극(366)을 중첩하게 보호막(320) 상에 위치한다. 또한, 연결 전극(603)은 드레인 콘택홀(901)을 통해 드레인 전극(DE)에 연결되며, 화소 콘택홀(902)을 통해 화소 전극(366)에 연결된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
G: 게이트 전송부재 Ga: 제 1 도전막 패턴
Gb: 제 2 도전막 패턴 700: 식각 방지막
666: 화소 전극 패턴 666a: 제 1 도전막 패턴
666b: 제 2 도전막 패턴 PP2`: 잔류 패턴
301: 기판

Claims (19)

  1. 기판 상에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계;
    상기 제 2 도전막 상에, 제 1 포토레지스트 패턴 및 상기 제 1 포토레지스트 패턴보다 더 큰 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계:
    상기 제 1 및 제 2 포토레지스트 패턴을 마스크로 상기 제 1 및 제 2 도전막을 제거하여, 제 1 도전막 패턴 및 제 2 도전막 패턴을 포함하는 게이트 전송부재와 제 1 도전막 패턴 및 제 2 도전막 패턴을 포함하는 화소 전극 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 제거하고, 상기 제 2 포토레지스트 패턴의 잔류 패턴을 형성하는 단계;
    상기 게이트 전송부재 및 상기 잔류 패턴 상에 식각 방지막을 형성하는 단계;
    상기 잔류 패턴을 제거하여, 상기 화소 전극 패턴의 제 2 도전막 패턴을 노출시키는 식각 방지막 패턴을 형성하는 단계; 및
    상기 식각 방지막 패턴을 마스크로 상기 화소 전극 패턴의 제 2 도전막 패턴을 제거하여 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각 방지막 패턴을 제거하는 단계를 더 포함하는 표시 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 식각 방지막은 자기조립 단분자막을 포함하는 표시 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 자기조립 단분자막은 하기 화학식1로 표현되는 화합물을 포함하며;
    [화학식1]
    Figure pat00013

    상기 화학식1의 Y는 황, 규소, 인, 탄소, 치환기와 결합된 황, 치환기와 결합된 규소, 치환기와 결합된 인 및 치환기와 결합된 탄소 중 하나이며;
    상기 화학식1의 R은 C6-C30의 탄화수소기, C6-C30의 방향족기, 하나 이상의 헤테로 원자를 포함하는 C5-C30의 헤테로방향족기, C1-C20의 알킬기, 치환기와 결합된 C6-C30의 탄화수소기, 치환기와 결합된 C6-C30의 방향족기, 하나 이상의 헤테로 원자를 포함하며 치환기와 결합된 C5-C30의 헤테로방향족기, 치환기와 결합된 C1-C20의 알킬기 중 하나로부터 선택되며;
    상기 치환기는 할로겐, C1-C12 알킬기, 다른 치환기와 결합된 C1-C12의 알킬기, 알콕시기, 에테르기, 카르복실기, 티올기 및 아민기 중 적어도 하나를 포함하는 표시 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 C1-C20의 알킬기의 주쇄는
    Figure pat00014
    ,
    Figure pat00015
    ,
    Figure pat00016
    및
    Figure pat00017
    중 적어도 하나를 함유한 표시 장치의 제조 방법.
  6. 제 3 항에 있어서,
    상기 자기조립 단분자막은 하기 화학식2로 표현되는 화합물을 포함하며;
    [화학식2]
    Figure pat00018

    상기 화학식2의 m과 p는 각각 1 내지 10의 정수인 표시 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 식각 방지막은 상기 게이트 전송부재 및 상기 잔류 패턴을 포함한 상기 기판의 전면에 형성되는 표시 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 잔류 패턴 상의 식각 방지막은 상기 게이트 전송부재 상의 식각 방지막으로부터 분리된 표시 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 잔류 패턴은 상기 제 2 포토레지스트 패턴보다 더 작은 두께 및 폭을 갖는 표시 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 도전막 패턴과 마주보는 상기 잔류 패턴의 일면과 상기 잔류 패턴의 측면이 둔각을 이루는 표시 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 도전막 패턴과 마주보는 상기 잔류 패턴의 일면은 상기 일면의 반대편에 위치한 상기 잔류 패턴의 타면보다 더 작은 면적을 갖는 표시 장치의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 1 도전막은 ITO, IZO, AZO 및 IGZO 중 적어도 하나를 포함하는 표시 장치의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제 2 도전막은 몰리브덴, 크롬, 티타늄, 알루미늄, 은 및 구리 중 적어도 하나를 포함하는 표시 장치의 제조 방법.
  14. 제 1 항에 있어서,
    상기 게이트 전송부재는 게이트 전극 및 게이트 라인을 포함하는 표시 장치의 제조 방법.
  15. 제 1 기판;
    상기 제 1 기판 상에 배치된 게이트 전송부재 및 화소 전극;
    상기 게이트 전송부재 및 상기 화소 전극 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되어 상기 게이트 전송부재의 게이트 전극과 중첩하는 반도체층; 및
    상기 반도체층 상에 배치된 소스 전극 및 드레인 전극을 포함하며;
    상기 게이트 전송부재는 상기 화소 전극과 동일한 물질로 이루어진 제 1 도전막 패턴 및 상기 제 1 도전막 패턴 상에 배치된 제 2 도전막 패턴을 포함하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 제 2 도전막 패턴은 자기조립 단분자막의 잔사를 포함하는 표시 장치.
  17. 제 15 항에 있어서,
    상기 제 1 도전막 패턴은 ITO, IZO, AZO 및 IGZO 중 적어도 하나를 포함하는 표시 장치.
  18. 제 15 항에 있어서,
    상기 제 2 도전막 패턴은 몰리브덴, 크롬, 티타늄, 알루미늄, 은 및 구리 중 적어도 하나를 포함하는 표시 장치.
  19. 제 15 항에 있어서,
    상기 제 1 기판에 대향하여 위치한 제 2 기판; 및
    상기 제 1 기판과 제 2 기판 사이에 배치된 액정층을 더 포함하는 표시 장치.

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