KR20110071594A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명의 일 예에 따른 박막 트랜지스터 기판은 서로 평행하게 일 방향으로 연장 형성된 복수의 게이트 라인 및 스토리지 라인와, 게이트 라인으로부터 돌출된 게이트 전극와, 게이트 라인과 교차하는 방향으로 연장 형성된 복수의 데이터 라인과, 게이트 라인 및 스토리지 라인과 데이터 라인 사이에 형성된 게이트 절연막을 포함하며, 게이트 절연막은 게이트 전극 상부에서 스토리지 라인 상부보다 두껍게 형성된다.
본 발명에 의하면, 박막 트랜지스터의 게이트 절연막을 두껍게 형성함으로써 박막 트랜지스터의 기생 캐패시턴스를 줄일 수 있고, 스토리지 라인 상의 게이트 절연막을 얇게 형성할 수 있어 스토리지 캐패시턴스를 증가시킬 수 있다. 따라서, 개구율을 증가시키지 않고도 표시 장치의 동작 특성을 향상시킬 수 있다.
게이트 절연막, 두께, 기생 캐패시턴스, 스토리지 캐패시턴스
Description
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 특히 박막 트랜지스터의 기생 캐패시턴스는 줄이고, 스토리지 캐패시턴스는 증가시킬 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display; LCD)는 현재 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극이 형성된 박막 트랜지스터 기판과 공통 전극이 형성된 컬러 필터 기판, 그리고 이들 사이에 삽입된 액정층으로 구성되며, 화소 전극 및 공통 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층에 투과되는 빛의 양을 조절하는 방식으로 화상을 표시한다.
여기서, 박막 트랜지스터 기판은 액정 표시 장치에서 각 화소를 독립적으로 구동시키기 위한 회로 기판으로서 사용된다. 이러한 박막 트랜지스터 기판에는 게이트 라인과 데이터 라인이 형성되고, 박막 트랜지스터 및 화소 전극 등이 형성된 다. 또한, 박막 트랜지스터는 게이트 전극, 게이트 절연막, 활성층, 소오스 전극 및 드레인 전극 등으로 구성된다. 한편, 게이트 라인과 수평으로 스토리지 라인이 형성되며, 게이트 절연막 및 보호막을 사이에 두고 화소 전극과 스토리지 캐패시터를 형성하게 된다. 이러한 박막 트랜지스터 기판은 일반적으로 5 마스크를 이용하여 제조할 수 있는데, 게이트 라인, 활성층, 데이터 라인, 콘택홀 및 화소 전극 형성 시 각각의 마스크가 필요하게 된다.
그런데, 박막 트랜지스터는 게이트 전극과 소오스 전극 사이 및 게이트 전극과 드레인 전극 사이 사이에 기생 캐패시턴스(Parasitic Capacitance)가 존재하며, 게이트 절연막의 두께에 따라 기생 캐패시턴스의 차이가 발생한다. 즉, 게이트 절연막의 두께를 증가시켜 박막 트랜지스터의 기생 캐패시턴스를 줄일 수 있다. 그러나, 게이트 절연막의 두께가 증가하면 스토리지 캐패시턴스(Storage Capacitance; Cst) 또한 감소하게 된다. 이를 보상하기 위해 스토리지 라인의 선폭을 증가시켜야 하지만, 이는 개구율의 감소를 초래하게 된다.
본 발명은 박막 트랜지스터의 기생 캐패시턴스를 줄이고, 스토리지 캐패시턴스를 증가시킬 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공한다.
본 발명은 박막 트랜지스터의 게이트 절연막을 스토리지 라인 상의 게이트 절연막보다 두껍게 형성하여 박막 트랜지스터의 기생 캐패시턴스를 줄이고, 스토리지 캐패시턴스를 증가시킬 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.
본 발명은 사용 마스크 수를 증가시키지 않고 박막 트랜지스터의 게이트 절연막과 스토리지 라인 상의 게이트 절연막의 두께를 다르게 형성하는 박막 트랜지스터 및 그 제조 방법을 제공한다.
본 발명의 일 실기 예에 따른 박막 트랜지스터 기판은 일 방향으로 연장 형성된 복수의 게이트 라인 및 스토리지 라인; 상기 게이트 라인으로부터 돌출된 게이트 전극; 상기 게이트 라인과 교차하는 방향으로 연장 형성된 복수의 데이터 라인; 상기 게이트 라인 및 스토리지 라인과 상기 데이터 라인 사이에 형성된 게이트 절연막을 포함하며, 상기 게이트 절연막은 상기 게이트 전극 상부에서 상기 게이트 라인 및 스토리지 라인 상부보다 두껍게 형성된다.
상기 게이트 전극 상부에 형성된 상기 게이트 절연막과 상기 게이트 라인 및 스토리지 라인 상부에 형성된 상기 게이트 절연막의 두께비는 적어도 2:1이다.
본 발명의 다른 실시 예에 따른 박막 트랜지스터의 제조 방법은 기판 상부에 일부가 돌출되어 게이트 전극이 형성된 게이트 라인과 상기 게이트 라인과 이격되어 스토리지 라인을 형성하는 단계; 상기 게이트 전극과 상기 스토리지 라인 상부에 두께가 다른 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상부에 상기 게이트 라인과 교차되는 방향으로 데이터 라인을 형성하는 단계를 포함하며, 상기 게이트 절연막은 상기 게이트 전극 상부가 상기 게이트 라인 및 스토리지 라인 상부보다 두껍게 형성된다.
상기 게이트 절연막을 형성하는 단계는, 상기 게이트 전극, 게이트 라인 및 스토리지 라인을 포함한 기판 상부에 제 1 게이트 절연막을 형성하는 단계; 상기 기판 상부에 적어도 상기 게이트 전극을 노출시키는 쉐도우 마스크를 마련하는 단계; 및 상기 쉐도우 마스크가 마련된 상태에서 제 2 게이트 절연막을 형성하는 단계를 포함하며, 상기 쉐도우 마스크가 마련된 상태에서 활성층을 형성하는 단계를 더 포함한다.
상기 게이트 절연막을 형성하는 단계는, 상기 게이트 전극, 게이트 라인 및 스토리지 라인을 포함한 기판 상부에 게이트 절연막을 형성한 후 반도체층을 형성하는 단계; 적어도 상기 게이트 전극을 포함한 영역과 중첩되도록 식각 마스크를 형성하는 단계; 상기 식각 마스크를 이용하여 노출된 상기 반도체층을 식각하여 활성층을 형성하는 단계; 및 상기 식각 마스크를 이용하여 상기 게이트 절연막의 노출된 영역을 소정 두께 식각하는 단계를 포함한다.
상기 게이트 절연막을 형성하는 단계는, 상기 게이트 전극, 게이트 라인 및 스토리지 라인을 포함한 기판 상부에 게이트 절연막을 형성한 후 반도체층을 형성하는 단계; 상기 기판 상부에 적어도 상기 게이트 전극을 가리고 나머지 영역을 노출시키는 쉐도우 마스크를 마련하는 단계; 상기 쉐도우 마스크를 식각 마스크로 상기 반도체층을 식각하여 활성층을 형성하는 단계; 및 상기 쉐도우 마스크를 식각 마스크로 이용하여 상기 게이트 절연막의 노출된 영역을 소정 두께 식각하는 단계를 포함한다.
상기 게이트 절연막을 형성하는 단계는, 상기 게이트 전극, 게이트 라인 및 스토리지 라인을 포함한 기판 상부에 게이트 절연막, 반도체층 및 도전층을 형성하는 단계; 상기 도전층 상부에 감광막을 형성한 후 광의 투과량이 다른 적어도 세 영역을 갖는 마스크를 이용한 노광 및 현상 공정으로 상기 감광막이 적어도 상기 게이트 전극을 포함한 영역에 잔류하도록 패터닝하는 단계; 및 상기 패터닝된 감광막을 식각 마스크로 상기 도전층막 및 상기 반도체층을 선택적으로 식각하여 데이터 라인을 형성하는 동시에 활성층을 형성하는 단계; 및 상기 감광막을 식각 마스크로 상기 게이트 절연막을 소정 두께 식각하는 단계를 포함한다.
상기 마스크는 제 1 투과 영역, 상기 제 1 투과 영역보다 적은 광을 투과하는 제 2 투과 영역 및 광을 완전히 차단하는 차단 영역을 포함하며, 상기 제 1 투과 영역에 의해 노광된 상기 감광막의 일 영역을 마스크로 이용한 식각 공정으로 상기 도전층 및 반도체층의 소정 영역 및 상기 게이트 절연막의 소정 영역이 식각되고, 상기 제 2 투과 영역에 의해 노광된 상기 감광막의 일 영역을 마스크로 이용 한 식각 공정으로 상기 도전층의 소정 영역이 식각되며, 상기 차단 영역에 의해 노광되지 않은 상기 감광막의 일 영역에 의해 상기 도전막 및 반도체층이 식각되지 않는다.
상기 마스크는 슬릿의 폭 및 간격을 조절하여 노광량을 조절하는 슬릿 마스크를 포함한다.
본 발명의 실시 예들은 박막 트랜지스터 기판의 게이트 절연막 두께를 다르게 형성한다. 즉, 게이트 전극을 포함한 박막 트랜지스터의 적어도 일부에 제 1 두께의 게이트 절연막을 형성하고, 적어도 스토리지 라인 상부를 포함한 나머지 영역에는 제 1 두께보다 얇게 제 2 두께의 게이트 절연막을 형성한다. 또한, 사용 마스크 수를 추가하지 않고 약간의 공정 변화를 통하여 게이트 절연막의 두께를 다르게 형성한다.
본 발명의 실시 예들에 의하면, 박막 트랜지스터의 게이트 절연막을 두껍게 형성함으로써 박막 트랜지스터의 기생 캐패시턴스를 줄일 수 있고, 스토리지 라인 상의 게이트 절연막을 얇게 형성할 수 있어 스토리지 캐패시턴스를 증가시킬 수 있다. 따라서, 개구율을 증가시키지 않고도 표시 장치의 동작 특성을 향상시킬 수 있다.
또한, 사용 마스크 수를 증가시키지 않고 공정을 진행할 수 있으므로 생산성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판은 기판(110) 상부에 일 방향으로 연장되는 복수의 게이트 라인(120)과, 게이트 라인(120)과 평행하게 연장되는 복수의 스토리지 라인(125)과, 게이트 라인(120) 및 스토리지 라인(125)과 교차하는 방향으로 연장되는 복수의 데이터 라인(140)과, 게이트 라인(120)과 데이터 라인(140)에 의해 정의된 화소 영역에 형성된 화소 전극(150)과, 게이트 라인(120), 데이터 라인(140) 및 화소 전극(150)에 접속된 박막 트랜지스터(160)를 포함한다. 또한, 적어도 게이트 라인(120) 및 스토리지 라 인(125) 상에 형성된 게이트 절연막(130)과, 화소 전극(150) 하부에 형성된 보호막(170)을 더 포함할 수 있다.
기판(110)은 투명 기판을 이용할 수 있는데, 예를들어 실리콘 기판, 글래스 기판 또는 플렉서블 디스플레이를 구현하는 경우에는 플라스틱 기판(PE, PES, PET, PEN 등)이 사용될 수 있다. 또한, 기판(110)은 반사형 기판이 이용될 수 있는데, 예를들어 메탈 기판이 사용될 수 있다. 메탈 기판은 스테인레스 스틸, 티타늄(Ti), 몰리브덴(Mo) 또는 이들의 합금으로 형성될 수 있다. 한편, 기판(110)으로 메탈 기판을 이용할 경우 메탈 기판 상부에 절연막을 형성하는 것이 바람직하다. 이는 메탈 기판과 게이트 라인(120) 및 스토리지 라인(125)의 단락을 방지하고, 메탈 기판으로부터 금속 원자의 확산을 방지하기 위함이다. 이러한 절연막으로는 티타늄나이트라이드(TiN), 티타늄알루미늄나이트라이드(TiAlN), 실리콘카바이드(SiC) 또는 이들의 화합물중 적어도 하나를 포함하는 무기 물질을 이용할 수 있다.
게이트 라인(120)은 일 방향, 예를들어 가로 방향으로 연장되도록 형성하며, 게이트 라인(120)의 일부가 상부 또는 하부로 돌출되어 게이트 전극(122)을 이루도록 형성한다. 게이트 라인(120)은 도전 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 또한, 게이트 라인(120)은 단일층 뿐만 아니라 복수 금속층의 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등의 금속층과 비저항이 작은 알루미늄(Al) 계열 또는 은(Ag) 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다.
스토리지 라인(125)은 게이트 라인(120)과 평행하게 연장 형성되며, 게이트 라인(120)과 동일 물질을 이용하여 동일 공정에 의해 형성될 수 있다. 스토리지 라인(125)은 액정 표시 장치에서 박막 트랜지스터 기판과 컬러 필터 기판 사이에 위치하는 액정층에 인가된 액정 전압을 안정적으로 유지하기 위하여 형성된다. 또한, 스토리지 라인(125)은 화소 영역 내에서 게이트 절연막(130) 및 보호막(170)을 사이에 두고 화소 전극(150)과 스토리지 캐패시터를 이룬다. 이때, 게이트 절연막(130) 및 보호막(170)의 두께가 얇을수록 스토리지 캐패시턴스는 증가하게 된다.
게이트 절연막(130)은 적어도 게이트 라인(120) 및 스토리지 라인(125) 상에 형성될 수 있고, 전체 상부에 형성될 수도 있다. 게이트 절연막(130)은 적어도 게이트 라인(120) 및 스토리지 라인(125) 상에 형성되어 게이트 라인(120) 및 스토리지 라인(125)과 데이터 라인(140)을 절연시킨다. 이러한 게이트 절연막(130)은 금속 물질과의 밀착성이 우수하며 절연 내압이 우수한 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiN)를 포함하는 무기 절연막 중 하나 또는 그 이상의 절연 물질을 이용하여 형성할 수 있다. 또한, 본 발명에 따른 게이트 절연막(130)은 박막 트랜지스터(160) 영역과 다른 영역의 두께가 다르게 형성되는데, 박막 트랜지스터(160)의 게이트 전극(122) 상부의 게이트 절연막(130a)이 다른 영역의 게이트 절연막(130b)에 비해 두껍게 형성된다. 이렇게 게이트 전극(122) 상부의 게이트 절연막(130a)이 다른 영역의 게이트 절연막(130b)보다 두껍게 형성되기 때문에 박막 트 랜지스터(160)의 기생 캐패시턴스를 줄이고, 스토리지 캐패시턴스를 증가시킬 수 있다.
데이터 라인(140)은 게이트 라인(120) 및 스토리지 라인(125)과 교차하는 방향으로 연장 형성되며, 그 일부가 돌출되어 소오스 전극(142)이 형성된다. 또한, 데이터 라인(140) 형성시 소오스 전극(142)과 소정 간격 이격되어 드레인 전극(144)이 형성된다. 소오스 전극(142) 및 드레인 전극(124)은 게이트 전극(122)과 일부 중첩되고 게이트 전극(122) 상에서 이격되어 형성된다. 이러한 데이터 라인(140)은 도전성 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 즉, 게이트 라인(120) 및 스토리지 라인(125)과 동일 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 또한, 데이터 라인(140)은 단일층 뿐만 아니라 복수 금속층의 다중층으로 형성할 수 있다.
박막 트랜지스터(160)는 게이트 라인(120)에 공급되는 신호에 응답하여 데이터 라인(140)에 공급되는 화소 신호가 화소 전극(150)에 충전되도록 한다. 따라서, 박막 트랜지스터(160)는 게이트 라인(120)에 접속된 게이트 전극(122)과, 데이터 라인(140)에 접속된 소오스 전극(142)과, 화소 전극(150)에 접속된 드레인 전극(144)과, 게이트 전극(122)과 소오스 전극(142) 및 드레인 전극(144) 사이에 순차적으로 형성된 게이트 절연막(130) 및 활성층(132)을 포함한다. 또한, 활성층(132)의 적어도 일부에 형성된 오믹 콘택층(134)을 더 포함할 수 있다. 여기서, 활성층(132)은 비정질 실리콘막, 결정질 실리콘막, 전도성 금속 산화물 등을 이용하여 형성할 수 있고, 오믹 콘택층(134)은 결정질 실리콘막을 이용하여 형성할 수 있다.
게이트 라인(120), 데이터 라인(140) 및 박막 트랜지스터(160)의 상부에는 보호막(170)이 형성된다. 보호막(170)은 실리콘 옥사이드 또는 실리콘 나이트라이드 등의 무기 물질로 형성될 수도 있고, 저유전율 유기 절연막으로 형성될 수도 있다. 물론 무기 절연막과 유기 절연막의 이중막으로 형성될 수도 있다. 또한, 보호막(170)의 일 영역에는 드레인 전극(144)을 노출시키는 콘택홀(172)이 형성된다.
화소 전극(150)은 게이트 라인(120)과 데이터 라인(140)에 의해 확정된 화소 영역의 기판(110)상에 형성되며, 콘택홀(172)을 통해 드레인 전극(144)과 접속되도록 형성된다. 또한, 화소 전극(150)은 드레인 전극(144)과 일부 중첩되도록 형성되지만, 박막 트랜지스터(160)가 형성된 영역에는 형성되지 않을 수 있다. 이러한 화소 전극(150)은 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 인듐 아연 산화물(Indium Zinc Oxide : IZO)을 포함하는 투명 도전막을 이용하는 것이 바람직하다.
상기한 바와 같이 본 발명은 박막 트랜지스터(160)의 게이트 전극(122) 상의 게이트 절연막(130a)을 화소 영역, 특히 스토리지 라인(125) 상부의 게이트 절연막(130b)보다 두껍게 형성한다. 게이트 전극(122) 상부의 게이트 절연막(130a)이 두껍게 형성되기 때문에 박막 트랜지스터(160)의 게이트 전극(122)과 소오스 전 극(142) 사이의 기생 캐패시턴스(Cgs)와 게이트 전극(122)과 드레인 전극(144) 사이의 기생 캐패시턴스(Cgd)를 줄일 수 있다. 또한, 스토리지 라인(125) 상부의 게이트 절연막(130b) 두께를 줄일 수 있어 스토리지 캐패시턴스(Cst)를 증가시킬 수 있다.
이러한 본 발명에 따른 게이트 절연막의 두께를 다르게 형성하는 박막 트랜지스터 기판은 다양한 방법으로 제조할 수 있는데, 본 발명의 실시 예들에 따른 박막 트랜지스터 기판의 제조 방법을 이하에서 도면을 이용하여 설명하면 다음과 같다.
도 3(a) 내지 도 3(f)는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 기판(110) 상부에 제 1 도전층을 형성한 후 제 1 마스크를 이용한 사진 및 식각 공정으로 제 1 도전층을 패터닝한다. 이에 의해 게이트 전극(122)을 포함한 게이트 라인(120)이 형성되고, 스토리지 라인(125)이 형성된다. 게이트 라인(120) 및 스토리지 라인(125)은 예를들어 가로 방향으로 연장 형성되고, 게이트 라인(120)으로부터 돌출되어 게이트 전극(122)이 형성된다. 그리고, 전체 상부면에 제 1 게이트 절연막(131a)을 형성한다. 여기서, 제 1 게이트 절연막(130a)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함하는 무기 절연막을 이용하여 형성하며, 예를들어 2000Å 정도의 두께로 형성한다.
도 3(b)를 참조하면, 기판(110)과 이격되어 기판(110) 상부에 쉐도우 마스 크(200)를 마련한다. 쉐도우 마스크(200)는 게이트 전극(122)을 포함한 박막 트랜지스터(160) 영역의 적어도 일부 노출시키는 형상으로 마련된다. 쉐도우 마스크(200)가 마련된 상태에서 제 2 게이트 절연막(131b)을 형성한다. 제 2 게이트 절연막(131b)은 예를들어 2000Å의 두께로 형성한다. 이때, 쉐도우 마스크(200)는 적어도 게이트 전극(122)을 포함하는 박막 트랜지스터(160) 영역을 노출시키도록 형성되므로 제 2 게이트 절연막(131b)은 적어도 게이트 전극(122) 상부에 형성된다. 따라서, 게이트 전극(122) 상부에는 제 1 및 제 2 게이트 절연막(131a 및 131b)이 적층되고, 나머지 영역에는 제 1 게이트 절연막(131a)만 형성된다. 따라서, 게이트 전극(122) 상부가 나머지 영역보다 두껍게 게이트 절연막(130)이 형성된다. 즉, 게이트 전극(122) 상부에는 4000Å 두께의 게이트 절연막(130a)이 형성되고, 나머지 영역에는 2000Å 두께의 게이트 절연막(130b)이 형성된다.
도 3(c)를 참조하면, 기판(110) 상에 쉐도우 마스크(200)가 마련된 상태에서 제 1 및 제 2 반도체층을 연속적으로 형성한다. 이때, 쉐도우 마스크(200)가 게이트 전극(122)을 포함한 박막 트랜지스터(160) 영역의 적어도 일부를 노출시키는 형상으로 마련되므로 제 1 및 제 2 반도체층은 제 2 게이트 절연막(132) 상부에 형성된다. 따라서, 활성층(132) 및 오믹 콘택층(134)이 형성된다. 활성층(132)을 형성하기 위한 제 1 반도체층은 수소화 비정질 실리콘막, 결정질 실리콘막, 금속 산화물 등을 포함할 수 있다. 또한, 오믹 콘택층(134)을 형성하기 위한 제 2 반도체층은 결정질 실리콘막을 이용할 수 있다.
도 3(d)를 참조하면, 전체 구조 상부에 제 2 도전층을 형성한 후 제 2 마스 크를 이용한 사진 및 식각 공정으로 제 2 도전층을 패터닝한다. 이에 의해 소오스 전극(142) 및 드레인 전극(144)을 포함한 데이터 라인(140)이 형성된다. 여기서, 데이터 라인(140)은 게이트 라인(120) 및 스토리지 라인(125)과 교차하는 방향으로 연장 형성되며, 데이터 라인(140)으로부터 분기되어 소오스 전극(142) 및 드레인 전극(144)이 형성된다. 또한, 소오스 전극(142) 및 드레인 전극(144)은 게이트 전극(122) 상부에서 소정 간격 이격되도록 형성되고, 이들에 의해 노출된 활성층(132)이 채널 영역이 된다. 여기서, 제 2 도전층으로는 금속 단일층 또는 다중층을 이용하는 것이 바람직하며, 제 2 도전층은 게이트 라인(120)을 형성하기 위한 제 1 도전층과 동일한 물질을 이용할 수도 있다.
도 3(e)를 참조하면, 전체 상부면에 보호막(170)을 형성한다. 보호막(170)은 실리콘 옥사이드 또는 실리콘 나이트라이드 등의 무기 절연막을 이용하여 형성하거나, BCB(Benzocyclobutane), 아크릴계 수지(acryl resine) 등의 유기 절연막을 이용하여 형성하며, 이들을 적층하여 형성할 수도 있다. 이후 제 3 마스크를 이용한 사진 및 식각 공정으로 보호막(170)의 소정 영역을 식각하여 드레인 전극(144)을 노출시키는 콘택홀(172)을 형성한다.
도 3(f)를 참조하면, 전체 구조 상부에 제 3 도전층을 형성한 후 제 4 마스크를 이용한 사진 및 식각 공정으로 제 3 도전층을 패터닝하여 화소 전극(150)을 형성한다. 이때, 화소 전극(150)은 콘택홀(172)을 통해 드레인 전극(144)과 접촉되어 형성된다. 또한, 제 4 도전층은 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 인듐 아연 산화물(Indium Zinc Oxide : IZO)을 포함하는 투명 도전층을 이용하여 형성할 수 있다.
도 4(a) 내지 도 4(f)는 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다. 이하의 설명에서 상기 설명과 중복되는 내용의 설명은 생략하도록 하겠다.
도 4(a)를 참조하면, 기판(110) 상부에 제 1 도전층을 형성한 후 제 1 마스크를 이용한 사진 및 식각 공정으로 제 1 도전층을 패터닝한다. 이에 의해 일 방향으로 연장 형성된 게이트 라인(120) 및 스토리지 라인(125)이 형성되고, 게이트 라인(120)으로부터 돌출되어 게이트 전극(122)이 형성된다. 이어서, 전체 상부면에 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 예를들어 4000Å의 두께로 형성한다.
도 4(b)를 참조하면, 기판(110) 상에 제 1 및 제 2 반도체층(132a 및 134a)을 형성한다. 이어서, 제 2 반도체층(134a) 상에 감광막(210)을 형성한 후 제 2 마스크를 이용한 사진 및 현상 공정으로 감광막(210)을 패터닝한다. 이때, 감광막(210)은 게이트 전극(122)을 포함한 박막 트랜지스터(160) 영역과 적어도 일부 중첩되도록 패터닝된다.
도 4(c)를 참조하면, 감광막(210)을 식각 마스크로 이용하여 제 2 반도체층(134b) 및 제 1 반도체층(132a)을 식각한다. 이에 따라 활성층(132) 및 오믹 콘택층(124)이 형성된다. 이어서, 감광막(210)을 식각 마스크로 이용한 계속된 식각 공정으로 노출된 게이트 절연막(130)을 식각한다. 게이트 절연막(130)은 예를들어 2000Å 정도 제거되도록 식각한다. 따라서, 게이트 전극(122) 상부에는 4000Å 두께의 게이트 절연막(130a)이 잔류하고, 다른 영역에는 2000Å 두께의 게이트 절연막(130b)이 잔류하게 된다.
도 4(d)를 참조하면, 감광막(210)을 제거한 후 전체 구조 상부에 제 2 도전층을 형성한 후 제 3 마스크를 이용한 사진 및 식각 공정으로 제 2 도전층을 패터닝한다. 이에 의해 소오스 전극(142) 및 드레인 전극(144)을 포함한 데이터 라인(140)이 형성된다.
도 4(e)를 참조하면, 전체 상부면에 보호막(170)을 형성한 후 제 4 마스크를 이용한 사진 및 식각 공정으로 보호막(170)의 소정 영역을 식각하여 드레인 전극(144)을 노출시키는 콘택홀(172)을 형성한다.
도 4(f)를 참조하면, 전체 구조 상부에 제 3 도전층을 형성한 후 제 4 마스크를 이용한 사진 및 식각 공정으로 제 3 도전층을 패터닝하여 화소 전극(150)을 형성한다.
도 5(a) 내지 도 5(f)는 본 발명의 제 3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다. 이하의 설명에서 상기 설명과 중복되는 내용의 설명은 생략하도록 하겠다.
도 5(a)를 참조하면, 기판(110) 상부에 제 1 도전층을 형성한 후 제 1 마스크를 이용한 사진 및 식각 공정으로 제 1 도전층을 패터닝한다. 이에 의해 일 방향으로 연장 형성된 게이트 라인(120) 및 스토리지 라인(125)이 형성되고, 게이트 라 인(120)으로부터 돌출되어 게이트 전극(122)이 형성된다. 이어서, 전체 상부면에 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 예를들어 4000Å의 두께로 형성한다. 이어서, 게이트 절연막(130) 상부에 제 1 및 제 2 반도체층(132a 및 134a)을 형성한다.
도 5(b)를 참조하면, 기판(110)과 이격되어 기판(110) 상부에 쉐도우 마스크(200)를 마련한다. 쉐도우 마스크(200)는 게이트 전극(122)을 포함한 박막 트랜지스터(160) 영역의 적어도 일부를 가리고, 이를 제외한 나머지 영역을 노출시키는 형상으로 마련된다. 그리고, 쉐도우 마스크(200)를 식각 마스크로 제 2 및 제 1 반도체층(134a 및 132a)를 식각한다. 이에 따라 활성층(132) 및 오믹 콘택층(134)이 형성된다. 이어서, 쉐도우 마스크(200)를 이용한 계속된 식각 공정으로 노출된 게이트 절연막(130)을 소정 두께 식각한다. 게이트 절연막(130)은 예를들어 2000Å 정도 제거되도록 식각한다. 따라서, 게이트 전극(122) 상부에는 4000Å 두께의 게이트 절연막(130a)이 잔류하고, 다른 영역에는 2000Å 두께의 게이트 절연막(130b)이 잔류하게 된다.
도 5(c)를 참조하면, 쉐도우 마스크(200)을 제거한 후 전체 구조 상부에 제 2 도전층을 형성한 후 제 2 마스크를 이용한 사진 및 식각 공정으로 제 2 도전층을 패터닝한다. 이에 의해 소오스 전극(142) 및 드레인 전극(144)을 포함한 데이터 라인(140)이 형성된다.
도 5(d)를 참조하면, 전체 상부면에 보호막(170)을 형성한 후 제 3 마스크를 이용한 사진 및 식각 공정으로 보호막(170)의 소정 영역을 식각하여 드레인 전 극(144)을 노출시키는 콘택홀(172)을 형성한다.
도 5(e)를 참조하면, 전체 구조 상부에 제 3 도전층을 형성한 후 제 4 마스크를 이용한 사진 및 식각 공정으로 제 3 도전층을 패터닝하여 화소 전극(150)을 형성한다.
상기 본 발명의 제 1 실시 예 내지 제 3 실시 예는 쉐도우 마스크를 포함하여 5개의 마스크를 이용하여 박막 트랜지스터 기판을 제조하는 방법을 설명하였다. 즉, 일반적인 박막 트랜지스터 제조 공정에서 주로 이용하는 5개의 마스크를 이용함으로써 마스크의 추가없이 게이트 절연막의 두께가 다른 박막 트랜지스터 기판을 제조할 수 있다. 그러나, 본 발명은 4개의 마스크로도 박막 트랜지스터 기판을 제조할 수 있는데, 이를 도 6을 이용하여 설명하면 다음과 같다.
도 6(a) 내지 도 6(f)는 본 발명의 제 4 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 6(a)를 참조하면, 기판(110) 상부에 제 1 도전층을 형성한 후 제 1 마스크를 이용한 사진 및 식각 공정으로 제 1 도전층을 패터닝하여 게이트 라인(120), 게이트 전극(122) 및 스토리지 라인(125)을 형성한다. 이어서, 전체 상부면에 게이트 절연막(130)을 예를들어 4000Å의 두께로 형성한다. 그리고, 그 상부에 제 1 및 제 2 반도체층(132a 및 134a)을 형성한 후 제 2 도전층(140a)을 형성한다.
도 6(b)를 참조하면, 제 2 도전층(140) 상부에 감광막(210)을 형성한 후 제 2 마스크(220)를 이용한 노광 및 현상 공정으로 감광막(210)을 패터닝한다. 여기서, 제 2 마스크(220)는 적어도 투과량이 다른 세가지 영역을 포함하여 구성되는데, 예컨데 완전 투과 영역(A), 중간 투과 영역(B) 및 완전 차단 영역(C)을 포함하는 구조를 갖는다. 여기서, 완전 투과 영역(A)이 100%의 광을 투과하는 영역이고, 완전 차단 영역(C)이 100%의 광을 차단하는 영역이며, 중간 투과 영역(B)은 완전 투과 영역(A)과 완전 차단 영역(C)의 중간 정도의 광을 투과할 수 있는 영역으로, 예컨데 50%의 광을 투과하는 영역이다. 이렇게 적어도 투과량이 다른 세가지 영역을 갖도록 제 2 마스크(220)를 구성하기 위해서 제 2 마스크(220)로는 슬릿(slit) 마스크 또는 하프톤 마스크등을 이용할 수 있다. 슬릿 마스크는 슬릿의 폭과 간격을 조절하여 광의 투과량을 조절하는 마스크로서, 슬릿의 폭이 좁고 간격이 넓을수록 많은 광을 투과하고, 슬릿의 폭이 넓고 간격이 좁을수록 적은 광을 투과하게 된다. 한편, 제 2 마스크(220)의 완전 투과 영역(A)은 제 2 도전층(140a), 제 1 및 제 2 반도체층(132a 및 134a)이 완전히 식각되는 영역과 대응하고, 중간 투과 영역(B)은 제 2 도전층(140a)만이 식각되는 채널이 형성될 영역에 대응하며, 완전 차단 영역(C)은 제 2 도전층(140), 제 1 및 제 2 반도체층(132a 및 134a)이 식각되지 않는 데이터 라인(140), 소오스 전극(142) 및 드레인 전극(144)에 대응한다. 상기와 같이 구성된 제 2 마스크(220)를 이용하여 감광막(210)을 노광 및 현상하면 완전 투과 영역(A)에 의해 완전히 노광된 부분의 감광막(210)은 완전히 제거되고, 중간 투과 영역(B)에 의해 중간 정도 노광된 부분의 감광막(210)은 일정 두께 잔류하며, 완전 차단 영역(C)에 의해 노광되지 않은 부분의 감광막(210)은 완전히 잔류하 게 된다. 즉, 감광막(210)은 노광량에 따라 단차를 가진 형상을 갖게 된다.
도 6(c)를 참조하면, 제 2 마스크(220)를 이용한 노광 및 현상 공정으로 단차를 갖도록 패터닝된 감광막(210)을 식각 마스크로 식각 공정, 바람직하게는 에치백 공정을 실시하면, 감광막(210)이 식각되면서 제 2 도전층(140a)의 일부와 제 1 및 제 2 반도체층(132a 및 134a)의 일부가 식각되게 된다. 즉, 제 2 마스크(220)의 완전 투과 영역(A)에 의해 완전히 노광된 부분의 감광막(210)이 완전히 제거되기 때문에 그에 대응하는 부분의 제 2 도전층(140a), 제 1 및 제 2 반도체층(132a 및 134a)이 완전히 식각되어 게이트 절연막(130)이 노출된다. 또한, 노출된 게이트 절연막(130)이 과도 식각되어 게이트 절연막(130)의 두께가 줄어들게 된다. 그리고, 제 2 마스크(220)의 중간 투과 영역(B)에 의해 중간 정도 노광된 부분의 감광막(210)은 일정 두께 잔류하기 때문에 제 2 도전층(140)만이 식각되어 제 1 및 제 2 반도체층(132a 및 134a)이 노출되게 된다. 또한, 제 2 마크스(220)의 완전 차단 영역(C)에 의해 노광되지 않은 부분의 감광막(210)은 완전히 잔류하기 때문에 이에 대응하는 부분의 제 2 도전층(140a), 제 1 및 제 2 반도체층(132a 및 134a)은 식각되지 않게 된다. 따라서, 단차를 갖는 감광막(210)을 이용한 식각 공정으로 소오스 전극(142) 및 드레인 전극(144)을 포함한 데이터 라인(140)과, 오믹 콘택층(134) 및 활성층(132)이 형성된다. 또한, 박막 트랜지스터(160) 영역의 적어도 일부를 제외한 나머지 영역의 게이트 절연막(130)이 소정 두께 식각되어 게이트 절연막(130a)과 게이트 절연막(130b)의 두께가 다르게 된다.
도 6(d)를 참조하면, 전체 상부면에 보호막(170)을 형성한 후 제 3 마스크를 이용한 사진 및 식각 공정으로 보호막(170)의 소정 영역을 식각하여 드레인 전극(144)을 노출시키는 콘택홀(172)을 형성한다.
도 6(e)를 참조하면, 전체 구조 상부에 제 3 도전층을 형성한 후 제 4 마스크를 이용한 사진 및 식각 공정으로 제 3 도전층을 패터닝하여 화소 전극(150)을 형성한다.
상기 본 발명의 실시 예들에 따른 박막 트랜지스터 기판은 액정 표시 장치 뿐만 아니라 유기 발광 표시 장치 등에도 이용될 수 있다. 또한, 상기 실시 예에서 설명된 게이트 라인, 스토리지 라인, 데이터 라인 등의 형상은 다양하게 변형 가능하다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도.
도 2는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 단면도.
도 3(a) 내지 도 3(f)는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
도 4(a) 내지 도 4(f)는 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
도 5(a) 내지 도 5(e)는 본 발명의 제 3 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
도 6(a) 내지 도 6(e)는 본 발명의 제 4 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판 120 : 게이트 라인
122 : 게이트 전극 125 : 스토리지 라인
130 : 게이트 절연막 132 : 활성층
134 : 오믹 콘택층 140 : 데이터 라인
142 : 소오스 전극 144 : 드레인 전극
150 : 화소 전극 160 : 박막 트랜지스터
170 : 보호막
Claims (10)
- 일 방향으로 연장 형성된 복수의 게이트 라인 및 스토리지 라인;상기 게이트 라인으로부터 돌출된 게이트 전극;상기 게이트 라인과 교차하는 방향으로 연장 형성된 복수의 데이터 라인;상기 게이트 라인 및 스토리지 라인과 상기 데이터 라인 사이에 형성된 게이트 절연막을 포함하며,상기 게이트 절연막은 상기 게이트 전극 상부에서 상기 스토리지 라인 상부보다 두껍게 형성된 박막 트랜지스터 기판.
- 제 1 항에 있어서, 상기 게이트 전극 상부에 형성된 상기 게이트 절연막과 상기 스토리지 라인 상부에 형성된 상기 게이트 절연막의 두께비는 적어도 2:1인 박막 트랜지스터 기판.
- 기판 상부에 일부가 돌출되어 게이트 전극이 형성된 게이트 라인과 상기 게이트 라인과 이격되어 스토리지 라인을 형성하는 단계;상기 게이트 전극과 상기 스토리지 라인 상부에 두께가 다른 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상부에 상기 게이트 라인과 교차되는 방향으로 데이터 라인을 형성하는 단계를 포함하며,상기 게이트 절연막은 상기 게이트 전극 상부가 상기 스토리지 라인 상부보다 두껍게 형성된 박막 트랜지스터 기판의 제조 방법.
- 제 3 항에 있어서, 상기 게이트 절연막을 형성하는 단계는,상기 게이트 전극, 게이트 라인 및 스토리지 라인을 포함한 기판 상부에 제 1 게이트 절연막을 형성하는 단계;상기 기판 상부에 적어도 상기 게이트 전극을 노출시키는 쉐도우 마스크를 마련하는 단계; 및상기 쉐도우 마스크가 마련된 상태에서 제 2 게이트 절연막을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 4 항에 있어서, 상기 쉐도우 마스크가 마련된 상태에서 활성층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 3 항에 있어서, 상기 게이트 절연막을 형성하는 단계는,상기 게이트 전극, 게이트 라인 및 스토리지 라인을 포함한 기판 상부에 게이트 절연막을 형성한 후 반도체층을 형성하는 단계;적어도 상기 게이트 전극을 포함한 영역과 중첩되도록 식각 마스크를 형성하는 단계;상기 식각 마스크를 이용하여 노출된 상기 반도체층을 식각하여 활성층을 형성하는 단계; 및상기 식각 마스크를 이용하여 상기 게이트 절연막의 노출된 영역을 소정 두께 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 3 항에 있어서, 상기 게이트 절연막을 형성하는 단계는,상기 게이트 전극, 게이트 라인 및 스토리지 라인을 포함한 기판 상부에 게이트 절연막을 형성한 후 반도체층을 형성하는 단계;상기 기판 상부에 적어도 상기 게이트 전극을 가리고 나머지 영역을 노출시키는 쉐도우 마스크를 마련하는 단계;상기 쉐도우 마스크를 식각 마스크로 상기 반도체층을 식각하여 활성층을 형성하는 단계; 및상기 쉐도우 마스크를 식각 마스크로 이용하여 상기 게이트 절연막의 노출된 영역을 소정 두께 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 3 항에 있어서, 상기 게이트 절연막을 형성하는 단계는,상기 게이트 전극, 게이트 라인 및 스토리지 라인을 포함한 기판 상부에 게이트 절연막, 반도체층 및 도전층을 형성하는 단계;상기 도전층 상부에 감광막을 형성한 후 광의 투과량이 다른 적어도 세 영역을 갖는 마스크를 이용한 노광 및 현상 공정으로 상기 감광막이 적어도 상기 게이트 전극을 포함한 영역에 잔류하도록 패터닝하는 단계; 및상기 패터닝된 감광막을 식각 마스크로 상기 도전층막 및 상기 반도체층을 선택적으로 식각하여 데이터 라인을 형성하는 동시에 활성층을 형성하는 단계; 및상기 감광막을 식각 마스크로 상기 게이트 절연막을 소정 두께 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 8 항에 있어서, 상기 마스크는 제 1 투과 영역, 상기 제 1 투과 영역보다 적은 광을 투과하는 제 2 투과 영역 및 광을 완전히 차단하는 차단 영역을 포함하며,상기 제 1 투과 영역에 의해 노광된 상기 감광막의 일 영역을 마스크로 이용한 식각 공정으로 상기 도전층 및 반도체층의 소정 영역 및 상기 게이트 절연막의 소정 영역이 식각되고,상기 제 2 투과 영역에 의해 노광된 상기 감광막의 일 영역을 마스크로 이용 한 식각 공정으로 상기 도전층의 소정 영역이 식각되며,상기 차단 영역에 의해 노광되지 않은 상기 감광막의 일 영역에 의해 상기 도전막 및 반도체층이 식각되지 않는 박막 트랜지스터 기판의 제조 방법.
- 제 8 항 또는 제 9 항에 있어서, 상기 마스크는 슬릿의 폭 및 간격을 조절하여 노광량을 조절하는 슬릿 마스크를 포함하는 박막 트랜지스터 기판의 제조 방법.
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| KR1020090128207A KR20110071594A (ko) | 2009-12-21 | 2009-12-21 | 박막 트랜지스터 기판 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170026834A (ko) * | 2015-08-28 | 2017-03-09 | 엘지디스플레이 주식회사 | 표시패널 및 이를 구비하는 표시장치 |
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2009
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