KR20110026787A - 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 드레인 컨택홀을 제거하여서 화소 개구율을 증가시킬 수 있는 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 컨택하는 박막 트랜지스터와; 상기 게이트 절연막 상의 화소 영역에 투명 도전층으로 형성되고 상기 박막 트랜지스터의 드레인 전극의 아래면과 컨택하는 화소 전극과; 상기 게이트 및 데이터 라인과 박막 트랜지스터를 덮으면서 광을 투과하는 상기 화소 전극을 노출시키는 화소 개구부가 형성된 페시베이션막을 구비하는 박막 트랜지스터 기판과 그 제조 방법을 제공한다.
드레인 컨택홀 제거, 면 컨택, 화소 개구율, 화소 개구부, 링크 컨택부

Description

액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR OF LIQUID CRYSTAL DISPLAY AND METHOD FOR FABRICATING THE SAME}
본 발명은 액정 표시 장치에 관한 것으로, 특히 화소 개구율을 증가시켜서 휘도를 향상시킬 수 있는 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 굴절율 및 유전율 등의 이방성을 갖는 액정의 전기적 및 광학적 특성을 이용한 화소 매트릭스를 통해 화상을 표시한다. 액정 표시 장치의 각 화소는 데이터 신호에 따른 액정 배열 방향의 가변으로 편광판을 투과하는 광 투과율을 조절함으로써 계조를 구현한다. 액정 표시 장치는 화소 매트릭스를 통해 화상을 표시하는 액정 패널과, 액정 패널을 구동하는 구동 회로와, 액정 패널에 광을 조사하는 백라이트 유닛을 구비한다.
트위스티드 네마틱(Twisted Nematic; 이하 TN) 액정을 수직 전계로 구동하는 TN 액정 패널은, 수평 전계로 구동되는 인-플레인 스위칭(In-Plaine Switching; 이하 IPS) 액정 패널보다 구조가 단순하여 제조가 용이하고 화소 개구율이 큰 장점을 갖고 있지만, 휘도 증가 위해 화소 개구율을 더 증가시킬 필요가 있다.
도 1은 일반적인 TN 액정 패널을 단순하게 나타낸 도면이다.
도 1에 도시된 액정 패널은 액정층(24) 및 스페이서(미도시)를 사이에 두고 실런트(미도시)에 의해 합착된 컬러 필터 기판(10)과 박막 트랜지스터 기판(20)을 구비한다.
컬러 필터 기판(10)은 투명한 상판(2)에 순차적으로 형성된 블랙 매트릭스(4) 및 컬러 필터(6)와 공통 전극(8)을 구비한다. 블랙 매트릭스(4)에 의해 구분된 상판(2)의 다수의 화소 영역에 적(R), 녹(G), 청(B) 컬러 필터(6)가 각각 형성된다. 공통 전극(8)은 컬러 필터(6) 위에 전면 도포된 투명 도전층으로 액정층(24) 구동시 기준이 되는 공통 전압을 공급한다.
박막 트랜지스터 기판(20)은 투명한 하판(12)에 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 화소 영역마다 형성된 박막 트랜지스터(18) 및 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)의 게이트 신호에 응답하여 데이터 라인(16)의 데이터 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 액정층(24)에 공급하여서, 액정층(24)을 구동한다.
TN 액정층(24)은 화소 전극(22) 및 공통 전극(8) 사이의 수직 전계에 따라 액정 배향 방향이 가변하여 광 투과율을 조절한다. 액정층(24)과 접촉하는 컬러 필터 기판(10)과 박막 트랜지스터 기판(20) 각각의 내면에는 TN 액정층(24)의 초기 배향을 결정하는 배향막(미도시)이 더 형성된다.
종래의 박막 트랜지스터 기판에서 화소 전극은, 박막 트랜지스터를 덮는 페 시베이션막(미도시) 상에 형성되고, 페시베이션막과 박막 트랜지스터의 드레인 전극을 관통하는 드레인 컨택홀을 통해 박막 트랜지스터의 드레인 전극과 사이드 컨택된다. 드레인 컨택홀을 통한 박막 트랜지스터 및 드레인 전극의 컨택부는 단차 때문에 액정 배향 상태가 불량하므로 블랙 매트릭스로 차단되고, 각 화소의 개구율은 블랙 매트릭스의 개구 면적에 의해 결정된다.
그런데, 화소 전극과 드레인 전극이 드레인 컨택홀을 통해 사이드 컨택되므로 컨택 면적 확보를 위해 컨택홀의 크기와 함께 컨택부의 면적이 증가하고 화소 전극과 드레인 전극의 중첩 면적도 증가하여서 블랙 매트릭스의 개구 면적, 화소 개구율이 감소되는 문제점이 있다. 화소 개구율이 감소되면 액정 패널의 휘도가 감소되므로 휘도 향상을 위한 휘도 보상 필름이 추가로 필요하여 제조 원가가 상승되거나, 백라이트의 휘도를 증가시키기 위해 소비 전력이 증가하는 단점이 있다.
따라서, 본 발명이 해결하고자 하는 과제는 드레인 컨택홀을 제거하여서 화소 개구율을 증가시킬 수 있는 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 컨택하는 박막 트랜지스터와; 상기 게이트 절연막 상의 화소 영역에 투명 도전층으로 형성되고 상기 박막 트랜지스터의 드레인 전극의 아래면과 컨택하는 화소 전극과; 상기 게이트 및 데이터 라인과 박막 트랜지스터를 덮으면서 광을 투과하는 상기 화소 전극을 노출시키는 화소 개구부가 형성된 페시베이션막을 구비한다.
또한, 상기 박막 트랜지스터 기판은 상기 게이트 라인 및 데이터 라인 중 적어도 하나와 컨택하는 패드를 추가로 더 구비하고; 상기 패드는, 상기 투명 도전층으로 형성된 하부 패드와; 상기 게이트 라인 및 데이터 라인 중 적어도 하나와 컨택하고, 상기 하부 패드 직접 컨택하며, 상기 하부 패드를 노출시키는 제1 패드홀을 갖고 상기 하부 패드 상에 형성된 상부 패드와; 상기 상부 패드를 덮는 상기 페시베이션막에 상기 제1 패드홀과 중첩하는 제2 패드홀을 구비한다. 또한, 상기 박막 트랜지스터 기판은 상기 상부 패드로부터 연장되어서 상기 게이트 라인과 중첩 하는 게이트 링크와; 상기 게이트 절연막을 관통하여 상기 게이트 링크와 게이트 라인을 컨택시키는 링크 컨택홀과; 상기 게이트 링크 및 게이트 라인 사이에 컨택하는 투명 도전층의 보조 전극을 추가로 구비한다. 또한, 상기 박막 트랜지스터 기판은 상기 화소 전극과 게이트 절연막을 사이에 두고 중첩하여 스토리지 커패시터를 형성하고, 데이터 라인 및 화소 전극 사이를 차폐하는 공통 라인을 추가로 구비한다.
본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인, 상기 게이트 라인 및 데이터 라인과 컨택하는 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터의 드레인 전극이 형성되기 이전에, 상기 박막 트랜지스터의 드레인 전극의 아래면과 컨택하도록 상기 게이트 절연막 상의 화소 영역에 투명 도전층의 화소 전극을 형성하는 단계와; 상기 게이트 및 데이터 라인과 박막 트랜지스터를 덮는 페시베이션막을 형성하고, 광을 투과하는 상기 화소 전극을 노출시키는 화소 개구부를 상기 페시베이션막에 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인 및 게이트 전극을 형성하는 제1 마스크 공정과; 상기 게이트 라인 및 게이트 전극이 형성된 기판 상에 게이트 절연막과, 그 게이트 절연막 상에서 상기 게이트 전극과 중첩된 반도체 패턴을 형성하는 제2 마스크 공정과; 상기 게이트 절연막 상의 각 화소 영역에 투명 도전층의 화소 전극을 형성하는 제3 마스크 공정과; 상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 데이터 라인, 상기 반도체 패턴 상에서 상기 데이터 라인과 접속된 소스 전극, 상기 반도체 패턴 상에서 상기 소스 전극과 마주하고 상기 화소 전극과 직접 컨택하는 드레인 전극을 형성하는 제4 마스크 공정과; 상기 데이터 라인, 소스 전극, 드레인 전극을 덮는 페시베이션막을 형성하고, 광을 투과하는 상기 화소 전극을 노출시키는 화소 개구부를 상기 페시베이션막에 형성하는 제5 마스크 공정을 포함한다.
상기 제3 마스크 공정은 상기 투명 도전층으로 하부 패드를 형성하는 단계를; 상기 제4 마스크 공정은 상기 게이트 라인 및 데이터 라인 중 적어도 하나와 접속되고 상기 하부 패드 상에서 상기 하부 패드를 노출시키는 제1 패드홀을 갖는 상부 패드를 형성하는 단계를; 상기 제5 마스크 공정은 상부 패드를 덮는 페시베이션막에 상기 제1 패드홀과 중첩하는 제2 패드홀을 형성하는 단계를 추가로 포함한다. 또한 상기 제2 마스크 공정은 상기 제2 마스크 공정은 상기 게이트 절연막을 관통하여 상기 게이트 라인의 일부를 노출시키는 링크 컨택홀을 형성하는 단계를; 상기 제4 마스크 공정은 상기 게이트 라인과 중첩하게 상부 패드로부터 연장되어서 상기 링크 컨택홀을 통해 상기 게이트 라인과 컨택하는 게이트 링크를 형성하는 단계를 추가로 포함한다. 또한 상기 제3 마스크 공정은 상기 링크 컨택홀을 통해 노출된 게이트 라인을 덮도록 상기 투명 도전층의 보조 전극을 형성하는 단계를 추가로 포함한다. 또한 상기 제1 마스크 공정은 화소 전극과 게이트 절연막을 사이에 두고 중첩되어서 스토리지 커패시터를 형성하고, 데이터 라인 및 화소 전극 사이를 차폐하는 공통 라인을 형성하는 단계를 추가로 포함한다.
본 발명에 따른 액정 표시 장치의 박막 트랜지스터 기판은, 드레인 컨택홀을 제거하고 드레인 전극과 화소 전극이 면 컨택됨으로써 드레인 전극과 화소 전극의 컨택 면적을 확보하면서도 컨택부가 차지하는 면적을 감소시켜서 각 화소의 개구율을 증가시킬 수 있다. 따라서, 각 화소의 개구율 증가로 액정 패널의 휘도가 상승되므로, 휘도 상승을 위한 휘도 보상 필름을 제거하여 제조 원가를 절감할 수 있고, 백라이트 휘도를 높이기 위한 소비 전력을 감소시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 나타낸 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판에서 Ⅰ-Ⅰ',Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선에 따른 절단면을 나타낸 단면도이다.
도 2에 도시된 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(106)의 교차부에 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(120)을 구비한다. 또한, 박막 트랜지스터 기판은 화소 전극(120)과 공통 라인(104)이 중첩한 스토리지 온 커몬(Storage On Common) 구조의 스토리지 커패시터(Cst)와, 게이트 라인(102)과 컨택된 게이트 패드(140)와, 데이터 라인(106)과 컨택된 데이터 패드(150)를 구비한다. 스토리지 커패시터(Cst)는 공통 라인(104) 없이 게이트 라인(102)과 화소 전극(120)이 중첩한 스토리지 온 게이트(Storage On Gate) 구조로 형성되기도 한다.
도 1 및 도 2를 참조하면, 게이트 라인(102)은 투명한 하부 기판(170) 상에 형성되고, 데이터 라인(106)은 게이트 절연막(172)을 사이에 두고 게이트 라 인(102)과 중첩되게 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(102)으로부터 돌출된 게이트 전극(112)과, 게이트 절연막(172)을 사이에 두고 게이트 전극(112)과 중첩한 반도체 패턴(114)과, 데이터 라인(106)으로부터 돌출되고 반도체 패턴(114)과 중첩한 소스 전극(116), 반도체 패턴(114)과의 중첩부에서 소스 전극(116)과 마주하며 화소 전극(120)과 컨택된 드레인 전극(118)을 구비한다. 반도체 패턴(114)은 소스 전극(116)과 드레인 전극(118) 사이에 채널을 형성하는 활성층과, 소스 전극(116) 및 드레인 전극(118)과의 오믹 접촉을 위하여 활성층(114)과 소스 전극(116) 및 드레인 전극(188)의 중첩부에 형성된 오믹 접촉층을 구비한다. 박막 트랜지스터(TFT)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(106)에 공급되는 데이터 신호가 화소 전극(120)에 충전되어 유지되게 한다.
게이트 라인(102)와 데이터 라인(106)의 교차로 정의된 화소 영역에는 투명한 화소 전극(120)이 형성된다. 화소 전극(120)은 드레인 전극(118)의 아래면과 면 컨택된다. 이에 따라, 화소 전극(120)과 드레인 전극(118)의 컨택 면적을 충분히 확보할 수 있고, 별도의 드레인 컨택홀이 필요없으므로 화소 개구율이 증가된다. 화소 전극(120)은 페시베이션막(174)을 관통하는 화소 개구부(175)를 통해 노출되므로, 화소 전극(120) 위에 형성되는 페시베이션막(174)으로 인한 잔상 불량을 방지할 수 있다. 화소 전극(120)은 박막 트랜지스터(TFT)로부터의 데이터 신호를 액정층에 인가하여 미도시된 상부 기판의 공통 전극과 함께 액정층을 구동하고, 백라이트로부터의 광을 액정층으로 투과시킨다.
공통 라인(104)은 게이트 라인(102) 및 게이트 전극(112)과 함께 하부 기판(170) 상에 형성된다. 공통 라인(104)은 게이트 라인(102)과 나란한 수평부와, 각 화소 영역의 수평부에서 데이터 라인(106)과 나란하게 돌출된 수직부로 구성된다. 데이터 라인(106)과 화소 전극(120) 사이에 형성된 공통 라인(104)의 수직부는 양측부가 데이터 라인(106) 및 화소 전극(120)의 일측부와 각각 중첩되어서 데이터 라인(106)과 화소 전극(120) 사이의 빛샘을 차단하는 쉴드 역할을 한다. 스토리지 커패시터(Cst)는 화소 전극(120)이 게이트 절연막(172)을 사이에 두고 공통 라인(170)과 중첩한 스토리지 온 커몬(Storage On Common) 구조로 형성된다. 이와 달리, 스토리지 커패시터(Cst)는 공통 라인(104) 없이 게이트 라인(102)과 화소 전극(120)이 중첩한 스토리지 온 게이트(Storage On Gate) 구조로 형성되기도 한다. 스토리지 커패시터(Cst)는 화소 전극(120)에 충전된 데이터 신호가 안정적으로 유지되게 한다.
데이터 라인(106)은 데이터 패드(150)을 통해 데이터 드라이버(미도시)와 컨택된다. 데이터 패드(150)은 투명 도전층으로 형성된 데이터 하부 패드(152)와, 데이터 라인(104)로부터 연장되어서 데이터 하부 패드(152)와 컨택된 데이터 상부 패드(156)를 구비한다. 데이터 하부 패드(152)는 데이터 상부 패드(156)를 관통하는 제1 패드홀(153)과, 데이터 상부 패드(156)를 덮는 페시베이션막(174)을 관통하는 제2 패드홀(154)을 통해 노출되어서 외부의 데이터 드라이버와 컨택된다. 데이터 상부 패드(156)는 데이터 하부 패드(152)의 끝단부를 둘러싸면서 데이터 하부 패드(152) 끝단부의 상면 및 측면과 컨택된다.
게이트 라인(102)은 게이트 패드(140)를 통해 게이트 드라이버(미도시)와 컨택된다. 게이트 패드(140)는 상기 데이터 패드(150)와 동일한 수직 구조로 형성된다. 다시 말하여, 게이트 패드(140)는 투명 도전층으로 형성된 게이트 하부 패드(142)와, 게이트 링크(168) 및 게이트 하부 패드(142)와 컨택된 게이트 상부 패드(146)를 구비한다. 게이트 하부 패드(142)는 게이트 상부 패드(146)를 관통하는 제1 패드홀(143)과, 게이트 상부 패드(146)를 덮는 페이베이션막(174)을 관통하는 제2 패드홀(144)을 통해 노출되어서 외부의 게이트 드라이버와 컨택된다. 게이트 상부 패드(146)는 게이트 하부 패드(142)의 끝단부를 둘러싸면서 게이트 하부 패드(142) 끝단부의 상면 및 측면과 컨택된다.
게이트 라인(102)는 링크 컨택부(160) 및 게이트 링크(168)을 경유하여 게이트 패드(140)와 컨택된다. 게이트 링크(168)는 게이트 상부 패드(146)로부터 게이트 라인(102)과 중첩되게 링크 컨택부(160)까지 연장되고, 링크 컨택부(160)에서 게이트 절연막(172)을 관통하는 링크 컨택홀(164)을 통해 노출된 게이트 라인(102)과 컨택된다. 이때, 링크 컨택부(160)에서 게이트 링크(168)의 하부에는 게이트 라인(102)을 에천트로부터 보호하는 보조 전극(166)이 더 형성된다. 보조 전극(166)은 게이트 절연막(172)의 링크 컨택홀(164)을 통해 노출된 게이트 라인(102)이 후속 공정인 투명 도전층의 패터닝 공정에서 에천트에 의해 에칭되는 것을 방지하여서 게이트 라인(102)의 오픈 불량을 방지할 수 있다. 보조 전극(166)은 게이트 하부 패드(142), 데이터 하부 패드(152) 및 화소 전극(120)과 함께 투명 도전층으로 형성된다.
이와 같이, 본 발명에 따른 박막 트랜지스터 기판에서는 화소 전극(120)이 드레인 전극(118) 보다 먼저 형성되어서 드레인 전극(118)의 아래면과 직접 면 컨택되므로, 별도의 드레인 컨택홀이 필요없게 된다. 따라서, 드레인 컨택홀이 제거된 만큼 블랙 매트릭스의 개구 영역이 증가함으로써 화소 개구율이 증가된다.
그리고, 본 발명의 실시예에 따른 박막 트랜지스터 기판은 다음과 같이 5마스크 공정으로 형성된다.
도 4a 및 도 4b: 하부 기판(170) 상에 게이트 라인(102), 게이트 전극(112), 공통 라인(104)을 포함하는 제1 금속 패턴을 형성하는 제1 마스크 공정;
도 5a 내지 도 6c: 게이트 절연막(172), 링크 컨택홀(164), 반도체 패턴(114)을 형성하는 제2 마스크 공정;
도 7a 및 도 7b: 화소 전극(120), 게이트 하부 패드(142), 데이터 하부 패드(152), 보조 전극(166)을 포함하는 투명 도전 패턴을 형성하는 제3 마스크 공정과;
도 8a 및 도 8b: 데이터 라인(106), 소스 전극(116), 드레인 전극(118), 제1 패드홀(143)을 갖는 게이트 상부 패드(146), 제1 패드홀(153)을 갖는 데이터 상부 패드(156)를 포함하는 제2 금속 패턴을 형성하는 제4 마스크 공정;
도 9a 및 도 9b: 화소 개구부(175), 제2 패드홀(144, 154)을 갖는 페시베이션막(172)을 형성하는 제5 마스크 공정.
이하, 도 4a 내지 도 9b를 참조하여 본 발명의 실시예에 따른 박막 트랜지스터 기판 제조 방법을 구체적으로 설명한다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 나타낸 것이다.
도 4a 및 도 4b와 같이 제1 마스크 공정으로 하부 기판(170) 상에 게이트 라인(102), 게이트 라인(102)과 컨택된 게이트 전극(112), 공통 라인(104)을 포함하는 제1 금속 패턴이 형성된다.
구체적으로, 하부 기판(170) 상에 스퍼터링 등의 증착 방법을 통해 제1 금속층이 형성된다. 제1 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 또는 이중층 이상으로 적층된 구조가 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 에칭 공정으로 제1 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 라인(102)과 컨택된 게이트 전극(112), 공통 라인(104)을 포함하는 제1 금속 패턴이 형성된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 나타낸 것이고, 도 6a 내지 도 6c는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들을 나타낸 것이다.
도 5a 및 도 5b와 같이 제1 금속 패턴이 형성된 하부 기판(170) 상에 게이트 절연막(172)이 형성된 다음, 제2 마스크 공정으로 게이트 절연막(172)을 관통하는 링크 컨택홀(164)와, 게이트 절연막(172) 위의 반도체 패턴(114)가 형성된다. 링크 컨택홀(164)과 반도체 패턴(114)은 회절 노광 마스크 또는 하프 톤(Half Tone) 마스크를 이용하여 동일 마스크 공정으로 형성된다. 이하에서는 하프톤 마스크만을 예로 들어 설명한다.
도 6a를 참조하면, 제1 금속 패턴이 형성된 하부 기판(142) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 방법으로 게이트 절연막(172) 및 반도체층(113)이 순차적으로 형성된다. 게이트 절연막(144)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다. 반도체층(113)은 활성층 역할을 하는 비정질 실리콘층과, 오믹 컨택층 역할을 하는 불순물(n+) 도핑된 비정질 실리콘층이 게이트 절연막(172) 상에 순차적으로 증착되어 형성된다. 이어서, 반도체층(113) 위에 포토레지스트가 도포된 다음 제2 마스크, 즉 하프톤 마스크를 이용한 포토리소그래피 공정으로 도 6a와 같이 평탄부(180A), 돌출부(180B) 및 개구부(180C)를 갖는 포토레지스트 패턴(180)이 형성된다. 포토레지스터 패턴(180)의 평탄부(180A)는 하프톤 마스크부의 하프톤부, 즉 자외선 반투과부에 대응하고, 돌출부(180B)는 자외선 차단부에, 개구부(180C)는 자외선 투과부에 각각 대응하여 형성된다.
도 6b를 참조하면, 도 6A에서 포토레지스트 패턴(180)의 개구부(180C)를 통해 노출된 반도체층(113) 및 게이트 절연막(172)이 에칭되어서 게이트 라인(102)의 일부를 노출시키는 링크 컨택홀(164)이 형성되고, 이어서 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(180)을 애싱하여 평탄부(180A)는 제거되고 돌출부(180B)에 대응하는 부분만 두께가 감소되어 잔존하게 된다.
도 6c를 참조하면, 포토레지스트 패턴(180)을 통해 노출된 반도체층(113)을 에칭함으로써 잔존하는 포토레지스트 패턴(180)에 대응하는 반도체 패턴(114)이 형성된 다음, 스트립 공정으로 잔존하는 포토레지스트 패턴(180)도 제거된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 나타낸 것이다.
도 7a 및 도 7b와 같이 제3 마스크 공정으로 게이트 절연막(172) 상에 화소 전극(120), 게이트 하부 패드(142), 데이터 하부 패드(152), 보조 전극(166)을 포함하는 투명 도전 패턴이 형성된다.
구체적으로, 게이트 절연막(172) 상에 스퍼터링 등의 증착 방법으로 투명 도전층이 형성된다. 투명 도전층으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등이 이용된다. 이어서, 제3 마스크를 이용한 포토리쏘그래피 공정 및 에칭 공정으로 투명 도전층이 패터닝됨으로써 화소 전극(120), 게이트 하부 패드(142), 데이터 하부 패드(152), 보조 전극(166)을 포함하는 투명 도전 패턴이 형성된다. 보조 전극(166)은 링크 컨택홀(164)을 통해 게이트 라인(102)의 노출부를 덮는 구조로 형성되어서, 투명 도전층의 패터닝시 에천트로부터 게이트 라인(102)을 보호하여 게이트 라인(102)이 에 칭되어 오픈되는 불량을 방지한다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도를 나타낸 것이다.
도 8a 및 도 8b와 같이 제4 마스크 공정으로 투명 도전 패턴이 형성된 게이트 절연막(172) 상에 데이터 라인(106), 소스 전극(116), 드레인 전극(118), 제1 패드홀(143)을 갖는 게이트 상부 패드(146), 제1 패드홀(153)을 갖는 데이터 상부 패드(156)를 포함하는 제2 금속 패턴이 형성된다.
구체적으로, 투명 도전 패턴이 형성된 게이트 절연막(172) 상에 제2 금속층이 스퍼터링 등의 증착 방법으로 형성된다. 제2 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 또는 이중층 이상으로 적층된 구조가 이용된다. 이어서, 제4 마스크를 이용한 포토리쏘그래피 공정 및 에칭 공정으로 제2 금속층이 패터닝됨으로써 데이터 라인(106), 소스 전극(116), 드레인 전극(118), 게이트 상부 패드(146), 데이터 상부 패드(156)를 포함하는 제2 금속 패턴이 형성된다. 이때, 게이트 상부 패드(146) 및 데이터 상부 패드(156) 각각에는 제1 패드홀(143, 153)이 형성되어서 외부 구동회로와 컨택되기 위한 게이트 하부 패드(142) 및 데이터 하부 패드(152)의 컨택부를 각각 노출시킨다. 그 다음, 소스 전극(116) 및 드레인 전극(118) 사 이로 노출된 반도체 패턴(113)의 오믹 컨택층(미도시)이 더 제거된다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제5 마스크 공정을 설명하기 위한 평면도 및 단면도를 나타낸 것이다.
도 9a 및 도 9b와 같이 제5 마스크 공정으로 제2 금속 패턴이 형성된 게이트 절연막(172) 상에 화소 개구부(175), 제2 패드홀(144, 154)을 갖는 페시베이션막(172)이 형성된다.
구체적으로, 제2 금속 패턴이 형성된 게이트 절연막(172) 상에 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 페시베이션막(174)이 형성된다. 페시베이션막(174)으로는 게이트 절연막(172)과 같은 무기 절연 물질이 이용된다. 이와 달리, 페시베이션막(174)으로는 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용되기도 한다. 이어서, 제5 마스크를 이용한 포토리쏘그래피 공정 및 에칭 공정으로 페시베이션막(174)이 패터닝됨으로써 화소 전극(120)을 노출시키는 화소 개구부(175), 게이트 하부 패드(142) 및 데이터 하부 패드(152)를 각각 노출시키는 제2 패드홀(144, 154)이 형성된다. 화소 개구부(175)는 백라이트 광을 투과하는 화소 전극(120)을 노출시킴으로써 페시베이션막(174)으로 인한 잔상 문제를 방지할 수 있다. 제2 패드홀(144, 154)는 게이트 및 데이터 상부 패드(146, 156)를 관통하는 제1 패드홀(143, 153)과 중첩되면서도 제1 패드홀(143, 153)보다 작은 면적으로 형성되어서 게이트 및 데이터 상부 패드(146, 156)가 페시베이션막(174)에 의해 보호된다.
도 10a 및 도 10b는 종래와 본 발명에 따른 박막 트랜지스터 기판의 개구 영 역을 비교하여 나타낸 것이다.
도 10a를 참조하면, 종래의 박막 트랜지스터 기판에서는 화소 전극(20)이 드레인 전극(18)을 덮는 페시베이션막 상에 형성되어서 페시베이션막 및 드레인 전극(18)을 관통하는 드레인 컨택홀(24)을 통해 드레인 전극(18)과 사이드 컨택된다. 이로 인하여, 컨택 면적 확보를 위해 컨택홀의 크기와 함께 컨택부의 면적이 증가하고 화소 전극(20)과 드레인 전극의 중첩 면적도 증가하여 블랙 매트릭스의 개구 면적(OA1)이 감소함으로써 화소 개구율이 감소되는 문제점이 있었다. 도 10a의 박막 트랜지스터 기판은 게이트 라인(2), 공통 라인(4), 데이터 라인(6), 게이트 전극(12), 반도체층(14), 소스 전극(16), 드레인 전극(18)을 구비한다.
반면에, 도 10b를 참조하면, 발명에 따른 박막 트랜지스터 기판에서는 화소 전극(120)이 드레인 전극(118) 보다 먼저 형성되어서 드레인 전극(118)의 아래면과 직접 면 컨택된다. 이에 따라, 각 화소 영역에서 드레인 컨택홀이 필요없게 되고, 드레인 컨택홀이 제거된 만큼 블랙 매트릭스의 개구 영역(OA2)이 증가함으로써 화소 개구율이 증가된다. 예를 들면, 드레인 컨택홀의 제거로 인한 액정 패널의 전체 개구율은 드레인 컨택홀이 형성된 종래보다 약 3-4% 정도 증가된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 액정 패널 구조를 개략적으로 나타낸 도면.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 일부분을 나타낸 평면도.
도 3은 도 2에 도시된 박막 트랜지스터 기판에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선에 따른 절단면을 나타낸 단면도.
도 4a 및 도 4b는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 5a 및 도 5b는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 6a 내지 도 6c는 본 발명의 제2 마스크 공정의 구체적으로 설명하기 위한 단면도들.
도 7a 및 도 7b는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 및 도 8b는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 및 도 9b는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 및 도 10b는 종래와 본 발명에 따른 박막 트랜지스터 기판의 블랙 매트릭스 개구 면적을 비교하여 나타낸 평면도들.

Claims (15)

  1. 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 컨택하는 박막 트랜지스터와;
    상기 게이트 절연막 상의 화소 영역에 투명 도전층으로 형성되고 상기 박막 트랜지스터의 드레인 전극의 아래면과 컨택하는 화소 전극과;
    상기 게이트 및 데이터 라인과 박막 트랜지스터를 덮으면서 광을 투과하는 상기 화소 전극을 노출시키는 화소 개구부가 형성된 페시베이션막을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 청구항 1에 있어서,
    상기 게이트 라인 및 데이터 라인 중 적어도 하나와 컨택하는 패드를 추가로 더 구비하고;
    상기 패드는,
    상기 투명 도전층으로 형성된 하부 패드와;
    상기 게이트 라인 및 데이터 라인 중 적어도 하나와 컨택하고, 상기 하부 패드 직접 컨택하며, 상기 하부 패드를 노출시키는 제1 패드홀을 갖고 상기 하부 패드 상에 형성된 상부 패드와;
    상기 상부 패드를 덮는 상기 페시베이션막에 상기 제1 패드홀과 중첩하는 제 2 패드홀을 구비하는 하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 청구항 2에 있어서,
    상기 상부 패드로부터 연장되어서 상기 게이트 라인과 중첩하는 게이트 링크와;
    상기 게이트 절연막을 관통하여 상기 게이트 링크와 게이트 라인을 컨택시키는 링크 컨택홀을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 청구항 3에 있어서,
    상기 게이트 링크 및 게이트 라인 사이에 컨택하는 투명 도전층의 보조 전극을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 청구항 1 내지 청구항 4 중 어느 한 청구항에 있어서,
    상기 화소 전극과 게이트 절연막을 사이에 두고 중첩하여 스토리지 커패시터를 형성하고, 데이터 라인 및 화소 전극 사이를 차폐하는 공통 라인을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인, 상기 게이트 라인 및 데이터 라인과 컨택하는 박막 트랜지스터를 형성하는 단계와;
    상기 박막 트랜지스터의 드레인 전극이 형성되기 이전에, 상기 박막 트랜지스터의 드레인 전극의 아래면과 컨택하도록 상기 게이트 절연막 상의 화소 영역에 투명 도전층의 화소 전극을 형성하는 단계와;
    상기 게이트 및 데이터 라인과 박막 트랜지스터를 덮는 페시베이션막을 형성하고, 광을 투과하는 상기 화소 전극을 노출시키는 화소 개구부를 상기 페시베이션막에 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  7. 청구항 6에 있어서,
    상기 게이트 라인 및 데이터 라인 중 적어도 하나와 컨택하는 패드를 형성하는 단계를 추가로 더 포함하고;
    상기 패드를 형성하는 단계는,
    상기 투명 도전층으로 형성된 하부 패드를 형성하는 단계와;
    상기 게이트 라인 및 데이터 라인 중 적어도 하나와 컨택하고, 상기 하부 패드와 직접 컨택하며, 상기 하부 패드를 노출시키는 제1 패드홀을 갖는 상부 패드를 상기부 패드 상에 형성하는 단계와;
    상기 상부 패드를 덮는 페시베이션막에 상기 제1 패드홀과 중첩하는 제2 패드홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  8. 청구항 7에 있어서,
    상기 게이트 절연막을 관통하여 상기 게이트 라인의 일부를 노출시키는 링크 컨택홀을 형성하는 단계와
    상기 게이트 라인과 중첩하게 상부 패드로부터 연장되어서 상기 링크 컨택홀을 통해 상기 게이트 라인과 컨택하는 게이트 링크를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 청구항 8에 있어서,
    상기 게이트 링크 및 게이트 라인 사이에 컨택된 투명 도전층의 보조 전극을 형성하는 단계를 추가로 포함하는 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  10. 청구항 6 내지 청구항 9 중 어느 한 청구항에 있어서,
    상기 화소 전극과 게이트 절연막을 사이에 두고 중첩되어서 스토리지 커패시터를 형성하고, 데이터 라인 및 화소 전극 사이를 차폐하는 공통 라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  11. 기판 상에 게이트 라인 및 게이트 전극을 형성하는 제1 마스크 공정과;
    상기 게이트 라인 및 게이트 전극이 형성된 기판 상에 게이트 절연막과, 그 게이트 절연막 상에서 상기 게이트 전극과 중첩된 반도체 패턴을 형성하는 제2 마 스크 공정과;
    상기 게이트 절연막 상의 각 화소 영역에 투명 도전층의 화소 전극을 형성하는 제3 마스크 공정과;
    상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 데이터 라인, 상기 반도체 패턴 상에서 상기 데이터 라인과 접속된 소스 전극, 상기 반도체 패턴 상에서 상기 소스 전극과 마주하고 상기 화소 전극과 직접 컨택하는 드레인 전극을 형성하는 제4 마스크 공정과;
    상기 데이터 라인, 소스 전극, 드레인 전극을 덮는 페시베이션막을 형성하고, 광을 투과하는 상기 화소 전극을 노출시키는 화소 개구부를 상기 페시베이션막에 형성하는 제5 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제3 마스크 공정은 상기 투명 도전층으로 하부 패드를 형성하는 단계를;
    상기 제4 마스크 공정은 상기 게이트 라인 및 데이터 라인 중 적어도 하나와 접속되고 상기 하부 패드 상에서 상기 하부 패드를 노출시키는 제1 패드홀을 갖는 상부 패드를 형성하는 단계를;
    상기 제5 마스크 공정은 상부 패드를 덮는 페시베이션막에 상기 제1 패드홀과 중첩하는 제2 패드홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 청구항 12에 있어서,
    상기 제2 마스크 공정은 상기 제2 마스크 공정은 상기 게이트 절연막을 관통하여 상기 게이트 라인의 일부를 노출시키는 링크 컨택홀을 형성하는 단계를;
    상기 제4 마스크 공정은 상기 게이트 라인과 중첩하게 상부 패드로부터 연장되어서 상기 링크 컨택홀을 통해 상기 게이트 라인과 컨택하는 게이트 링크를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 청구항 12에 있어서,
    상기 제3 마스크 공정은 상기 링크 컨택홀을 통해 노출된 게이트 라인을 덮도록 상기 투명 도전층의 보조 전극을 형성하는 단계를 추가로 포함하는 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 청구항 11 내지 청구항 14 중 어느 한 청구항에 있어서,
    상기 제1 마스크 공정은 화소 전극과 게이트 절연막을 사이에 두고 중첩되어서 스토리지 커패시터를 형성하고, 데이터 라인 및 화소 전극 사이를 차폐하는 공통 라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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