KR20070071342A - 액정표시장치 및 이의 제조방법 - Google Patents

액정표시장치 및 이의 제조방법 Download PDF

Info

Publication number
KR20070071342A
KR20070071342A KR1020050134694A KR20050134694A KR20070071342A KR 20070071342 A KR20070071342 A KR 20070071342A KR 1020050134694 A KR1020050134694 A KR 1020050134694A KR 20050134694 A KR20050134694 A KR 20050134694A KR 20070071342 A KR20070071342 A KR 20070071342A
Authority
KR
South Korea
Prior art keywords
gate
line
electrode
protrusion
storage
Prior art date
Application number
KR1020050134694A
Other languages
English (en)
Inventor
박원상
이승규
윤해영
김상우
심창우
최지연
임재익
이재영
여용석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050134694A priority Critical patent/KR20070071342A/ko
Publication of KR20070071342A publication Critical patent/KR20070071342A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 액정내의 불순물을 트랩하여 잔상을 방지한 액정표시장치 및 이의 제조방법에 관한 것이다.
본 발명은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 나란하게 형성된 스토리지 라인과, 상기 스토리지 라인과 접속되며 상기 스토리지 라인과 상기 게이트 라인 사이에 형성된 스토리지 전극과, 상기 게이트 라인 및 데이터 라인과 화소전극 사이에 접속된 박막 트랜지스터와, 상기 박막 트랜지스터의 드레인 전극에 접속되며 상기 화소영역 각각에 형성된 화소전극과, 상기 게이트 라인과 데이터 라인과 스토리지 라인 및 스토리지 전극 사이에 형성되며 상기 게이트 라인과 접속된 게이트 돌출부를 구비한 것을 특징으로 하는 액정표시장치 및 이의 제조방법을 제공한다.

Description

액정표시장치 및 이의 제조방법{LIQUID CRYSTAL DISPLAY AND MANUFACTURING METHOD OF THE SAME}
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 기판의 I-I'선을 따라 절단한 단면도이다.
도 3a 내지 도 3e는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이다.
도 5는 도 4에 도시된 박막 트랜지스터 기판의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 6은 본 발명의 제3 실시 예에 다른 박막 트랜지스터 기판을 도시한 평면도이다.
도 7은 도 6에 도시된 박막 트랜지스터 기판의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 8은 본 발명의 제4 실시 예에 다른 박막 트랜지스터 기판을 도시한 평면 도이다.
도 9는 도 8에 도시된 박막 트랜지스터 기판의 Ⅴ-Ⅴ'선을 따라 절단한 단면도이다.
도 10a는 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 도면이다.
<도면 부호의 간단한 설명>
10: 기판 20: 게이트 전극
21: 게이트 라인 22: 게이트 돌출부
23: 스토리지 라인 24: 스토리지 전극
25: 광차단 패턴 30: 게이트 절연막
40: 반도체층 50: 오믹 콘택층
60: 드레인 전극 70: 소스 전극
80: 보호막 90: 데이터 라인
100: 콘택홀 105: 트랩홀
110: 화소전극 120: 플로팅 전극
본 발명은 액정표시장치 및 이의 제조방법에 관한 것으로, 구체적으로, 액정내의 불순물을 트랩하여 잔상을 방지한 액정표시장치 및 이의 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하는 장치이다. 이러한 액정표시장치는 액정을 사이에 두고 서로 대향하여 합착된 컬러 필터 기판 및 박막 트랜지스터 기판을 구비한다.
컬러 필터 기판은 상부 기판 상에 빛샘 방지를 위한 블랙매트릭스와, 색구현을 위한 컬러 필터 어레이 및 액정에 공통전압을 인가하기 위한 공통전극을 포함한다.
박막 트랜지스터 기판은 하부 기판 상에 서로 교차되게 형성된 게이트 라인 및 데이타 라인과, 그들의 교차부에 형성된 박막 트랜지스터, 박막 트랜지스터와 접속된 화소전극을 포함한다.
액정은 데이터 신호가 공급된 화소전극과 기준전압인 공통전압이 공급된 공통 전극 간의 전압차로 구동한다. 이에 따라, 유전율 이방성을 갖는 액정이 그 전압차에 따라 회전하여 광원으로부터 입사된 광의 투과율을 가변시키게 된다.
박막 트랜지스터 어레이와 컬러 필터 어레이가 형성된 각각의 기판을 실란트에 의해 합착하고 액정을 주입하여 액정패널을 제조한다. 이 때, 액정을 주입하는 공정에서 불순물이 액정내로 침투하거나, 컬러필터 기판과 박막 트랜지스터 기판을 합착하는 실란트가 액정패널내로 침투하여 액정을 오염시킨다.
액정에 포함된 불순물은 액정패널의 구동시 잔상을 발생시켜 화질을 저하시 킨다.
따라서, 본 발명의 목적은 게이트 라인과 접속된 돌출부를 구비하여 액정내의 불순물을 트랩하여 잔상을 방지한 액정표시장치 및 이의 제조방법을 제공하는 데 있다.
상기의 목적을 달성하기 위하여, 본 발명은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 나란하게 형성된 스토리지 라인과, 상기 스토리지 라인과 접속되며 상기 스토리지 라인과 상기 게이트 라인 사이에 형성된 스토리지 전극과, 상기 게이트 라인 및 데이터 라인과 화소전극 사이에 접속된 박막 트랜지스터와, 상기 박막 트랜지스터의 드레인 전극에 접속되며 상기 화소영역 각각에 형성된 화소전극과, 상기 게이트 라인과 데이터 라인과 스토리지 라인 및 스토리지 전극 사이에 형성되며 상기 게이트 라인과 접속된 게이트 돌출부를 구비한 것을 특징으로 하는 액정표시장치를 제공한다.
상기 게이트 돌출부는 상기 화소전극과 중첩되게 형성된 것을 특징으로 한다.
상기 화소전극은 상기 게이트 돌출부와 중첩되지 않도록 패터닝 된 것을 특징으로 한다.
상기 게이트 돌출부와 중첩되며 상기 화소전극과 플로팅 된 플로팅 전극을 더 구비한 것을 특징으로 한다.,
상기 플로팅 전극은 상기 화소전극과 동일한 금속으로 형성된 것을 특징으로 한다.
상기 게이트 돌출부는 게이트 돌출부의 소정영역을 패터닝하여 형성된 트랩홀을 구비한 한 것을 특징으로 하는 액정표시장치.
그리고, 상기의 목적을 달성하기 위하여 본 발명은 화소 영역을 정의하는 게이트 라인 및 데이터 라인을 형성하는 단계와;
상기 게이트 라인과 나란하게 형성된 스토리지 라인과 상기 스토리지 라인과 접속되며 상기 스토리지 라인과 상기 게이트 라인 사이에 형성된 스토리지 전극을 형성하는 단계와, 상기 게이트 라인 및 데이터 라인과 화소전극 사이에 접속된 박막 트랜지스터를 형성하는 단계와, 상기 박막 트랜지스터의 드레인 전극에 접속되며 상기 화소영역 각각에 형성된 화소전극을 형성하는 단계와, 상기 게이트 라인과 데이터 라인과 스토리지 라인 및 스토리지 전극 사이에 게이트 돌출부를 형성하는 단계를 포함하는 액정표시장치의 제조방법을 제공한다.
상기 게이트 돌출부는 상기 게이트 라인에서 돌출되어 형성되는 단계를 더 포함한다.
상기 화소전극을 형성하는 단계는 상기 게이트 돌출부와 중첩되지 않도록 패터닝되어 형성되는 단계를 더 포함한다.
상기 화소전극을 형성하는 단계는 상기 게이트 돌출부와 중첩되며 상기 화소 전극과 플로팅되어 형성되는 플로팅 전극을 형성하는 단계를 더 포함한다.
상기 게이트 돌출부를 형성하는 단계에서 상기 게이트 돌출부의 소정영역을 패터닝하여 트랩홀을 형성하는 단계를 더 포함한다.
본 발명의 다른 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 1 내지 도 10a를 참조하여 본 발명에 따른 구체적인 실시 예를 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 I-I'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 화소 영역을 정의하는 게이트 라인(21) 및 데이터 라인(90)과, 게이트 라인(21)과 나란하며 데이터 라인(90)과 중첩되게 형성된 스토리지 라인(23)과, 게이트 라인(21) 및 데이터 라인(90)과 접속된 박막 트랜지스터와, 박막 트랜지스터의 드레인 전극(60)에 접속되며 화소영역 각각에 형성된 화소전극(110)과, 게이트 라인(21)과 접속되며 화소전극(110)과 중첩된 게이트 돌출부(22)를 구비한다.
게이트 라인(21)은 스캔 신호를 공급하고, 데이터 라인(90)은 화상 데이터 신호를 공급한다. 이러한 게이트 라인(21) 및 데이터 라인(90)은 게이트 절연막(30)을 사이에 두고 교차하여 화소 영역을 정의한다.
스토리지 라인(23)은 게이트 라인(21)과 평행하게 형성되어 스토리지 전압을 공급한다. 스토리지 라인(23)과 접속되며 게이트 라인(21)과 스토리지 라인(23) 사이에 형성된 스토리지 전극(24)을 더 구비한다. 스토리지 전극(24)은 드레인 전극(60)과 중첩되어 스토리지 커패시터를 형성하게 된다.
또한, 데이터 라인(90)의 양측부의 빛샘을 방지하는 광차단 패턴(25)이 형성된다. 광차단 패턴(25)은 게이트 라인(21)과 동일한 금속으로 형성되며 데이터 라인(90)의 선폭보다 두껍게 형성되어 데이터 라인(90)의 양측부의 빛샘을 방지하게 된다. 이러한 광차단 패턴(24)은 스토리지 라인(23)과 연결되어 스토리지 커패시터의 용량을 더욱 크게 할 수 있다.
박막 트랜지스터는 게이트 라인(21)과 접속된 게이트 전극(20), 데이터 라인(90)과 접속된 소스 전극(70), 화소전극(110)과 접속된 드레인 전극(60), 게이트 전극(20)과 게이트 절연막(30)을 사이에 두고 중첩되어 소스 전극(70)과 드레인 전극(60) 사이에 채널을 형성하는 반도체층(40)을 구비한다. 또한, 박막 트랜지스터는 소스 전극(70) 및 드레인 전극(60)과 반도체층(40) 사이의 오믹 접촉을 위한 오믹 콘택층(50)을 더 구비한다. 이러한 박막 트랜지스터는 게이트 라인(21)의 스캔 신호에 응답하여 데이터 라인(90)의 화상 데이터 신호를 화소전극(110)에 공급하여 유지되게 한다.
화소전극(110)은 박막 트랜지스터를 덮는 보호막(80) 위에 형성되고, 보호막(80)을 관통하는 콘택홀(100)를 경유하여 드레인 전극(60)과 접속된다. 화소전극(110)은 박막 트랜지스터로부터의 화상 데이터 신호가 공급되면 컬러 필터 기판의 공통 전극과의 전압차로 액정을 구동하여 광 투과율이 조절되게 한다.
이 때, 게이트 라인(21)의 일부가 화소 영역으로 돌출되게 형성되는 게이트 돌출부(22)를 구비한다. 게이트 돌출부(22)는 스토리지 라인(23)과 게이트 라인(21) 사이의 영역에 형성되며, 화소전극(110)과 중첩된다. 게이트 라인(21)에 스캔신호가 공급되면 게이트 라인과 연결된 게이트 돌출부(22)에 전압이 인가되고, 게이트 돌출부(22)와 게이트 절연막(30) 및 보호막(80)을 사이에 두고 중첩되어 형성된 화소전극(110)과 전압차 및 게이트 돌출부(22)와 상부 기판의 공통 전극에 인가된 공통전압의 전압차에 의해 트랩 전계가 유기된다. 이러한 트랩 전계에 의해 액정 내에 포함된 이온 불순물이 상부 기판의 공통 전극과 게이트 돌출부와 중첩된 화소전극(110)의 사이에 트랩된다.
게이트 돌출부(22)는 불투명 금속으로 형성되므로 게이트 돌출부(22)에 트랩된 이온 불순물에 의한 액정표시불량은 발생하지 않게 된다.
이렇게 이온 불순물이 트랩되게 되면 액정표시장치의 구동시 액정내에 포함된 이온 불순물에 의한 잔상이 방지된다.
이러한 구성을 갖는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판은 다음과 같은 제조 방법으로 형성된다.
도 3a 내지 도 3e는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 제조하는 방법을 단계적으로 설명하기 위한 단면도들이다.
도 3a를 참조하면, 제1 마스크 공정을 통해 기판 위에 게이트 라인(21)과 게이트 전극(20)과, 스토리지 라인(23) 및 게이트 돌출부(22)를 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 기판(10) 위에 제1 도전층을 스퍼터링과 같은 증착 방법을 통해 형성한다. 제1 도전층은 알루미늄, 크롬, 구리 및 몰리브덴 등과 같은 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 이어서, 제1 마스크를 이용한 포토리소그라피 공정과 식각 공정으로 제1 도전층을 패터닝함으로써 게이트 라인(21)과 게이트 전극(20) 및 게이트 돌출부(22)를 포함하는 제1 도전 패턴군이 형성된다. 여기서 스토리지 커패시터를 형성하기 위해 스토리지 라인(23)과 스토리지 전극(24)이 더 형성될 수 있다. 또한, 데이터 라인(90)의 빛샘을 방지하기 위한 광차단 패턴(25)이 더 형성된다. 특히, 게이트 돌출부(22)는 게이트 라인(21)과, 스토리지 라인(23)과 사이에 형성되며, 게이트 라인(21)으로부터 돌출된 형태로 형성된다.
도 3b를 참조하면, 제2 마스크 공정을 통해 제1 도전 패턴군이 형성된 기판상에 게이트 절연막(30), 반도체층(40) 및 오믹 콘택층(50)이 차례로 적층된다.
구체적으로, 게이트 라인(21)과, 게이트 전극(20)과, 스토리지 라인(23)과 스토리지 전극(24)과 광차단 패턴(25) 및 게이트 돌출부(22)가 형성된 기판(10) 상에 게이트 절연막(30), 비정질 실리콘층 및 고농도 도핑된 비정질 실리콘층이 플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition; PEVCD) 등의 증착 방법을 통해 순차적으로 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 고농도 도핑된 비정질 실리콘층이 패터닝됨으로써 반도체층(40) 및 오믹 콘택층(50)이 형성된다. 게이트 절연막(30)으로 는 SiNx, SiOx 등의 무기 절연 물질이 이용된다.
도 3c를 참조하면, 제3 마스크 공정을 통해 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 데이터 라인(90), 소스 전극(70) 및 드레인 전극(60)을 포함한 제2 도전 패턴군이 형성된다.
구체적으로, 데이터 라인(90)은 광차단 패턴(25)과 중첩되어 게이트 절연막(30) 상에 형성되고, 드레인 전극(60)은 그 일측은 스토리지 전극(24)과 중첩되고 타단은 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 형성되며 소스 전극(70)은 데이터 라인에서 돌출되어 드레인 전극(60)과 대항되게 반도체층(40) 및 오믹 콘택층(50)이 형성된 게이트 절연막(30) 위에 형성된다. 이러한 제2 도전패턴군은 스퍼터링 등의 증착 방법을 통해 제2 도전층을 형성한 다음, 제3 마스크 공정을 이용한 포토리소그라피 공정 및 식각 공정으로 제2 도전층을 패터닝함으로써 형성된다. 제2 도전층으로는 알루미늄, 크롬, 구리 및 몰리브덴 등의 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다.
도 3d를 참조하며, 제4 마스크 공정을 통해 제2 도전 패턴군이 형성된 게이트 절연막(30) 위에 콘택홀(100)을 갖는 보호막(80)이 형성된다.
상세하게는, 보호막(80)은 제2 도전 패턴군이 형성된 기판 상에 PECVD, 스핀코팅 등의 증착 방법을 통해 형성되고, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(80)을 관통하여 드레인 전극(60)을 노출시키는 콘택홀(100)이 형성된다. 보호막(80)으로는 게이트 절연막(30)과 같은 무기 절연 물질이 이용되거나, 유기 절연 물질이 이용된다.
도 3e를 참조하면, 제5 마스크 공정을 통해 보호막(80) 위에 화소전극(110)이 형성된다.
구체적으로, 화소전극(110)은 보호막(80) 위에 스퍼터링 등의 방법을 통해 투명 도전층의 형성된 다음, 제5 마스크를 이용한 포토리소그래피 및 식각 공정으로 투명 도전층을 패터닝하여 형성된다. 투명 도전층으로는 ITO(Indium Tin Oxide), IZO(Indium Zicn Oxide) 및 TO(Tin Oxide) 등과 같은 투명 도전 물질이 이용된다. 화소전극(110)은 콘택홀(100)을 통해 드레인 전극(60)과 접속된다.
도 4는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 기판의 Ⅱ-Ⅱ' 선을 따라 절단한 단면을 도시한 단면도이다.
도 4 및 도 5는 도 1 및 도 2에 도시된 박막 트랜지스터 기판과 대비하여 게이트 돌출부(22)의 상부에 화소전극(110)이 형성되지 않고 패터닝 된 것을 제외하고 동일한 구성요소를 갖는다. 따라서 중복된 구성요소에 대한 설명은 생략하기로 한다.
도 4 및 도 5를 참조하면, 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판은 게이트 돌출부(22)와 중첩된 화소전극(110)영역을 패터닝하여 게이트 돌출부(22)와 화소전극(110)의 중첩부를 제거한다. 이를 통해, 게이트 돌출부와 상부 기판(컬러필터기판)의 공통 전극과 직접 중첩되어 게이트 돌출부에 인가된 스캔전압과 공통 전극에 인가된 공통전압과의 전압차에 의한 트랩전계를 발생시킨다. 이 러한 트랩전계로 인하여 컬러 필터 기판과 박막 트랜지스터 기판 사이의 액정에 포함된 이온 불순물을 트랩하여 잔상을 방지할 수 있다.
도 5를 참조하여 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 설명한다.
먼저 상술한 바와 같이, 도 3a 내지 도 3d와 같은 공정을 통해 제1 도전패턴층과 게이트 절연막(30)과 반도체층(40)과 오믹 콘택층(50)과 제2 도전패턴층 및 보호막(80)이 형성된 기판상에 제 5 마스크 공정을 통해 보호막(80) 위에 화소전극(110)이 형성된다.
구체적으로, 화소전극(110)은 보호막(80) 위에 스퍼터링 등의 방법을 통해 투명 도전층의 형성된 다음, 제5 마스크를 이용한 포토리소그래피 및 식각 공정으로 투명 도전층을 패터닝하여 형성된다. 이 때, 게이트 돌출부(22)와 중첩된 영역을 패터닝 하여 화소전극(110)과 게이트 돌출부(22)가 중첩되지 않도록 한다. 투명 도전층으로는 ITO(Indium Tin Oxide), IZO(Indium Zicn Oxide) 및 TO(Tin Oxide) 등과 같은 투명 도전 물질이 이용된다. 화소전극(110)은 콘택홀(100)를 통해 드레인 전극(60)과 접속된다.
도 6은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 평면을 도시한 도면이고, 도 7은 도 6에 도시된 박막 트랜지스터 기판의 Ⅲ-Ⅲ' 선을 따라 절단한 단면을 도시한 단면도이다.
도 6 및 도 7에 도시된 박막 트랜지스터 기판은 도 1 및 도 2 에 도시된 박막 트랜지스터 기판과 대비하여 게이트 돌출부(22)에 중첩되게 형성된 플로팅 전극 (120)을 구비한 것을 제외하고는 동일한 구성요소를 갖는다.
도 6 및 도 7을 참조하면, 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판은 게이트 돌출부(22)와 중첩된 영역에 화소전극과 플로팅된 플로팅 전극(120)을 형성한다. 이를 통해, 게이트 돌출부(22)와 플로팅 전극(120)에 트랩전계가 형성된다. 즉, 플로팅 전극(120)은 화소전극(110)과 연결되지 않아 영(0)전위를 갖게되고 게이트 돌출부(22)에는 게이트 구동전압이 계속 인가되어 게이트 돌출부(22) 및 플로팅 전극(120) 사이에 트랩전계가 형성된다. 이러한 트랩전계로 인하여 컬러 필터 기판과 박막 트랜지스터 기판 사이의 액정에 포함된 이온 불순물을 트랩하여 잔상을 방지할 수 있다.
도 7을 참조하여 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 설명하기로 한다.
먼저 상술한 바와 같이, 도 3a 내지 도 3d와 같은 공정을 통해 제1 도전패턴층과 게이트 절연막(30)과 반도체층(40)과 오믹 콘택층(50)과 제2 도전패턴층 및 보호막(80)이 형성된 기판상에 제 5 마스크 공정을 통해 보호막(80) 위에 화소전극(110)이 형성된다.
구체적으로, 화소전극(110)은 보호막(80) 위에 스퍼터링 등의 방법을 통해 투명 도전층의 형성된 다음, 제5 마스크를 이용한 포토리소그래피 및 식각 공정으로 투명 도전층을 패터닝하여 형성된다. 이 때, 게이트 돌출부(22)와 중첩된 영역에 투명도전층으로 이루어지는 플로팅 전극을 형성한다. 투명 도전층으로는 ITO(Indium Tin Oxide), IZO(Indium Zicn Oxide) 및 TO(Tin Oxide) 등과 같은 투명 도전 물질이 이용된다. 화소전극(110)은 콘택홀(100)를 통해 드레인 전극(60)과 접속된다.
도 8은 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판의 평면을 도시한 평면도이고, 도 8은 도 9에 도시된 박막 트랜지스터 기판의 Ⅴ-Ⅴ'선을 따라 절단한 단면을 도시한 단면도이다.
도 8 및 도 9에 도시된 박막 트랜지스터 기판은 본 발명의 제1 내지 제3 실시 예에 도시된 박막 트랜지스터 기판과 대비하여 게이트 돌출부(22)에 트랩홀(105)을 구비한 것을 제외하고는 동일한 구성요소를 갖는다. 따라서 중복된 구성요소에 대해서는 그 상세한 설명을 생략하기로 한다.
도 8 및 도 9를 참조하면, 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판은 게이트 돌출부(22)에 트랩홀(105)을 더 구비한다.
구체적으로, 트랩홀(105)은 게이트 돌출부(22)의 내부에 패터닝 되어 게이트 돌출부(22)의 면적을 줄이다. 이렇게 트랩홀(105)을 형성하여 게이트 돌출부(22)와 중첩된 화소전극(110) 또는 공통 전극에 유기되는 트랩전계의 밀도를 줄여 트랩전계에 의해 액정의 이상 구동이 발생하는 것을 방지한다.
도 10a를 참조하여 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 설명한다.
도 10a를 참조하면, 제1 마스크 공정을 통해 기판 위에 게이트 라인(21)과 게이트 전극(20)과, 스토리지 라인(23) 및 트랩홀(105)이 형성된 게이트 돌출부(22) 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 기판(10) 위에 제1 도전층을 스퍼터링과 같은 증착 방법을 통해 형성한다. 제1 도전층은 알루미늄, 크롬, 구리 및 몰리브덴 등과 같은 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 이어서, 제1 마스크를 이용한 포토리소그라피 공정과 식각 공정으로 제1 도전층을 패터닝함으로써 게이트 라인(21)과 게이트 전극(20) 및 트랩홀(105)이 형성된 게이트 돌출부(22)를 포함하는 제1 도전 패턴군이 형성된다. 이 때, 스토리지 라인(23)과, 스토리지 전극(24)과 광차단 패턴(25)이 동시에 형성될 수 있다.
이후의 공정은 도 3b 내지 도 3d와 동일한 공정이므로 생략하기로 한다.
한편, 화소전극(110)을 형성하는 단계에서 화소전극(110)이 트랩홀이 형성된 게이트 돌출부(22)와 중첩되게 형성되거나, 화소전극(110)이 패터닝되어 게이트 돌출부(22)와 중첩되지 않도록 형성될 수도 있다.
또한, 화소전압이 인가되지 않도록 화소전극(110)과 플로팅된 플로팅 전극(120)을 형성할 수 있다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 이의 제조방법은 게이트 라인에서 돌출된 돌출부를 구비하여 게이트 돌출부와 화소전극 및 공통전극 사이에서 형성되는 트랩전계를 이용하여 액정에 포함된 이온 불순물을 화소의 비표시영역에 트랩하여 잔상을 방지할 수 있다.
또한, 게이트 돌출부에 트랩홀을 구비하여 액정의 구동에 미치는 영향을 최 호화 할 수 있다.
이상에서 상술한 본 발명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 여러 가지 치환, 변형 및 변경이 가능하다 할 것이다. 따라서 본 발명은 상술한 다양한 실시의 예 및 첨부된 도면에 한정하지 않고 청구범위에 의해 그 권리가 정해져야 할 것이다.

Claims (11)

  1. 화소 영역을 정의하는 게이트 라인 및 데이터 라인과;
    상기 게이트 라인과 나란하게 형성된 스토리지 라인과;
    상기 스토리지 라인과 접속되며 상기 스토리지 라인과 상기 게이트 라인 사이에 형성된 스토리지 전극과;
    상기 게이트 라인 및 데이터 라인과 화소전극 사이에 접속된 박막 트랜지스터와;
    상기 박막 트랜지스터의 드레인 전극에 접속되며 상기 화소영역 각각에 형성된 화소전극과;
    상기 게이트 라인과 데이터 라인과 스토리지 라인 및 스토리지 전극 사이에 형성되며 상기 게이트 라인과 접속된 게이트 돌출부를 구비한 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 돌출부는 상기 화소전극과 중첩되게 형성된 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 화소전극은 상기 게이트 돌출부와 중첩되지 않도록 패터닝 된 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 게이트 돌출부와 중첩되며 상기 화소전극과 플로팅된 플로팅 전극을 더 구비한 것을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 플로팅 전극은 상기 화소전극과 동일한 금속으로 형성된 것을 특징으로 하는 액정표시장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 게이트 돌출부는 게이트 돌출부의 소정영역 패터닝하여 형성된 트랩홀을 구비한 한 것을 특징으로 하는 액정표시장치.
  7. 화소 영역을 정의하는 게이트 라인 및 데이터 라인을 형성하는 단계와;
    상기 게이트 라인과 나란하게 형성된 스토리지 라인과 상기 스토리지 라인과 접속되며 상기 스토리지 라인과 상기 게이트 라인 사이에 형성된 스토리지 전극을 형성하는 단계와;
    상기 게이트 라인 및 데이터 라인과 화소전극 사이에 접속된 박막 트랜지스 터를 형성하는 단계와;
    상기 박막 트랜지스터의 드레인 전극에 접속되며 상기 화소영역 각각에 형성된 화소전극을 형성하는 단계와;
    상기 게이트 라인과 데이터 라인과 스토리지 라인 및 스토리지 전극 사이에 게이트 돌출부를 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트 돌출부는 상기 게이트 라인에서 돌출되어 형성되는 단계를 더 포함하는 액정표시장치의 제조방법.
  9. 제 7항에 있어서,
    상기 화소전극을 형성하는 단계는
    상기 게이트 돌출부와 중첩되지 않도록 패터닝되어 형성되는 단계를 더 포함하는 액정표시장치의 제조방법.
  10. 제 7 항에 있어서,
    상기 화소전극을 형성하는 단계는
    상기 게이트 돌출부와 중첩되며 상기 화소전극과 플로팅되어 형성되는 플로팅 전극을 형성하는 단계를 더 포함하는 액정표시장치의 제조방법.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 게이트 돌출부를 형성하는 단계에서
    상기 게이트 돌출부의 소정영역을 패터닝하여 트랩홀을 형성하는 단계를 더 포함하는 액정표시장치의 제조방법.
KR1020050134694A 2005-12-30 2005-12-30 액정표시장치 및 이의 제조방법 KR20070071342A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050134694A KR20070071342A (ko) 2005-12-30 2005-12-30 액정표시장치 및 이의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134694A KR20070071342A (ko) 2005-12-30 2005-12-30 액정표시장치 및 이의 제조방법

Publications (1)

Publication Number Publication Date
KR20070071342A true KR20070071342A (ko) 2007-07-04

Family

ID=38506487

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134694A KR20070071342A (ko) 2005-12-30 2005-12-30 액정표시장치 및 이의 제조방법

Country Status (1)

Country Link
KR (1) KR20070071342A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110026787A (ko) * 2009-09-08 2011-03-16 엘지디스플레이 주식회사 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110026787A (ko) * 2009-09-08 2011-03-16 엘지디스플레이 주식회사 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법

Similar Documents

Publication Publication Date Title
KR100857133B1 (ko) 액정표시장치용 어레이기판 및 그 제조방법
KR100598737B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101126396B1 (ko) 박막트랜지스터 어레이 기판 및 그 제조방법
US6970217B2 (en) Reflective and transflective liquid crystal display devices
JP2020017558A (ja) 表示装置
US7894010B2 (en) Liquid crystal display panel and method for fabricating the same
KR100870522B1 (ko) 액정표시소자 및 그 제조방법
JP2007013083A (ja) 薄膜トランジスタ基板及びその製造方法
KR101157222B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
US9224824B2 (en) Display device substrate and display device equipped with same
KR101350609B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
US20200192168A1 (en) Thin film transistor substrate, display apparatus, and liquid crystal display
KR20070008882A (ko) 액정표시장치 및 그 제조방법
KR20070068037A (ko) 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법
KR102028982B1 (ko) 액정 표시 패널 및 그 제조 방법
KR101331901B1 (ko) 액정표시장치 및 그 제조방법
KR101172048B1 (ko) 액정 표시패널 및 그 제조방법
US20190067334A1 (en) Display device and manufacturing method thereof
KR101330463B1 (ko) 수평 전계 인가형 액정표시패널 및 그 제조방법
KR101866388B1 (ko) 박막트랜지스터 기판 및 그 제조 방법
KR20070071342A (ko) 액정표시장치 및 이의 제조방법
KR20070079612A (ko) 액정패널 및 이의 제조방법
KR101222537B1 (ko) 액정표시패널 및 그 제조방법
KR20050046164A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
KR100542770B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination