KR20070008882A - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 화소 영역에 형성된 화소 전극과, 상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터와, 액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인을 구비하는 것을 특징으로 하는 액정표시장치 및 그 제조방법을 제공한다.
액정표시장치, 광차단 라인, 박막트랜지스터

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY AND MANUFACTURING METHOD THEREOF}
도 1은 종래 액정표시장치의 박막 트랜지스터 기판의 데이터 라인 영역을 나타낸 단면도이다.
도 2는 본 발명의 제1 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판을 나타내는 평면도이다.
도 3은 도 2에 도시된 I-I'선을 따른 박막 트랜지스터 기판의 단면도이다.
도 4a는 본 발명의 제1 실시 예에 따른 액정표시장치의 제조공정에서 제1 마스크 공정을 나타내는 단면도이다.
도 4b는 본 발명의 제1 실시 예에 따른 액정표시장치의 제조공정에서 제2 마스크 공정을 나타내는 단면도이다.
도 4c는 본 발명의 제1 실시 예에 따른 액정표시장치의 제조공정에서 제3 마스크 공정을 나타내는 단면도이다.
도 4d는 본 발명의 제1 실시 예에 따른 액정표시장치의 제조공정에서 제4 마스크 공정을 나타내는 단면도이다.
도 4e는 본 발명의 제1 실시 예에 따른 액정표시장치의 제조공정에서 제5 마 스크 공정을 나타내는 단면도이다.
도 4f는 본 발명의 제1 실시 예에 따른 액정표시장치의 제조공정에서 배향막 형성 후의 단면을 나타내는 단면도이다.
도 5는 본 발명의 제2 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판을 나타내는 평면도이다.
도 6은 도 5에 도시된 II-II'선을 따른 박막 트랜지스터 기판의 단면도이다.
도 7a는 본 발명의 제2 실시 예에 따른 액정표시장치의 제조공정에서 제2 마스크 공정을 나타내는 단면도이다.
도 7b는 본 발명의 제2 실시 예에 따른 액정표시장치의 제조공정에서 제3 마스크 공정을 나타내는 단면도이다.
도 8은 본 발명의 제3 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판을 나타내는 평면도이다.
도 9는 도 8에 도시된 III-III'선을 따른 박막 트랜지스터 기판의 단면도이다.
도 10a는 본 발명의 제3 실시 예에 따른 액정표시장치의 제조공정에서 제1 마스크 공정을 나타내는 단면도이다.
도 10b는 본 발명의 제3 실시 예에 따른 액정표시장치의 제조공정에서 제2 마스크 공정을 나타내는 단면도이다.
도 10c는 본 발명의 제3 실시 예에 따른 액정표시장치의 제조공정에서 제3 마스크 공정을 나타내는 단면도이다.
도 10d는 본 발명의 제3 실시 예에 따른 액정표시장치의 제조공정에서 제4 마스크 공정을 나타내는 단면도이다.
도 10e는 본 발명의 제3 실시 예에 따른 액정표시장치의 제조공정에서 제5 마스크 공정을 나타내는 단면도이다.
도 10f는 본 발명의 제3 실시 예에 따른 액정표시장치의 제조공정에서 배향막 도포한 후 단면을 나타내는 도이다.
도 11은 본 발명의 제4 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판을 나타내는 평면도이다.
도 12는 도 11에 도시된 IV-IV'선을 따른 박막 트랜지스터 기판의 단면도이다.
<도면부호의 간단한 설명>
20 : 게이트 전극 30a, 30b: 광차단 라인
70 : 소스 전극 80 : 드레인 전극
90 : 데이터 라인 110 : 화소 전극
170: 배향막
본 발명은 액정표시장치에 관한 것으로, 특히 데이터 라인 영역에서 액정 응답 속도를 향상시킨 액정표시장치 및 그 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 매트릭스 형태로 배열된 액정 셀들에 화상 데이터 신호를 공급하여 액정 셀들의 광투과율을 조절함으로써, 화상을 표시할 수 있도록 한다.
구체적으로, 액정셀은 데이터 신호가 공급된 화소 전극과 기준전압인 공통전압이 공급된 공통 전극 간의 전압차로 액정을 구동한다.
이에 따라, 유전율 이방성을 갖는 액정이 그 전압차에 따라 회전하여 백라이트로부터 입사된 광의 투과율을 가변시키게 된다.
이때, 화소 전극과 공통 전극 간의 전계가 형성되지 않은 신호라인, 예컨데 데이터 라인 영역의 액정은 제어할 수 없다. 이로 인하여, 제어가 불가능한 데이터 라인 영역의 액정을 통해 원하지 않는 빛이 투과하여 빛샘 현상이 발생함으로써 화질이 저하된다.
이러한 빛샘을 방지하기 위하여, 블랙매트릭스가 화소 전극이 형성된 영역과 오버랩 되게 형성된다. 그러나 오버랩된 블랙매트릭스로 인해 액정표시장치의 시야각이 좁아지는 문제점이 발생한다.
이러한 문제점을 해결하기 위해 도 1에 도시한 바와 같이, 데이터 라인 영역에 데이터 라인(3)과 평행하게 광차단 라인(2)을 형성하여 빛샘 현상을 줄이고 개구율을 높이는 구조가 사용된다. 또한, 광차단 라인(20)과 화소 전극(5)을 오버랩시켜 개구율을 향상시키는 구조가 사용된다.
이러한 광차단 라인(2)이 형성된 영역에 게이트 절연막(1) 및 보호막(5)이 적층되면 층간 단차가 발생하므로 배향막(6)을 도포하고 러빙을 실시하면 배향막(6)의 러빙 방향이 불규칙한 분포를 띄는 러빙 불량이 발생한다.
이러한 러빙 불량은 배향막(6) 위에 형성된 액정 배향 불량을 발생시켜 액정표시장치 구동시 액정 응답 속도가 저하되며, 화소 영역의 가장자리에서 잔상과 같은 화질 불량이 발생한다.
본 발명의 목적은 액정 배향 불량을 감소시켜 액정 응답 속도를 향상시킬 수 있는 액정표시장치 및 그 제조방법을 제공할 것이다.
상기한 목적을 달성하기 위해, 본 발명은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 화소 영역에 형성된 화소 전극과, 상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터와, 액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인을 구비하는 것을 특징으로 한다.
또한 본 발명은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 화소 영역에 형성된 화소 전극과, 상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터와, 액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인과, 상기 데이터 라인과 광차단 라인을 접속시키는 컨텍 전극 및 컨택홀을 구비하는 것을 특징으로 한다.
그리고, ㅊ화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 화소 영역에 형성된 화소 전극과, 상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터와, 상기 데이터 라인과 접속되고 액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인을 구비하는 것을 특징으로 한다.
상기 광차단 라인의 일측면 중 적어도 일부분이 상기 액정 배향 방향과 평행하도록 형성된 것을 특징으로 한다.
상기 액정 배향 방향과 마주하는 상기 광차단 라인의 일측면 중 적어도 일부분이 상기 액정 배향 방향과 평행하도록 형성된 것을 특징으로 한다.
상기 광차단 라인은 적어도 일측면은 삼각 톱니파 형태로 형성된 것을 특징으로 한다.
상기 액정은 트위스티드 네마틱 모드인 것을 특징으로 한다.
상기 광차단 라인은 이중층 이상으로 형성된 것을 특징으로 한다.
상기 광차단 라인은 상기 화소 전극과 오버랩 되는 것을 특징으로 한다.
상기 광차단 라인은 플로팅된 것을 특징으로 한다.
기 광차단 라인은 상기 게이트 라인과 동일 공정에서 형성된 것을 특징으로 한다.
상기 광차단 라인은 상기 게이트 라인과 동일한 도전층으로 형성되는 것을 특징으로 한다.
상기 광차단 라인은 상기 데이터 라인과 동일한 공정에서 형성된 것을 특징으로 한다.
상기 광차단 라인은 상기 데이터 라인과 동일한 도전층으로 형성되는 것을 특징으로 한다.
상기 컨택 전극은 상기 데이터 라인으로부터 돌출되어 상기 광차단 라인을 덮는 게이트 절연막을 관통하는 컨택홀를 경유하여 상기 광차단 라인과 접속된 것을 특징으로 한다.
또한, 본 발명의 목적을 달성하기 위한 액정표시장치의 제조방법은 절연되게 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인을 형성하는 단계와, 상기 화소 영역에 화소 전극을 형성하는 단계와, 상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터를 형성하는 단계와, 액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 절연되게 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인을 형성하는 단계와, 상기 화소 영역에 화소 전극을 형성하는 단계와, 상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터를 형성하는 단계와, 상기 데이터 라인과 접속되고 액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인을 형성하는 단계를 포함하는 것 을 특징으로 한다.
상기 광차단 라인의 일측면 중 적어도 일부분이 상기 액정 배향 방향과 평행하도록 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 광차단 라인 중 적어도 일측면은 삼각 톱니파 형태로 형성되는 것을 특징으로 한다.
상기 광차단 라인은 이중층 이상으로 형성되는 것을 특징으로 한다.
상기 화소 전극은 상기 광차단 라인과 오버랩 되게 형성되는 것을 특징으로 한다.
상기 광차단 라인은 데이터 라인과 동일한 공정에서 형성되는 것을 더 포함한다.
상기 광차단 라인은 데이터 라인과 동일한 도전층으로 형성되는 것을 더 포함 한다.
상기 광차단 라인은 게이트 라인과 동일한 공정에서 형성되는 것을 특징으로 한다.
상기 광차단 라인은 게이트 라인과 동일한 도전층으로 형성되는 것을 특징으로 한다.
그리고, 기판 상에 게이트 라인과 게이트 전극, 액정 배향 방향과 적어도 일부분이 평행한 광차단 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와, 상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 활성층 및 오믹 접촉층을 형성하는 단계와, 상기 광차단 라인 상의 게이트 절연막을 관통하는 제1 컨택홀을 형성하는 단계와, 상기 활성층 및 오믹 접촉층이 형성된 게이트 절연막 위에 소스 전극 및 드레인 전극과, 상기 광차단 라인 사이의 데이터 라인을 포함하는 제2 도전 패턴군을 형성하는 단계와, 상기 제2 도전 패턴군이 형성된 게이트 절연막 상에 제2 컨택홀를 포함하는 보호막을 형성하는 단계와, 상기 제2 컨택홀를 통해 상기 드레인 전극과 접속된 화소 전극을 상기 보호막 위에 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법을 제공한다.
상기 데이터 라인과 상기 광차단 라인을 접속하는 컨택 전극을 형성하는 것을 특징으로 한다.
이하, 도 2 내지 도 12를 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법을 상세히 설명한다.
도 2는 본 발명의 제1 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 3은 도 2에 도시된 박막 트랜지스터 기판을 I-I'선을 따라 절단하여 도시한 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 기판은 게이트 라인(21) 및 데이터 라인(90)이 교차하여 정의되는 화소 영역에 형성된 화소 전극(110)과 게이트 라인(21) 및 데이터 라인(90)과 화소 전극(110)에 접속된 박막 트랜지스터 및 데이터 라인(90)의 양측부에 평행하게 형성된 광차단 라인(30)을 구비한다.
게이트 라인(21)은 스캔 신호를 공급하고, 데이터 라인(90)은 화상 데이터 신호를 공급한다. 이러한 게이트 라인(21) 및 데이터 라인(90)은 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의한다.
박막 트랜지스터는 게이트 라인(21)과 접속된 게이트 전극(20), 데이터 라인(90)과 접속된 소스 전극(70), 화소 전극(110)과 접속된 드레인 전극(70), 게이트 전극(20)과 게이트 절연막(40)을 사이에 두고 중첩되어 소스 전극(70)과 드레인 전극(70) 사이에 채널을 형성하는 활성층(50)을 구비한다. 또한, 박막 트랜지스터는 소스 전극(70) 및 드레인 전극(70)과 활성층(50) 사이의 오믹 접촉을 위한 오믹 접촉층(60)을 더 구비한다. 이러한 박막 트랜지스터는 게이트 라인(21)의 스캔 신호에 응답하여 데이터 라인(90)의 화상 데이터 신호를 화소 전극(110)에 공급하여 유지되게 한다.
화소 전극(110)은 박막 트랜지스터를 덮는 보호막(100) 위에 형성되고, 보호막(100)을 관통하는 제2 컨택홀(200)를 경유하여 드레인 전극(70)과 접속된다. 화소 전극(110)은 박막 트랜지스터로부터의 화상 데이터 신호가 공급되면 컬러 필터 기판의 공통 전극과의 전압차로 액정을 구동하여 광 투과율이 조절되게 한다.
광차단 라인(30a, 30b)은 데이터 라인(90)의 양측부에 평행하게 형성되고 화소 전극(110)의 양쪽부와 중첩되어 데이터 라인(90)과 화소 전극(110) 사이의 빛샘을 차단한다. 구체적으로, 광차단 라인(30a, 30b)은 화소 영역마다 독립적으로 형성되어 플로팅된다.
특히, 광차단 라인(30a, 30b)의 단차로 인한 액정 배향 불량을 방지하기 위하여 액정 배향 방향과 평행한 측면을 갖도록 패터닝 한다.
예를 들면, 트위스티드 네마틱(Twisted Nematic; TN) 모드의 액정일 경우 액 정 배향 방향의 각도가 45도인 경우 그 액정 배향 방향과 마주하는 광차단 라인(30a, 30b)의 일측면이 삼각 톱니파 형태의 프로파일을 갖게 한다. 구체적으로, 데이터 라인(90)의 좌측부 및 우측부에 평행하게 형성된 광차단 라인(30a, 30b)은 그의 좌측면이 삼각 톱니파 형태의 프로파일을 갖도록 형성된다.
이에 따라, 삼각 톱니파 형태의 프로파일을 갖는 광차단 라인(30a, 30b)의 일측면의 적어도 1/2은 액정 배향 방향과 나란함으로써 단차로 인한 액정 배향 불량을 방지하고, 이를 통해 액정표시장치의 구동시 액정의 응답 속도를 향상시켜 화질을 개선할 수 있다.
이러한 구성을 갖는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판은 다음과 같은 제조 방법으로 형성된다.
도 4a 내지 도 4f는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 제조하는 방법을 단계적으로 설명하기 위한 단면도들이다.
도 4a를 참조하면, 제1 마스크 공정을 통해 기판 위에 게이트 라인(21) 및 게이트 전극(20)과, 광차단 라인(30a, 30b)을 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 기판(10) 위에 제1 도전층을 스퍼터링과 같은 증착 방법을 통해 형성한다. 제1 도전층은 알루미늄, 크롬, 구리 및 몰리브덴 등과 같은 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 이어서, 제1 마스크를 이용한 포토리소그라피 공정과 식각 공정으로 제1 도전층을 패터닝함으로써 게이트 라인(21) 및 게이트 전극과 광차단 라인(30a, 30b)을 포함하는 제1 도전 패턴군이 형성된다. 특히 광차단 라인(30a, 30b)은 그의 일측면이 도 3과 같이 삼각 톱니파 형태의 프로파일을 갖도록 형성되어, 그 일측면의 적어도 1/2이 액정배향방향과 나란하게 한다.
도 4b를 참조하면, 제2 마스크 공정을 통해 제1 도전 패턴군이 형성된 기판상에 게이트 절연막, 활성층 및 오믹 접촉층(60)이 차례로 적층된다.
구체적으로, 게이트 라인(21) 및 게이트 전극(20)이 형성된 기판상에 게이트 절연막(40), 비정질 실리콘층 및 고농도 도핑된 비정질 실리콘층이 플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition; PEVCD) 등의 증착 방법을 통해 순차적으로 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 고농도 도핑된 비정질 실리콘층이 패터닝됨으로써 활성층 및 오믹 접촉층(60)이 형성된다. 게이트 절연막(40)으로는 SiNx, SiOx 등의 무기 절연 물질이 이용된다.
도 4c를 참조하면, 제3 마스크 공정을 통해 활성층(50) 및 오믹 접촉층(60)이 형성된 게이트 절연막(40) 위에 데이터 라인(90), 소스 전극(70) 및 드레인 전극(70)을 포함한 제2 도전 패턴군이 형성된다.
구체적으로, 소스 전극(70) 및 드레인 전극(70)은 활성층(50) 및 오믹 접촉층(60)이 형성된 게이트 절연막(40) 위에 스퍼터링 등의 증착 방법을 통해 제2 도전층을 형성한 다음, 제3 마스크 공정을 이용한 포토리소그라피 공정 및 식각 공정으로 제2 도전층을 패터닝함으로써 형성된다. 제2 도전층으로는 알루미늄, 크롬, 구리 및 몰리브덴 등의 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다.
도 4d를 참조하며, 제4 마스크 공정을 통해 제2 도전 패턴군이 형성된 게이트 절연막 위에 제2 컨택홀(200)를 갖는 보호막이 형성된다.
상세하게는, 보호막은 제2 도전 패턴군이 형성된 기판 상에 PECVD, 스핀코팅 등의 증착 방법을 통해 형성되고, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(100)을 관통하여 드레인 전극(70)을 노출시키는 제2 컨택홀(200)가 형성된다. 보호막(100)으로는 게이트 절연막(40)과 같은 무기 절연 물질이 이용되거나, 유기 절연 물질이 이용된다.
도 4e를 참조하면, 제5 마스크 공정을 통해 보호막(100) 위에 화소 전극(110)이 형성된다.
구체적으로, 화소 전극(110)은 보호막(100) 위에 스퍼터링 등의 방법을 통해 투명 도전층의 형성된 다음, 제5 마스크를 이용한 포토리소그래피 및 식각 공정으로 투명 도전층을 패터닝하여 형성된다. 투명 도전층으로는 ITO(Indium Tin Oxide), IZO(Indium Zicn Oxide) 및 TO(Tin Oxide) 등과 같은 투명 도전 물질이 이용된다. 화소 전극(110)은 제2 컨택홀(200)를 통해 드레인 전극(70)과 접속된다.
도 4f를 참조하면, 화소 전극(110)이 형성된 보호막(100) 상에 배향막(120)이 형성된다.
배향막(120)은 화소 전극(110)이 형성된 보호막(100) 상에 아크릴 등과 같은 유기 절연 물질을 스핀 코팅 또는 스핀리스 코팅 등의 방법으로 코팅함으로써 형성된다. 이어서, 러빙 공정을 통해 배향막(120)을 러빙함으로써 액정 배향 방향을 결정하게 된다. 이때, 러빙 방향과 마주하는 광차단 라인(30a, 30b)의 일측면이 삼각 톱니파 형태의 프로파일을 갖음에 따라 그 측면의 적어도 1/2이 러빙 방향과 평행함으로써 광차단 라인(30a, 30b)의 단차로 인한 러빙 불량과 이로 인한 액정 배향 불량을 방지할 수 있다.
그리고, 액정 배향 불량을 방지하여 데이터 라인 영역에서의 잔상 등과 같은 화질 불량을 개선할 수 있게 된다.
도 5는 본 발명의 제2 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판을 도시한 평면도이고, 도 6은 도 5에 도시된 박막 트랜지스터 기판을 III-III'선을 따라 절단하여 도시한 단면도이다.
도 5 및 도 6에 도시된 박막 트랜지스터 기판은 도 2 및 도 3에 도시된 박막트랜지스터 기판과 대비하여 광차단 라인(30a, 30b)이 컨택 전극(301)을 통해 데이터 라인(90)과 접속된 것을 제외하고는 동일한 구성요소들을 구비하므로 중복된 구성요소들에 대한 설명은 생략하기로 한다.
데이터 라인(90)과 평행하게 형성된 광차단 라인(30a, 30b)은 도 6에 도시한 바와 같이, 컨택 전극(301)을 통해 데이터 라인(90)과 접속된다. 컨택 전극(301)은 데이터 라인(90)의 양쪽부로 돌출되어 게이트 절연막(40)을 관통하는 제1 컨택홀(300)를 경유하여 광차단 라인(30a, 30b)과 접속된다. 이렇게 광차단 라인(30a, 30b)을 데이터 라인(90)과 접속시킴으로써 데이터 라인(90)과 광차단 라인(30a, 30b)간의 기생 정전 용량을 감소시킬 수 있다.
도 7a 내지 7b는 본 발명의 제2 실시 예에 따른 액정표시장치의 박막 트랜지 스터 기판을 제조하는 방법을 단계적으로 도시한 도면이다.
제1 마스크 공정을 통해 기판 위에 게이트 라인(21) 및 게이트 전극(20)과, 광차단 라인(30a, 30b)을 포함하는 제1 도전 패턴군이 형성된다. 그 구체적인 설명은 본 발명의 제1 실시 예와 비교할 때 동일하므로 생략하기로 한다.
도 7a를 참조하면, 제2 마스크 공정을 통해 제1 도전 패턴군(20, 21, 30a, 30b)이 형성된 기판상에 게이트 절연막(40), 활성층(50) 및 오믹 접촉층(60)이 차례로 적층된다.
구체적으로, 게이트 라인(21) 및 게이트 전극(20)이 형성된 기판상에 게이트 절연막(40), 비정질 실리콘층 및 고농도 도핑된 비정질 실리콘층이 PEVCD 등의 증착 방법을 통해 순차적으로 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 고농도 도핑된 비정질 실리콘층이 패터닝됨으로써 활성층 및 오믹 접촉층(60)이 형성된다. 이때, 광차단 라인(30a, 30b)이 형성된 기판상에 적층된 게이트 절연막(40)의 일부를 노출시키는 제1 컨택홀(300)를 더 형성한다.
도 7b를 참조하면, 제3 마스크 공정을 통해 활성층(50) 및 오믹 접촉층(60)이 형성된 게이트 절연막(40) 위에 데이터 라인(90), 소스 전극(70) 및 드레인 전극(70) 을 포함하는 제2 도전 패턴군이 형성된다. 그리고 데이터 라인(90)과 광차단 라인(30a, 30b)을 연결하는 컨택 전극(301)을 더 형성한다.
구체적으로, 소스 전극(70) 및 드레인 전극(70)은 활성층(50) 및 오믹 접촉층(60)이 형성된 게이트 절연막(40) 위에 스퍼터링 등의 증착 방법을 통해 제2 도 전층을 형성한 다음, 제3 마스크 공정을 이용한 포토리소그라피 공정 및 식각 공정으로 제2 도전층을 패터닝함으로써 형성된다. 제2 도전층으로는 알루미늄, 크롬, 구리 및 몰리브덴 등의 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 다음으로 게이트 절연막(40)을 관통하는 제1 컨택홀(300)를 경유하여 데이터 라인(90)의 양쪽부로 돌출되게 패터닝 된 컨택 전극(301)을 통해 데이터 라인(90)과 광차단 라인(30a, 30b)을 전기적으로 연결한다.
이후 공정은 본 발명의 제1 실시 예와 비교하여 동일한 공정을 실시하므로 그 구체적인 설명을 생략하기로 한다.
한편, 도 8은 본 발명의 제3 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판을 나타내는 도면이고, 도 9는 도 8의 III-III'선을 따라 자른 단면도이다.
도 8 및 도 9에 도시된 박막 트랜지스터 기판은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판은 게이트 라인(21), 게이트 전극, 게이트 절연막(40), 활성층(50), 오믹 접촉층(60), 보호막(100), 데이터 라인(90), 소스 전극(70), 드레인 전극(80) 및 화소 전극(110)을 구비한다. 그리고 빛샘 방지를 위한 광차단 라인을 더 구비한다. 본 발명에 따른 제3 실시 예에서 그 구성 요소는 상기한 도 2와 비교할 때 동일한 구성 요소에 대해서는 그 설명을 생략하기로 한다.
도 8 및 도 9를 참조하면, 광차단 라인(30a, 30b)은 게이트 절연막(40) 위에 데이터 라인(90)과 소정의 이격을 두고 형성된다. 광차단 라인(30a, 30b)은 화소 영역마다 독립적으로 형성되어 플로팅된다.
특히, 광차단 라인(30a, 30b)의 단차로 인한 액정 배향 불량을 방지하기 위하여 액정 배향 방향과 평행한 측면을 갖도록 패터닝 한다. 구체적으로, 데이터 라인(90)의 좌측부 및 우측부에 평행하게 형성된 광차단 라인(30a, 30b)은 그의 좌측면이 삼각 톱니파 형태의 프로파일을 갖도록 형성된다.
이에 따라, 삼각 톱니파 형태의 프로파일을 갖는 광차단 라인(30a, 30b)의 일측면의 적어도 1/2은 액정 배향 방향과 나란함으로써 단차로 인한 액정 배향 불량을 방지하고, 이를 통해 액정표시장치의 구동시 액정의 응답 속도를 향상시켜 화질을 개선할 수 있다.
다음으로 본 발명의 제3 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판의 제조방법을 도 10a 내지 도 10f를 통하여 자세히 설명한다.
도 10a를 참조하면, 제1 마스크 공정을 통해 기판 위에 게이트 라인(21) 및 게이트 전극(20)을 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 기판 위에 제1 도전층을 스퍼터링과 같은 증착 방법을 통해 형성한다. 제1 도전층은 알루미늄, 크롬, 구리 및 몰리브덴 등과 같은 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 이어서, 제1 마스크를 이용한 포토리소그라피 공정과 식각 공정으로 제1 도전층을 패터닝함으로써 게이트 라인(21) 및 게이트 전극(20)을 포함하는 제1 도전 패턴군이 형성된다.
다음으로, 도 10b를 참조하면, 제2 마스크 공정을 통해 제1 도전 패턴군이 형성된 기판상에 게이트 절연막, 활성층 및 오믹 접촉층(60)이 차례로 적층된다.
구체적으로, 게이트 라인(21) 및 게이트 전극(20)이 형성된 기판상에 게이트 절연막(40), 비정질 실리콘층 및 고농도 도핑된 비정질 실리콘층이 플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition; PEVCD) 등의 증착 방법을 통해 순차적으로 적층된다. 이어서, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 고농도 도핑된 비정질 실리콘층이 패터닝됨으로써 활성층 및 오믹 접촉층(60)이 형성된다. 게이트 절연막(40)으로는 SiNx, SiOx 등의 무기 절연 물질이 이용된다.
도 10c를 참조하면, 제3 마스크 공정을 통해 활성층(50) 및 오믹 접촉층(60)이 형성된 게이트 절연막(40) 위에 데이터 라인(90), 소스 전극(70) 및 드레인 전극(70)과 광차단 라인(30a, 30b)을 포함한 제2 도전 패턴군이 형성된다.
구체적으로, 소스 전극(70) 및 드레인 전극(70)은 활성층(50) 및 오믹 접촉층(60)이 형성된 게이트 절연막(40) 위에 스퍼터링 등의 증착 방법을 통해 제2 도전층을 형성한 다음, 제3 마스크 공정을 이용한 포토리소그라피 공정 및 식각 공정으로 제2 도전층을 패터닝함으로써 형성된다. 제2 도전층으로는 알루미늄, 크롬, 구리 및 몰리브덴 등의 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. 특히 광차단 라인(30a, 30b)은 그의 일측면이 도 8과 같이 삼각 톱니파 형태의 프로파일을 갖도록 형성되어, 그 일측면의 적어도 1/2이 액정배향방향과 나란하게 한다.
다음으로, 도10d 내지 도10f에 도시된 보호막(100), 보호막(100) 위에 형성 되는 화소 전극(110) 및 배향막(170)을 형성하는 단계는 본 발명의 제1 실시 예와 비교하여 동일한 공정이므로 그 구체적인 설명은 생략하기로 한다.
또한, 본 발명에 따른 제4 실시 예를 도 11 및 도 12를 통해 자세히 설명한다.
도 11 및 도 12를 참조하면, 액정표시장치의 박막 트랜지스터 기판은 게이트 전극(20)게이트 라인(20), 게이트 절연막(40), 활성층(50), 오믹 접촉층(60), 보호막(100), 데이터 라인(90), 소스 전극(70), 드레인 전극(80), 화소 전극(110) 및 광차단 라인(30a, 30b)을 구비한다. 본 발명에 따른 제3 실시 예와 비교할 때 동일한 구성 요소에 대해서는 그 설명을 생략하기로 한다.
도 11 및 도 12에 도시한 바와 같이, 데이터 라인(90)과 평행하게 형성된 광차단 라인(30a, 30b)은 데이터 라인(90)과 연결되어 기생 정전 용량을 감소시킬 수 있다.
본 발명의 제4 실시 예에 따른 액정표시장치의 박막 트랜지스터 제조방법은 제1 마스크 공정 및 제2 마스크 공정은 상술한 제3 실시 예와 동일하므로 그 자세한 설명은 생략한다.
제3 마스크 공정을 통해 데이터 라인(90), 소스 전극(70) 및 드레인 전극(70)과 광차단 라인(30a, 30b)을 포함한 제2 도전 패턴군이 형성된다. 이때, 데이터 라인(90)과 광차단 라인(30a, 30b)이 연결되도록 패터닝하여 제2 도전층(70, 80, 90, 30a, 30b)을 형성한다.
이후 보호막(100) 적층 공정, 화소 전극(110) 형성 공정 및 배향막(170) 코 팅 공정은 본 발명의 제3 실시 예와 동일하므로 그 구체적인 설명은 생략하기로 한다.
이러한 광차단 라인(30a, 30b)이 데이터 라인(90)과 연결되게 패터닝됨으로써 데이터 라인(90)의 기생 정전 용량을 감소시킬 수 있다.
이상에서 상술한 본 발명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 여러 가지 치환, 변형 및 변경이 가능하다 할 것이다. 따라서 본 발명은 상술한 다양한 실시의 예 및 첨부된 도면에 한정하지 않고 청구범위에 의해 그 권리가 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 액정표시장치 및 그의 제조방법은 데이터 라인에 평행하게 형성된 광차단 라인의 패턴을 러빙 방향과 마주하는 일측면의 적어도 일부분이 액정 배향 방향과 평행하게 형성하여 액정 배향 불량을 감소시켜 액정표시장치 구동시 액정 응답 속도 저하에 따른 화질 불량을 개선할 수 있다.
또한, 데이터 라인과 광차단 라인을 연결하여 데이터 라인의 기생 정전 용량을 감소시켜 화질을 개선할 수 있다.

Claims (27)

  1. 화소 영역을 정의하는 게이트 라인 및 데이터 라인과;
    상기 화소 영역에 형성된 화소 전극과;
    상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터와;
    액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인을 구비하는 것을 특징으로 하는 액정표시장치.
  2. 화소 영역을 정의하는 게이트 라인 및 데이터 라인과;
    상기 화소 영역에 형성된 화소 전극과;
    상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터와;
    액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인과;
    상기 데이터 라인과 광차단 라인을 접속시키는 컨텍 전극 및 컨택홀을 구비하는 것을 특징으로 하는 액정표시장치.
  3. 화소 영역을 정의하는 게이트 라인 및 데이터 라인과;
    상기 화소 영역에 형성된 화소 전극과;
    상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터와;
    상기 데이터 라인과 접속되고 액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인을 구비하는 것을 특징으로 하는 액정표시장치.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 광차단 라인의 일측면 중 적어도 일부분이 상기 액정 배향 방향과 평행하도록 형성된 것을 특징으로 하는 액정표시장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 액정 배향 방향과 마주하는 상기 광차단 라인의 일측면 중 적어도 일부분이 상기 액정 배향 방향과 평행하도록 형성된 것을 특징으로 하는 액정표시장치.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 광차단 라인은 적어도 일측면은 삼각 톱니파 형태로 형성된 것을 특징으로 하는 액정표시장치.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 액정은 트위스티드 네마틱 모드인 것을 특징으로 하는 액정표시장치.
  8. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 광차단 라인은 이중층 이상으로 형성된 것을 특징으로 하는 액정표시장치.
  9. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 광차단 라인은 상기 화소 전극과 오버랩 되는 것을 특징으로 하는 액정표시장치.
  10. 제 1항에 있어서,
    상기 광차단 라인은 플로팅된 것을 특징으로 하는 액정표시장치.
  11. 제 1항 및 제 2항 중 어느 한 항에 있어서,
    상기 광차단 라인은 상기 게이트 라인과 동일 공정에서 형성된 것을 특징으로 하는 액정표시장치.
  12. 제 1항 및 제 2항 중 어느 한 항에 있어서,
    상기 광차단 라인은 상기 게이트 라인과 동일한 도전층으로 형성되는 것을 특징으로 하는 액정표시장치.
  13. 제 1항 및 제 3항 중 어느 한 항에 있어서,
    상기 광차단 라인은 상기 데이터 라인과 동일한 공정에서 형성된 것을 특징으로 하는 액정표시장치.
  14. 제 1항 및 제 3항 중 어느 한 항에 있어서,
    상기 광차단 라인은 상기 데이터 라인과 동일한 도전층으로 형성되는 것을 특징으로 하는 액정표시장치.
  15. 제 2항에 있어서,
    상기 컨택 전극은 상기 데이터 라인으로부터 돌출되어 상기 광차단 라인을 덮는 게이트 절연막을 관통하는 컨택홀를 경유하여 상기 광차단 라인과 접속된 것을 특징으로 하는 액정표시장치.
  16. 절연되게 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인을 형성하는 단계와;
    상기 화소 영역에 화소 전극을 형성하는 단계와;
    상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터를 형성하는 단계와;
    액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치 의 제조방법.
  17. 절연되게 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인을 형성하는 단계와;
    상기 화소 영역에 화소 전극을 형성하는 단계와;
    상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터를 형성하는 단계와;
    상기 데이터 라인과 접속되고 액정 배향 방향과 적어도 일부분이 평행하도록 상기 데이터 라인의 양측부에 형성된 광차단 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  18. 제 16항 및 17항 중 어느 한 항에 있어서,
    상기 광차단 라인을 형성하는 단계에서,
    상기 광차단 라인의 일측면 중 적어도 일부분이 상기 액정 배향 방향과 평행하도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  19. 제 16항 및 17항 중 어느 한 항에 있어서,
    상기 광차단 라인을 형성하는 단계에서,
    상기 광차단 라인 중 적어도 일측면은 삼각 톱니파 형태로 형성되는 것을 특 징으로 하는 액정표시장치의 제조방법.
  20. 제 16항 및 17항 중 어느 한 항에 있어서,
    상기 광차단 라인을 형성하는 단계에서,
    상기 광차단 라인은 이중층 이상으로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  21. 제 16항 및 17항 중 어느 한 항에 있어서,
    상기 화소 전극은 상기 광차단 라인과 오버랩 되게 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  22. 제 16항 및 17항 중 어느 한 항에 있어서,
    상기 광차단 라인을 형성하는 단계에 있어서,
    상기 광차단 라인은 데이터 라인과 동일한 공정에서 형성되는 것을 더 포함하는 액정표시장치의 제조방법.
  23. 제 16항 및 17항 중 어느 한 항에 있어서,
    상기 광차단 라인을 형성하는 단계에 있어서,
    상기 광차단 라인은 데이터 라인과 동일한 도전층으로 형성되는 것을 더 포함하는 액정표시장치의 제조방법.
  24. 제 18항에 있어서,
    상기 광차단 라인을 형성하는 단계에서,
    상기 광차단 라인은 게이트 라인과 동일한 공정에서 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  25. 제 18항에 있어서,
    상기 광차단 라인을 형성하는 단계에서,
    상기 광차단 라인은 게이트 라인과 동일한 도전층으로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  26. 기판 상에 게이트 라인과 게이트 전극, 액정 배향 방향과 적어도 일부분이 평행한 광차단 라인을 포함하는 제1 도전 패턴군을 형성하는 단계와;
    상기 제1 도전 패턴군이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 활성층 및 오믹 접촉층을 형성하는 단계와;
    상기 광차단 라인 상의 게이트 절연막을 관통하는 제1 컨택홀을 형성하는 단계와;
    상기 활성층 및 오믹 접촉층이 형성된 게이트 절연막 위에 소스 전극 및 드레인 전극과, 상기 광차단 라인 사이의 데이터 라인을 포함하는 제2 도전 패턴군을 형성하는 단계와;
    상기 제2 도전 패턴군이 형성된 게이트 절연막 상에 제2 컨택홀를 포함하는 보호막을 형성하는 단계와;
    상기 제2 컨택홀를 통해 상기 드레인 전극과 접속된 화소 전극을 상기 보호막 위에 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  27. 제 26항에 있어서,
    상기 데이터 라인을 형성하는 단계에서,
    상기 데이터 라인과 상기 광차단 라인을 접속하는 컨택 전극을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
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