KR20060131316A

KR20060131316A - 수평 전계 인가형 액정 표시 패널 및 그 제조방법

Info

Publication number: KR20060131316A
Application number: KR1020050051651A
Authority: KR
Inventors: 신동수; 양준영; 이정일
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2005-06-15
Filing date: 2005-06-15
Publication date: 2006-12-20
Also published as: US20060285046A1; CN100464235C; US8294862B2; CN1881051A

Abstract

본 발명은 공정을 단순화함과 아울러 비용을 절감할 수 있는 수평 전계 인가형 액정표시패널 및 그 제조방법에 관한 것이다.

본 발명에 따른 수평 전계 인가형 액정표시패널은 기판 상에 서로 교차되게 형성되어 화소영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터와 접속되는 화소전극과; 상기 화소전극 및 데이터 라인과 나란하며 상기 화소영역 내에 위치하는 공통전극들과; 상기 화소영역내에서 최외곽에 위치하는 공통전극과 측면으로 접촉되는 도전패턴을 구비하는 것을 특징으로 한다.

Description

수평 전계 인가형 액정 표시 패널 및 그 제조방법{Liquid Crystal Display Panel Of Horizontal Electronic Fileld Applying Type and Method of Fabricating the same}

도 1은 종래의 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.

도 2는 도 1에서 선Ⅰ-Ⅰ'을 따라 절취한 박막 트랜지스터 어레이기판을 나타내는 단면도이다.

도 3는 본 발명의 제1 실시예에 따른 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.

도 4는 도 3에서 선Ⅱ-Ⅱ' 및 선Ⅲ-Ⅲ'을 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.

도 5a 내지 도 5c는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 설명하기 위한 단면도.

도 6a 내지 도 6f는 도 5c의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도.

도 7은 본 발명의 제1 실시예에서 나타날 수 있는 투명전극물질의 잔류를 나 타내는 도면이다.

도 8은 본 발명의 제2 실시예에 따른 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.

도 9는 도 8에서 선Ⅱ-Ⅱ' 및 선Ⅲ-Ⅲ'을 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.

도 10는 본 발명의 제3 실시예에 따른 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.

<도면의 주요 부분에 대한 부호의 설명>

2, 102 : 게이트 라인 4, 104 : 데이터 라인

6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극

10 : 소스 전극 12, 112 : 드레인 전극

14, 114 : 화소전극 16, 116 : 공통 라인

18, 118 : 공통 전극 52, 152 : 보호막

46,146 : 게이트 절연막 155 : 불투명도전패턴

본 발명은 액정표시패널에 관한 것으로, 특히 공정을 단순화함과 아울러 비 용을 절감할 수 있는 수평 전계 인가형 액정표시패널 및 그 제조방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.

수직 전계 인가형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.

수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계 인가형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.

수평 전계 인가형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하부 기판) 및 칼러 필터 어레이 기판(상부 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다.

박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.

도 1은 종래의 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 2는 도 1에서 선Ⅰ-Ⅰ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.

도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(45) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역(5)에 수평 전계를 이루도록 형성된 화소 전극(14) 및 공통 전극(18)과, 공통 전극(18)들이 공통으로 접속된 공통 라인(16)을 구비한다.

게이트라인(2)은 박막트랜지스터(6)의 게이트전극(8)에 게이트신호를 공급한다. 데이터라인(4)은 박막트랜지스터(6)의 드레인전극(12)을 통해 화소전극(14)에 화소신호를 공급한다. 게이트라인(2)과 데이터라인(4)은 교차구조로 형성되어 화소영역(5)을 정의한다.

공통라인(16)은 화소영역(5)을 사이에 두고 게이트라인(2)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(18)에 공급한다.

박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박 막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(48)을 포함하는 반도체 패턴(49)이 더 구비된다. 반도체 패턴(49)에는 활성층(48)위에 위치하여 데이터 라인(4), 소스 전극(10), 드레인 전극(12)과 오믹 접촉을 위한 오믹 접촉층(50)이 더 포함된다.

화소 전극(14)은 박막 트랜지스터(6)의 드레인 전극(12)과 접촉홀(17)을 통해 접속되며 화소 영역(5)에 형성된다. 특히, 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 수평부(14A)와, 공통 라인(16)과 중첩되게 형성된 제2 수평부(14B)와, 제1 및 제2 수평부(14A, 14B) 사이에 공통전극(18)과 나란하게 형성된 핑거부(14C)를 구비한다.

공통 전극(18)은 공통 라인(16)과 접속되어 화소 영역(5)에 게이트라인(2) 및 게이트전극(8)과 동일금속으로 형성된다. 특히, 공통 전극(18)은 화소 영역(5)에서 화소 전극(14)의 핑거부(14C)와 나란하게 형성된다.

이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 공통 라인(16)을 통해 기준 전압이 공급된 공통 전극(18) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(14)의 핑거부(14C)와 공통 전극(18) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회 전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 화상이 구현된다.

이러한, 종래 수평 전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판을 형성하려면 적어도 4번의 마스크를 이용한 포토리쏘그래피 공정이 이용된다.

좀더 구체적으로 설명하면, 제1 마스크 공정을 이용하여 게이트 전극(8), 공통전극(18) 및 공통라인(16)을 포함하는 게이트 패턴이 형성되고, 제2 마스크 공정을 이용하여 반도체 패턴(49) 및 소스/드레인 패턴이 형성되고, 제3 마스크 공정을 이용하여 접촉홀(17)을 가지는 보호막(52)이 형성되고, 제4 마스크 공정을 이용하여 화소전극(14)이 형성된다. 이러한, 각각의 마스크 공정은 포토레지스트 도포공정, 노광공정, 현상공정, 세정공정 및 검사공정 등을 포함함으로써 액정표시패널의 제조공정을 복잡하게 함과 아울러 제조비용을 상승시키는 원인이 되고 있다.

따라서, 본 발명의 목적은 공정을 단순화함과 아울러 비용을 절감할 수 있는 수평 전계 인가형 액정표시패널 및 그 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 수평 전계 인가형 액정표시패널은 기판 상에 서로 교차되게 형성되어 화소영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터와 접속되는 화소전극과; 상기 화소전극 및 데이터 라인과 나란하며 상기 화소영역 내에 위치하는 공통전극들과; 상기 화소영역내에서 최외곽에 위치하는 공통전극과 측면으로 접촉되는 도전패턴을 구비하는 것을 특징으로 한다.

상기 도전패턴의 양 끝단 및 중앙 중 적어도 어느 하나에서 신장되어 상기 공통전극과 중첩되게 접촉되는 신장부를 더 구비하는 것을 특징으로 한다.

상기 도전패턴의 선폭은 2.5~3.5㎛ 정도이고, 상기 도전패턴에서 신장된 신장부의 길이는 1.5~2.5㎛ 정도인 것을 특징으로 한다.

상기 게이트 라인과 나란함과 아울러 상기 공통전극들이 공통으로 접속되어 상기 공통전극에 공통전압을 공급하는 공통라인을 더 구비하는 것을 특징으로 한다.

상기 도전패턴, 상기 신장부 및 상기 화소전극은 동일물질인 것을 특징으로 한다.

상기 도전패턴과 접촉된 공통전극은 상기 게이트 라인과 동일물질인 것을 특징으로 한다.

상기 공통전극들 중 상기 화소영역내의 중앙에 위치하는 공통전극은 상기 도전패턴 및 화소전극과 동일물질이며 상기 공통라인과 접속된 것을 특징으로 한다.

본 발명에 따른 수평 전계 인가형 액정표시패널의 제조방법은 제1 마스크 공정에 의해 기판 상에 게이트 전극, 상기 게이트 전극과 접속된 게이트 라인, 공통전압이 인가되는 공통라인을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이 트 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 제2 마스크 공정에 의해 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인 및 게이트 라인의 교차영역에 위치하는 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터가 형성된 기판 상에 보호막을 형성하는 단계와; 제3 마스크 공정에 의해 상기 박막 트랜지스터와 접속되며 상기 공통전극과 나란한 화소전극, 상기 공통전극과 측면으로 접촉되는 도전패턴을 포함하는 투명전극패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 투명도전패턴을 형성하는 단계는 상기 도전패턴의 양 끝단 및 중앙 중 적어도 어느 하나에서 신장되어 상기 공통전극과 중첩되게 접촉되는 신장부를 형성하는 단계를 더 포함하는 것을 특징으로 한다.

상기 게이트 패턴을 형성하는 단계는 상기 게이트 라인과 나란함과 아울러 상기 공통전극들이 공통으로 접속되어 상기 공통전극에 공통전압을 공급하는 공통라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

상기 투명도전패턴을 형성하는 단계는 상기 게이트 라인과 데이터 라인에 의해 정의되는 화소영역의 중앙에 위치하여 상기 공통라인과 접속되는 제2 공통전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

상기 제2 마스크를 이용하여 화소전극 및 도전패턴을 형성하는 단계는 상기 보호막이 형성된 기판 상에 제1 포토레지스트를 도포한 후 포토리쏘그래피 공정에 의해 상기 제1 포토레지스트를 패터닝하여 제1 포토레지스트 패턴을 형성하는 단계와; 상기 제1 포토레지스트 패턴을 마스크로 이용하여 상기 보호막 및 게이트 절연 막을 패터닝하여 상기 기판을 노출시키는 라인형태의 홈을 형성하는 단계와; 상기 라인형태의 홈이 형성된 기판 상에 투명전극물질을 형성하는 단계와; 상기 라인형태의 홈내에 매립되도록 제2 포토레지스트를 형성하는 단계와; 상기 제2 포토레지스트를 애싱하여 상기 홈을 제외하는 영역에서의 투명전극물질을 노출시키는 단계와; 상기 노출된 투명전극물질을 제거하는 단계와; 상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 3 내지 도 10을 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.

도 3은 본 발명의 제1 실시예에 따른 수평 전계형 액정표시패널의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 4는 도 3에서 선 Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선을 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.

도 3 및 도 4에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(145) 상에 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역(105)에 수평 전계를 이루도록 형성된 화소 전극(114) 및 공통 전극(118)과, 공통 전극(118)들이 공통으로 접속된 공통 라인(116)을 구비한다.

게이트라인(102)은 박막트랜지스터(106)의 게이트전극(108)에 게이트신호를 공급한다. 데이터라인(104)은 박막트랜지스터(106)의 드레인전극(112)을 통해 화소 전극(114)에 화소신호를 공급한다. 게이트라인(102)과 데이터라인(104)은 교차구조로 형성되어 화소영역(105)을 정의한다.

공통라인(116)은 화소영역(105)을 사이에 두고 게이트라인(102)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(118)들에 공급한다. 또한, 공통라인(116)은 게이트라인(102)과 동일물질로 형성된다.

박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(114)에 접속된 드레인 전극(112)을 구비한다. 또한, 박막 트랜지스터(106)는 게이트 전극(108)과 게이트 절연막(146)을 사이에 두고 중첩되면서 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(148)을 포함하는 반도체 패턴(149)이 더 구비된다. 반도체 패턴(149)에는 활성층(148)위에 위치하여 데이터 라인(104), 소스 전극(110), 드레인 전극(112)과 오믹 접촉을 위한 오믹 접촉층(150)이 더 포함된다.

화소 전극(114)은 박막 트랜지스터(106)의 드레인 전극(112)과 접속되며 화소 영역(105)에 형성된다. 특히, 화소 전극(114)은 드레인 전극(112)과 접속되고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(114A)와, 공통전극(118)과 나란하게 형성된 핑거부(114C)를 구비한다.

공통 전극(118)은 공통 라인(116)과 접속되어 화소 영역(105)에 게이트라인(102) 및 게이트전극(108)과 동일금속으로 형성됨과 아울러 화소 영역(105)에서 화 소 전극(114)의 핑거부(114C)와 나란하게 형성된다.

특히, 공통전극(118)들 중 화소영역(105) 내에서 최외곽에 위치하는 공통전극(118)에는 도전패턴(115)이 부분적으로 걸쳐지며, 공통전극(118)들 중 화소영역(105)의 중심에 위치하는 공통전극(118)은 게이트 금속이 아닌 투명전극물질로 구성됨과 아울러 게이트 금속으로 형성된 공통라인(116)에 걸치지도록 접속된다.

이와 같은 구조를 가지는 본 발명에서의 박막 트랜지스터 어레이 기판은 3마스크 공정으로 형성됨으로써 종래에 비해 제조공정이 단순화됨과 아울러 비용을 절감시킬 수 있게 된다.

이하, 도 5a 내지 도 6f를 참조하여 3마스크 공정으로 형성되는 박막 트랜지스터 어레이 기판의 제조방법을 설명하면 다음과 같다.

먼저, 제1 마스크를 이용한 포토리쏘그래피 공정 및 식각공정에 의해 게이트 패턴이 형성된다.

즉, 하부기판(145) 상에는 스퍼터링 등의 증착방법을 통해 게이트 금속층이 증착된 후 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 도 5a에 도시된 바와 같이 게이트전극(108), 게이트라인(102), 공통라인(116), 공통전극(118)을 포함하는 게이트 패턴이 형성된다. 여기서 게이트 금속층으로는 알루미늄네오듐(AlNd), 알루미늄(Al)등이 이용된다.

게이트 패턴 등이 형성된 하부기판(145) 상에 무기절연물질이 PECVD 등의 증착방법을 통해 전면증착됨으로써 게이트 절연막(146)이 형성된다. 여기서, 게이트 절연막(146)의 재료로는 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등이 이용된다.

다음으로, 제2 마스크를 이용한 포토리쏘그래피 공정 및 식각공정에 의해 도 5b에 도시된 바와 같이 반도체 패턴 및 소스/드레인 패턴이 형성된다.

이를 구체적으로 설명하면, 게이트 절연막(146)이 형성된 하부기판(145) 상에 비정질 실리콘층 및 n+ 비정질 실리콘층, 소스/드레인 금속층이 순차적으로 형성된다. 이후, 비정질 실리콘층, n+ 비정질 실리콘층 및 소스/드레인 금속층이 회절노광 마스크를 이용한 포토리쏘그래피 공정 및 식각공정에 의해 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 드레인 전극(112)을 포함하는 소스/드레인 패턴이 형성되고, 오믹접촉층(150) 및 활성층(148)을 포함하는 반도체 패턴(149)이 형성된다. 이어서, 소스 및 드레인전극(110,112)을 마스크로 이용하여 오믹접촉층(150)을 식각함으로써 활성층(148)이 노출된다. 여기서, 데이터 금속물질로는 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 등이 이용된다.

마지막으로, 제3 마스크를 이용한 포토리쏘그래피 공정 및 식각공정에 의해 도 5c에 도시된 바와 같이 보호막(152), 화소전극(114), 화소영역(105)의 최외곽에 위치하는 공통전극(118)과 접속된 도전패턴(115), 화소영역(105)의 중앙에 위치함과 아울러 공통라인(116)과 접속된 공통전극(118) 등을 포함하는 투명전극 패턴이 형성된다.

이하, 도 6a 내지 도 6f를 참조하여 제3 마스크를 이용한 공정을 구체적으로 살펴본다.

먼저, 소스/드레인 패턴이 형성된 하부기판(145) 상에 무기절연물질인 질화 실리콘(SiNx) 또는 산화실리콘(SiOx) 등으로 이루어지는 보호막(152) 및 제1 포토레지스트가 순차적으로 형성된 후 포토리쏘그래피 공정에 의해 도 6a에 도시된 바와 같이 포토레지스트 패턴(132)이 형성된다.

이후, 포토레지스트 패턴(132)을 마스크로 보호막(152) 및 게이트 절연막(146)을 패터닝함으로써 도 6b에 도시된 바와 같이 하부기판(145)을 부분적으로 노출시키는 라인형태의 홈(134)이 형성됨과 아울러 박막 트랜지스터(106)의 드레인 전극(112)이 노출된다.

보호막(152) 및 게이트 절연막(146)이 패터닝된 하부기판(145) 상에 스퍼터링 등의 증착방법으로 투명전극물질이 증착된다. 여기서, 투명전극물질로는 인듐 틴 옥사이드(Indium Tin Oxide : 이하 "ITO" 라고 한다), 틴 옥사이드(Tin Oxide : 이하 "TO" 라고 한다), 인듐 징크 옥사이드(Indium Zinc Oxide : 이하 "IZO" 라고 한다) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : 이하 "ITZO" 하고 한다) 등이 이용된다.

투명전극물질(120)이 증착된 하부기판(145) 상에 도 6c에 도시된 바와 같이 제2 포토레지스트(136)가 전면 증착된다. 이때, 제2 포토레지스트(136)는 라인형태의 홈(134)내에 채워지게 된다.

이후, 애싱공정이 실시됨으로써 도 6d에 도시된 바와 같이 투명전극물질(120)이 노출된다. 투명전극물질(120)이 노출된 상태에서 식각공정이 실시됨으로써 도 6e에 도시된 바와 같이 라인형태의 홈(134)내에만 투명전극물질(120)이 존재하게 된다.

이어서, 스트립공정이 실시됨으로써 도 6f에 도시된 바와 같이 화소전극(114), 화소영역(105)의 최외곽의 공통전극(118)과 접속되는 도전패턴(115), 공통라인(116)과 접속되며 화소영역(105)의 중앙에 위치하는 공통전극(118)이 형성된다. 여기서, 화소영역(105)의 중앙에 위치하는 공통전극(118)과 공통라인(116)의 접속 형태는 화소영역(105)의 최외곽의 공통전극(118)과 도전패턴(115)과의 접속형태와 동일하다.

이와 같이, 본 발명의 제1 실시예에 따른 수평전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판은 3번의 마스크를 이용한 패터닝 공정으로 형성할 수 있게 됨으로써 제조공정이 단순해짐과 아울러 비용이 절감된다.

한편, 본 발명의 제1 실시예에 따른 수평전계 인가형 액정표시패널에서는 다음과 같은 문제가 발생할 수 있다.

도 6c에서 투명전극물질(120)을 증착한 후 투명전극물질(120)을 베이킹하는 경우 열전도가 높은 게이트 금속에 의해 게이트 금속과 접속되는 투명전극물질(120)이 결정(Poly)화 되게 된다. 이에 따라, 투명전극물질(120)을 식각하는 경우 식각이 잘 되지 않아 도 7에 도시된 바와 같이 포토레지스트 패턴(132) 상에 투명전극물질(120)이 부분적으로 잔존하게 된다. 이와 같이 잔존하는 투명전극물질(120)은 화소영역(105) 내에서 파티클로 작용하여 화질을 저하시키거나 심한 경우 전극간의 단락(short)를 유발시키는 원인이 될 수 있다.

이에 따라, 본 발명의 제2 실시예에서는 상술한 문제를 방지하기 위한 구조를 제안한다.

도 8은 본 발명의 제2 실시에에 따른 수평전계 인가형 액정표시패널 중 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 9는 도 8에서의 선 Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선을 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.

도 8 및 도 9에 도시된 박막 트랜지스터 어레이 기판은 도 3 및 도 4에 도시된 박막 트랜지스터 어레이 기판과 대비하여 화소영역(105)의 최외곽에 위치하는 공통전극(118)과 도전패턴(115)이 측면으로 접촉하는 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 3 및 도 4와 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다.

도 8 및 도 9에 도시된 수평 전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판은 화소영역(105)의 최외곽에 위치하는 공통전극(118)과 도전패턴(115)이 측면으로 접촉되게 된다. 더 나아가서, 화소영역(105)의 중앙부에 위치하는 공통전극(118) 또한 공통라인(116)과 측면으로 접촉하게 된다. 이에 따라, 게이트 금속패턴과 투명전극물질과의 접촉을 최소화함으로써 투명전극물질의 결정화를 최소화 할 수 있게 된다. 그 결과, 포토레지스트 패턴이 스트립된 후 투명도전물질이 잔존하지 않게 된다.

한편, 본 발명의 제2 실시예에 따른 수평 전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판의 제조방법은 제3 마스크 공정에서 화소영역(105)의 최외곽에 위치하는 공통전극(118)과 중첩되게 게이트 절연막(146)을 잔존시켜 투명전극물질과 공통전극(118)이 측면으로 접속시키는 것을 제외하고는 도 5a 내지 도 6f에서와 동일한 방식에 의해 형성된다. 따라서, 제조방법에 대한 상세한 설명은 생략 하기로 한다.

도 10는 본 발명의 제3 실시에에 따른 수평전계 인가형 액정표시패널 중 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.

도 10에 도시된 박막 트랜지스터 어레이 기판은 도 8 및 도 9에 도시된 박막 트랜지스터 어레이 기판와 같이 화소영역(105)의 최외곽에 위치하는 공통전극(118)과 도전패턴(115)이 측면으로 접촉함과 아울러 도 3 및 4에서와 비교하여 극히 일부의 도전패턴(115)이 공통전극(118)과 중첩되게 형성된다. 이러한, 구조상의 특징을 제외하고는 본 발명의 제1 및 제2 실시예와 동일한 구성요소들을 가지게 되므로 도 3 내지 도 8과 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다.

본 발명의 제2 실시예에서는 측면으로 도전패턴(115)과 공통전극(118)이 접촉하게 됨으로써 도전성의 신뢰성이 저하될 염려가 있다. 이에 따라, 본 발명의 제3 실시예에서는 결정화를 최소화함과 동시에 도전패턴(115)과 공통전극(118)의 접촉의 신뢰성을 향상시킬 수 있도록 도전패턴(115)의 양끝단 및 중앙 중 적어도 어느 하나에 신장부(137)를 더 구비한다.

즉, 게이트 금속패턴으로 형성되는 공통전극(118)과 투명전극물질인 도전패턴(115)의 접촉을 최소화함과 동시에 접촉의 신뢰성을 가질 수 있는 정도의 신장부(137)를 더 형성함으로써 투명전극물질(도전패턴)의 결정화를 최소화 할 수 있됨과 동시에 도전패턴(115)과 공통전극(118)의 접촉을 유지할 수 있게 된다. 여기서, 도전패턴(115)의 선폭(d1)은 2.5~3.5㎛ 정도이고, 도전패턴(115)에서 신장되어 공통 전극(118)과 중첩되는 신장부(137)의 길이(d2)는 1.5~2.5㎛ 정도이다.

한편, 본 발명의 제3 실시예에 따른 수평 전계 인가형 액정표시패널의 박막 트랜지스터 어레이 기판의 제조방법은 제3 마스크 공정에서 화소영역(105)의 최외곽에 위치하는 공통전극(118)과 중첩되게 게이트 절연막(146) 및 보호막(152)을 잔존시켜 투명전극물질과 공통전극(118)이 측면으로 접속시킨다. 또한, 도전패턴(115)의 양끝단 또는 중앙에서 신장되는 공통전극(118)과 중첩되게 접속되는 신장부(137)를 더 형성하는 것을 제외하고는 도 5a 내지 도 6f에서와 동일한 방식에 의해 형성된다. 따라서, 상세한 설명은 생략하기로 한다.

상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 액정표시패널 및 그 제조방법은 박막 트랜지스터 어레이 기판을 3번의 마스크를 이용한 패터닝 공정으로 형성할 수 있게 됨으로써 제조공정이 단순해짐과 아울러 비용이 절감된다.

또한, 게이트 금속(실시예에서는 공통전극)과 접속되는 투명전극물질(실시예에서는 도전패턴)의 결정(Poly)화를 최소화함으로써 스트립공정 후 투명전극물질이 잔류되는 것을 방지할 수 있게 된다. 이에 따라, 3마스크 공정에 의한 제조공정시 발생할 수 있는 신뢰성 저하문제 또한 방지할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

기판 상에 서로 교차되게 형성되어 화소영역을 정의하는 게이트 라인 및 데이터 라인과;

상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와;

상기 박막 트랜지스터와 접속되는 화소전극과;

상기 화소전극 및 데이터 라인과 나란하며 상기 화소영역 내에 위치하는 공통전극들과;

상기 화소영역내에서 최외곽에 위치하는 공통전극과 측면으로 접촉되는 도전패턴을 구비하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
제 1 항에 있어서,

상기 도전패턴의 양 끝단 및 중앙 중 적어도 어느 하나에서 신장되어 상기 공통전극과 중첩되게 접촉되는 신장부를 더 구비하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
제 2 항에 있어서,

상기 도전패턴의 선폭은 2.5~3.5㎛ 정도이고,

상기 도전패턴에서 신장된 신장부의 길이는 1.5~2.5㎛ 정도인 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
제 2 항에 있어서,

상기 게이트 라인과 나란함과 아울러 상기 공통전극들이 공통으로 접속되어 상기 공통전극에 공통전압을 공급하는 공통라인을 더 구비하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
제 2 항에 있어서,

상기 도전패턴, 상기 신장부 및 상기 화소전극은 동일물질인 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
제 2 항에 있어서,

상기 도전패턴과 접촉된 공통전극은 상기 게이트 라인과 동일물질인 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
제 4 항에 있어서,

상기 공통전극들 중 상기 화소영역내의 중앙에 위치하는 공통전극은

상기 도전패턴 및 화소전극과 동일물질이며 상기 공통라인과 접속된 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
제1 마스크 공정에 의해 기판 상에 게이트 전극, 상기 게이트 전극과 접속된 게이트 라인, 공통전압이 인가되는 공통라인을 포함하는 게이트 패턴을 형성하는 단계와;

상기 게이트 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;

제2 마스크 공정에 의해 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인 및 게이트 라인의 교차영역에 위치하는 박막 트랜지스터를 형성하는 단계와;

상기 박막 트랜지스터가 형성된 기판 상에 보호막을 형성하는 단계와;

제3 마스크 공정에 의해 상기 박막 트랜지스터와 접속되며 상기 공통전극과 나란한 화소전극, 상기 공통전극과 측면으로 접촉되는 도전패턴을 포함하는 투명전극패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널의 제조방법.
제 8 항에 있어서,

상기 투명도전패턴을 형성하는 단계는

상기 도전패턴의 양 끝단 및 중앙 중 적어도 어느 하나에서 신장되어 상기 공통전극과 중첩되게 접촉되는 신장부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널의 제조방법.
제 9 항에 있어서,

상기 게이트 패턴을 형성하는 단계는

상기 게이트 라인과 나란함과 아울러 상기 공통전극들이 공통으로 접속되어 상기 공통전극에 공통전압을 공급하는 공통라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널의 제조방법.
제 10 항에 있어서,

상기 투명도전패턴을 형성하는 단계는

상기 게이트 라인과 데이터 라인에 의해 정의되는 화소영역의 중앙에 위치하여 상기 공통라인과 접속되는 제2 공통전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널.
제 11 항에 있어서,

상기 제2 마스크를 이용하여 화소전극 및 도전패턴을 형성하는 단계는

상기 보호막이 형성된 기판 상에 제1 포토레지스트를 도포한 후 포토리쏘그래피 공정에 의해 상기 제1 포토레지스트를 패터닝하여 제1 포토레지스트 패턴을 형성하는 단계와;

상기 제1 포토레지스트 패턴을 마스크로 이용하여 상기 보호막 및 게이트 절연막을 패터닝하여 상기 기판을 노출시키는 라인형태의 홈을 형성하는 단계와;

상기 라인형태의 홈이 형성된 기판 상에 투명전극물질을 형성하는 단계와;

상기 라인형태의 홈내에 매립되도록 제2 포토레지스트를 형성하는 단계와;

상기 제2 포토레지스트를 애싱하여 상기 홈을 제외하는 영역에서의 투명전극 물질을 노출시키는 단계와;

상기 노출된 투명전극물질을 제거하는 단계와;

상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 액정표시패널의 제조방법.