KR20050058058A - 박막트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

박막트랜지스터 어레이 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 데이터라인과; 상기 데이터라인과 교차하여 화소영역을 정의하며 적어도 두 개의 상기 화소영역이 인접되도록 상기 적어도 두 개의 화소영역마다 인접되게 형성된 게이트라인과; 상기 인접되게 형성된 적어도 두 개의 화소영역 사이에 형성된 공통라인과; 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 화소영역에 상기 공통라인과 평행하게 형성되며 상기 공통라인과 접속된 공통전극과; 상기 박막트랜지스터와 접속되고 상기 화소영역에 상기 공통전극과 수평전계를 이루는 화소전극을 구비하는 것을 특징으로 한다.

Description

박막트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF}
본 발명은 수평 전계를 이용하는 박막트랜지스터 어레이 기판에 관한 것으로, 특히 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.
수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching ; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
도 1은 종래 수평 전계형 액정표시장치의 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 종래 박막 트랜지스터 어레이 기판은 하부 기판(1) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(22) 및 공통 전극(24)과, 공통 전극(24)과 접속된 공통 라인(26)을 구비한다.
게이트라인(2)은 박막트랜지스터(30)의 게이트전극(6)에 게이트신호를 공급한다. 데이터라인(4)은 박막트랜지스터(30)의 드레인전극(10)을 통해 화소전극(22)에 화소신호를 공급한다. 게이트라인(2)과 데이터라인(4)은 교차구조로 형성되어 화소영역을 정의한다. 공통라인(26)은 화소영역을 사이에 두고 게이트라인(2)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(24)에 공급한다.
박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(도시하지 않음)과, 소스 전극(8) 및 드레인 전극(10)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.
화소 전극(22)은 보호막(18)을 관통하는 콘택홀(20)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(22)은 드레인 전극(10)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 제1 수평부(22a)와, 공통 라인(26)과 중첩되게 형성된 제2 수평부(22b)와, 제1 및 제2 수평부(22a, 22b) 사이에 공통전극(24)과 나란하게 형성된 핑거부(22c)를 구비한다.
공통 전극(24)은 공통 라인(26)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(24)은 화소 영역(5)에서 화소 전극(22)의 핑거부(22c)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 공통 라인(26)을 통해 기준 전압이 공급된 공통 전극(24) 사이에 수평 전계가 형성된다. 특히, 화소 전극(22)의 핑거부(22c)와 공통 전극(24) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
종래 공통전극(24)과 화소전극(22) 사이의 전계가 데이터라인(4)의 데이터신호로부터 영향을 받지 않도록 데이터라인(4)과 인접한 공통전극(24)을 약 10㎛이상의 폭을 갖도록 형성한다. 즉, 데이터라인(4)과 인접한 공통전극(24)과 화소전극(22) 사이의 영역에 위치하는 액정의 배열이 데이터신호에 영향을 받아 그 영역에서 투과율이 변하게 되면서 수직 크로스토크가 발생된다. 이를 방지하기 위해 데이터라인(4)과 인접한 공통전극(24)의 폭을 넓게 형성하여 화소전극(22)과 공통전극(24) 사이의 전계에 영향을 주는 데이터신호를 차폐하게 된다. 그러나, 공통전극(24)의 폭이 넓어지는 만큼 개구율이 감소하는 문제점이 있다.
또한, 종래 공통전극(24) 및 화소전극(22)은 데이터라인(4)과 평행한 방향으로 평행하게 형성된다. 이 공통전극(24)에 기준전압을 공급하기 위한 공통라인(26)은 게이트라인(2)과 평행한 방향으로 게이트라인(2)과 동시에 형성된다. 이러한 공통라인(26)이 차지하는 면적만큼 화소영역(5)의 면적이 적어져 개구율이 저하되는 문제점이 있다.
뿐만 아니라, 종래 화소전극(22)과 공통전극(24) 사이의 액정은 화소전극(22)과 공통전극(24) 사이의 전계에 의해 소정방향으로 회전하게 된다. 그러나, 게이트라인(2)과 인접한 공통전극(24) 및 화소전극(22)을 포함하는 구동전극 사이에 위치하는 액정은 게이트라인(2)과 구동전극 간의 전계차에 의해서 화소영역과는 다른 방향으로 회전하게 된다. 이에 따라, 공통전극(24)과 화소전극(22) 사이에 전계가 인가되지 않아 블랙을 표시하는 경우 게이트라인(2)과 구동전극 사이의 영역에서 도 3에 도시된 바와 같이 빛샘이 발생하게 된다. 이를 방지하기 위해, 구동전극과 게이트라인(2)은 약 25~28㎛의 이격거리(d)를 마련한다. 이 이격거리는 화소영역의 양측에 형성되므로 그 이격거리만큼, 최대 56㎛만큼 개구율이 저하되는 문제점이 있다. 또 다른 방법으로 게이트신호를 차단하기 위해 별도의 화소전극 및 공통라인을 형성하게 된다. 그러나, 별도의 화소전극 및 공통라인이 화소영역에서 차지하는 면적만큼 개구율이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판은 데이터라인과; 상기 데이터라인과 교차하여 화소영역을 정의하며 적어도 두 개의 상기 화소영역이 인접되도록 상기 적어도 두 개의 화소영역마다 인접되게 형성된 게이트라인과; 상기 인접되게 형성된 적어도 두 개의 화소영역 사이에 형성된 공통라인과; 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 화소영역에 상기 공통라인과 평행하게 형성되며 상기 공통라인과 접속된 공통전극과; 상기 박막트랜지스터와 접속되고 상기 화소영역에 상기 공통전극과 수평전계를 이루는 화소전극을 구비하는 것을 특징으로 한다.
상기 화소전극은 상기 데이터라인과 평행한 제1 및 제2 수직부와; 상기 제1 및 제2 수직부 사이에 형성된 핑거부를 포함하는 것을 특징으로 한다.
상기 공통전극은 상기 공통라인에서 수직으로 신장되어 형성되며 상기 데이터라인과 평행한 제1 및 제2 수직부와; 상기 제1 및 제2 수직부 사이에 형성된 수평부를 포함하는 것을 특징으로 한다.
상기 화소전극의 핑거부와 상기 공통전극의 수평부는 빗살형태로 형성되는 것을 특징으로 한다.
상기 게이트라인은 기수번째 게이트라인과 이전단 우수번째 게이트라인이 인접되게 형성되는 것을 특징으로 한다.
상기 적어도 두 개의 화소영역은 상기 기수번째 게이트라인과 대응되는 기수화소영역과, 상기 기수번째 게이트라인과 소정간격으로 이격되어 형성된 우수번째 게이트라인과 대응되는 우수 화소영역을 포함하는 것을 특징으로 한다.
상기 공통라인은 상기 기수번째 게이트라인과 우수번째 게이트라인 사이에 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트라인, 상기 게이트라인에 접속된 게이트전극, 상기 게이트라인과 평행하며 적어도 두개의 게이트라인마다 위치한 공통라인, 상기 공통라인과 접속되며 상기 공통라인과 평행한 공통전극을 형성하는 단계와; 상기 게이트라인, 게이트전극, 공통라인 및 공통전극이 형성된 기판 상에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 반도체패턴을 형성하는 단계와; 상기 반도체패턴이 형성된 게이트절연막 상에 상기 게이트라인과 교차하는 데이터라인, 상기 데이터라인과 접속된 소스전극, 상기 소스전극과 대향하는 드레인전극을 형성하는 단계와; 상기 데이터라인, 소스전극 및 드레인전극이 형성된 기판 상에 보호막을 형성하는 단계와; 상기 보호막 상에 상기 공통전극과 수평전계를 이루며 상기 공통라인과 평행한 화소전극을 형성하는 단계를 포함하며, 상기 게이트라인은 적어도 두 개의 상기 화소영역이 인접되도록 상기 적어도 두 개의 화소영역마다 인접되게 형성되는 것을 특징으로 한다.
상기 화소전극을 형성하는 단계는 상기 데이터라인과 평행한 제1 및 제2 수직부와, 상기 제1 및 제2 수직부 사이에 형성된 핑거부를 가지는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 공통전극을 형성하는 단계는 상기 공통라인에서 수직으로 신장되어 형성되며 상기 데이터라인과 평행한 제1 및 제2 수직부와, 상기 제1 및 제2 수직부 사이에 형성된 수평부를 가지는 공통전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 화소전극의 핑거부와 상기 공통전극의 수평부는 굴곡부를 가지는 빗살형태로 형성되는 것을 특징으로 한다.
상기 게이트라인은 기수번째 게이트라인과 이전단 우수번째 게이트라인이 인접되게 형성되며는 것을 특징으로 한다.
상기 공통라인은 상기 기수번째 게이트라인과 우수번째 게이트라인 사이에 형성되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 11b를 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 5는 도 4에서 선"Ⅴ-Ⅴ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(101) 상에 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(122) 및 공통 전극(124)과, 공통 전극(124)과 접속된 공통 라인(126)을 구비한다.
게이트라인(102)은 박막트랜지스터(130)의 게이트전극(106)에 게이트신호를 공급한다. 이러한 게이트라인(102)은 기수번째 게이트라인(...GLj1,GLk1...)과 이전단 우수번째 게이트라인(...,GLi2,GLj2...)이 인접되게 형성된다. 예를 들어, 제i2 게이트라인(GLi2)과 제j1 번째 게이트라인(GLj1)이 인접되게 형성되며, 제j2 게이트라인(GLj2)과 제k1 번째 게이트라인(GLk1)이 인접되게 형성된다.
데이터라인(104)은 박막트랜지스터(130)의 드레인전극(110)을 통해 화소전극(122)에 화소신호를 공급한다.
공통라인(126)은 화소영역을 사이에 두고 게이트라인(102)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(124)에 공급한다. 이러한 공통라인(126)은 도 6에 도시된 바와 같이 기수번째 게이트라인(GLj1)과 대응되는 기수 화소영역(PO)과 우수번째 게이트라인(GLj2)과 대응되는 우수 화소영역(PE) 사이에 형성되며 기수 화소영역(PO)과 우수화소영역(PE) 각각의 공통전극(124)에 공통으로 기준전압을 공급한다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110)을 구비한다. 또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(도시하지 않음)과, 소스 전극(108) 및 드레인 전극(110)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.
화소 전극(122)은 보호막(118)을 관통하는 콘택홀(120)을 통해 박막 트랜지스터(130)의 드레인 전극(110)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(122)은 도 6에 도시된 바와 같이 데이터라인(104)과 평행하며 공통전극의 수직부(124a,124b)와 중첩되게 형성된 제1 및 제2 수직부(122a,122b)와, 제1 및 제2 수직부(122a,122b) 사이에 공통전극의 수평부(124c)와 나란하게 형성된 핑거부(122c)를 구비한다. 여기서, 핑거부(122c)는 굴곡부를 가지는 빗살형태로 형성된다.
공통 전극(124)은 공통 라인(126)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(124)은 도 6에 도시된 바와 같이 공통라인(126)에서 분기된 제1 및 제2 수직부(124a,124b)와, 제1 및 제2 수직부(124a,124b) 사이에 화소전극의 핑거부(122c)와 나란하게 형성된 수평부(124c)를 구비한다. 여기서, 수평부(124c)는 화소전극의 핑거부(122c)와 평행하게 굴곡부를 가지는 빗살형태로 형성된다. 이에 따라, 한 화소영역에 위치하는 액정이 전계가 인가되면 다양한 방향으로 배열되는 멀티 도메인 구조를 얻을 수 있다. 이로 인해, 액정배향 방향에 따른 복굴절을 서로 상쇄시켜 컬러 시프트 현상을 최소화할 수 있으며 계조반전이 없는 영역을 넓힐 수 있다.
이러한 박막트랜지스터 어레이 기판은 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(126)을 통해 기준 전압이 공급된 공통 전극(124) 사이에 수평 전계가 형성된다. 특히, 화소 전극(122)의 핑거부(122c)와 공통 전극(124)의 수평부(124c) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
이와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판은 기수번째 게이트라인과 이전단 우수번째 게이트라인이 인접되게 형성된다. 이에 따라, 종래 화소영역의 양측에 형성된 게이트라인이 화소영역의 일측에만 위치하게 되므로 게이트라인과 인접되게 위치하는 화소전극의 수평부 중 어느 하나만 게이트신호에 의해 영향을 받게 된다. 이에 따라, 게이트라인과 인접한 화소영역의 일측만 상기 게이트라인과 소정간격을 사이에 두고 이격되게 형성된다. 즉, 각 화소영역마다 게이트라인과 이격거리는 약 25~28㎛이므로 종래보다 약 1/2 정도 줄어들게 되어 개구율이 그 만큼 향상된다.
또한, 공통라인은 공통전극과 평행하게 위치하며 두 개의 게이트라인마다 즉, 두 화소가 하나의 공통라인을 공유하도록 형성되므로 공통라인이 차지하는 면적이 종래보다 줄어들어 그 만큼 개구율이 향상된다.
도 7a 내지 도 11b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106), 공통 라인(126) 및 공통 전극(124)을 포함하는 제1 도전 패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 게이트금속층이 형성된다. 여기서, 게이트금속층은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr) 등이 이용된다. 이 게이트금속층이 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 게이트 라인(102), 그 게이트라인(102)과 접속된 게이트 전극(106), 게이트라인(102)과 평행한 공통 라인(126),및 공통라인(126)과 접속되며 공통라인(126)과 평행한 공통 전극(124)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트라인(102)은 이전단 우수번째 게이트라인과 기수번째 게이트라인이 인접되게 형성되며, 공통라인(126)은 소정간격으로 이격된 우수번째 게이트라인과 기수번째 게이트라인 사이에 위치하게 된다.
도 8a 및 도 8b를 참조하면, 제1 도전패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성된다. 그리고, 게이트 절연막(112) 위에 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴이 형성된다.
이를 상세히 설명하면, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112), 제1 및 제2 반도체층이 순차적으로 형성된다. 여기서, 게이트 절연막(112)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용되거나; BCB(Benzocyclobutene), 아크릴(Acryl)계 수지, PFCB(Perfluorocyclobutene)와 같은 유기절연물질이 이용된다. 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 그런 다음, 제1 및 제2 반도체층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 활성층(114)과 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.
도 9a 및 도 9b를 참조하면, 반도체패턴이 형성된 게이트절연막(112) 상에 소스전극(108), 드레인전극(110) 및 데이터라인(104)을 포함하는 제2 도전패턴군이 형성된다.
이를 위해, 반도체패턴이 형성된 게이트절연막(112) 상에 스퍼터링 등의 증착 방법을 통해 데이터 금속층이 순차적으로 형성된다. 여기서, 데이터 금속층으로는 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴 합금(Mo alloy) 등이 이용된다. 이 데이터 금속층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 데이터 라인(104), 소스 전극(108), 및 드레인 전극(110)을 포함하는 데이터패턴이 형성된다.
그런 다음, 소스전극(108) 및 드레인전극(110)을 마스크로 이용하여 소스 및 드레인전극(108,110)에 의해 노출된 채널부의 오믹접촉층(116)이 건식식각됨으로써 채널부의 활성층(114)이 노출된다.
도 10a 및 도 10b를 참조하면, 제2 도전패턴군이 형성된 게이트 절연막(112) 상에 콘택홀(120)을 포함하는 보호막(118)이 형성된다.
이를 위해, 제2 도전패턴군이 형성된 게이트 절연막(112) 상에 PECVD 등의 증착 방법으로 보호막(118)이 전면 형성된다. 여기서, 보호막(118)은 게이트 절연막(112)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, (Benzocyclobutene), 또는 PFCB(Perfluorocyclobutene) 등과 같은 유기 절연 물질이 이용된다.
이 보호막(118)이 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 콘택홀(120)이 형성된다. 콘택홀(120)은 보호막(118)을 관통하여 드레인 전극(110)을 노출시킨다.
도 11a 및 도 11b를 참조하면, 보호막(118) 상에 화소 전극(122)을 포함하는 제3 도전 패턴군이 형성된다.
이를 위해, 보호막(118) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등이 이용된다. 이 투명도전막이 포토리소그래피 공정과 식각 공정을 통해 패텅님됨으로써 화소 전극(122)을 포함하는 제3 도전 패턴군이 형성된다. 화소 전극(122)은 콘택홀(120)을 통해 드레인 전극(110)과 전기적으로 접속된다. 이 화소전극(122)은 공통전극(124)과 함께 게이트라인(102)과 평행하게 형성되어 공통전극(124)과 수평전계를 이룬다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 기수번째 게이트라인과 이전단 우수번째 게이트라인이 인접되게 형성된다. 이에 따라, 게이트라인과 인접한 화소영역의 일측만 그 게이트라인과 소정간격을 사이에 두고 이격되게 형성된다. 즉, 각 화소영역마다 게이트라인과 이격거리는 약 25~28㎛이므로 종래보다 약 1/2 정도 줄어들게 되어 개구율이 그 만큼 향상된다. 또한, 두 화소영역이 하나의 공통라인을 공유하므로 공통라인이 차지하는 면적을 종래의 약 1/2로 줄일 수 있어 개구율이 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 수평 전계 인가형 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 상세히 나타내는 단면도이다.
도 3은 도 1 및 도 2에 도시된 신호라인과 구동전극 사이에서의 빛샘현상을 설명하기 위한 도면이다.
도 4는 본 발명에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 5는 도 4에서 선"Ⅴ-Ⅴ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 상세히 나타내는 단면도이다.
도 6은 도 4에 도시된 공통전극 및 화소전극을 상세히 나타내는 평면도이다.
도 7a 및 도 7b는 도 4 및 도 5에 도시된 제1 도전패턴군을 형성하기 위한 제조공정을 나타내는 평면도 및 단면도이다.
도 8a 및 도 8b는 도 4 및 도 5에 도시된 반도체패턴을 형성하기 위한 제조공정을 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b는 도 4 및 도 5에 도시된 제2 도전패턴군을 형성하기 위한 제조공정을 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b는 도 4 및 도 5에 도시된 콘택홀을 가지는 보호막을 형성하기 위한 제조공정을 나타내는 평면도 및 단면도이다.
도 11a 및 도 11b는 도 4 및 도 5에 도시된 제3 도전패턴군을 형성하기 위한 제조공정을 나타내는 평면도 및 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2,102 : 게이트라인 4,104 : 데이터라인
6,106 : 게이트전극 8,108 : 소스전극
10,110 : 드레인전극 14,114 : 활성층
16,116 : 오믹접촉층 18,118 : 보호막
22,122 : 화소전극 24,124 : 공통전극
26,126 : 공통라인 30,130 : 박막트랜지스터

Claims (13)

  1. 데이터라인과;
    상기 데이터라인과 교차하여 화소영역을 정의하며 적어도 두 개의 상기 화소영역이 인접되도록 상기 적어도 두 개의 화소영역마다 인접되게 형성된 게이트라인과;
    상기 인접되게 형성된 적어도 두 개의 화소영역 사이에 형성된 공통라인과;
    상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와;
    상기 화소영역에 상기 공통라인과 평행하게 형성되며 상기 공통라인과 접속된 공통전극과;
    상기 박막트랜지스터와 접속되고 상기 화소영역에 상기 공통전극과 수평전계를 이루는 화소전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 화소전극은
    상기 데이터라인과 평행한 제1 및 제2 수직부와;
    상기 제1 및 제2 수직부 사이에 형성된 핑거부를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  3. 제 1 항에 있어서,
    상기 공통전극은
    상기 공통라인에서 수직으로 신장되어 형성되며 상기 데이터라인과 평행한 제1 및 제2 수직부와;
    상기 제1 및 제2 수직부 사이에 형성된 수평부를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  4. 제 2 항에 있어서,
    상기 화소전극의 핑거부와 상기 공통전극의 수평부는 빗살형태로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  5. 제 1 항에 있어서,
    상기 게이트라인은 기수번째 게이트라인과 이전단 우수번째 게이트라인이 인접되게 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  6. 제 5 항에 있어서,
    상기 적어도 두 개의 화소영역은
    상기 기수번째 게이트라인과 대응되는 기수화소영역과,
    상기 기수번째 게이트라인과 소정간격으로 이격되어 형성된 우수번째 게이트라인과 대응되는 우수 화소영역을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  7. 제 6 항에 있어서,
    상기 공통라인은
    상기 기수번째 게이트라인과 우수번째 게이트라인 사이에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  8. 기판 상에 게이트라인, 상기 게이트라인에 접속된 게이트전극, 상기 게이트라인과 평행하며 적어도 두 개의 게이트라인마다 위치한 공통라인, 상기 공통라인과 접속되며 상기 공통라인과 평행한 공통전극을 형성하는 단계와;
    상기 게이트라인, 게이트전극, 공통라인 및 공통전극이 형성된 기판 상에 게이트절연막을 형성하는 단계와;
    상기 게이트절연막 상에 반도체패턴을 형성하는 단계와;
    상기 반도체패턴이 형성된 게이트절연막 상에 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인, 상기 데이터라인과 접속된 소스전극, 상기 소스전극과 대향하는 드레인전극을 형성하는 단계와;
    상기 데이터라인, 소스전극 및 드레인전극이 형성된 기판 상에 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 공통전극과 수평전계를 이루며 상기 공통라인과 평행한 화소전극을 형성하는 단계를 포함하며,
    상기 게이트라인은 적어도 두 개의 상기 화소영역이 인접되도록 상기 적어도 두 개의 화소영역마다 인접되게 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 화소전극을 형성하는 단계는
    상기 데이터라인과 평행한 제1 및 제2 수직부와, 상기 제1 및 제2 수직부 사이에 형성된 핑거부를 가지는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 공통전극을 형성하는 단계는
    상기 공통라인에서 수직으로 신장되어 형성되며 상기 데이터라인과 평행한 제1 및 제2 수직부와, 상기 제1 및 제2 수직부 사이에 형성된 수평부를 가지는 공통전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 화소전극의 핑거부와 상기 공통전극의 수평부는 굴곡부를 가지는 빗살형태로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 8 항에 있어서,
    상기 게이트라인은 기수번째 게이트라인과 이전단 우수번째 게이트라인이 인접되게 형성되며는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  13. 제 12 항에 있어서,
    상기 공통라인은 상기 기수번째 게이트라인과 우수번째 게이트라인 사이에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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