KR101409647B1 - 액정표시장치 - Google Patents

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Abstract

본 발명의 액정표시장치는, 제1 방향을 따라 배치된 제1 및 제2 화소 영역 열들과, 각 화소 영역 열들 내의 인접하는 화소 영역들 사이에 제2 방향을 따라 배치된 다수의 게이트라인들과, 제1 화소 영역 열의 일측에 제1 방향을 따라 배치된 제1 데이터라인과, 제2 화소 영역 열의 일측에 제1 방향을 따라 배치된 제2 데이터라인과, 각 화소 영역 열의 타측들 사이에 제1 방향을 따라 배치된 공통라인을 포함한다.
본 발명은 공통라인을 데이터라인과 교차되지 않도록 형성함으로서, 데이터라인으로 공급된 데이터전압에 의한 공통전압의 왜곡을 방지하여 화질을 향상시킬 수 있다.
액정표시장치, 공통라인, 리플, 데이터라인, 화질

Description

액정표시장치{Liquid crystal display device}
본 발명은 액정표시장치에 관한 것으로, 특히 화질을 향상시킬 수 있는 액정표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 디스플레이 장치에 대한 요구가 다양한 형태로 증가되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display device), 플라즈마 디스플레이 패널(Plasma Display Panel), 전계발광표시장치(Electro-Luminescent Display device) 등을 포함한 다양한 평판디스플레이 장치가 연구되어 왔고 일부는 이미 디스플레이 장치로 널리 활용되고 있다.
이 중에서 액정표시장치는 현재 화질이 우수하고 경량, 박형, 저소비 전력 등의 장점이 있고, 이에 따라 브라운관(CRT)을 신속히 대체시키고 있다. 액정표시장치는 노트북의 모니터, 텔레비전의 표시 패널 등으로 다양하게 개발되고 있다.
종래의 액정표시장치는 도 1에 도시한 바와 같이, 다수의 게이트라인(101)과 다수의 데이터라인(103)이 교차하여 배치되고, 그 교차점에 박막트랜지스터(107)가 배치되고, 이러한 박막트랜지스터(107)에 화소전극(109)이 배치된다. 각 게이트라인(101)과 각 데이터라인(103)의 교차에 의해 화소 영역(P)이 정의되고, 각 화소 영역(P)에는 박막트랜지스터(107)와 화소전극(109)이 배치될 수 있다.
아울러, 각 게이트라인(101)에 평행하고 각 화소전극(109)을 가로질러 공통라인(105)이 배치된다. 이에 따라 공통라인(105)은 각 데이터라인(103)과 교차하여 배치되게 된다.
공통라인(105)과 각 화소전극(109)은 오버랩되어 스토리지 캐패시터를 형성하게 됨에 따라, 화소전극(109)으로 인가된 데이터전압이 1프레임 동안 유지되게 된다. 공통라인(105)을 경유하여 도시되지 않은 공통전극으로 공통전압이 인가된다.
게이트라인(101)으로 게이트신호가 인가되어 이러한 게이트신호에 의해 박막트랜지스터(107)가 턴온된다. 데이터라인(103)으로 데이터전압이 인가되어, 턴온된 박막트랜지스터(107)를 경유하여 화소전극(109)으로 인가된다.
따라서, 화소전극(109)으로 인가된 데이터전압과 공통전극으로 인가된 공통전압에 의해 전계가 발생되고, 이러한 전계에 의해 액정 분자들이 배열이 제어되어 화상이 표시된다.
하지만, 종래의 액정표시장치는 공통라인이 각 데이터라인과 교차되도록 배치됨에 따라, 각 데이터라인에 인가된 데이터전압에 의해 공통라인으로 인가된 공통전압이 영향을 받게 되어 화질 저하가 발생되는 문제가 있다. 특히 이러한 문제는 데이터라인과 공통라인이 교차하는 영역에서 심해지게 된다.
즉, 데이터라인에는 주기적으로 정극성 데이터전압과 부극성 데이터전압이 공급되는데, 공통라인으로 공급된 공통전압이 이와 같이 주기적으로 변환되어 공급 되는 데이터전압에 의해 영향을 받아 리플이 발생되게 되고, 이러한 리플에 의해 공통전압이 원하는 전압으로 유지되지 못하게 되어 화질이 저하되는 문제가 발생하게 된다.
본 발명은 공통라인을 데이터라인과 교차되지 않도록 배치하여 화질을 향상시킬 수 있는 액정표시장치를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 공통라인을 인접하는 화소 영역에 공통으로 공유하도록 함으로써 화질을 향상시킬 수 있는 액정표시장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 액정표시장치는, 다수의 제1 화소 영역들을 포함하고 제1 방향을 따라 배치된 제1 화소 영역 열; 다수의 제2 화소 영역들을 포함하고 상기 제1 방향을 따라 배치된 제2 화소 영역 열; 상기 각 화소 영역 열들 내의 인접하는 화소 영역들 사이에 제2 방향을 따라 배치된 다수의 게이트라인들; 상기 제1 화소 영역 열의 일측에 상기 제1 방향을 따라 배치된 제1 데이터라인; 상기 제2 화소 영역 열의 일측에 상기 제1 방향을 따라 배치된 제2 데이터라인; 및 상기 각 화소 영역 열의 타측들 사이에 상기 제1 방향을 따라 배치된 공통라인을 포함한다.
본 발명의 제2 실시예에 따르면, 액정표시장치는, 다수의 제1 화소 영역들을 포함하고 제1 방향을 따라 배치된 제1 화소 영역 행; 다수의 제2 화소 영역들을 포함하고 상기 제1 방향을 따라 배치된 제2 화소 영역 행; 상기 제1 화소 영역 행의 일측에 상기 제1 방향을 따라 배치된 제1 게이트라인; 상기 제2 화소 영역 행의 일측에 상기 제1 방향을 따라 배치된 제2 게이트라인; 상기 각 화소 영역 행들 내의 인접하는 화소 영역들 사이에 제2 방향을 따라 배치된 다수의 데이터라인들; 및 상기 각 화소 영역 열의 타측들 사이에 상기 제1 방향을 따라 배치된 공통라인을 포함한다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 공통라인을 데이터라인에 교차되지 않도록 형성하여, 화질을 향상시킬 수 있다.
본 발명에 따르면, 하나의 공통라인으로부터 제1 및 제2 화소 영역으로 공통전압을 공급할 수 있는 제1 및 제2 공통전극을 형성하고 하나의 공통라인과 오버랩되는 제1 및 제2 화소 영역을 위한 제1 및 제2 스토리지 캐패시터를 형성하여, 데이터전압에 의한 공통전압의 영향을 최소화하여 화질을 향상시킬 수 있다.
본 발명에 따르면, 인접하는 화소 영역 열들 또는 화소 영역 행들 사이에 하나의 공통라인을 배치하여, 개구율을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 액정표시장치를 개략적으로 도시한 도면이다.
도 2를 참조하면, 다수의 게이트라인(1)이 배치되고, 각 게이트라인(1)에 교차하여 다수의 데이터라인(23, 25)이 배치된다. 각 게이트라인(1)과 각 데이터라인(23, 25)에 의해 화소 영역(P1, P2)이 정의된다. 설명의 편의를 위해 각 데이터라인(23, 25)의 길이 방향을 따라 정의된 다수의 화소 영역들(P1, P2)을 화소 영역 열(PX1, PX2)이라 명명하기로 한다. 따라서 데이터라인(23, 25)의 길이 방향을 따라 다수의 화소 영역 열들(PX1, PX2)이 정의될 수 있다.
예컨대, 제1 데이터라인(23)은 제1 화소 영역 열(PX1)의 좌측에 제1 화소 영역 열(PX1)의 길이 방향을 따라 배치되고, 제2 데이터라인(25)은 제2 화소 영역 열(PX2)의 우측에 제2 화소 영역 열(PX2)의 길이 방향을 따라 배치된다.
제1 화소 영역 열(PX1)과 제2 화소 영역 열(PX2) 사이에는 공통라인(27)이 제1 화소 영역 열(PX1) 또는 제2 화소 영역 열(PX2)의 각 길이 방향을 따라 배치된다.
도시되지 않았지만, 제3 및 제4 화소 영역 열들 사이에도 공통라인이 배치될 수 있다. 이러한 경우, 제3 화소 영역 열의 좌측에 제3 데이터라인이 배치되고, 제4 화소 영역 열의 우측에 제4 데이터라인이 배치될 수 있다.
이에 따라, 제2 및 제3 화소 영역 열들 사이에는 제2 및 제3 데이터라인들이 배치될 수 있다.
상기 공통라인(27)은 각 화소 영역 열들(PX1, PX2)의 길이 방향을 따라 배치되므로, 상기 공통라인(27)은 상기 각 데이터라인(23, 25)과 평행하게 배치될 수 있다. 이에 따라, 상기 공통라인(27)은 상기 데이터라인들(23, 25)과 교차하지 않 도록 배치될 수 있다. 그러므로, 각 데이터라인(23, 25)과 공통라인(27) 사이에는 화소 영역 열(PX1, PX2)만큼 이격되도록 배치되므로, 각 데이터라인(23, 25)에 인가된 어떠한 데이터전압에 의해 공통라인(27)으로 인가된 공통전압이 영향을 받지 않게 되므로, 공통라인(27)에 인가된 공통전압은 원하는 전압을 그대로 유지할 수 있으므로, 화질이 향상될 수 있다.
한편, 상기 각 화소 영역(P1, P2)에는 각 게이트라인(1)과 각 데이터라인(23, 25)에 연결된 박막트랜지스터(19, 21)와, 상기 박막트랜지스터(19, 21)에 연결된 화소전극(31, 33)이 배치될 수 있다.
이하, 설명의 편의를 위해 IPS 모드를 중심으로 본원 발명을 설명하겠지만, 본원 발명은 IPS 모드뿐만 아니라 TN 모드, VA 모드 등을 포함하는 어떠한 모드에도 적용될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 IPS 모드 액정표시장치를 도시한 평면도이고, 도 4는 도 3의 IPS 모드 액정표시장치를 도시한 단면도이다. 도 3 및 도 4는 공통라인이 데이터라인과 함께 형성된 것을 도시한 도면들이다. 또한 공통라인은 게이트라인과 함께 형성될 수 있는데, 이는 나중에 설명하기로 한다. 도 3 및 도 4를 이용하여 IPS 모드 액정표시장치의 구조뿐만 아니라 제조 방법을 함께 설명한다.
도 2 내지 4를 참조하면, 기판(3) 상에 제1 금속 물질을 증착하고 패터닝하여, 제1 방향을 따라 다수의 게이트라인(1)을 형성하고, 각 게이트라인(1)으로 연장 형성된 게이트전극(5, 7)을 형성한다. 게이트전극(5, 7)은 박막트랜지스터(19, 21)를 형성하기 위한 구성 요소로서 박막트랜지스터(19, 21)가 게이트라인(1) 상에 직접 형성되는 경우, 이러한 게이트전극(5, 7)은 형성되지 않을 수도 있다.
각 게이트라인(1)을 포함하는 기판(3)의 전면에 제1 절연 물질을 증착하여 게이트 절연층(9)을 형성한다. 상기 제1 절연 물질은 유기 절연 물질 또는 무기 절연 물질일 수 있다.
상기 게이트 절연층(9)을 포함하는 상기 기판(3) 상에 실리콘 물질과 불순물이 도핑된 실리콘 물질을 연속으로 증착하고 패터닝하여 액티브층과 오믹컨택층을 포함하는 반도체층(11, 13)을 형성한다.
상기 반도체층(11, 13)을 포함하는 상기 기판(3) 상에 제2 금속 물질을 증착하고 패터닝하여, 두개의 화소 영역 열들(PX1, PX2) 마다 제1 화소 영역 열(PX1)의 좌측으로 제1 데이터라인(23)을 형성하고 제2 화소 영역 열(PX2)의 우측으로 제2 데이터라인(25)을 형성하며, 제1 및 제2 화소 영역 열들(PX1, PX2)의 사이로 공통라인(27)을 형성한다. 이와 같은 방식으로 다수의 데이터라인(23, 25)과 다수의 공통라인(27)이 형성될 수 있다. 상기 각 데이터라인(23, 25)과 각 공통라인(27)은 상기 각 게이트라인(1)에 교차하도록 제2 방향으로 형성될 수 있다.
또한, 상기 각 데이터라인(23, 25)으로부터 연장되어 소오스전극(15a, 17a)이 형성되고, 이러한 소오스전극(15a, 17a)으로부터 이격되어 드레인전극(15b, 17b)이 형성된다.
따라서, 각 공통라인(27)은 각 데이터라인(23, 25)과 평행하도록 형성되므로, 각 공통라인(27)은 어떠한 데이터라인과(23, 25)도 교차하지 않게 되므로, 각 공통라인(27)으로 인가된 공통전압이 각 데이터라인(23, 25)으로 인가된 데이터전압에 의해 영향을 받지 않게 되므로, 화질이 향상될 수 있다.
이때 각 데이터라인(23, 25)은 나중에 절곡되도록 형성될 화소전극(31, 33)과 공통전극(35, 37)과 오버랩되지 않도록 하기 위해 절곡되도록 형성될 수 있다. 이와 같이 화소전극(31, 33)과 공통전극(35, 37)을 절곡하여 형성함에 따라 액정의 제어를 용이하게 하여 액정의 응답속도를 향상시킬 수 있다.
게이트전극(5, 7), 반도체층(11, 13) 및 소오스/드레인전극(15a, 17a, 15b, 17b)에 의해 박막트랜지스터(19, 21)가 형성될 수 있다.
각 데이터라인(23, 25)을 포함하는 상기 기판(3) 상에 제2 절연 물질을 증착하고 상기 드레인전극(15b, 17b)이 노출되도록 패터닝된 드레인 컨택홀(32)과 상기 공통라인(27)이 노출되도록 패터닝된 공통라인 컨택홀(36)을 포함하는 보호층(29)을 형성한다. 상기 제2 절연 물질은 유기 절연 물질 또는 무기 절연 무질일 수 있다.
상기 보호층(29)을 포함하는 상기 기판(3) 상에 투명한 도전 물질을 증착하고 패터닝하여 화소전극(31, 33)과 공통전극(35, 37)을 형성한다. 상기 화소전극(31, 33)은 상기 드레인 컨택홀(32)을 통해 상기 드레인전극(15b, 17b)과 전기적으로 연결되고, 상기 공통전극(35, 37)은 상기 공통라인 컨택홀(36)을 통해 상기 공통라인(27)과 전기적으로 연결될 수 있다.
제1 및 제2 화소 영역(P1, P2)이 정의될 때, 제1 화소 영역(P1)에 제1 화소전극(31)이 형성되고, 제2 화소 영역(P2)에 제2 화소전극(33)이 형성된다. 또한, 상기 제1 화소 영역(P1)에 제1 공통전극(35)이 형성되고, 제2 화소 영역(P2)에 제2 공통전극(37)이 형성된다. 상기 제1 및 제2 공통전극(35, 37)은 일체로 형성될 수 있다. 즉, 상기 제1 및 제2 공통전극(35, 37)은 제1 및 제2 화소 영역(P1, P2)에 형성될 뿐만 아니라 상기 공통라인 컨택홀(36)에서 서로 일체로 형성될 수 있다. 따라서, 상기 공통라인(27)으로 공급된 공통전압은 상기 제1 화소 영역(P1)에 형성된 제1 공통전극(35)과 상기 제2 화소 영역(P2)에 형성된 제2 공통전극(37)에 동시에 인가될 수 있다.
한편, 제1 화소전극(31)으로부터 연장된 다수의 제1 화소전극 바들(31a)이 제1 화소 영역(P1)에 형성되고, 제2 화소전극(33)으로부터 연장된 다수의 제2 화소전극 바들(33a)이 제2 화소 영역(P2)에 형성된다. 상기 각 화소전극 바들(31a, 33a)은 각 데이터라인들(23, 25)과 공통라인(27)에 평행하도록 형성될 수 있다.
제1 화소전극 바들(31a)과 교대로 평행하게 상기 제1 공통전극(35)으로부터 연장된 다수의 제1 공통전극 바들(35a)이 형성되고, 제2 화소전극 바들(33a)과 교대로 평행하게 상기 제2 공통전극(37)으로부터 연장된 다수의 제2 공통전극 바들(37a)이 형성될 수 있다.
상기 제1 화소전극 바들(31a) 중 어느 하나의 화소전극 바는 상기 공통라인(27)을 따라 부분적으로 오버랩되도록 형성되어, 제1 화소 영역(P1)을 위한 제1 스토리지 캐패시터(Cst1)를 형성한다. 또한, 제2 화소전극 바들(33a) 중 어느 하나의 화소전극 바는 상기 공통라인(27)을 따라 부분적으로 오버랩되도록 형성되어, 제2 화소 영역(P2)을 위한 제2 스토리지 캐패시터(Cst2)를 형성한다.
이와 같이, 하나의 공통라인(27)으로 2개의 화소 영역(P1, P2)을 위한 스토리지 캐패시터(Cst1, Cst2)를 형성함으로써, 종래에 각 화소 영역마다 구비된 공통라인으로 스토리지 캐패시터를 형성하는 것이 비해, 스토리지 캐피시터의 점유 면적을 줄여, 개구율을 향상시킬 수 있다.
이상에서 같이, 본원 발명은 공통라인(27)을 데이터라인(23, 25)과 교차되지 않도록 배치함으로써, 공통라인(27)과 데이터라인(23, 25) 간의 커플링(coupling)에 의한 신호 왜곡을 제거하여 화질을 향상시킬 수 있다.
또한, 본원 발명은 공통라인(27)을 데이터라인(23, 25)과 동일 물질로 동시에 형성함으로써, 제조가 용이해질 수 있다.
게다가, 본원 발명은 하나의 공통라인(27)으로부터 인접 화소 영역(P1, P2)을 위한 2개의 스토리지 캐패시터를 형성할 수 있으므로, 개구율이 향상될 수 있다.
도 5는 도 3에서 ‘X 영역’을 확대하여 도시한 평면도이고, 도 6은 ‘X 영역’을 확대하여 도시한 단면도이다. 도 5 및 도 6은 공통라인을 게이트라인과 함께 형성되는 것을 도시한 도면들이다. 'X 영역‘을 제외한 다른 영역은 도 3 및 도 4와 동일하므로, 이하에서는 ’X 영역‘을 설명한다.
도 2, 도 5 및 도 6을 참조하면, 기판(3) 상에 제1 방향을 따라 게이트라인(1)이 형성되고, 게이트라인(1)의 교차 영역에서 제2 방향으로 상기 게이트라인(1)과 이격되어 제1 공통라인(27a)과 제2 공통라인(27b)이 형성된다. 상기 게이트라인(1)과 상기 제1 및 제2 공통라인들(27a, 27b)은 동일 물질로 동시에 형성될 수 있다. 따라서, 제1 및 제2 공통라인들(27a, 27b)이 게이트라인(1)과 동일층에 형성되므로, 제1 및 제2 공통라인(27a, 27b)이 게이트라인(1)과 전기적으로 절연되도록 하기 위해 상기 게이트라인(1)과 이격되도록 제1 및 제2 공통라인들(27a, 27b)이 형성될 수 있다.
상기 제1 및 제2 공통라인들(27a, 27b)을 포함하는 기판(3) 상에 게이트 절연층(9)을 형성하고, 제1 및 제2 공통라인들(27a, 27b)의 일부 영역이 노출되도록 제1 및 제2 공통라인 컨택홀(41, 43)이 형성된다.
데이터라인(23, 25)과 동일 물질을 이용하여 상기 제1 공통라인 컨택홀(41)을 통해 제1 공통라인(27a)과 전기적으로 연결되고 제2 공통라인 컨택홀(43)을 통해 제2 공통라인(27b)과 전기적으로 연결되도록 연결전극(39)이 형성된다.
따라서, 제1 및 제2 공통라인들(27a, 27b)은 게이트라인(1)과 절연되면서 연결전극(39)에 의해 서로 전기적으로 연결될 수 있다. 그러므로, 제1 공통라인(27a)으로 공급된 공통전압은 연결전극(39)을 경유하여 제2 공통라인(27b)으로 인가될 수 있다.
도 7은 본 발명의 제2 실시예에 따른 액정표시장치를 개략적으로 도시한 도면이다.
도 7을 참조하면, 다수의 게이트라인(51, 53)이 배치되고, 각 게이트라인(51, 53)에 교차하여 다수의 데이터라인(77)이 배치된다. 각 게이트라인(51, 53)과 각 데이터라인(77)에 의해 화소 영역(P1, P2)이 정의된다. 설명의 편의를 위해 각 게이트라인(51, 53)의 길이 방향을 따라 정의된 다수의 화소 영역들(P1, P2)을 화소 영역 행(PY1, PY2)이라 명명하기로 한다. 따라서 게이트라인(51, 53)의 길이 방향을 따라 다수의 화소 영역 행들(PY1, PY2)이 정의될 수 있다.
예컨대, 제1 게이트라인(51)은 제1 화소 영역 행(PY1)의 상측에 제1 화소 영역 행(PY1)의 길이 방향을 따라 배치되고, 제2 게이트라인(53)은 제2 화소 영역 행(PY2)의 하측에 제2 화소 영역 행(PX2)의 길이 방향을 따라 배치된다.
제1 화소 영역 행(PY1)과 제2 화소 영역 행(PY2) 사이에는 공통라인(55)이 제1 화소 영역 행(PY1) 또는 제2 화소 영역 행(PY2)의 각 길이 방향을 따라 배치된다.
도시되지 않았지만, 제3 및 제4 화소 영역 행들 사이에도 공통라인이 배치될 수 있다. 이러한 경우, 제3 화소 영역 행의 상측에 제3 게이트라인이 배치되고, 제4 화소 영역 행의 하측에 제4 게이트라인이 배치될 수 있다.
이에 따라, 제2 및 제3 화소 영역 행들 사이에는 제2 및 제3 게이트라인들이 배치될 수 있다.
상기 공통라인(55)은 각 화소 영역 행들(PY1, PY2)의 길이 방향을 따라 배치되므로, 상기 공통라인(55)은 상기 각 게이트라인(51, 53)과 평행하게 배치될 수 있다.
상기 공통라인(55)이 상기 게이트라인(51, 53)과 평행하게 배치되지만, 상기 데이터라인(77)과는 교차되도록 배치된다. 이에 따라, 여전히 데이터라인(77)에 공급된 데이터전압에 의해 공통라인(55)에 공급된 공통전압이 영향을 받을 수 있다.
하지만, 본원 발명에서는 도 7에 도시되지 않았지만(나중에 상세히 설명함), 하나의 공통라인(55)에 연결된 제1 및 제2 공통전극으로 공통전압을 분산시켜 주고, 하나의 공통라인(55)을 공유하는 제1 및 제2 화소 영역(P1, P2)을 위한 제1 및 제2 스토리지 캐패시터를 형성하여 줌으로써, 공통전압이 데이터라인(77)에 공급된 데이터전압에 의한 영향을 최소화할 수 있다.
한편, 상기 각 화소 영역(P1, P2)에는 각 게이트라인(51, 53)과 각 데이터라인(77)에 연결된 박막트랜지스터(73, 75)와, 상기 박막트랜지스터(73, 75)에 연결된 화소전극(81, 83)이 배치될 수 있다.
이하, 설명의 편의를 위해 IPS 모드를 중심으로 본원 발명을 설명하겠지만, 본원 발명은 IPS 모드뿐만 아니라 TN 모드, VA 모드 등을 포함하는 어떠한 모드에도 적용될 수 있다.
도 8은 본 발명의 제2 실시예에 따른 IPS 모드 액정표시장치를 도시한 평면도이고, 도 9는 도 8의 IPS 모드 액정표시장치를 도시한 단면도이다. 도 8 및 도 9는 공통라인이 게이트라인과 함께 형성된 것을 도시한 도면들이다. 또한 공통라인은 데이터라인과 함께 형성될 수 있는데, 이는 나중에 설명하기로 한다. 도 8 및 도 9를 이용하여 IPS 모드 액정표시장치의 구조뿐만 아니라 제조 방법을 함께 설명한다.
도 7 내지 9를 참조하면, 기판(57) 상에 제1 금속 물질을 증착하고 패터닝하여, 제1 방향을 따라 다수의 게이트라인(51, 53)을 형성하고, 각 게이트라인(51, 53)에 평행하게 다수의 공통라인(55)을 형성하고, 각 게이트라인(51, 53)으로 연장 형성된 게이트전극(59, 61)을 형성한다. 게이트전극(59, 61)은 박막트랜지스터(73, 75)를 형성하기 위한 구성 요소로서 박막트랜지스터(73, 75)가 게이트라인(51, 53) 상에 직접 형성되는 경우, 이러한 게이트전극(59, 61)은 형성되지 않을 수도 있다.
상기 각 공통라인(55)은 두개의 화소 영역 행들(PY1, PY2) 마다 제1 화소 영역 행(PY1)의 상측으로 제1 게이트라인(51)을 형성하고 제2 화소 영역 행(PY2)의 하측으로 제2 게이트라인(53)을 형성하며, 제1 및 제2 화소 영역 행들(PY1, PY2)의 사이로 공통라인(55)을 형성한다. 이와 같은 방식으로 다수의 게이트라인(51, 53)과 다수의 공통라인(55)이 형성될 수 있다.
각 게이트라인(51, 53)을 포함하는 기판(57)의 전면에 제1 절연 물질을 증착하여 게이트 절연층(63)을 형성한다. 상기 제1 절연 물질은 유기 절연 물질 또는 무기 절연 물질일 수 있다.
상기 게이트 절연층(63)을 포함하는 상기 기판(57) 상에 실리콘 물질과 불순물이 도핑된 실리콘 물질을 연속으로 증착하고 패터닝하여 액티브층과 오믹컨택층을 포함하는 반도체층(65, 67)을 형성한다.
상기 반도체층(65, 67)을 포함하는 상기 기판(57) 상에 제2 금속 물질을 증착하고 패터닝하여, 상기 각 게이트라인(51, 53)에 교차하는 제2 방향을 따라 다수의 데이터라인(77)을 형성한다.
또한, 상기 각 데이터라인(77)으로부터 연장되어 소오스전극(69a, 71a)이 형성되고, 이러한 소오스전극(69a, 71a)으로부터 이격되어 드레인전극(69b, 71b)이 형성된다.
이때 각 데이터라인(77)은 나중에 절곡되도록 형성될 화소전극(81, 83)과 공 통전극(85, 87)과 오버랩되지 않도록 하기 위해 절곡되도록 형성될 수 있다. 이와 같이 화소전극(81, 83)과 공통전극(85, 87)을 절곡하여 형성함에 따라 액정의 제어를 용이하게 하여 액정의 응답속도를 향상시킬 수 있다.
게이트전극(59, 61), 반도체층(65, 67) 및 소오스/드레인전극(69a, 71a, 69b, 71b)에 의해 박막트랜지스터(73, 75)가 형성될 수 있다.
각 데이터라인(77)을 포함하는 상기 기판(57) 상에 제2 절연 물질을 증착하고 상기 드레인전극(69b, 71b)이 노출되도록 패터닝된 드레인 컨택홀(82)과 상기 공통라인(55)이 노출되도록 패터닝된 공통라인 컨택홀(86)을 포함하는 보호층(79)을 형성한다. 상기 제2 절연 물질은 유기 절연 물질 또는 무기 절연 무질일 수 있다.
상기 보호층(79)을 포함하는 상기 기판(57) 상에 투명한 도전 물질을 증착하고 패터닝하여 화소전극(81, 83)과 공통전극(85, 87)을 형성한다. 상기 화소전극(81, 83)은 상기 드레인 컨택홀(82)을 통해 상기 드레인전극(69b, 71b)과 전기적으로 연결되고, 상기 공통전극(55)은 상기 공통라인 컨택홀(86)을 통해 상기 공통라인(55)과 전기적으로 연결될 수 있다.
제1 및 제2 화소 영역(P1, P2)이 정의될 때, 제1 화소 영역(P1)에 제1 화소전극(81)이 형성되고, 제2 화소 영역(P2)에 제2 화소전극(83)이 형성된다. 또한, 상기 제1 화소 영역(P1)에 제1 공통전극(85)이 형성되고, 제2 화소 영역(P2)에 제2 공통전극(87)이 형성된다. 상기 제1 및 제2 공통전극(85, 87)은 일체로 형성될 수 있다. 즉, 상기 제1 및 제2 공통전극(85, 87)은 제1 및 제2 화소 영역(P1, P2)에 형성될 뿐만 아니라 상기 공통라인 컨택홀(86)에서 서로 일체로 형성될 수 있다. 따라서, 상기 공통라인(55)으로 공급된 공통전압은 상기 제1 화소 영역(P1)에 형성된 제1 공통전극(85)과 상기 제2 화소 영역(P2)에 형성된 제2 공통전극(87)에 동시에 인가될 수 있다.
한편, 제1 화소전극(81)으로부터 연장된 다수의 제1 화소전극 바들(81a)이 제1 화소 영역(P1)에 형성되고, 제2 화소전극(83)으로부터 연장된 다수의 제2 화소전극 바들(83a)이 제2 화소 영역(P2)에 형성된다. 상기 각 화소전극 바들(81a, 83a)은 각 데이터라인들(77)과 공통라인(55)에 평행하도록 형성될 수 있다.
제1 화소전극 바들(81a)과 교대로 평행하게 상기 제1 공통전극(85)으로부터 연장된 다수의 제1 공통전극 바들(85a)이 형성되고, 제2 화소전극 바들(83a)과 교대로 평행하게 상기 제2 공통전극(87)으로부터 연장된 다수의 제2 공통전극 바들(87a)이 형성될 수 있다.
상기 제1 화소전극 바들(81a) 중 어느 하나의 화소전극 바로부터 연장되어 상기 공통라인(55)을 따라 부분적으로 오버랩되도록 제1 캐패시터 전극(81b)이 형성된다. 따라서, 상기 공통라인(55)과 상기 제1 캐패시터 전극(81b)에 의해 제1 화소 영역(P1)을 위한 제1 스토리지 캐패시터(Cst1)가 형성된다.
상기 제2 화소전극 바들(83a) 중 어느 하나의 화소전극 바로부터 연장되어 상기 공통라인(55)을 따라 부분적으로 오버랩되도록 제2 캐패시터 전극(83b)이 형성된다. 따라서, 상기 공통라인(55)과 상기 제2 캐패시터 전극(83b)에 의해 제2 화소 영역(P2)을 위한 제2 스토리지 캐패시터(Cst2)가 형성된다.
이와 같이, 하나의 공통라인(55)으로 2개의 화소 영역(P1, P2)을 위한 스토리지 캐패시터(Cst1, Cst2)를 형성함으로써, 종래에 각 화소 영역마다 구비된 공통라인으로 스토리지 캐패시터를 형성하는 것이 비해, 스토리지 캐피시터의 점유 면적을 줄여, 개구율을 향상시킬 수 있다.
아울러, 하나의 공통라인(55)에 전기적으로 연결된 제1 화소 영역(P1)을 위한 제1 공통전극(85)과 제2 화소 영역(P2)을 위한 제2 공통전극(87)으로 공통전압을 분산시켜 인가하여 주고, 하나의 공통라인(55)을 공유하는 제1 화소 영역(P1)을 위한 제1 스토리지 캐패시터(Cst1)와 제2 화소 영역(P2)을 위한 제2 스토리지 캐패시터(Cst2)를 형성하여 줌으로써, 데이터라인(77)에 공급된 데이터전압에 의한 공통 전압의 영향을 최소화할 수 있다. 다시 말해, 데이터 전압에 의해 공통전압이 영향을 받더라도 공통전압이 제1 및 제2 화소 영역(P1, P2)으로 인가됨에 따라 데이터 전압에 의한 영향을 최소화할 수 있어 화질을 향상시킬 수 있다.
또한, 본원 발명은 공통라인(55)을 게이트라인(51, 53)과 동일 물질로 동시에 형성함으로써, 제조가 용이해질 수 있다.
게다가, 본원 발명은 하나의 공통라인(55)으로부터 인접 화소 영역(P1, P2)을 위한 2개의 스토리지 캐패시터(Cst1, Cst2)를 형성할 수 있으므로, 개구율이 향상될 수 있다.
도 10은 도 8에서 ‘Y 영역’을 확대하여 도시한 평면도이고, 도 11은 ‘Y 영역’을 확대하여 도시한 단면도이다. 도 10 및 도 11은 공통라인을 데이터라인과 함께 형성되는 것을 도시한 도면들이다. 'Y 영역‘을 제외한 다른 영역은 도 8 및 도 9와 동일하므로, 이하에서는 ’Y 영역‘을 설명한다.
도 7, 도 10 및 도 11을 참조하면, 기판(57) 상에 제1 방향을 따라 게이트라인(51, 53)이 형성되고, Y 영역에 연결전극(95)이 형성된다. 상기 게이트라인(51, 53)과 상기 연결전극(95)은 동일 물질로 동시에 형성될 수 있다.
상기 게이트라인(51, 53)을 포함하는 기판(57) 상에 게이트 절연층(63)을 형성하고, 상기 연결전극(95)의 양단의 일부 영역이 노출되도록 제1 및 제2 공통라인 컨택홀(91, 93)이 형성된다.
데이터라인(77)과 동일 물질을 이용하여 상기 제1 공통라인 컨택홀(91)을 통해 상기 연결전극(95)과 전기적으로 연결된 제1 공통라인(55a)과, 제2 공통라인 컨택홀(93)을 통해 상기 연결전극(95)과 전기적으로 연결되도록 제2 공통라인(55b)을 형성한다. 상기 데이터라인(77)과 상기 제1 및 제2 공통라인(55a, 55b)은 동일한 물질로 동일층에 형성될 수 있다. 상기 제1 및 제2 공통라인(55a, 55b)은 상기 게이트라인(51, 53)과 평행하도록 형성될 수 있다. 상기 제1 및 제2 공통라인(551, 55b)은 상기 데이터라인(77)과 동일층에 형성되므로, 전기적인 절연을 위해 상기 데이터라인(77)으로부터 이격되도록 형성된다. 상기 제1 및 제2 공통라인(55a, 55b)은 상기 게이트라인(51, 53)과 동일층에 형성된 연결전극(95)을 통해 전기적으로 연결될 수 있다. 따라서, 상기 제1 공통라인(55a)으로 공급된 공통전압은 연결전극(95)을 경유하여 제2 공통라인(55b)으로 인가될 수 있다.
도 1은 종래의 액정표시장치를 개략적으로 도시한 도면.
도 2는 본 발명의 제1 실시예에 따른 액정표시장치를 개략적으로 도시한 도면.
도 3은 본 발명의 제1 실시예에 따른 IPS 모드 액정표시장치를 도시한 평면도.
도 4는 도 3의 IPS 모드 액정표시장치를 도시한 단면도.
도 5는 도 3에서 ‘X 영역’을 확대하여 도시한 평면도.
도 6은 ‘X 영역’을 확대하여 도시한 단면도.
도 7은 본 발명의 제2 실시예에 따른 액정표시장치를 개략적으로 도시한 도면.
도 8은 본 발명의 제2 실시예에 따른 IPS 모드 액정표시장치를 도시한 평면도.
도 9는 도 8의 IPS 모드 액정표시장치를 도시한 단면도.
도 10은 도 8에서 ‘Y 영역’을 확대하여 도시한 평면도.
도 11은 ‘Y 영역’을 확대하여 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 51, 53: 게이트라인 3, 57: 기판
5, 7, 59, 61: 게이트전극 9, 63: 게이트 절연층
11, 13, 65, 67: 반도체층 15a, 17a, 69a, 71a: 소오스전극
15b, 17b69b, 71b: 드레인전극 19, 21, 73, 75: 박막트랜지스터
23, 25, 77: 데이터라인 27, 27a, 27b, 55: 공통라인
29, 79: 보호층 31, 33, 81, 83: 화소전극
31a, 33a, 81a, 83a: 화소전극 바들
35, 37, 85, 87: 공통전극 35a, 37a, 85a, 87a: 공통전극 바들
39, 95: 연결 전극 P1, P2: 화소 영역
PX1, PX2: 화소 영역 열들 PY1, PY2: 화소 영역 행들

Claims (14)

  1. 다수의 제1 화소 영역들을 포함하고 제1 방향을 따라 배치된 제1 화소 영역 열;
    다수의 제2 화소 영역들을 포함하고 상기 제1 방향을 따라 배치된 제2 화소 영역 열;
    상기 각 화소 영역 열들 내의 인접하는 화소 영역들 사이에 제2 방향을 따라 배치된 다수의 게이트라인들;
    상기 제1 화소 영역 열의 일측에 상기 제1 방향을 따라 배치된 제1 데이터라인;
    상기 제2 화소 영역 열의 일측에 상기 제1 방향을 따라 배치된 제2 데이터라인; 및
    상기 각 화소 영역 열의 타측들 사이에 상기 제1 방향을 따라 배치된 공통라인을 포함하고,
    상기 공통라인과 상기 각 게이트라인이 교차하는 영역에서,
    상기 각 게이트라인과 이격되도록 배치된 제1 및 제2 공통라인; 및
    상기 데이터라인들과 동일층에 배치되고 상기 제1 및 제2 공통라인과 전기적으로 연결된 연결전극을 포함하며,
    상기 제1 및 제2 공통라인과 게이트라인은 동일층에 형성되는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서, 상기 데이터라인들과 상기 게이트라인들에 연결된 박막트랜지스터들;
    상기 각 박막트랜지스터에 연결된 화소전극들;
    상기 각 화소전극으로부터 연장된 다수의 화소전극 바들;
    상기 공통라인과 전기적으로 연결된 제1 및 제2 공통전극들;
    상기 각 제1 공통전극으로부터 연장되고 상기 각 제1 화소 영역에 배치된 상기 각 화소전극 바들과 교대로 배치된 제1 공통전극 바들; 및
    상기 각 제2 공통전극으로부터 연장되고 상기 각 제2 화소 영역에 배치된 상기 각 화소전극 바들과 교대로 배치된 제2 공통전극 바들을 포함하는 것을 특징으로 하는 액정표시장치.
  3. 제2항에 있어서, 상기 제1 및 제2 공통전극들은 일체로 형성되는 것을 특징으로 하는 액정표시장치.
  4. 제2항에 있어서, 상기 공통라인은 상기 각 제1 화소 영역에 배치된 적어도 하나의 화소전극 바와 상기 각 제2 화소 영역에 배치된 적어도 하나의 화소전극 바와 각각 오버랩되도록 배치되는 것을 특징으로 하는 액정표시장치.
  5. 제1항에 있어서, 상기 공통라인은 상기 데이터라인들과 동일 물질로 동일층에 형성되는 것을 특징으로 하는 액정표시장치.
  6. 제1항에 있어서, 상기 공통라인은 상기 각 게이트라인과 동일 물질로 동일층에 형성되는 것을 특징으로 하는 액정표시장치.
  7. 삭제
  8. 다수의 제1 화소 영역들을 포함하고 제1 방향을 따라 배치된 제1 화소 영역 행;
    다수의 제2 화소 영역들을 포함하고 상기 제1 방향을 따라 배치된 제2 화소 영역 행;
    상기 제1 화소 영역 행의 일측에 상기 제1 방향을 따라 배치된 제1 게이트라인;
    상기 제2 화소 영역 행의 일측에 상기 제1 방향을 따라 배치된 제2 게이트라인;
    상기 각 화소 영역 행들 내의 인접하는 화소 영역들 사이에 제2 방향을 따라 배치된 다수의 데이터라인들; 및
    상기 각 화소 영역 행들의 타측들 사이에 상기 제1 방향을 따라 배치된 공통라인을 포함하며,
    상기 공통라인과 상기 각 데이터라인이 교차하는 영역에서,
    상기 게이트라인들과 동일층에 배치되고 상기 교차 영역에 배치된 연결전극; 및
    상기 각 데이터라인과 이격되도록 배치되고 상기 연결전극에 전기적으로 연결된 제1 및 제2 공통라인을 포함하고,
    상기 제1 및 제2 공통라인과 데이터라인은 동일층에 형성되는 것을 특징으로 하는 액정표시장치.
  9. 제8항에 있어서, 상기 게이트라인들과 상기 각 데이터라인에 연결된 박막트랜지스터들;
    상기 각 박막트랜지스터에 연결된 화소전극들;
    상기 각 화소전극으로부터 연장된 다수의 화소전극 바들;
    상기 각 제1 화소 영역에 배치된 상기 각 화소전극 바 중 적어도 하나로부터 연장되어 상기 공통라인에 오버랩되도록 배치된 제1 전극;
    상기 각 제2 화소 영역에 배치된 상기 각 화소전극 바 중 적어도 하나로부터 연장되어 상기 공통라인에 오버랩되도록 배치된 제2 전극;
    상기 공통라인과 전기적으로 연결된 제1 및 제2 공통전극들;
    상기 각 제1 공통전극으로부터 연장되고 상기 각 제1 화소 영역에 배치된 상기 각 화소전극 바들과 교대로 배치된 제1 공통전극 바들; 및
    상기 각 제2 공통전극으로부터 연장되고 상기 각 제2 화소 영역에 배치된 상기 각 화소전극 바들과 교대로 배치된 제2 공통전극 바들을 포함하는 것을 특징으로 하는 액정표시장치.
  10. 제9항에 있어서, 상기 제1 및 제2 공통전극들은 일체로 형성되는 것을 특징으로 하는 액정표시장치.
  11. 제8항에 있어서, 상기 공통라인은 상기 게이트라인들과 동일 물질로 동일층에 형성되는 것을 특징으로 하는 액정표시장치.
  12. 제8항에 있어서, 상기 공통라인은 상기 각 데이터라인과 동일 물질로 동일층에 형성되는 것을 특징으로 하는 액정표시장치.
  13. 삭제
  14. 제2항에 있어서, 상기 화소전극 바들과 공통전극 바들은 동일한 층에 형성되는 것을 특징으로 하는 액정표시장치.
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KR101922088B1 (ko) * 2012-05-23 2018-11-27 삼성디스플레이 주식회사 액정 표시 장치
KR102076839B1 (ko) * 2013-06-27 2020-02-12 엘지디스플레이 주식회사 액정표시장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990026639A (ko) * 1997-09-25 1999-04-15 구자홍 횡전계방식 액정표시소자 및 그 제조방법
KR20050040621A (ko) * 2003-10-29 2005-05-03 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시소자 및 그 제조방법
KR20050058058A (ko) * 2003-12-11 2005-06-16 엘지.필립스 엘시디 주식회사 박막트랜지스터 어레이 기판 및 그 제조 방법
KR20050068267A (ko) * 2003-12-29 2005-07-05 엘지.필립스 엘시디 주식회사 횡전계형 액정표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990026639A (ko) * 1997-09-25 1999-04-15 구자홍 횡전계방식 액정표시소자 및 그 제조방법
KR20050040621A (ko) * 2003-10-29 2005-05-03 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시소자 및 그 제조방법
KR20050058058A (ko) * 2003-12-11 2005-06-16 엘지.필립스 엘시디 주식회사 박막트랜지스터 어레이 기판 및 그 제조 방법
KR20050068267A (ko) * 2003-12-29 2005-07-05 엘지.필립스 엘시디 주식회사 횡전계형 액정표시장치

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