しかしながら、従来の構成では、図24に示すように、画素電極とソースバスラインとが重なった部分がソース・ドレイン間寄生容量(本明細書では、以降、Csdとの略称も用いる)を形成している。これらの容量を介してソースバスラインの電位変動で画素の電位が引き込まれる。この画素電位の引き込み量が水平ラインごとに異なるため、画素電位の引き込み量の差が水平ラインごとの輝度差(=横縞)として現れ、均一な表示が得られない。なお、図中、黒い矢印はデータ信号の印加を示し、白抜きの矢印は、G(緑)の画素に注目したときの電位の引き込み作用を示す。
この横縞の発生について詳しく述べる。
図24は、デルタ配列表示パネルのソースバスラインと画素電極、ソース・ドレイン間寄生容量を模式的に表したものである。
ここで、例えばGの画素に注目すると、図からもわかるようにGの画素に隣接しているソースバスラインはGの信号のソースバスラインと、RかBの信号のソースバスラインである。このGの画素に隣接するソースバスラインがRかBかは水平ラインごとに交互になっている。つまり、水平ラインごとにR、Gラインに挟まれたG画素と、G、Bラインに挟まれたG画素の2種類のG画素が並んでいることになる。
構造上、画素電極とソースバスラインは絶縁膜を介して重なり合う部分があるため、寄生容量であるソース・ドレイン間寄生容量が存在している。そのうち自画素を駆動しているソースバスラインとの容量(ここではGラインとの容量)をCsd1、自画素を駆動していないソースバスラインとの容量(ここではR、Bラインとの容量)をCsd2とする。これらの容量を介してソースバスラインの電位変動で画素Gの電位が引き込まれる。先に述べたR、Gラインに挟まれたG画素はR、Gラインに引き込まれ、G、Bラインに挟まれたG画素はG、Bラインに引き込まれる。このうち、Gラインによる引き込みはどちらにも共通であるが、Rラインによる引き込みとBラインによる引き込みは等しいとは限らない。これにより、G画素の液晶印加電圧は水平ラインごとに異なってしまう。それがG画素が中間調表示の場合、水平ラインごとの縞(横縞)となって見えてしまう。この現象は、緑画素Gだけでなく、赤画素Rおよび青画素Bでも同様に生じる。
例えば、Rが白表示、Gが中間調表示、Bが黒表示の場合横縞が顕著に見える。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、画素電位の引き込み量の水平ラインごとの差を低減して均一な表示を得ることができる表示装置を実現することにある。
上記の課題を解決するため、本発明に係る表示装置は、ゲートバスラインと、蛇行し凹部領域を備える複数のソースバスラインと、該複数のソースバスラインを覆う絶縁膜と、該絶縁膜上に形成され、上記凹部領域に少なくとも一部分が配置される複数の画素電極とを含み、一つの色の複数の画素電極について、該複数の画素電極の内の一つの画素電極にデータ信号を印加するソースバスラインと、該一つの画素電極にデータ信号を印加しないソースバスラインとが、該一つの画素電極の両脇にそれぞれ配置されるとともに、それら二本のソースバスラインの組み合わせが、隣接する水平ライン間で異なっている表示装置において、上記複数の画素電極の内の一つの画素電極に注目したとき、該一つの画素電極にデータ信号を印加しないソースバスラインと接触せず、かつ、上記一つの画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極が配置され、上記ソースバスラインは、該ソースバスラインと上記一つの画素電極とが重なる部分の面積が、該ソースバスラインと、上記一つの画素電極に隣り合う画素電極であって上記一つの画素電極と同一の水平ライン上に配置されている画素電極とが重なる部分の面積よりも小さくなるように配置され、上記シールド電極は、上記ソースバスラインと同材料で形成されるとともに、上記ソースバスラインと同層における上記一つの画素電極側に配置されていることを特徴としている。
上記の構成により、上記複数の画素電極の内の一つの画素電極に注目したとき、該一つの画素電極にデータ信号を印加しないソースバスラインと接触せず、かつ、上記一つの画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極が配置されている。すなわち、上記シールド電極は、上記ソースバスラインと上記画素電極との間の電界を遮蔽する方向に働く。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差(=横縞)として現れるのを抑えて、均一な表示を得ることができるという効果を奏する。
また、上記の構成により、ソースバスラインのパターニングの形状を変更するだけで、シールド電極を形成できるため、製造コストの上昇を抑えることができるという効果を奏する。
また、本発明に係る表示装置は、上記の構成に加えて、上記シールド電極は、フローティング配置されていることを特徴としている。
上記の構成により、シールド電極はフローティング配置されているため、シールド電極とソースバスラインとの間の容量の増大を抑え、消費電力を抑えることができるという効果を奏する。
また、本発明に係る表示装置は、上記の構成に加えて、さらに、上記シールド電極とは別の第2のシールド電極が、上記ゲートバスラインと同層に形成されていることを特徴としている。
また、本発明に係る表示装置は、上記の構成に加えて、上記第2のシールド電極は、該第2のシールド電極と上記一つの画素電極とが重なる部分の面積が、該第2のシールド電極と、上記一つの画素電極に隣り合う画素電極であって上記一つの画素電極と同一の水平ライン上に配置されている画素電極とが重なる部分の面積よりも大きくなるように配置されていることを特徴としている。
また、本発明に係る表示装置は、上記の構成に加えて、上記複数のソースバスラインは、それぞれ、一つの色の画素専用であることを特徴としている。
上記の構成により、上記複数のソースバスラインはそれぞれ、一つの色の画素専用である。これは例えば、あるソースバスラインはR(赤)専用であり、あるソースバスラインはB(青)専用であり、あるソースバスラインはG(緑)専用であるということであり、一つのソースバスラインがときにはR用になりときにはG用になるということはないということである。したがって、上記の構成による効果に加えて、より効果的にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
また、本発明に係る表示装置は、上記の構成に加えて、上記複数のソースバスラインは、それぞれ、上記凹部領域に対応する凸部領域に対向する画素電極にデータ信号を供給するものであることを特徴としている。
上記の構成により、上記ソースバスラインは、凸部領域に対向する画素電極にデータ信号を供給するものである。したがって、上記の構成による効果に加えて、より効果的にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
なお、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ソースバスラインの、上記画素電極に対向している面とは反対の面の側に形成されていてもよい。
上記の構成により、上記シールド電極が、上記ソースバスラインの、上記画素電極に対向している面とは反対の面の側に形成されている。したがって、既存の製造プロセスにおいて、ゲートバスラインをパターンニングする工程で、パターンを変更するだけの簡単な変更で、シールド電極を形成することができる。それゆえ、上記の構成による効果に加えて、工程を簡素化し、製造コストの上昇を抑えることができるという効果を奏する。
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ゲートバスラインと同層に形成されていてもよい。
上記の構成により、上記シールド電極が、上記ゲートバスラインと同層に形成されている。したがって、既存の製造プロセスにおいて、ゲートバスラインをパターンニングする工程で、パターンを変更するだけの簡単な変更で、シールド電極を形成することができる。それゆえ、上記の構成による効果に加えて、工程を簡素化し、製造コストの上昇を抑えることができるという効果を奏する。
また、上記表示装置は、上記の構成に加えて、上記シールド電極が半導体で形成されていてもよい。
上記の構成により、上記シールド電極が半導体で形成されている。したがって、既存の製造プロセスにおいて、必要な半導体をパターンニングする工程で、パターンを変更するだけの簡単な変更で、シールド電極を形成することができる。それゆえ、上記の構成による効果に加えて、工程を簡素化し、製造コストの上昇を抑えることができるという効果を奏する。
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ソースバスラインと同層に形成されていてもよい。
上記の構成により、上記シールド電極が、上記ソースバスラインと同層に形成されている。したがって、既存の製造プロセスにおいて、ソースバスラインをパターンニングする工程で、パターンを変更するだけの簡単な変更で、シールド電極を形成することができる。それゆえ、上記の構成による効果に加えて、工程を簡素化し、製造コストの上昇を抑えることができるという効果を奏する。
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ソースバスラインと上記画素電極との間に形成されていてもよい。
上記の構成により、上記シールド電極が、上記ソースバスラインと上記画素電極との間に形成されている。したがって、上記シールド電極が上記ソースバスラインと上記画素電極との間の電界を遮蔽する効果が高くなる。それゆえ、上記の構成による効果に加えて、より顕著にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記画素電極の、上記ソースバスラインに対向している面とは反対の面の側に形成されていてもよい。
上記の構成により、上記シールド電極が、上記画素電極の、上記ソースバスラインに対向している面とは反対の面の側に形成されている。したがって、上記画素電極の、上記ソースバスラインに対向している面には、シールド電極を配置する必要がない。それゆえ、上記の構成による効果に加えて、上記画素電極の、上記ソースバスラインに対向している面側における設計の自由度を増すことができるという効果を奏する。
また、上記表示装置は、上記の構成に加えて、上記シールド電極の全表面が絶縁体に囲まれていてもよい。
上記の構成により、上記シールド電極の全表面が絶縁体に囲まれている。これはすなわち、表示パネルを構成する層状構造物の中で、シールド電極が、まわりの導体(ソースバスライン、ゲートバスライン、補助容量配線、画素電極など)から離れた浮島状になっているということである。また、例えば、グランドに接続されていてもよい。したがって、シールド電極とソースバスラインとの間に生じる電界強度を抑えることができる。それゆえ、上記の構成による効果に加えて、ソースバスラインを駆動するソースドライバにとっての負荷を抑えることができ、消費電力の増加を抑えることができるという効果を奏する。
また、他の配線に接続しないので、他の配線との位置関係の自由度が大きくなる。それゆえ、上記の構成による効果に加えて、設計の自由度を大きくすることができるという効果を奏する。
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ソースバスライン以外の配線に接続されていてもよい。
上記の構成により、上記シールド電極が、上記ソースバスライン以外の配線に接続されている。その結果、シールド電極の電位がソースバスラインの電位と異なることが保証されやすい。例えば、少なくともある時間において、あるいは常に、ソースバスラインの電位とは異なるような、別の配線に接続される。そのような配線は、ソースバスラインの電位が一定である期間に一定の電位を有すればよく、ソースバスラインの電位が変化するのと同じタイミングで種々の電位に変化するようなものであってもよい。また、常に一定の電位を保つ配線でもよい。したがって、シールド電極とソースバスラインとの間の電界をシールド電極が浮島状の場合より確実に強めることができる。それゆえ、上記の構成による効果に加えて、より顕著にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ゲートバスラインに接続されていてもよい。
上記の構成により、上記シールド電極が、上記ゲートバスラインに接続されている。したがって、シールド電極とソースバスラインとの間の電界をシールド電極が浮島状の場合より確実に強めることができる。それゆえ、上記の構成による効果に加えて、より顕著にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、補助容量配線に接続されていることを特徴としている。
上記の構成により、上記シールド電極が、補助容量配線に接続されている。したがって、シールド電極とソースバスラインとの間の電界をシールド電極が浮島状の場合より確実に強めることができる。それゆえ、上記の構成による効果に加えて、より顕著にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
また、上記表示装置は、上記の構成に加えて、上記シールド電極がソースバスラインと同層であって、シールド電極の下方に補助容量配線がある構成であってもよい。
上記の構成により、上記シールド電極がソースバスラインと同層であって、シールド電極の下方に補助容量配線がある。したがって、上記の構成による効果に加えて、該補助容量配線もシールド電極として働くため、より効果的にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
以上のように、本発明に係る表示装置は、上記複数の画素電極の内の一つの画素電極に注目したとき、該一つの画素電極にデータ信号を印加しないソースバスラインと接触せず、かつ、上記一つの画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極が配置され、上記ソースバスラインは、該ソースバスラインと上記一つの画素電極とが重なる部分の面積が、該ソースバスラインと、上記一つの画素電極に隣り合う画素電極であって上記一つの画素電極と同一の水平ライン上に配置されている画素電極とが重なる部分の面積よりも小さくなるように配置され、上記シールド電極は、上記ソースバスラインと同材料で形成されるとともに、上記ソースバスラインと同層における上記一つの画素電極側に配置されている構成である。
これにより、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差(=横縞)として現れるのを抑えて、均一な表示を得ることができるという効果を奏する。
〔参考の形態1〕
本発明の参考形態としての表示装置は、デルタ配列でカラー表示を行う液晶表示装置であり、その表示画素部10は、図1ないし図3に示すように、ゲートバスライン15、ソースバスライン18、補助容量配線16、上記ゲートバスラインと上記ソースバスラインとで囲まれた領域内であって上記ソースバスラインからデータ信号を受け取る画素電極21、および上記画素電極に液晶層を挟んで対向する対向電極(図示せず)を有しており、アクティブマトリクス型の液晶表示装置である。上記ソースバスライン18は、絶縁膜を挟んで各画素電極21と重なるように配置することができる。25は反射電極である。
ここで、ソースバスライン18は蛇行することで凸部領域18bと凹部領域18cとを有している。すなわち、進行方向(水平ラインと直交する方向)を、説明の便宜上、ここでは仮に図1中、下向きとすると、進行方向に向かって右(図1中、左側)に曲がったときには、右側に凸部領域18bが出来、左側に凹部領域18cが出来る。進行方向に向かって左(図1中、右側)に曲がったときには、左側に凸部領域18bが出来、右側に凹部領域18cが出来る。そして、ソースバスライン18は、凸部領域18bに対向する画素電極21のみにデータ信号を印加する。すなわち、図1中、ソースバスラインSに注目した場合、画素電極21のうち、A、D、EはソースバスラインSの凸部領域18bに位置し、画素電極21のうち、B、C、FはソースバスラインSの凹部領域18cに位置している。このためこのソースバスラインSは画素電極21のうち、A、D、Eにデータ信号を印加し、画素電極21のうち、B、C、Fにはデータ信号を印加しない。
図2中の部位AないしEは、図3、図4中の部位AないしEとそれぞれ対応している。
16は補助容量配線である。
13はSi半導体層であり、補助容量配線16、ドレイン電極19、ゲート電極15a・15b、ソースバスライン18のソース電極とそれぞれ重なる領域13a・13b・13c・13dを有している。
ソースバスライン18はそのコンタクトホール18aでSi半導体層13と接続されている。
19はドレイン電極であり、コンタクトホール21aおよびコンタクトホール19aを介して画素電極21および13cとそれぞれ接続されている。
ここで、本形態においては、シールド電極31が画素電極21やソースバスライン18の近傍に設けられている。シールド電極31は、画素電極21とソースバスライン18との間のソース・ドレイン間寄生容量(Csd)(以下、単に寄生容量と称する)を低減するために形成されたものである。
シールド電極とは、他の電極間における電界を遮蔽する機能を備えた導電体全般をいう。したがって、シールド電極はゲートバスラインといった電位を与える配線と接続されているもののみならず、電位を与える配線と接続されていないもの(いわゆるフローティング状態)も含むものである。また、ここでいう導電体全般には、例えば金属膜といった良導体の他に、例えばPをドープしたn+半導体といった半導体を含む。
前述のように画素電極21はソースバスライン18と重なるように配置されているので、画像表示のためにデータ信号をソースバスライン18に印加すると、画素電極21とソースバスライン18との間に電界が発生し、それにより、画素電極21とソースバスライン18とが重なった部分に寄生容量が形成される。それに対し、本形態では、画素電極21およびソースバスライン18に接触しない(すなわち絶縁された)位置に、導体または半導体からなる上記シールド電極31を配置する。これにより、このシールド電極31がこの電界を遮蔽する方向に働き、上記寄生容量を低減する。
すなわち、ソースバスライン18の近傍では、画素電極21とソースバスライン18とに挟まれた領域のみならず、あらゆる方向に、ソースバスライン18に印加される信号によって電界が発生している。ソースバスライン18からみて画素電極21とは逆の方向にも電界は発生している。そして、画素電極21がソースバスライン18の近傍に存在することにより、この電界も、画素電極21に印加されることとなる。そこで、このように電界の発生している位置に上記シールド電極31を配置することで、このシールド電極31が、上記のようにソースバスライン18から画素電極21に印加される電界を遮蔽することができる。これは言い換えれば、画素電極21とソースバスライン18との間の容量を低減しているということである。すなわち、周知の通り一般に容量は2つの導体について電界が存在しうる空間の性質によって影響されるが、本形態ではこの空間内にシールド電極31を置くことで、この空間を、ソースバスライン18から出た電気力線が画素電極21に入りにくいものに変化させたということがいえ、これはすなわち容量を低減したことに他ならない。
上記のように本形態はデルタ配列でカラー表示を行う液晶表示装置であり、以下、各画素の担当する色をR(赤)、G(緑)、B(青)と称する。また、R、G、Bのデータ信号を印加するためのソースバスラインをそれぞれ単にRライン、Gライン、Bラインと称する。先に述べたように、構造上、画素電極21とソースバスライン18とは絶縁膜を介して重なり合う部分があるため、寄生容量であるソース・ドレイン間寄生容量が存在している。そのうち自画素を駆動しているソースバスライン18との容量(ここではGラインとの容量)をCsd1、自画素を駆動していないソースバスライン18との容量(ここではR、Bラインとの容量)をCsd2とする。これらの容量を介してソースバスライン18の電位変動で画素Gの電位が引き込まれる。先に述べたR、Gラインに挟まれたG画素はR、Gラインに引き込まれ、G、Bラインに挟まれたG画素はG、Bラインに引き込まれる。このうち、Gラインによる引き込みはどちらにも共通であるが、Rラインによる引き込みとBラインによる引き込みは等しいとは限らない。つまり、横縞の原因はRラインによる引き込みとBラインによる引き込みの差である。この両者(RラインとBライン)の引き込みは、ソース・ドレイン間寄生容量Csd2を介して行われる。そこで、Csd2を小さくできれば横縞を低減できることになる。この関係は、G画素だけでなくR、Bの画素に着目した場合も同様であり、Csd2を低減することで、デルタ配列等の表示パネルで発生する横縞を低減できる。
このことを式で表すと以下のようになる。
Vpix=Vs0+(Csd1/Cpix)×ΔVs1+(Csd2/Cpix)×ΔVs2
ここで、
Vpix :引き込み後の画素電極の電位
Vs0 :引き込み前の画素電極の電位(=データ信号を印加するソースラインからTFTを介して画素電極に印加された電位)
Csd1 :任意の1つの画素電極とそれにデータ信号を印加するソースバスラインとの間の寄生容量
Csd2 :任意の1つの画素電極とそれにデータ信号を印加しないソースバスラインとの間の寄生容量
Cpix :任意の1つの画素電極にかかる容量全体(寄生容量、補助容量等)の合計
ΔVs1:任意の1つの画素電極にデータ信号を印加するソースバスラインの電圧振幅
ΔVs2:任意の1つの画素電極にデータ信号を印加しないソースバスラインの電圧振幅
である。横縞を低減するには、水平ラインごとのVpixの差を小さくすることが必要である。右辺の第1項、第2項は水平ラインによらずほぼ一定と考えられる一方、第3項は上述の通りΔVs2が異なるため、水平ラインごとに異なる。ここで、第3項のうちCpix、ΔVs2を変化させることはできないと考えられる。そこで、Csd2を小さくすることで、第3項の水平ラインごとの差を小さくし、それにより水平ラインごとのVpixの差を小さくすることができる。
上記の通り、少なくともCsd2を低減することができれば、水平ラインごとのVpixの差を小さくすることができ、水平ラインごとの画素電位の引き込み量の差を小さくすることができる。ここで、本形態では、上記のようなシールド電極31を配置することによって、Csd2を低減しているとともに、Csd1も低減している。その場合も、水平ラインごとのVpixの差を小さくし、水平ラインごとの画素電位の引き込み量の差を小さくすることができる。
本形態では、図2に示すように、シールド電極31はソースバスライン18の長手方向(水平ラインと直交する方向)に沿って伸びる平面形状であり、長方形形状をしている。
本形態では、図4に示すように、シールド電極31は、ソースバスライン18の、画素電極21に対向している面とは反対の面の側(図中、下側)に形成されている。ここでは、シールド電極31は、ソースバスライン18の一つ下層の絶縁体である層間絶縁膜17を挟んだ位置に形成されている。
図3、図4に示すようにソースバスライン18は2つの画素電極21と重なるように配置されている。ここでは、シールド電極31の長手方向(水平ラインと直交する方向)の中心はソースバスライン18の長手方向の中心と一致している。すなわち、シールド電極31は、ソースバスライン18の長手方向の中心を通り水平ラインと直交する平面(図示せず)(平面Sとする)について、左右対称となっている。その結果、本形態では、ソースバスライン18と、いずれの画素電極21との間の寄生容量をも、等しく低減するようになっている。
また、本形態では、シールド電極31はゲートバスライン15と同層に形成されている。また、本形態では、シールド電極31はゲートバスライン15と同材料で形成されている。そのため、新たな材料を用意する必要が無く、その分、シールド電極31による製造コストの上昇を抑えることができる。
また、本形態では、シールド電極31はフローティング配置されている。ここで、フローティング配置とは、シールド電極31を、いかなる電気信号(電位)が印加される部材からも完全に絶縁した状態になるように配置することであり、全表面が絶縁体で囲まれているような配置とすることである。これはあたかも絶縁体の中で浮いている「浮島」のような構造である。なお、シールド電極31はグランドに接続されていてもよい。
ここで、シールド電極31とソースバスライン18との間にも容量(以降、シールド容量と称する)が形成されることとなるが、ソースドライバ(図示せず)からみるとこの容量も負荷の一つとなる。しかし、このようにフローティング配置とすると、この容量がそれほど大きくならずに済むようにすることもできるので、その分、消費電力を抑えることができる。
また、このようにフローティング配置とすると、他の配線との接続方法を考える必要がないので、その分、設計の自由度を大きくすることができる。
液晶表示装置の製造方法について説明する。本形態の構成の場合の製造手順を述べる前に、まず、一般的な構成の場合の手順について説明する。
図3、図23に示すように、まず、プラズマCVD法により絶縁性基板としてのガラス基板11上にベースコート12としてSiO2を厚さ100nm設ける。
次に、ベースコート12上に、プラズマCVD法によりSi半導体層13(例えばシリコン層)を厚さ50nmで設ける。そのSi半導体層13を熱処理として、レーザアニールによりSi半導体層13の結晶化を行う。さらに、そのSi半導体層13を平面所定形状にパターンニングする。
さらに、このSi半導体層13上に、プラズマCVD法によりゲート絶縁膜14としてSiO2を厚さ100nmで設ける。
さらに、ゲート絶縁膜14上に、導電性物質として、膜厚50nmの窒化タンタル膜、膜厚370nmのタングステン膜からなる導電性物質GEをスパッタリング法にて順次積層し、補助容量配線16、ゲートバスライン15(ゲート電極15a・15bも含む)となる所定形状にパターンニングする。なお、これらの導電性物質GEは、窒化タンタル、タングステンの材料に代えて、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料または、化合物材料で形成することもできる。
上記Si半導体層13に、ゲート電極15a・15bの上からゲート絶縁膜14を通してP(リン)をドーピングし、ゲート電極15a・15bの両側のSi半導体層13をn−領域やn+領域(トランジスタのソース領域とドレイン領域)とする。これによってトランジスタが形成される。なお、これはNチャネル形成の場合であって、Pチャネル形成の場合にはSi半導体層13にB(ボロン)をドーピングする。
さらに、熱処理を行い、Si半導体層13に添加された不純物元素を活性化処理する。
さらに、絶縁膜として、CVD法により窒化シリコン膜、酸化シリコン膜の2層構造からなる層間絶縁膜17を膜厚950nmに設ける。
次いで、トランジスタ部のドレイン領域およびソース領域に達するコンタクトホール部18a・19aをゲート絶縁膜14および層間絶縁膜17にそれぞれ形成する。
その後、導電性物質SE(ここでは導電性物質とソースバスラインとは同一材料)として、Ti、Al、Tiをそれぞれ100nm、500nm、100nmの各膜厚にてスパッタリング法により順次積層し、これらを所定形状にパターンニングしてソースバスライン18およびドレイン電極19を形成する。
以上の積層構造を熱処理して、上記Si半導体層13を水素化する工程を行う。この水素化工程は、窒化シリコン膜などからなる層間絶縁膜17に含まれる水素によりSi半導体層13のダングリングボンドを終端する工程である。
さらに、層間絶縁膜17、ソースバスライン18およびドレイン電極19上に、有機絶縁材料からなる樹脂層20を設ける。この場合、樹脂層20は1.6μmの膜厚で設ける。
さらに、ドレイン電極19に達するコンタクトホール21aを形成し、画素電極21となるITO(インジウム錫酸化物)をスパッタリング法により膜厚100nmで設け、所定形状にパターンニングしてマトリクス状に複数の画素電極21を設ける。
その後、これらの画素電極21および樹脂層20上に配向膜(図示せず)を印刷して所定方向のラビング処理を行って、本実施形態のアクティブマトリクス基板が完成する。
このアクティブマトリクス基板の配向膜側に球状スペーサ(図示せず)を散布、あるいは樹脂絶縁膜を柱状に形成後、アクティブマトリクス基板に対向基板(図示せず)を重ね合わせて、アクティブマトリクス基板と対向基板とを所定間隔で均一に貼り合わせる。これら両基板の間に液晶層を挟持させる。この対向基板には、透明電極である対向電極(図示せず)が形成されており、この上に配向膜(図示せず)を印刷した後、上記と同様のラビング処理が行われている。以上によりアクティブマトリクス基板を用いた表示装置としてのアクティブ型液晶表示装置が完成する。
次に、本形態における製造方法について説明する。なお、上記の一般的な手順と同じ部分の説明は省略する。
図3、図4に示すように、上記ゲート絶縁膜14を設け、次に、ゲート絶縁膜14上に、上記導電性物質GEをスパッタリング法にて順次積層し、上記同様の補助容量配線16、ゲートバスライン15(ゲート電極15a・15bも含む)とともに、シールド電極31となる所定形状にパターンニングする。
このように、既存の製造プロセスを用いて、ただパターンニングの形状を変更するだけで、シールド電極31を形成することができる。そのため、シールド電極31という部材が増えたにもかかわらずそれによる製造コストの上昇を抑えることができる。
本発明は、トップゲート構造にも、逆スタガ構造にも適用できる。
図5に示すように、シールド電極として、31a・31bとしてもよい。これは、図4に示すシールド電極31の、長手方向の中心を含む部分を切除したような形状である。なお、シールド電極31a・31bは上記平面Sについて左右対称という点は上記と同じである。
このような構成とすれば、シールド電極とソースバスライン18とが重なっている面積を小さくすることができるので、その分、シールド容量を低減することができる。
また、別の例として、フローティング配置ではなく、図6に示すように、シールド電極31を、ソースバスライン18以外の任意の配線(電極を含む)に接続されている構成としてもよい。コンタクトホール31hによって該配線に接続すればよい。コンタクトホール31hは、シールド電極31を形成する面に、該配線に到達するようなコンタクトホール用の穴を形成しておき、シールド電極を形成するときのパターンニングを適宜変更すれば製造可能である。
このような構成とすれば、シールド電極31の電位がソースバスライン18の電位と異なることが保証されやすい。したがって、シールド電極31とソースバスライン18との間の電界をシールド電極が浮島状の場合より確実に強めることができ、より顕著にソースバスライン18と画素電極21との間の容量を低減することができる。
例えば、少なくともある時間において、あるいは常に、ソースバスラインの電位とは異なるような、別の配線に接続される。そのような配線は、ソースバスラインの電位が一定である期間に一定の電位を有すればよく、ソースバスラインの電位が変化するのと同じタイミングで種々の電位に変化するようなものであってもよい。
また、常に一定の電位を保つ配線でもよい。
また、図7に示すように、シールド電極31が、上記ソースバスライン18以外の任意の配線の一つとしての補助容量配線16に接続されている構成としてもよい。
〔実施の形態2〕
本発明の実施の形態に係る表示装置では、図8、図9に示すように、ソースバスライン18の長手方向(水平ラインと直交する方向)の中心は、一つの水平ライン上にあって注目ソースバスライン18に最も近い2つの画素電極21の間の距離の中央(中心Gとする)と一致せず、ソースバスライン18と重なる面積が2つの画素電極21間で異なる構成としている。ソースバスライン18と図中、左側の画素電極21とが重なる面積が、ソースバスライン18と図中、右側の画素電極21とが重なる面積よりも小さいようにしている。なお、ソースバスライン18と図中、左側の画素電極21とが重なる面積は0であってもよい。
そして、シールド電極31はソースバスライン18と同層に形成されており、シールド電極31は、ソースバスライン18の長手方向に沿って、ソースバスライン18と上記の遠いほうの画素電極(図中、左側の画素電極21)の近傍、より詳しくは、樹脂層20を挟んで画素電極21の真下に配置されている。
また、本形態では、シールド電極31はソースバスライン18と同材料で形成されている。そのため、新たな材料を用意する必要が無く、その分、シールド電極31による製造コストの上昇を抑えることができる。
また、本形態では、上記のようにシールド電極31はソースバスライン18と同層に形成されている。その結果、既存の製造プロセスを用いて、ただソースバスライン18のパターンニングの形状を変更するだけで、シールド電極31を形成することができる。そのため、シールド電極31という部材が増えたにもかかわらずそれによる製造コストの上昇を抑えることができる。
また、本形態では、シールド電極31はフローティング配置されている。その結果、すでに述べたように、シールド容量の増大を抑え、消費電力を抑えることができる。また、設計の自由度を大きくすることができる。
それ以外は図2ないし図4を用いて述べたのと同様なので説明を省略する。
図10に示すように、シールド電極として、図9のシールド電極31同様にソースバスライン18と同層に形成されたシールド電極31aと、ゲートバスライン15と同層に形成されたシールド電極31b(第2のシールド電極)との両方を設けてもよい。
また、この図10の例では、シールド電極31bの長手方向(水平ラインと直交する方向)の中心は上記中心Gと一致せず、シールド電極31bと重なる面積が2つの画素電極21間で異なる構成としている。その異なり方は、ソースバスライン18と画素電極21との重なり面積の大小関係と逆であり、シールド電極31bと図中、左側の画素電極21とが重なる面積が、シールド電極31bと図中、右側の画素電極21とが重なる面積よりも大きいようにしている。なお、シールド電極31bと図中、右側の画素電極21とが重なる面積は0であってもよい。
その結果、シールド電極31bは、ソースバスライン18と、ソースバスライン18との重なり面積が大きいほうの画素電極21との間の寄生容量よりも、ソースバスライン18と、ソースバスライン18との重なり面積が小さいほうの画素電極21との間の寄生容量を、より低減するようになっている。
また、別の例として、フローティング配置ではなく、図6の例で述べたのと同様、図11に示すように、シールド電極31が、ソースバスライン18以外の任意の配線(電極を含む)に接続されている構成としてもよい。
〔参考の形態3〕
本発明の参考形態としての表示装置では、図12、図13に示すように、シールド電極31はソースバスライン18と画素電極21との間に形成されている。そのため、シールド電極31がソースバスライン18と画素電極21との間の電界を遮蔽する効果が高くなる。それゆえ、より顕著にソースバスライン18と画素電極21との間の容量を低減することができる。
このようなシールド電極31を形成するには、前述の製造プロセスにおいて、樹脂層20の形成を前半と後半とに分け、前半と後半の間に、シールド電極31の材料を積層すればよい。
シールド電極31は、フローティング配置してもよいし、図6の例で述べたのと同様、図14に示すように、ソースバスライン18以外の任意の配線(電極を含む)に接続されている構成としてもよい。
それ以外は図2ないし図4を用いて述べたのと同様なので説明を省略する。
〔参考の形態4〕
本発明の参考形態としての表示装置では、図12、図15に示すように、シールド電極31は、画素電極21の、ソースバスライン18に対向している面とは反対の面の側に形成されている。そのため、画素電極21の、ソースバスライン18に対向している面には、シールド電極を配置する必要がない。それゆえ、ソースバスライン18に対向している面側における設計の自由度を増すことができる。
このようなシールド電極31を形成するには、前述の製造プロセスにおいて、画素電極21を形成した後、さらに、前半と後半とに分けて絶縁膜22を形成することとし、その前半と後半の間に、シールド電極31の材料を積層すればよい。
シールド電極31は、フローティング配置してもよいし、図6の例で述べたのと同様、ソースバスライン18以外の任意の配線(電極を含む)に接続されている構成としてもよい。
それ以外は図2ないし図4を用いて述べたのと同様なので説明を省略する。
〔参考の形態5〕
本発明の参考形態としての表示装置では、図16および図17に示すように、ソースバスライン18の配置を、Csd1を形成するほうの画素電極21側(図17中、右側)へずらすことによって、Csd2を低減する。参考の形態1,3,4及び実施の形態2では、シールド電極31を配置することによって、Csd2を低減するとともにCsd1も低減していたが、前述の通り、少なくともCsd2を低減することができれば、水平ラインごとのVpixの差を小さくすることができ、水平ラインごとの画素電位の引き込み量の差を小さくすることができる。
より詳しくいえば、上記色のうちの任意の一つ(例えばG)に注目したとき、上記一つの画素電極と、上記一つの画素電極にデータ信号を印加する第一のソースバスラインとの間に形成される容量をCsd1とし、上記一つの画素電極と、上記第一のソースバスラインと隣り合うソースバスラインであって上記一つの画素電極の上記第一のソースバスライン配置側とは反対側に配置される第二のソースバスラインとの間に形成される容量をCsd2としたときに、Csd2がCsd1より小さい構成としている。
このようにすれば、画素電極の両側とも容量がCsd1であるような構成と比べて、Csd2を低減することができ、その分、水平ラインごとの縞(横縞)の発生を抑えることができる。
Csd2がCsd1より小さいようにするために、具体的には、注目色用の一つの画素電極にデータ信号を印加するソースバスラインがその画素電極と重なる面積をS1とし、上記注目色用の画素電極にデータ信号を印加する上記ソースバスラインが、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されている画素電極と、重なる面積をS2とするとき、S2がS1より小さいように構成することができる。なお、S2は0であってもよい。
また、上記一つの画素電極にデータ信号を印加する上記第一のソースバスラインと隣り合うソースバスラインであって上記一つの画素電極の上記第一のソースバスライン配置側とは反対側に配置される第二のソースバスラインが、上記一つの画素電極と重なる部位の、水平ラインと平行な方向の前記第二のソースバスラインの長さをL2とするとき、L2が、(ソースバスライン幅−上記二つの画素電極間距離)/2より小さい構成とすることもできる。
上記一つの画素電極にデータ信号を印加する上記第一のソースバスラインが、上記一つの画素電極と重なる部位の、水平ラインと平行な方向の前記第二のソースバスラインの長さをL1とすると、L1は、(ソースバスライン幅−上記二つの画素電極間距離)/2より大きくなる。
なお、注目色用の一つの画素電極にデータ信号を印加するソースバスラインがその画素電極と重なる部位の、水平ラインと平行な方向の長さをL1とし、上記注目色用の画素電極にデータ信号を印加する上記ソースバスラインが、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されている画素電極と、重なる部位の、水平ラインと平行な方向の長さをL2としてもよい。
図18に示すように、図4のシールド電極31と同様のものを併存させてもよい。なお、このとき、図18に示すように、シールド電極31を、Csd1を形成するほうの画素電極21側(図中、右側)へずらすように構成することができる。
図19に示すように、図10のシールド電極31bと同様のシールド電極31を併存させてもよい。
図20に示すように、図5のシールド電極31a・31bと同様のものを併存させてもよい。このとき、図20に示すように、シールド電極31a・31bを、Csd1を形成するほうの画素電極21側(図中、右側)へずらすように構成することができる。
図21に示すように、図9のシールド電極31と同様のシールド電極31aと、図10のシールド電極31bと同様のシールド電極31bを併存させてもよい。このとき、図21に示すように、ソースバスライン18を、Csd2を形成するほうの画素電極21側(図中、左側)とは全く重ならないように構成することができる。
なお、上記表示装置は、ゲートバスライン、ソースバスライン、および、上記ゲートバスラインと上記ソースバスラインとで囲まれた領域内であって上記ソースバスラインと重なるように配置されて上記ソースバスラインから色ごとにデータ信号を受け取る画素電極を有する表示装置において、上記画素電極のうちの任意の一つに注目したとき、その画素電極にデータ信号を印加しないソースバスラインと接触せず、かつ、上記画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極が配置されているように構成してもよい。
上記の構成により、上記画素電極のうちの任意の一つに注目したとき、その画素電極にデータ信号を印加しないソースバスラインと接触せず、かつ、上記画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極が配置されている。すなわち、上記シールド電極は、上記ソースバスラインと上記画素電極との間の電界を遮蔽する方向に働く。その結果、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されているソースバスラインと上記画素電極との間の容量を低減することができる。ここで、注目色用のソースバスラインと上記画素電極との間の容量は、水平ラインによらず一定である。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差(=横縞)として現れるのを抑えて、均一な表示を得ることができる。
また、上記表示装置は、ゲートバスライン、ソースバスライン、および、上記ゲートバスラインと上記ソースバスラインとで囲まれた領域内であって上記ソースバスラインと重なるように配置されて上記ソースバスラインから色ごとにデータ信号を受け取る画素電極を有する表示装置において、上記色のうちの任意の一つに注目したとき、注目色用の一つの画素電極にデータ信号を印加するソースバスラインがその画素電極と重なる面積をS1とし、上記注目色用の画素電極にデータ信号を印加する上記ソースバスラインが、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されている画素電極と、重なる面積をS2とするとき、S2(0の場合も含む)がS1より小さいように構成してもよい。
上記の構成により、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されているソースバスラインと上記画素電極との間の容量を低減することができる。ここで、注目色用のソースバスラインと上記画素電極との間の容量は、水平ラインによらず一定である。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差(=横縞)として現れるのを抑えて、均一な表示を得ることができる。
また、上記表示装置は、ゲートバスライン、ソースバスライン、および、上記ゲートバスラインと上記ソースバスラインとで囲まれた領域内であって上記ソースバスラインと重なるように配置されて上記ソースバスラインから色ごとにデータ信号を受け取る画素電極を有する表示装置において、上記色のうちの任意の一つに注目したとき、注目色用の一つの画素電極にデータ信号を印加するソースバスラインがその画素電極と重なる部位の、水平ラインと平行な方向の長さをL1とし、上記注目色用の画素電極にデータ信号を印加する上記ソースバスラインが、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されている画素電極と、重なる部位の、水平ラインと平行な方向の長さをL2とするとき、L2が、(ソースバスライン幅−上記二つの画素電極間距離)/2より小さいように構成してもよい。
上記の構成により、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されているソースバスラインと上記画素電極との間の容量を低減することができる。ここで、注目色用のソースバスラインと上記画素電極との間の容量は、水平ラインによらず一定である。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差(=横縞)として現れるのを抑えて、均一な表示を得ることができる。
また、上記表示装置は、デルタ配列において、シールド電極が、Csd1を形成するソースバスラインとCsd2を形成するソースバスラインとのうちで少なくともCsd2を形成するほうのソースバスラインと重なるように構成してもよい。
また、上記表示装置は、デルタ配列において、画素電極の周囲に配置され、Csd2を形成するソースバスラインの水平ラインに平行な方向の断面の少なくとも1箇所の画素電極とソースバスラインとの対向部分の長さが、(ソースバスライン幅−Csd1を形成する画素電極とCsd2を形成する画素電極との間の距離)/2より小さいように構成してもよい。
また、上記表示装置は、ゲートバスライン、ソースバスライン、補助容量配線、上記ゲートバスラインとソースバスラインで囲まれた領域内で上記ゲートバスラインとソースバスラインとの交差部近傍に配置された薄膜トランジスタ、上記トランジスタに接続された画素電極と上記画素電極に対向する対向電極を有する表示装置において、ソースバスラインの配置の左右バランスを変化させ、ソース・ドレイン間寄生容量のうち、自画素を駆動しない方のソースバスライン・ドレイン間の容量(Csd2)を低減できる配置にしているように構成してもよい。
すなわち、ソースバスラインの位置をCsd1側にずらして配置することで、画素電極との重ね領域の低減を図る。
また、上記表示装置は、ゲートバスライン、ソースバスライン、補助容量配線、上記ゲートバスラインとソースバスラインで囲まれた領域内で上記ゲートバスラインとソースバスラインとの交差部近傍に配置された薄膜トランジスタ、上記トランジスタに接続された画素電極と上記画素電極に対向する対向電極を有する表示装置において、ソースバスラインの近傍にシールド電極を配置し、ソースバスライン・ドレイン間の容量(Csd)を低減できる配置にしているように構成してもよい。
すなわち、ソースバスライン近傍に別電極を配置することで、電界を遮蔽する。
また、上記表示装置は、蛇行し凹部領域を備える複数のソースバスラインと、該複数のソースバスラインを覆う絶縁膜と、該絶縁膜上に形成され、上記凹部領域に少なくとも一部分が配置される複数の画素電極を含む表示装置において、上記複数の画素電極の内の一つの画素電極に注目したとき、上記一つの画素電極と、上記一つの画素電極にデータ信号を印加する第一のソースバスラインとの間に形成される容量をCsd1とし、上記一つの画素電極と、上記第一のソースバスラインと隣り合うソースバスラインであって上記一つの画素電極の上記第一のソースバスライン配置側とは反対側に配置される第二のソースバスラインとの間に形成される容量をCsd2としたときに、Csd2がCsd1より小さくなるように構成してもよい。
上記の構成により、Csd2がCsd1より小さい。したがって、Csd2がCsd1以上になる構成のものに比べてCsd2が小さくなる場合、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差(=横縞)として現れるのを抑えて、均一な表示を得ることができるという効果を奏する。
また、上記表示装置は、蛇行し凹部領域を備える複数のソースバスラインと、該複数のソースバスラインを覆う絶縁膜と、該絶縁膜上に形成され、上記凹部領域に少なくとも一部分が配置される複数の画素電極とを含む表示装置において、上記複数の画素電極の内の一つの画素電極に注目したとき、上記一つの画素電極にデータ信号を印加する上記第一のソースバスラインと隣り合うソースバスラインであって上記一つの画素電極の上記第一のソースバスライン配置側とは反対側に配置される第二のソースバスラインが、上記一つの画素電極と重なる部位の、水平ラインと平行な方向の前記第二のソースバスラインの長さをL2とするとき、L2が、(ソースバスライン幅−上記二つの画素電極間距離)/2より小さくなるように構成してもよい。
上記の構成により、L2が、(ソースバスライン幅−上記二つの画素電極間距離)/2より小さい。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差(=横縞)として現れるのを抑えて、均一な表示を得ることができるという効果を奏する。
さらには、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。