JP3210437B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JP3210437B2 JP3210437B2 JP24512192A JP24512192A JP3210437B2 JP 3210437 B2 JP3210437 B2 JP 3210437B2 JP 24512192 A JP24512192 A JP 24512192A JP 24512192 A JP24512192 A JP 24512192A JP 3210437 B2 JP3210437 B2 JP 3210437B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- electrode
- pixel electrode
- crystal display
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Landscapes
- Physics & Mathematics (AREA)
- Liquid Crystal (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に関するも
ので、特に薄膜トランジスタを用いたアクティブマトリ
ックス型液晶表示装置に関する。
ので、特に薄膜トランジスタを用いたアクティブマトリ
ックス型液晶表示装置に関する。
【０００２】
【従来の技術】電子機器の小型化や軽量化および低消費
電力化が近年進められているが、ディスプレイデバイス
の分野においてもＣＲＴ（Cathode Ray Tube）から代替
する小型、軽量、低消費電力のディスプレイデバイスと
して、フラットパネルディスプレイの研究・開発が盛ん
に行なわれている。
電力化が近年進められているが、ディスプレイデバイス
の分野においてもＣＲＴ（Cathode Ray Tube）から代替
する小型、軽量、低消費電力のディスプレイデバイスと
して、フラットパネルディスプレイの研究・開発が盛ん
に行なわれている。
【０００３】このなかでも、特に液晶表示装置は、大面
積表示が可能であることや、フルカラー化が可能である
こと、および低電流・低電圧動作のディスプレイデバイ
スであること等の特長を有している。そのような液晶表
示装置としては、目的に応じて様々な動作方式のものが
用いられるが、なかでもアクティブマトリックス型液晶
表示素子はフルカラーの動画表示を高解像度で行なうこ
とが可能である等の特長を有しており、注目を集めてい
る。
積表示が可能であることや、フルカラー化が可能である
こと、および低電流・低電圧動作のディスプレイデバイ
スであること等の特長を有している。そのような液晶表
示装置としては、目的に応じて様々な動作方式のものが
用いられるが、なかでもアクティブマトリックス型液晶
表示素子はフルカラーの動画表示を高解像度で行なうこ
とが可能である等の特長を有しており、注目を集めてい
る。
【０００４】アクティブマトリックス型液晶表示装置
は、マトリックス状に配置した電極の交差部分ごとに一
画素を配置し、その一画素ごとにスイッチング素子を配
設して、このスイッチング素子で接続された画素を個別
に駆動制御するものであるが、このようなアクティブマ
トリックス型液晶表示装置には、薄膜トランジスタ（以
下、ＴＦＴと略称）を用いることが注目され、研究・開
発が盛んに行なわれて既に実用に供されているものもあ
る。
は、マトリックス状に配置した電極の交差部分ごとに一
画素を配置し、その一画素ごとにスイッチング素子を配
設して、このスイッチング素子で接続された画素を個別
に駆動制御するものであるが、このようなアクティブマ
トリックス型液晶表示装置には、薄膜トランジスタ（以
下、ＴＦＴと略称）を用いることが注目され、研究・開
発が盛んに行なわれて既に実用に供されているものもあ
る。
【０００５】現在、例えばラップトップ型コンピュータ
用の液晶表示装置として対角10インチサイズで画素数が
縦 480×横 640程度のものが主流であるが、より高画
質、高精細の直視型液晶ディスプレイや、ファインピッ
チで高精細な投射型（プロジェクション型）表示装置を
目指した研究・開発が行なわれている。
用の液晶表示装置として対角10インチサイズで画素数が
縦 480×横 640程度のものが主流であるが、より高画
質、高精細の直視型液晶ディスプレイや、ファインピッ
チで高精細な投射型（プロジェクション型）表示装置を
目指した研究・開発が行なわれている。
【０００６】このようなＴＦＴを用いたアクティブマト
リックス型液晶表示装置の構成を、そのＴＦＴアレイ基
板の一画素部分を抜き出して図２８に示す。また図２９
は、その一画素部分全体の電気的な構成を示す等価回路
図である。
リックス型液晶表示装置の構成を、そのＴＦＴアレイ基
板の一画素部分を抜き出して図２８に示す。また図２９
は、その一画素部分全体の電気的な構成を示す等価回路
図である。
【０００７】ガラス絶縁基板上に、列設された走査線２
８０１と、これに交差して列設された信号線２８０３
と、これら走査線２８０１および信号線２８０３に接続
されたＴＦＴ２８０５と、これに接続された画素電極２
８０７と、この画素電極２８０７に絶縁膜を介して対向
し補助容量Ｃs を形成する補助容量電極２８０９が形成
されて、ＴＦＴアレイ基板２８１１が形成されている。
そしてこのＴＦＴアレイ基板２８１１に対向する対向電
極２８１３と、画素電極２８０７および対向電極２８１
３の間に配向膜（図示省略）を介して挟持された液晶層
２８１５とから液晶表示装置はその主要部が構成されて
いる。
８０１と、これに交差して列設された信号線２８０３
と、これら走査線２８０１および信号線２８０３に接続
されたＴＦＴ２８０５と、これに接続された画素電極２
８０７と、この画素電極２８０７に絶縁膜を介して対向
し補助容量Ｃs を形成する補助容量電極２８０９が形成
されて、ＴＦＴアレイ基板２８１１が形成されている。
そしてこのＴＦＴアレイ基板２８１１に対向する対向電
極２８１３と、画素電極２８０７および対向電極２８１
３の間に配向膜（図示省略）を介して挟持された液晶層
２８１５とから液晶表示装置はその主要部が構成されて
いる。
【０００８】このような構成の装置は、走査線２８０１
が選択される期間、すなわち走査選択期間にＴＦＴ２８
０５がＯＮ（導通状態）になり、信号線２８０３を介し
て印加される電圧により画素電極２８０７と対向電極２
８１３とこれらに挟持された液晶層２８１５とで形成さ
れる液晶容量ＣLCと、ＴＦＴアレイ基板２８１１に作り
込まれた補助容量ＣS とが充電される。そして走査線２
８０１が選択されない期間、すなわち走査非選択期間に
はＴＦＴ２８０５がＯＦＦ（高抵抗状態）になり、画素
電極２８０７は信号線２８０３から電気的に切り離され
た状態となる。そして前記の走査選択期間中に蓄えられ
た電荷により点灯しきい値以上の電圧が液晶層２８１５
に印加されている間は、その画素の点灯状態が維持され
る。
が選択される期間、すなわち走査選択期間にＴＦＴ２８
０５がＯＮ（導通状態）になり、信号線２８０３を介し
て印加される電圧により画素電極２８０７と対向電極２
８１３とこれらに挟持された液晶層２８１５とで形成さ
れる液晶容量ＣLCと、ＴＦＴアレイ基板２８１１に作り
込まれた補助容量ＣS とが充電される。そして走査線２
８０１が選択されない期間、すなわち走査非選択期間に
はＴＦＴ２８０５がＯＦＦ（高抵抗状態）になり、画素
電極２８０７は信号線２８０３から電気的に切り離され
た状態となる。そして前記の走査選択期間中に蓄えられ
た電荷により点灯しきい値以上の電圧が液晶層２８１５
に印加されている間は、その画素の点灯状態が維持され
る。
【０００９】ところで、上記のようなＴＦＴを用いたア
クティブマトリックス型液晶表示装置においては、画素
電極２８０７と走査線２８０１との間、および画素電極
２８０７と信号線２８０３との間に、それぞれ寄生容量
Ｃgs、Ｃdsという静電容量が形成される。これらの寄生
容量Ｃgs、Ｃdsによって画素電極２８０７は走査線２８
０１や信号線２８０３と容量結合されるため、走査線２
８０１や信号線２８０３の電位変動が画素電極２８０７
の電圧に影響を与え、その電圧をノイズ的に変動させ
る。
クティブマトリックス型液晶表示装置においては、画素
電極２８０７と走査線２８０１との間、および画素電極
２８０７と信号線２８０３との間に、それぞれ寄生容量
Ｃgs、Ｃdsという静電容量が形成される。これらの寄生
容量Ｃgs、Ｃdsによって画素電極２８０７は走査線２８
０１や信号線２８０３と容量結合されるため、走査線２
８０１や信号線２８０３の電位変動が画素電極２８０７
の電圧に影響を与え、その電圧をノイズ的に変動させ
る。
【００１０】走査線２８０１の電位変動が問題となるの
は、特に走査パルスの立ち下がりの際で、この走査パル
スの立ち下がりの電圧変化に応じて突き抜け電圧と呼ば
れる電位変動ΔＶp が起こる。ここで、このような電位
変動ΔＶp は、次のような式で示される値をとる。 ΔＶp ＝｛Ｃgs／（ＣLC＋Ｃs ＋Ｃgs＋Ｃds）｝×ΔＶg このような突き抜け電圧と呼ばれる電位変動ΔＶp が存
在するために、画素電極２８０７の電位が信号線２８０
３に印加した所定の信号電圧とは異なったものとなり、
正確な信号電圧の書き込みが妨げられる。そこで従来の
技術では、これに対応して対向電極２８１３の電位を電
位変動ΔＶp 分シフトさせ、この突き抜け電圧と呼ばれ
る電位変動ΔＶp を補償するようにして対処している。
は、特に走査パルスの立ち下がりの際で、この走査パル
スの立ち下がりの電圧変化に応じて突き抜け電圧と呼ば
れる電位変動ΔＶp が起こる。ここで、このような電位
変動ΔＶp は、次のような式で示される値をとる。 ΔＶp ＝｛Ｃgs／（ＣLC＋Ｃs ＋Ｃgs＋Ｃds）｝×ΔＶg このような突き抜け電圧と呼ばれる電位変動ΔＶp が存
在するために、画素電極２８０７の電位が信号線２８０
３に印加した所定の信号電圧とは異なったものとなり、
正確な信号電圧の書き込みが妨げられる。そこで従来の
技術では、これに対応して対向電極２８１３の電位を電
位変動ΔＶp 分シフトさせ、この突き抜け電圧と呼ばれ
る電位変動ΔＶp を補償するようにして対処している。
【００１１】しかしながら、ＣLCは一定ではなく液晶に
かかる電圧や液晶の姿勢によって変化し、また製造上の
問題からも画面内のＣgs、Ｃs 、ＣLCをばらつきなく全
て一定とすることは不可能である。このため、ΔＶp は
同一画面内でも一定ではなく位置ごとにばらつきがあ
り、対向電極２８１３の電位を調整するだけでは必ずし
も十分に補償することができない。その結果、画面上に
フリッカや焼き付きが発生する。
かかる電圧や液晶の姿勢によって変化し、また製造上の
問題からも画面内のＣgs、Ｃs 、ＣLCをばらつきなく全
て一定とすることは不可能である。このため、ΔＶp は
同一画面内でも一定ではなく位置ごとにばらつきがあ
り、対向電極２８１３の電位を調整するだけでは必ずし
も十分に補償することができない。その結果、画面上に
フリッカや焼き付きが発生する。
【００１２】一方、信号線２８０３の電位は映像信号電
圧に対応して常に一様ではなく変動しているので、この
信号線２８０３に起因した画素電極２８０７の電位変動
は走査線２８０１の場合よりも頻繁かつ多様な電位変動
となる。その一例としてフレーム反転での変動の様子を
説明する。
圧に対応して常に一様ではなく変動しているので、この
信号線２８０３に起因した画素電極２８０７の電位変動
は走査線２８０１の場合よりも頻繁かつ多様な電位変動
となる。その一例としてフレーム反転での変動の様子を
説明する。
【００１３】フレーム反転では、全ての信号線２８０３
電位を同一極性とし、 1フレームごとに信号線２８０３
の極性を反転するため、この極性を反転したときが最も
信号線２８０３の電位変動が大きい。このときの画素電
極２８０７の電位変動ΔＶpsは、画素電極２８０７との
間で寄生容量を形成する左右両側の信号線２８０３の電
位変動をΔＶsig1、ΔＶsig2とし、またその寄生容量を
それぞれＣds1 、Ｃds2 とすると、 ΔＶps＝（Ｃds1 ×ΔＶsig1＋Ｃds2 ×ΔＶsig2）／（ＣLC＋Ｃs ＋Ｃgs＋Ｃ ds1 ＋ds2 ） となる。この電位変動ΔＶpsが、 1フレームごとに、言
い換えれば画面の一番下の画素列を書き込むごとに起こ
る。このため、画素ごとに見ると、書き込みが行なわれ
てΔＶpsが発生するまでの時間が画面の上下で異なるた
め、それが画面の輝度の位置的ばらつきとして現れる。
これがいわゆる画面の輝度むらと呼ばれるものとなって
観察される。
電位を同一極性とし、 1フレームごとに信号線２８０３
の極性を反転するため、この極性を反転したときが最も
信号線２８０３の電位変動が大きい。このときの画素電
極２８０７の電位変動ΔＶpsは、画素電極２８０７との
間で寄生容量を形成する左右両側の信号線２８０３の電
位変動をΔＶsig1、ΔＶsig2とし、またその寄生容量を
それぞれＣds1 、Ｃds2 とすると、 ΔＶps＝（Ｃds1 ×ΔＶsig1＋Ｃds2 ×ΔＶsig2）／（ＣLC＋Ｃs ＋Ｃgs＋Ｃ ds1 ＋ds2 ） となる。この電位変動ΔＶpsが、 1フレームごとに、言
い換えれば画面の一番下の画素列を書き込むごとに起こ
る。このため、画素ごとに見ると、書き込みが行なわれ
てΔＶpsが発生するまでの時間が画面の上下で異なるた
め、それが画面の輝度の位置的ばらつきとして現れる。
これがいわゆる画面の輝度むらと呼ばれるものとなって
観察される。
【００１４】そしてさらにＣds1 、Ｃds2 が大きくなる
と信号線２８０３の電位変動が画素電極２８０７の電位
変動を引き起こしてクロストークを発生させてしまう。
と信号線２８０３の電位変動が画素電極２８０７の電位
変動を引き起こしてクロストークを発生させてしまう。
【００１５】これらの寄生容量は、ＴＦＴアレイ基板２
８１１において、次のような場所に形成される。まずＣ
gsは、主にＴＦＴ２８０５のチャネル部分と走査線２８
０１およびゲート電極と画素電極２８０７（ソース電
極）の重なる部分で形成される。またＣds1 、Ｃds2
は、主に画素電極２８０７と信号線２８０３とが近接す
る部分で形成される。
８１１において、次のような場所に形成される。まずＣ
gsは、主にＴＦＴ２８０５のチャネル部分と走査線２８
０１およびゲート電極と画素電極２８０７（ソース電
極）の重なる部分で形成される。またＣds1 、Ｃds2
は、主に画素電極２８０７と信号線２８０３とが近接す
る部分で形成される。
【００１６】前述のように液晶表示装置の小型化・高精
細化が進み、 1画素の寸法がますます微細化すると、画
素の開口率を向上させ輝度を高くするためにもますます
各電極間距離を近付けることが必要となってくる。そし
てこのように各電極間距離を近付けると、上記の寄生容
量Ｃgs、Ｃds1 、Ｃds2 は、ますます大きな値となり、
これに起因して輝度むらやクロストークがますます顕著
に発生し、表示画像の品質が低下する。
細化が進み、 1画素の寸法がますます微細化すると、画
素の開口率を向上させ輝度を高くするためにもますます
各電極間距離を近付けることが必要となってくる。そし
てこのように各電極間距離を近付けると、上記の寄生容
量Ｃgs、Ｃds1 、Ｃds2 は、ますます大きな値となり、
これに起因して輝度むらやクロストークがますます顕著
に発生し、表示画像の品質が低下する。
【００１７】一方、走査線２８０１および信号線２８０
３と画素電極２８０７との間の間隙を光が透過して画素
部分のコントラストが低下することを避けるため、およ
びＴＦＴ２８０５に光が入射して光電流を発生させＴＦ
Ｔ２８０５が誤動作することを避けるために、従来の液
晶表示装置には、ブラックマトリックス、あるいはブラ
ックマスクと呼ばれる遮光膜が用いられている。このブ
ラックマトリックスは、通常対向基板側に設けられてお
り、ＴＦＴアレイ基板２８１１と対向基板とを対向配置
させる際に画素部の開口させたい部分にブラックマトリ
ックスの開口部が位置するようにアライメントさせてい
た。
３と画素電極２８０７との間の間隙を光が透過して画素
部分のコントラストが低下することを避けるため、およ
びＴＦＴ２８０５に光が入射して光電流を発生させＴＦ
Ｔ２８０５が誤動作することを避けるために、従来の液
晶表示装置には、ブラックマトリックス、あるいはブラ
ックマスクと呼ばれる遮光膜が用いられている。このブ
ラックマトリックスは、通常対向基板側に設けられてお
り、ＴＦＴアレイ基板２８１１と対向基板とを対向配置
させる際に画素部の開口させたい部分にブラックマトリ
ックスの開口部が位置するようにアライメントさせてい
た。
【００１８】しかしながら、前述のように液晶表示装置
の小型化・高精細化が進み、 1画素の寸法がますます微
細化すると、画素の開口率を向上させ輝度を高くするた
めにはさらに微細なパターンサイズおよび精度に画素電
極やブラックマトリックスを形成し、しかも対向基板
（図示省略）とＴＦＴアレイ基板２８１１とをさらに微
細で精巧にアライメントせねばならず、その製造がさら
に困難なものとなる。
の小型化・高精細化が進み、 1画素の寸法がますます微
細化すると、画素の開口率を向上させ輝度を高くするた
めにはさらに微細なパターンサイズおよび精度に画素電
極やブラックマトリックスを形成し、しかも対向基板
（図示省略）とＴＦＴアレイ基板２８１１とをさらに微
細で精巧にアライメントせねばならず、その製造がさら
に困難なものとなる。
【００１９】
【発明が解決しようとする課題】このように、従来の液
晶表示装置においては、寄生容量に起因して、輝度むら
やクロストークが発生するという問題があった。
晶表示装置においては、寄生容量に起因して、輝度むら
やクロストークが発生するという問題があった。
【００２０】また、画素がますます微細化すると、画素
電極やブラックマトリックスのパターン精度やアライメ
ントトレランスがますます厳密でシビアーなものにな
り、その製造がますます困難なものとなるという問題が
あった。
電極やブラックマトリックスのパターン精度やアライメ
ントトレランスがますます厳密でシビアーなものにな
り、その製造がますます困難なものとなるという問題が
あった。
【００２１】本発明は、このような問題を解決するため
に成されたもので、その目的は、画素電極とこれに近接
する走査線や信号線との間の寄生容量を低減して、表示
画像の輝度むらやクロストークを解消し良好な画像表示
を実現する液晶表示装置を提供することにある。
に成されたもので、その目的は、画素電極とこれに近接
する走査線や信号線との間の寄生容量を低減して、表示
画像の輝度むらやクロストークを解消し良好な画像表示
を実現する液晶表示装置を提供することにある。
【００２２】
【課題を解決するための手段】 本発明の液晶表示装置
は、列設された走査線とこれに交差して列設された信号
線と前記走査線および前記信号線に接続された薄膜トラ
ンジスタ素子とこれに接続された画素電極とを有するア
レイ基板と、これに対向する対向電極を有する対向基板
と、前記アレイ基板および前記対向基板の間に挟持され
た液晶層とを備え、前記画素電極の周縁部の少なくとも
一部に重なり、かつ前記走査線および前記信号線のうち
少なくとも一方に重なるように配設された静電遮蔽性を
有するシールド電極を前記アレイ基板上に具備に具備
し、補助容量を形成する前記シールド電極と前記画素電
極との間の重なり幅Ｗcsが 0.7Ｗcs OPT ≦Ｗcs≦ 2Ｗcs OPT である ここで、Ｗcs OPT ＝（Ｌg ・Ｌcs・Ｃsi− 2β・Ｃlc-ma
x）／（ 2Ｌcs・Ｃsi） Ｌg ；ゲート電極幅 Ｌcs ；補助容量を形成する画素電極とシールド電極と
の重なりの長さ Ｃsi ；単位面積当りの補助容量の容量値 Ｃlc-max；一画素の液晶容量の最大値 Ｃlc-min；一画素の液晶容量の最小値 β ；（Ｃlc-max＋Ｃlc-min）／ 2Ｃlc-max ことを特徴とする液晶表示装置。
は、列設された走査線とこれに交差して列設された信号
線と前記走査線および前記信号線に接続された薄膜トラ
ンジスタ素子とこれに接続された画素電極とを有するア
レイ基板と、これに対向する対向電極を有する対向基板
と、前記アレイ基板および前記対向基板の間に挟持され
た液晶層とを備え、前記画素電極の周縁部の少なくとも
一部に重なり、かつ前記走査線および前記信号線のうち
少なくとも一方に重なるように配設された静電遮蔽性を
有するシールド電極を前記アレイ基板上に具備に具備
し、補助容量を形成する前記シールド電極と前記画素電
極との間の重なり幅Ｗcsが 0.7Ｗcs OPT ≦Ｗcs≦ 2Ｗcs OPT である ここで、Ｗcs OPT ＝（Ｌg ・Ｌcs・Ｃsi− 2β・Ｃlc-ma
x）／（ 2Ｌcs・Ｃsi） Ｌg ；ゲート電極幅 Ｌcs ；補助容量を形成する画素電極とシールド電極と
の重なりの長さ Ｃsi ；単位面積当りの補助容量の容量値 Ｃlc-max；一画素の液晶容量の最大値 Ｃlc-min；一画素の液晶容量の最小値 β ；（Ｃlc-max＋Ｃlc-min）／ 2Ｃlc-max ことを特徴とする液晶表示装置。
【００２３】なお、前記のシールド電極は、光遮断性の
高い材質から形成し、走査線や信号線と画素電極との間
の間隙部分の光透過を遮断する遮光膜、いわゆるブラッ
クマスクとして兼用するようにしてもよい。
高い材質から形成し、走査線や信号線と画素電極との間
の間隙部分の光透過を遮断する遮光膜、いわゆるブラッ
クマスクとして兼用するようにしてもよい。
【００２４】また、前記のシールド電極は、画素の液晶
容量に並列に接続された補助容量や蓄積容量の一方の電
極として兼用するようにしてもよい。
容量に並列に接続された補助容量や蓄積容量の一方の電
極として兼用するようにしてもよい。
【００２５】また、前記のシールド電極は、電気的にフ
ローティング状態としてもよく、あるいは電圧を印加し
てもよい。
ローティング状態としてもよく、あるいは電圧を印加し
てもよい。
【００２６】
【作用】画素電極と走査線との間や、画素電極と信号線
との間に形成される寄生容量は、 2つの電極の形状、そ
の周囲の物質の誘電率などにより決定される電気力線に
より大きく左右される。
との間に形成される寄生容量は、 2つの電極の形状、そ
の周囲の物質の誘電率などにより決定される電気力線に
より大きく左右される。
【００２７】そこで例えば画素電極と信号線の 2つの電
極の間に定電位に設定されたシールド電極を配設する
と、画素電極と信号線との間に連なろうとする電気力線
がこのシールド電極の静電遮蔽効果によって遮断され、
あるいは減少する。
極の間に定電位に設定されたシールド電極を配設する
と、画素電極と信号線との間に連なろうとする電気力線
がこのシールド電極の静電遮蔽効果によって遮断され、
あるいは減少する。
【００２８】このような静電遮蔽効果は、例えば画素電
極と信号線の 2つの電極の間を遮るようにシールド電極
が配置される場合だけでなく、 2つの電極それぞれの上
方または下方に絶縁層などを介して重なるように配置さ
れる場合にも十分効果的に起こる。そしてこのような電
気力線の遮断あるいは減少により、例えば画素電極と信
号線の 2つの電極の間の寄生容量は解消される。
極と信号線の 2つの電極の間を遮るようにシールド電極
が配置される場合だけでなく、 2つの電極それぞれの上
方または下方に絶縁層などを介して重なるように配置さ
れる場合にも十分効果的に起こる。そしてこのような電
気力線の遮断あるいは減少により、例えば画素電極と信
号線の 2つの電極の間の寄生容量は解消される。
【００２９】本発明の液晶表示装置は、そのような画素
電極の周縁部の少なくとも一部に重なり、かつ走査線お
よび信号線のうち少なくとも一方に重なるように配設さ
れたシールド電極により寄生容量を解消して、輝度むら
やクロストークの発生を避け高品位な画像表示を実現す
ることができる。
電極の周縁部の少なくとも一部に重なり、かつ走査線お
よび信号線のうち少なくとも一方に重なるように配設さ
れたシールド電極により寄生容量を解消して、輝度むら
やクロストークの発生を避け高品位な画像表示を実現す
ることができる。
【００３０】また、このシールド電極を光遮断性の高い
材質から形成すれば、このシールド電極は上記のように
画素電極と走査線や信号線とに重なるように配設されて
いるので、いわゆるブラックマトリックスのような遮光
膜として兼用することもできる。
材質から形成すれば、このシールド電極は上記のように
画素電極と走査線や信号線とに重なるように配設されて
いるので、いわゆるブラックマトリックスのような遮光
膜として兼用することもできる。
【００３１】また、このシールド電極は上記のように画
素電極と一部重なるように配置しているので、この画素
電極と一部重なる部分で絶縁膜などを誘電体として用い
た補助容量を形成する補助容量用電極として兼用するこ
ともできる。
素電極と一部重なるように配置しているので、この画素
電極と一部重なる部分で絶縁膜などを誘電体として用い
た補助容量を形成する補助容量用電極として兼用するこ
ともできる。
【００３２】
【実施例】以下、本発明の液晶表示装置の実施例を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００３３】（実施例１）図１は第１の実施例の液晶表
示装置の一画素部分の構成を示す図、図２（ａ）はその
層構造を示すＡ−Ａ´断面図、（ｂ）そのはＢ−Ｂ´断
面図である。
示装置の一画素部分の構成を示す図、図２（ａ）はその
層構造を示すＡ−Ａ´断面図、（ｂ）そのはＢ−Ｂ´断
面図である。
【００３４】この第１の実施例の液晶表示装置は、ガラ
ス絶縁基板１０１上に列設された走査線１０３と、これ
に交差して列設された信号線１０５と、これら走査線１
０３および信号線１０５に接続されたＴＦＴ１０７と、
これに接続された画素電極１０９と、ゲート絶縁層１１
１を介して画素電極１０９の周縁部の四辺全てに重なる
とともに信号線１０５の一部に重なるシールド電極１１
３が形成されて、ＴＦＴアレイ基板１１５が形成されて
いる。そして図示は省略するが、ＴＦＴアレイ基板１１
５に対向する対向電極を有する対向基板と、この対向基
板とＴＦＴアレイ基板１１５との間に挟持された液晶層
とからその主要部が構成されている。
ス絶縁基板１０１上に列設された走査線１０３と、これ
に交差して列設された信号線１０５と、これら走査線１
０３および信号線１０５に接続されたＴＦＴ１０７と、
これに接続された画素電極１０９と、ゲート絶縁層１１
１を介して画素電極１０９の周縁部の四辺全てに重なる
とともに信号線１０５の一部に重なるシールド電極１１
３が形成されて、ＴＦＴアレイ基板１１５が形成されて
いる。そして図示は省略するが、ＴＦＴアレイ基板１１
５に対向する対向電極を有する対向基板と、この対向基
板とＴＦＴアレイ基板１１５との間に挟持された液晶層
とからその主要部が構成されている。
【００３５】この第１の実施例の液晶表示装置の特徴
は、シールド電極１１３が画素電極１０９の周縁部の四
辺全てに重なるとともに信号線１０５の一部に重なり、
かつ画素電極１０９とシールド電極１１３とが重なる部
分でゲート絶縁層１１１を介して補助容量１１７を形成
していることである。
は、シールド電極１１３が画素電極１０９の周縁部の四
辺全てに重なるとともに信号線１０５の一部に重なり、
かつ画素電極１０９とシールド電極１１３とが重なる部
分でゲート絶縁層１１１を介して補助容量１１７を形成
していることである。
【００３６】次に、このような構成の第１の実施例の液
晶表示装置の製造方法を説明する。ガラス基板１０１上
にＭｏ−Ｔａ合金を 250ｎｍ堆積し、これをパターンニ
ングして走査線１０３とシールド電極１１３とを同時に
形成する。続いてこれらの上にゲート絶縁層１１１とし
てＳｉＯx 、ＳｉＮx をそれぞれ 300ｎｍ、50ｎｍ成膜
し、連続してこのゲート絶縁層１１１の上に活性層のａ
−Ｓｉ、チャネル保護膜としてのＳｉＮx をそれぞれ50
ｎｍ、 200ｎｍ成膜する。そしてチャネル保護膜のＳｉ
Ｎx を島状にエッチング形成した後、オーミックコンタ
クト層としてのｎ+ ａ−Ｓｉ層を50ｎｍ堆積する。この
後、ｎ+ ａ−Ｓｉ、ａ−Ｓｉを島状にエッチングし、次
いでＩＴＯを 100ｎｍ堆積しこれをパターンニングして
画素電極１０９を形成した後、走査線１０３の取り出し
部分の上のゲート絶縁層１１１をエッチングにより除去
し、Ｃｒ、Ａｌをそれぞれ50ｎｍ、 300ｎｍ堆積しこれ
をパターンニングして、信号線１０５およびドレイン電
極、ソース電極を形成する。
晶表示装置の製造方法を説明する。ガラス基板１０１上
にＭｏ−Ｔａ合金を 250ｎｍ堆積し、これをパターンニ
ングして走査線１０３とシールド電極１１３とを同時に
形成する。続いてこれらの上にゲート絶縁層１１１とし
てＳｉＯx 、ＳｉＮx をそれぞれ 300ｎｍ、50ｎｍ成膜
し、連続してこのゲート絶縁層１１１の上に活性層のａ
−Ｓｉ、チャネル保護膜としてのＳｉＮx をそれぞれ50
ｎｍ、 200ｎｍ成膜する。そしてチャネル保護膜のＳｉ
Ｎx を島状にエッチング形成した後、オーミックコンタ
クト層としてのｎ+ ａ−Ｓｉ層を50ｎｍ堆積する。この
後、ｎ+ ａ−Ｓｉ、ａ−Ｓｉを島状にエッチングし、次
いでＩＴＯを 100ｎｍ堆積しこれをパターンニングして
画素電極１０９を形成した後、走査線１０３の取り出し
部分の上のゲート絶縁層１１１をエッチングにより除去
し、Ｃｒ、Ａｌをそれぞれ50ｎｍ、 300ｎｍ堆積しこれ
をパターンニングして、信号線１０５およびドレイン電
極、ソース電極を形成する。
【００３７】そして信号線１０５をマスクとして用いて
ＴＦＴ１０７のソース電極とドレイン電極との間のｎ+
ａ−Ｓｉ層をチャネル保護層とは選択的にエッチング除
去してＴＦＴアレイ基板を形成する。
ＴＦＴ１０７のソース電極とドレイン電極との間のｎ+
ａ−Ｓｉ層をチャネル保護層とは選択的にエッチング除
去してＴＦＴアレイ基板を形成する。
【００３８】そしてこのＴＦＴアレイ基板１１５と対向
基板とを組み合わせその周囲を封止剤で封止し両基板間
に液晶組成物を注入して、この液晶表示装置が完成す
る。
基板とを組み合わせその周囲を封止剤で封止し両基板間
に液晶組成物を注入して、この液晶表示装置が完成す
る。
【００３９】このように、本実施例の液晶表示装置は、
ガラス基板１０１上には走査線１０３と同層にシールド
電極１１３が配設され、これらの上を覆うようにゲート
絶縁層１１１が設けられ、その上に画素電極１０９と信
号線１０５とが配設されている。そしてシールド電極１
１３は、電源に接続されて所定の電圧が印加され、全て
の画素にわたって一定の電位となるように配設されてい
る。
ガラス基板１０１上には走査線１０３と同層にシールド
電極１１３が配設され、これらの上を覆うようにゲート
絶縁層１１１が設けられ、その上に画素電極１０９と信
号線１０５とが配設されている。そしてシールド電極１
１３は、電源に接続されて所定の電圧が印加され、全て
の画素にわたって一定の電位となるように配設されてい
る。
【００４０】このような構成の本実施例の液晶表示装置
は、画素電極１０９から信号線１０５に向かう電気力線
がシールド電極１１３の静電遮蔽効果により大幅に減少
するので、画素電極１０９と信号線１０５との間に形成
されようとする寄生容量が解消され、この寄生容量に起
因して発生していた輝度むらやクロストークの発生を防
ぐことができる。
は、画素電極１０９から信号線１０５に向かう電気力線
がシールド電極１１３の静電遮蔽効果により大幅に減少
するので、画素電極１０９と信号線１０５との間に形成
されようとする寄生容量が解消され、この寄生容量に起
因して発生していた輝度むらやクロストークの発生を防
ぐことができる。
【００４１】また、シールド電極１１３と走査線１０３
とは、前述のごとく同層に堆積させたＭｏ−Ｔａ合金の
ような材質からなる膜をエッチングによりパターンニン
グして同時に形成できるので、シールド電極１１３形成
のために別に新たな工程を付加する必要がなく、製造工
程を簡易なものとすることができる。
とは、前述のごとく同層に堆積させたＭｏ−Ｔａ合金の
ような材質からなる膜をエッチングによりパターンニン
グして同時に形成できるので、シールド電極１１３形成
のために別に新たな工程を付加する必要がなく、製造工
程を簡易なものとすることができる。
【００４２】また、画素電極１０９とシールド電極１１
３とが重なる部分でゲート絶縁層１１１を介して補助容
量１１７を形成している。すなわちシールド電極１１３
を補助容量１１７の補助容量用電極として兼用している
ので、これとは別に補助容量用電極を配設する場合に比
べて構造および製造工程を簡易なものとすることができ
る。
３とが重なる部分でゲート絶縁層１１１を介して補助容
量１１７を形成している。すなわちシールド電極１１３
を補助容量１１７の補助容量用電極として兼用している
ので、これとは別に補助容量用電極を配設する場合に比
べて構造および製造工程を簡易なものとすることができ
る。
【００４３】本発明者らの実験によれば、突き抜け電
圧、フレーム反転による画素電位変動を検出して従来装
置と比較して、シールド電極１１３の形成によって画素
電極１０９と信号線１０５との間の寄生容量Ｃds1 、Ｃ
ds1 2 が大幅に低減することが確認された。
圧、フレーム反転による画素電位変動を検出して従来装
置と比較して、シールド電極１１３の形成によって画素
電極１０９と信号線１０５との間の寄生容量Ｃds1 、Ｃ
ds1 2 が大幅に低減することが確認された。
【００４４】（実施例２）図３は第２の実施例の液晶表
示装置の一画素部分の構成を示す図、図４（ａ）はその
層構造を示すＡ−Ａ´断面図、（ｂ）はそのＢ−Ｂ´断
面図である。なお、第１の実施例と同じ構成部分は、図
１、２と同じ番号を付している。
示装置の一画素部分の構成を示す図、図４（ａ）はその
層構造を示すＡ−Ａ´断面図、（ｂ）はそのＢ−Ｂ´断
面図である。なお、第１の実施例と同じ構成部分は、図
１、２と同じ番号を付している。
【００４５】この第２の実施例の液晶表示装置において
は、シールド電極２１３が走査線１０３および信号線１
０５の一部と重なるように配設し、シールド電極２１３
を遮光膜、いわゆるブラックマトリックスとして用いる
とともに、シールド電極２１３を電極として用いて補助
容量２１７を形成していることが特徴である。
は、シールド電極２１３が走査線１０３および信号線１
０５の一部と重なるように配設し、シールド電極２１３
を遮光膜、いわゆるブラックマトリックスとして用いる
とともに、シールド電極２１３を電極として用いて補助
容量２１７を形成していることが特徴である。
【００４６】シールド電極２１３は画素電極１０９の周
囲の四辺全てにゲート絶縁層１１１、第２のゲート絶縁
層２１５、第３の絶縁層２１９を介して重なるととも
に、信号線１０５の一部にゲート絶縁層１１１、第２の
ゲート絶縁層２１５を介して、また走査線１０３の一部
に第２のゲート絶縁層２１５を介して重なるように配設
されている。また画素電極１０９と信号線１０５とは絶
縁層２１９で層分離されており、短絡を確実に防ぐこと
ができる構造となっている。
囲の四辺全てにゲート絶縁層１１１、第２のゲート絶縁
層２１５、第３の絶縁層２１９を介して重なるととも
に、信号線１０５の一部にゲート絶縁層１１１、第２の
ゲート絶縁層２１５を介して、また走査線１０３の一部
に第２のゲート絶縁層２１５を介して重なるように配設
されている。また画素電極１０９と信号線１０５とは絶
縁層２１９で層分離されており、短絡を確実に防ぐこと
ができる構造となっている。
【００４７】そして第１の実施例において説明した作用
と同様に、このシールド電極２１３の静電遮蔽効果によ
って、走査線１０３と画素電極１０９との間および信号
線１０５と画素電極１０９との間の寄生容量が解消され
る。
と同様に、このシールド電極２１３の静電遮蔽効果によ
って、走査線１０３と画素電極１０９との間および信号
線１０５と画素電極１０９との間の寄生容量が解消され
る。
【００４８】シールド電極２１３の材質としてはＭｏ−
Ｔａ合金を、また第２のゲート絶縁層２１５としてはＳ
ｉＯx を、また第３の絶縁層２１９としてはＳｉＮx を
用いた。Ｍｏ−Ｔａ合金のような光遮断性の高い材質を
シールド電極２１３として用いているので、このシール
ド電極２１３で被覆された部分、即ち画素電極１０９と
走査線１０３の間隙、および画素電極１０９と信号線１
０５の間隙には光は透過せず、シールド電極２１３で被
覆されていない部分の画素電極１０９だけに光が透過す
るので、このシールド電極２１３はブラックマトリック
スとしての機能を兼備しているのである。これにより、
従来のような対向基板側のブラックマトリックスを省略
することができる。ただし、このときＴＦＴ１０７近傍
に対応する部分の対向基板にはブラックマトリックスを
設けるなどして対向基板からの光やガラス基板の主面側
内面での反射光などに対する遮光性をより確実なものと
することが好ましい。
Ｔａ合金を、また第２のゲート絶縁層２１５としてはＳ
ｉＯx を、また第３の絶縁層２１９としてはＳｉＮx を
用いた。Ｍｏ−Ｔａ合金のような光遮断性の高い材質を
シールド電極２１３として用いているので、このシール
ド電極２１３で被覆された部分、即ち画素電極１０９と
走査線１０３の間隙、および画素電極１０９と信号線１
０５の間隙には光は透過せず、シールド電極２１３で被
覆されていない部分の画素電極１０９だけに光が透過す
るので、このシールド電極２１３はブラックマトリック
スとしての機能を兼備しているのである。これにより、
従来のような対向基板側のブラックマトリックスを省略
することができる。ただし、このときＴＦＴ１０７近傍
に対応する部分の対向基板にはブラックマトリックスを
設けるなどして対向基板からの光やガラス基板の主面側
内面での反射光などに対する遮光性をより確実なものと
することが好ましい。
【００４９】また、信号線１０５、走査線１０３付近の
ブラックマトリックスを残し、このブラックマトリック
ス内でカラーフィルタの画素ごとの色分離を行えば、ブ
ラックマトリックスを省略したものに比べてカラーフィ
ルタの検査等が簡易に行なうことができ製造歩留まりの
向上が図れるなどの効果もあるので、対向基板側のブラ
ックマトリックスは必ずしも省略しなければならないこ
とはない。
ブラックマトリックスを残し、このブラックマトリック
ス内でカラーフィルタの画素ごとの色分離を行えば、ブ
ラックマトリックスを省略したものに比べてカラーフィ
ルタの検査等が簡易に行なうことができ製造歩留まりの
向上が図れるなどの効果もあるので、対向基板側のブラ
ックマトリックスは必ずしも省略しなければならないこ
とはない。
【００５０】ただし、対向電極の開口部をシールド電極
の開口部よりも広くしたブラックマトリックスを補助的
に用いて、製造上両者の位置がずれてもいずれか一方が
開口部を規定するようにすることが望ましい。図示は省
略しているが、本実施例ではシールド電極２１３の開口
部よりも 8μｍの距離だけ開口部を広くとったブラック
マトリックスを補助的に用いている。これにより、パタ
ーンずれが発生しても確実に遮光することができる。
の開口部よりも広くしたブラックマトリックスを補助的
に用いて、製造上両者の位置がずれてもいずれか一方が
開口部を規定するようにすることが望ましい。図示は省
略しているが、本実施例ではシールド電極２１３の開口
部よりも 8μｍの距離だけ開口部を広くとったブラック
マトリックスを補助的に用いている。これにより、パタ
ーンずれが発生しても確実に遮光することができる。
【００５１】（実施例３）図５は第３の実施例の液晶表
示装置の一画素部分の構成を示す図、図６はその層構造
を示すＡ−Ａ´断面図である。
示装置の一画素部分の構成を示す図、図６はその層構造
を示すＡ−Ａ´断面図である。
【００５２】なお、第１、２の実施例と同じ構成部分
は、図１、２等と同じ番号を付している。
は、図１、２等と同じ番号を付している。
【００５３】この第３の実施例の液晶表示装置は、第２
の実施例の液晶表示装置を改良したもので、画素電極１
０９の周囲と走査線１０３および信号線１０５の一部に
重なるようにシールド電極３１３を形成して、これを遮
光膜、いわゆるブラックマトリックスとして兼用すると
ともに、画素中央部に設けられた補助容量３１７の補助
容量用電極としても兼用する構造を採用しており、また
その製造方法としてもシールド電極３１３を用いてセル
フアラインにより画素電極１０９を形成している点が特
徴である。
の実施例の液晶表示装置を改良したもので、画素電極１
０９の周囲と走査線１０３および信号線１０５の一部に
重なるようにシールド電極３１３を形成して、これを遮
光膜、いわゆるブラックマトリックスとして兼用すると
ともに、画素中央部に設けられた補助容量３１７の補助
容量用電極としても兼用する構造を採用しており、また
その製造方法としてもシールド電極３１３を用いてセル
フアラインにより画素電極１０９を形成している点が特
徴である。
【００５４】シールド電極３１３を覆うように第２のゲ
ート絶縁層２１５およびゲート絶縁層１１１が形成さ
れ、その層間に走査線１０３が形成され、最上層に画素
電極１０９が形成されている。
ート絶縁層２１５およびゲート絶縁層１１１が形成さ
れ、その層間に走査線１０３が形成され、最上層に画素
電極１０９が形成されている。
【００５５】その画素電極１０９を形成する際、ＩＴＯ
膜堆積後にネガレジストまたはイメージリバースレジス
トを用いてまず裏面から露光し、続いて表面（主面）か
らソース電極と重なる部分と補助容量３１７を形成する
部分にフォトマスクを用いて露光し、画素電極１０９を
形成する。この場合、信号線１０５および走査線１０３
のみでセルフアラインする場合に比べて画素電極１０９
と信号線１０５および走査線１０３との間の距離を大き
く取れるので、それらの間の寄生容量をさらに小さく低
減することができる。
膜堆積後にネガレジストまたはイメージリバースレジス
トを用いてまず裏面から露光し、続いて表面（主面）か
らソース電極と重なる部分と補助容量３１７を形成する
部分にフォトマスクを用いて露光し、画素電極１０９を
形成する。この場合、信号線１０５および走査線１０３
のみでセルフアラインする場合に比べて画素電極１０９
と信号線１０５および走査線１０３との間の距離を大き
く取れるので、それらの間の寄生容量をさらに小さく低
減することができる。
【００５６】また、このように画素電極１０９の周囲と
走査線１０３および信号線１０５の一部に重なるように
シールド電極３１３を形成してこれをブラックマトリッ
クスとして兼用しているので、これにより第２の実施例
と同様に対向基板側のブラックマトリックスを省略する
ことができる。
走査線１０３および信号線１０５の一部に重なるように
シールド電極３１３を形成してこれをブラックマトリッ
クスとして兼用しているので、これにより第２の実施例
と同様に対向基板側のブラックマトリックスを省略する
ことができる。
【００５７】このシールド電極は、画素電極１０９の層
よりも下層であれば、ゲート絶縁層１１１のような絶縁
層を介してどの層に形成することもできる。
よりも下層であれば、ゲート絶縁層１１１のような絶縁
層を介してどの層に形成することもできる。
【００５８】（実施例４）図７は第４の実施例の液晶表
示装置の一画素部分の構成を示す図、図８（ａ）はその
層構造を示すＡ−Ａ´断面図、（ｂ）はそのＢ−Ｂ´断
面図である。なお、第１の実施例と同じ構成部分は、図
１、２等と同じ番号を付して示している。
示装置の一画素部分の構成を示す図、図８（ａ）はその
層構造を示すＡ−Ａ´断面図、（ｂ）はそのＢ−Ｂ´断
面図である。なお、第１の実施例と同じ構成部分は、図
１、２等と同じ番号を付して示している。
【００５９】この第４の実施例の液晶表示装置は、第２
の実施例の液晶表示装置をさらに改良したもので、その
層構造は第２の実施例とほぼ同様であるが、シールド電
極４１３をＩＴＯのような透明導電膜で形成し、画素電
極１０９の全面に対向するように配置しゲート絶縁層１
１１および第２のゲート絶縁層２１５を介して補助容量
４１７を形成することで、補助容量４１７の面積を大き
く取ることができる点が特徴である。そのシールド電極
４１３の材質としてはＩＴＯ（酸化インジウム・錫）を
用いた。
の実施例の液晶表示装置をさらに改良したもので、その
層構造は第２の実施例とほぼ同様であるが、シールド電
極４１３をＩＴＯのような透明導電膜で形成し、画素電
極１０９の全面に対向するように配置しゲート絶縁層１
１１および第２のゲート絶縁層２１５を介して補助容量
４１７を形成することで、補助容量４１７の面積を大き
く取ることができる点が特徴である。そのシールド電極
４１３の材質としてはＩＴＯ（酸化インジウム・錫）を
用いた。
【００６０】形成される補助容量４１７の値は、シール
ド電極４１３と重なる画素電極１０９の面積に左右され
るので、本実施例では図７に示すようにこのシールド電
極４１３を画素電極１０９の全面よりも大きな面積に形
成した。しかし駆動電流特性などＴＦＴの性能上の問題
から必ずしも大きくはできないので、このシールド電極
４１３の面積を適宜、適切な値に設定することが望まし
い。例えば、画素電極の上半分に重なるような形状に形
成して本実施例の約半分の容量に設定してもよい。
ド電極４１３と重なる画素電極１０９の面積に左右され
るので、本実施例では図７に示すようにこのシールド電
極４１３を画素電極１０９の全面よりも大きな面積に形
成した。しかし駆動電流特性などＴＦＴの性能上の問題
から必ずしも大きくはできないので、このシールド電極
４１３の面積を適宜、適切な値に設定することが望まし
い。例えば、画素電極の上半分に重なるような形状に形
成して本実施例の約半分の容量に設定してもよい。
【００６１】（実施例５）図９は第５の実施例の液晶表
示装置の一画素部分の構成を示す図、図１０はその層構
造を示すＡ−Ａ´断面図である。なお、第１の実施例等
と同じ構成部分は、図１、２等と同じ番号を付して示し
ている。
示装置の一画素部分の構成を示す図、図１０はその層構
造を示すＡ−Ａ´断面図である。なお、第１の実施例等
と同じ構成部分は、図１、２等と同じ番号を付して示し
ている。
【００６２】この第５の実施例の液晶表示装置は、第１
の実施例の液晶表示装置を改良したもので、シールド電
極５１３と画素電極１０９とがゲート絶縁層１１１を介
して重なる部分で補助容量５１７を形成し、かつそのシ
ールド電極５１３が信号線１０５の一画素に相当する部
分全体にわたって重なるように配設されていることが特
徴である。シールド電極５１３をこのように配置するこ
とによって、信号線１０５近傍の静電遮蔽を第１の実施
例よりもさらに効果的に行なうことができ、その結果、
寄生容量Ｃds1 、Ｃds2 をさらに効果的に低減すること
ができる。
の実施例の液晶表示装置を改良したもので、シールド電
極５１３と画素電極１０９とがゲート絶縁層１１１を介
して重なる部分で補助容量５１７を形成し、かつそのシ
ールド電極５１３が信号線１０５の一画素に相当する部
分全体にわたって重なるように配設されていることが特
徴である。シールド電極５１３をこのように配置するこ
とによって、信号線１０５近傍の静電遮蔽を第１の実施
例よりもさらに効果的に行なうことができ、その結果、
寄生容量Ｃds1 、Ｃds2 をさらに効果的に低減すること
ができる。
【００６３】また、このようにシールド電極５１３を信
号線１０５の一画素に相当する部分全体にわたって重な
るように配設すれば、信号線１０５の幅がさらに微細な
ものとなっても、シールド電極５１３の幅には余裕があ
り、パターンずれなどの心配がないので製造が簡易であ
るという利点もある。
号線１０５の一画素に相当する部分全体にわたって重な
るように配設すれば、信号線１０５の幅がさらに微細な
ものとなっても、シールド電極５１３の幅には余裕があ
り、パターンずれなどの心配がないので製造が簡易であ
るという利点もある。
【００６４】（実施例６）図１１は第６の実施例の液晶
表示装置の一画素部分の構成を示す平面図、図１２
（ａ）はその層構造を示すＡ−Ａ´断面図、（ｂ）はそ
のＢ−Ｂ´断面図である。なお、第１の実施例、第５の
実施例等と同じ構成部分は、図１、２、９、１０等と同
じ番号を付して示している。
表示装置の一画素部分の構成を示す平面図、図１２
（ａ）はその層構造を示すＡ−Ａ´断面図、（ｂ）はそ
のＢ−Ｂ´断面図である。なお、第１の実施例、第５の
実施例等と同じ構成部分は、図１、２、９、１０等と同
じ番号を付して示している。
【００６５】この第６の実施例の液晶表示装置は、第５
の実施例の液晶表示装置をさらに改良したもので、画素
電極１０９をゲート絶縁層１１１の層中に形成し、信号
線１０５をそのゲート絶縁層１１１の上に配設して、画
素電極１０９と信号線１０５との短絡を確実に防ぐ構造
としたことが特徴である。またシールド電極６１３はゲ
ート絶縁層１１１を介して画素電極１０９の下層に配設
されている。
の実施例の液晶表示装置をさらに改良したもので、画素
電極１０９をゲート絶縁層１１１の層中に形成し、信号
線１０５をそのゲート絶縁層１１１の上に配設して、画
素電極１０９と信号線１０５との短絡を確実に防ぐ構造
としたことが特徴である。またシールド電極６１３はゲ
ート絶縁層１１１を介して画素電極１０９の下層に配設
されている。
【００６６】これにより、シールド電極６１３の静電遮
蔽効果および遮光効果に併せて、画素電極１０９と信号
線１０５の間を短絡が生じることなく近付けることがで
き画素電極１０９の開口率をさらに向上させることがで
きるという効果をも実現している。
蔽効果および遮光効果に併せて、画素電極１０９と信号
線１０５の間を短絡が生じることなく近付けることがで
き画素電極１０９の開口率をさらに向上させることがで
きるという効果をも実現している。
【００６７】次に、このような第６の実施例の液晶表示
装置の製造方法を説明する。
装置の製造方法を説明する。
【００６８】ガラス基板１０１上にＭｏ−Ｔａ合金を 2
50ｎｍ堆積し、これをパターンニングして走査線１０３
とシールド電極６１３とを同時に形成する。続いてこれ
らの上にゲート絶縁層１１１となるＳｉＯx を 200ｎｍ
堆積する。このＳｉＯx 膜はピンホール欠陥などによる
画素電極１０９とシールド電極６１３との短絡を防ぐた
めに 100ｎｍずつ 2回に分けて堆積することが望まし
い。
50ｎｍ堆積し、これをパターンニングして走査線１０３
とシールド電極６１３とを同時に形成する。続いてこれ
らの上にゲート絶縁層１１１となるＳｉＯx を 200ｎｍ
堆積する。このＳｉＯx 膜はピンホール欠陥などによる
画素電極１０９とシールド電極６１３との短絡を防ぐた
めに 100ｎｍずつ 2回に分けて堆積することが望まし
い。
【００６９】続いてＩＴＯ膜を 100ｎｍ堆積しこれをパ
ターンニングして画素電極１０９を形成した後、これを
覆うようにゲート絶縁層１１１となるＳｉＯx 、ＳｉＮ
x をそれぞれ 100ｎｍ、50ｎｍ堆積する。前記の 200ｎ
ｍのＳｉＯx とこのＳｉＯx 、ＳｉＮx とでゲート絶縁
層１１１が形成され、その層中に画素電極１０９が内設
される。
ターンニングして画素電極１０９を形成した後、これを
覆うようにゲート絶縁層１１１となるＳｉＯx 、ＳｉＮ
x をそれぞれ 100ｎｍ、50ｎｍ堆積する。前記の 200ｎ
ｍのＳｉＯx とこのＳｉＯx 、ＳｉＮx とでゲート絶縁
層１１１が形成され、その層中に画素電極１０９が内設
される。
【００７０】このゲート絶縁層１１１の上に活性層のａ
−Ｓｉ、チャネル保護層としてのＳｉＮx をそれぞれ50
ｎｍ、 200ｎｍ堆積する。そしてチャネル保護層のＳｉ
Ｎx を島状にエッチング形成した後、オーミックコンタ
クト層としてのｎ+ ａ−Ｓｉ層を50ｎｍ堆積する。ここ
でＩＴＯ上にプラズマＣＶＤでＳｉＮx を堆積すると、
膜剥れや表面の白濁などの不良が発生することがわかっ
ている。堆積条件を適宜選べばそのような不良を避けて
ＳｉＮx を堆積できるが、このようなＳｉＮx をゲート
絶縁層として用いるとＴＦＴの特性が劣悪化することが
わかった。そこで本実施例では、ＩＴＯ上に堆積する膜
としてはＳｉＯx が望ましいとして、これを用いた。
−Ｓｉ、チャネル保護層としてのＳｉＮx をそれぞれ50
ｎｍ、 200ｎｍ堆積する。そしてチャネル保護層のＳｉ
Ｎx を島状にエッチング形成した後、オーミックコンタ
クト層としてのｎ+ ａ−Ｓｉ層を50ｎｍ堆積する。ここ
でＩＴＯ上にプラズマＣＶＤでＳｉＮx を堆積すると、
膜剥れや表面の白濁などの不良が発生することがわかっ
ている。堆積条件を適宜選べばそのような不良を避けて
ＳｉＮx を堆積できるが、このようなＳｉＮx をゲート
絶縁層として用いるとＴＦＴの特性が劣悪化することが
わかった。そこで本実施例では、ＩＴＯ上に堆積する膜
としてはＳｉＯx が望ましいとして、これを用いた。
【００７１】この後、ｎ+ ａ−Ｓｉ、ａ−Ｓｉを島状に
エッチングし、走査線１０３の取り出し部分、および画
素電極１０９の電気的接続を取る部分のゲート絶縁層１
１１にＢＦＨによりコンタクトホールを穿設する。
エッチングし、走査線１０３の取り出し部分、および画
素電極１０９の電気的接続を取る部分のゲート絶縁層１
１１にＢＦＨによりコンタクトホールを穿設する。
【００７２】次いで、Ｃｒ、Ａｌをそれぞれ50ｎｍ、 3
00ｎｍ堆積し、これをパターンニングして信号線１０５
およびドレイン電極、ソース電極を形成する。
00ｎｍ堆積し、これをパターンニングして信号線１０５
およびドレイン電極、ソース電極を形成する。
【００７３】そして信号線１０５をマスクとして用いて
ＴＦＴ１０７のソース電極とドレイン電極との間のｎ+
ａ−Ｓｉ層をチャネル保護層とは選択的にエッチング除
去してＴＦＴアレイを形成する。
ＴＦＴ１０７のソース電極とドレイン電極との間のｎ+
ａ−Ｓｉ層をチャネル保護層とは選択的にエッチング除
去してＴＦＴアレイを形成する。
【００７４】また、図示は省略したが、ＴＦＴ上をＳｉ
Ｎx で覆うことによりＴＦＴの信頼性が向上することが
判っているので、ＴＦＴ１０７上にＳｉＮx を 200ｎｍ
堆積した後、各電極取り出し部分および画素電極１０９
上のＳｉＮx をエッチングにより除去した。その際さら
に画素電極１０９上のＳｉＯx もエッチングにより除去
すれば、さらにさらに画質が向上する。ただしこの画素
電極１０９上のＳｉＯx は残すようにすれば、例えば製
造工程中に混入した導電性の異物などによる画素電極１
０９と対向電極との短絡不良を防ぐことができる。
Ｎx で覆うことによりＴＦＴの信頼性が向上することが
判っているので、ＴＦＴ１０７上にＳｉＮx を 200ｎｍ
堆積した後、各電極取り出し部分および画素電極１０９
上のＳｉＮx をエッチングにより除去した。その際さら
に画素電極１０９上のＳｉＯx もエッチングにより除去
すれば、さらにさらに画質が向上する。ただしこの画素
電極１０９上のＳｉＯx は残すようにすれば、例えば製
造工程中に混入した導電性の異物などによる画素電極１
０９と対向電極との短絡不良を防ぐことができる。
【００７５】そしてこのＴＦＴアレイ基板１１５と対向
基板とを組み合わせその周囲を封止剤で封止し両基板間
に液晶組成物を注入して、この液晶表示装置が完成す
る。
基板とを組み合わせその周囲を封止剤で封止し両基板間
に液晶組成物を注入して、この液晶表示装置が完成す
る。
【００７６】なお、本実施例ではＳｉＯx の堆積はプラ
ズマＣＶＤで行なったが、熱ＣＶＤがさらに好適であ
る。
ズマＣＶＤで行なったが、熱ＣＶＤがさらに好適であ
る。
【００７７】また、本実施例では補助容量５１７の誘電
体として用いたＳｉＯx 膜の膜厚は200ｎｍであり、第
５の実施例の 300ｎｍと比べて薄くなっているにも関わ
らずシールド電極６１３と画素電極１０５との短絡不良
の発生は約 1／ 2に減少していた。これは第５の実施例
と第６の実施例とを比較検討した結果、以下の事実によ
るものであることが判明した。
体として用いたＳｉＯx 膜の膜厚は200ｎｍであり、第
５の実施例の 300ｎｍと比べて薄くなっているにも関わ
らずシールド電極６１３と画素電極１０５との短絡不良
の発生は約 1／ 2に減少していた。これは第５の実施例
と第６の実施例とを比較検討した結果、以下の事実によ
るものであることが判明した。
【００７８】チャネル保護層を島状にエッチングする際
にａ−Ｓｉ層と選択的にエッチングしているので、原理
的にはａ−Ｓｉ層でエッチングが止まることになるが、
実際にはピンホール欠陥などがあると、このピンホール
を通ってゲート絶縁層１１１にまでエッチャントが浸入
して、ゲート絶縁層１１１に穴が開くことがあり、ＩＴ
Ｏを堆積するときにこの穴にもＩＴＯが堆積されて短絡
不良が発生する。しかし本実施例の液晶表示装置におい
ては、ＩＴＯからなる画素電極１０９はチャネル保護層
のエッチング工程よりも前の工程で形成され、しかも 2
00℃以上の温度でアニール処理されたＩＴＯ膜はチャネ
ル保護層のエッチングに用いるエッチャントに対して耐
性が極めて高く、上記のような短絡不良はＩＴＯ膜のピ
ンホール欠陥とａ−Ｓｉ層のピンホール欠陥とが同位置
に重なるような場合以外には発生することがほとんどな
い。このため本実施例においては、シールド電極６１３
と画素電極１０５との短絡不良の発生は約 1／ 2に減少
したものと考えられる。
にａ−Ｓｉ層と選択的にエッチングしているので、原理
的にはａ−Ｓｉ層でエッチングが止まることになるが、
実際にはピンホール欠陥などがあると、このピンホール
を通ってゲート絶縁層１１１にまでエッチャントが浸入
して、ゲート絶縁層１１１に穴が開くことがあり、ＩＴ
Ｏを堆積するときにこの穴にもＩＴＯが堆積されて短絡
不良が発生する。しかし本実施例の液晶表示装置におい
ては、ＩＴＯからなる画素電極１０９はチャネル保護層
のエッチング工程よりも前の工程で形成され、しかも 2
00℃以上の温度でアニール処理されたＩＴＯ膜はチャネ
ル保護層のエッチングに用いるエッチャントに対して耐
性が極めて高く、上記のような短絡不良はＩＴＯ膜のピ
ンホール欠陥とａ−Ｓｉ層のピンホール欠陥とが同位置
に重なるような場合以外には発生することがほとんどな
い。このため本実施例においては、シールド電極６１３
と画素電極１０５との短絡不良の発生は約 1／ 2に減少
したものと考えられる。
【００７９】（実施例７）図１３は第７の実施例の液晶
表示装置の一画素部分の構成を示す平面図、図１４
（ａ）はその層構造を示すＡ−Ａ´断面図、（ｂ）はそ
のＢ−Ｂ´断面図である。なお、第１の実施例、第６の
実施例等と同じ構成部分は、図１、２、１１、１２等と
同じ番号を付して示している。
表示装置の一画素部分の構成を示す平面図、図１４
（ａ）はその層構造を示すＡ−Ａ´断面図、（ｂ）はそ
のＢ−Ｂ´断面図である。なお、第１の実施例、第６の
実施例等と同じ構成部分は、図１、２、１１、１２等と
同じ番号を付して示している。
【００８０】この第７の実施例の液晶表示装置は、第６
の実施例の液晶表示装置をさらに改良したもので、シー
ルド電極７１３と走査線１０３と画素電極１０９と信号
線１０５とを、それぞれゲート絶縁層１１１、第２のゲ
ート絶縁層２１５、第３の絶縁層２１９を介挿して層分
離し、これらの短絡不良をさらに確実に防止して、シー
ルド電極７１３のパターンを自由に設定することができ
るようにしたものである。これにより、画素電極の開口
率をさらに広く取ることができるので画面の輝度が向上
し、かつ信号線１０５の一画素に対応するほぼ全面にシ
ールド電極７１３が重なるので、静電遮蔽効果も高いも
のとなっている。
の実施例の液晶表示装置をさらに改良したもので、シー
ルド電極７１３と走査線１０３と画素電極１０９と信号
線１０５とを、それぞれゲート絶縁層１１１、第２のゲ
ート絶縁層２１５、第３の絶縁層２１９を介挿して層分
離し、これらの短絡不良をさらに確実に防止して、シー
ルド電極７１３のパターンを自由に設定することができ
るようにしたものである。これにより、画素電極の開口
率をさらに広く取ることができるので画面の輝度が向上
し、かつ信号線１０５の一画素に対応するほぼ全面にシ
ールド電極７１３が重なるので、静電遮蔽効果も高いも
のとなっている。
【００８１】そしてこのシールド電極７１３は、走査パ
ルス遅延の問題やシールド電極の電位変動などの問題が
なければ、さらに走査線１０３にも重なるように配置す
ることができ、この場合シールド電極７１３はブラック
マトリックスとして兼用することができる。
ルス遅延の問題やシールド電極の電位変動などの問題が
なければ、さらに走査線１０３にも重なるように配置す
ることができ、この場合シールド電極７１３はブラック
マトリックスとして兼用することができる。
【００８２】（実施例８）図１５は第８の実施例の液晶
表示装置の一画素部分の構成を示す平面図である。この
第８の実施例の液晶表示装置は、第７の実施例の液晶表
示装置における製造方法を改良し、シールド電極８１３
を用いたセルフアラインによりその画素電極１０９を形
成したものである。
表示装置の一画素部分の構成を示す平面図である。この
第８の実施例の液晶表示装置は、第７の実施例の液晶表
示装置における製造方法を改良し、シールド電極８１３
を用いたセルフアラインによりその画素電極１０９を形
成したものである。
【００８３】その画素電極１０９は、ＩＴＯ膜を成膜し
た後、イメージリバースレジストを用いてまずマスク露
光によりシールド電極８１３と重ならない部分の不要部
分を露光、現像する。
た後、イメージリバースレジストを用いてまずマスク露
光によりシールド電極８１３と重ならない部分の不要部
分を露光、現像する。
【００８４】続いて裏面露光、マスク露光した後、イメ
ージリバースベークを行い、全面露光することによりパ
ターンを形成する。このような製造方法は、シールド電
極８１３と走査線１０３とを重ねない構造の液晶表示装
置の製造に適しており、またＩＴＯ膜からなる画素電極
１０９を信号線１０５よりも先に形成する場合にも用い
ることができる。また、補助容量５１７の大部分は最後
のマスク露光により形成することができる。 （実施例９）図１６は第９の実施例の液晶表示装置の一
画素部分の層構造を示す断面図である。なお、第１の実
施例、第６の実施例等と同じ構成部分は、図１、２、１
１、１２等と同じ番号を付して示している。
ージリバースベークを行い、全面露光することによりパ
ターンを形成する。このような製造方法は、シールド電
極８１３と走査線１０３とを重ねない構造の液晶表示装
置の製造に適しており、またＩＴＯ膜からなる画素電極
１０９を信号線１０５よりも先に形成する場合にも用い
ることができる。また、補助容量５１７の大部分は最後
のマスク露光により形成することができる。 （実施例９）図１６は第９の実施例の液晶表示装置の一
画素部分の層構造を示す断面図である。なお、第１の実
施例、第６の実施例等と同じ構成部分は、図１、２、１
１、１２等と同じ番号を付して示している。
【００８５】第６の実施例の液晶表示装置では、前述の
ようにパッシベーション層のパターンニングを含めて 7
工程のパターンニング工程を必要としていた。しかしこ
のような構成の液晶表示装置では、ａ−Ｓｉ層を島状に
残す工程を省略することができることを、本発明者らは
研究の結果明らかにした。このような 6工程のパターン
ニング工程の製造方法を、図１６に基づいて説明する。
ようにパッシベーション層のパターンニングを含めて 7
工程のパターンニング工程を必要としていた。しかしこ
のような構成の液晶表示装置では、ａ−Ｓｉ層を島状に
残す工程を省略することができることを、本発明者らは
研究の結果明らかにした。このような 6工程のパターン
ニング工程の製造方法を、図１６に基づいて説明する。
【００８６】ガラス基板１０１上にＭｏ−Ｔａ合金を 2
50ｎｍ堆積し、これをパターンニングして走査線１０３
とシールド電極６１３とを同時に形成する。
50ｎｍ堆積し、これをパターンニングして走査線１０３
とシールド電極６１３とを同時に形成する。
【００８７】続いてこれらの上にゲート絶縁層１１１と
なるＳｉＯx を 130ｎｍずつ 2回に分けて堆積する。
なるＳｉＯx を 130ｎｍずつ 2回に分けて堆積する。
【００８８】次いでＩＴＯ膜を堆積しこれをパターンニ
ングして画素電極１０９を形成した後、これを覆うよう
にゲート絶縁層１１１となるＳｉＯx 、ＳｉＮx をそれ
ぞれ90ｎｍ、50ｎｍ堆積する。
ングして画素電極１０９を形成した後、これを覆うよう
にゲート絶縁層１１１となるＳｉＯx 、ＳｉＮx をそれ
ぞれ90ｎｍ、50ｎｍ堆積する。
【００８９】前記の 200ｎｍのＳｉＯx とこのＳｉ
Ｏx 、ＳｉＮx とでゲート絶縁層１１１が形成され、そ
の層中に画素電極１０９が内設される。
Ｏx 、ＳｉＮx とでゲート絶縁層１１１が形成され、そ
の層中に画素電極１０９が内設される。
【００９０】連続して、このゲート絶縁層１１１の上に
活性層１６０１のａ−Ｓｉ、チャネル保護層１６０３と
してのＳｉＮx をそれぞれ50ｎｍ、 200ｎｍ堆積する。
活性層１６０１のａ−Ｓｉ、チャネル保護層１６０３と
してのＳｉＮx をそれぞれ50ｎｍ、 200ｎｍ堆積する。
【００９１】そしてチャネル保護層１６０３のＳｉＮx
を島状にエッチング形成した後、オーミックコンタクト
層１６０５としてのｎ+ ａ−Ｓｉ層を50ｎｍ堆積する。
を島状にエッチング形成した後、オーミックコンタクト
層１６０５としてのｎ+ ａ−Ｓｉ層を50ｎｍ堆積する。
【００９２】この後、画素電極１０９および走査線１０
３の取りだし部分にスルーホール１６０７を形成する。
このときスルーホール１６０７は最上部のｎ+ ａ−Ｓｉ
層からゲート絶縁層１１１のＳｉＯx 膜まで連続的にエ
ッチングして穿設する。
３の取りだし部分にスルーホール１６０７を形成する。
このときスルーホール１６０７は最上部のｎ+ ａ−Ｓｉ
層からゲート絶縁層１１１のＳｉＯx 膜まで連続的にエ
ッチングして穿設する。
【００９３】次いで、Ｍｏ／Ａｌ／Ｍｏを堆積し、これ
をパターンニングして信号線１０５およびドレイン電極
１６０９、ソース電極１６１１を形成する。
をパターンニングして信号線１０５およびドレイン電極
１６０９、ソース電極１６１１を形成する。
【００９４】しかる後、信号線１０５等をマスクとして
用いてＴＦＴ１０７のソース電極１６１１とドレイン電
極１６０９との間のｎ+ ａ−Ｓｉ層をチャネル保護層１
６０３とは選択的にエッチング除去し、また画素電極１
０９上のａ−Ｓｉ層をエッチング除去して、ＴＦＴアレ
イを形成する。
用いてＴＦＴ１０７のソース電極１６１１とドレイン電
極１６０９との間のｎ+ ａ−Ｓｉ層をチャネル保護層１
６０３とは選択的にエッチング除去し、また画素電極１
０９上のａ−Ｓｉ層をエッチング除去して、ＴＦＴアレ
イを形成する。
【００９５】さらにＴＦＴ１０７上にＳｉＮx を 200ｎ
ｍ堆積した後、各電極取り出し部分および画素電極１０
９上のＳｉＮx をエッチングにより除去した。その際、
同時に画素電極１０９上のＳｉＯx もエッチングにより
除去する。
ｍ堆積した後、各電極取り出し部分および画素電極１０
９上のＳｉＮx をエッチングにより除去した。その際、
同時に画素電極１０９上のＳｉＯx もエッチングにより
除去する。
【００９６】以上のように、 6回のパターンニング工程
で形成することができる。このようにすれば生産性が向
上するので好ましい。さらに、従来は半導体層のパター
ンニングの際のパターン乱れにより、島状の半導体層パ
ターンが設計上は存在するべき場所に存在しないような
場合があり、そのＴＦＴが動作不良等となって製造歩留
りの低下を招いていたが、本実施例の液晶表示装置にお
いては、このような不良の発生を避けて製造歩留りを向
上させることができることが確認された。
で形成することができる。このようにすれば生産性が向
上するので好ましい。さらに、従来は半導体層のパター
ンニングの際のパターン乱れにより、島状の半導体層パ
ターンが設計上は存在するべき場所に存在しないような
場合があり、そのＴＦＴが動作不良等となって製造歩留
りの低下を招いていたが、本実施例の液晶表示装置にお
いては、このような不良の発生を避けて製造歩留りを向
上させることができることが確認された。
【００９７】ところで、上記のスルーホール１６０７の
形成プロセスを図１７に基づいて説明する。
形成プロセスを図１７に基づいて説明する。
【００９８】まず、ｎ+ ａ−Ｓｉからなるオーミックコ
ンタクト層１６０５、ａ−Ｓｉからなる活性層１６０
１、ＳｉＮx からなるゲート絶縁層の一部を、ＣＦ4 を
主成分とするガスを用いたＣＤＥ（ケミカルドライエッ
チング）により、レジスト１６１３を用いてエッチング
除去しパターンニングする。（ａ） 続いてゲート絶縁層１１１のＳｉＯx 膜をＢＨＦでエッ
チングしてスルーホール１６０７等を穿設し、その下層
の走査線１０３取りだし部分などＭｏ−Ｔａ層表面を露
出させる。（ｂ） このとき、その上層のオーミックコンタクト層１６０５
や活性層などのｎ+ ａ−Ｓｉ膜やａ−Ｓｉ膜、ＳｉＮx
膜は、スルーホール１６０７の壁面で庇状に突出する。
（ｃ） そこで更にＣＦ4 を主成分としたガスを用いてＣＤＥ処
理を施すことで、前記のｎ+ ａ−Ｓｉ膜やａ−Ｓｉ膜や
ＳｉＮx 膜の庇状の突出をエッチング除去してＳｉＯx
の壁面よりも十分に後退するように処理する。このとき
0.1〜 3μｍ程度後退させることが望ましい。そしてこ
のとき、露出したＭｏ−Ｔａ表面の酸化物等も軽くエッ
チング除去されるので、この後で堆積されるＭｏ／Ａｌ
／Ｍｏ膜との電気的接続がさらに良好なものとなる。
（ｄ） スルーホール１６０７は庇状の突出を除去しているもの
の、段差部分がありその上に配設する材料のカバレッジ
が悪く、段差部分をエッチング時にエッチング液に曝す
とマウスホールが形成されていわゆる段切れすることが
多いので、本実施例のようにスルーホール１６０７のパ
ターンよりもその上層に堆積されるＭｏ／Ａｌ／Ｍｏ膜
からなる配線パターンを大きく設定しておくことが好ま
しい。
ンタクト層１６０５、ａ−Ｓｉからなる活性層１６０
１、ＳｉＮx からなるゲート絶縁層の一部を、ＣＦ4 を
主成分とするガスを用いたＣＤＥ（ケミカルドライエッ
チング）により、レジスト１６１３を用いてエッチング
除去しパターンニングする。（ａ） 続いてゲート絶縁層１１１のＳｉＯx 膜をＢＨＦでエッ
チングしてスルーホール１６０７等を穿設し、その下層
の走査線１０３取りだし部分などＭｏ−Ｔａ層表面を露
出させる。（ｂ） このとき、その上層のオーミックコンタクト層１６０５
や活性層などのｎ+ ａ−Ｓｉ膜やａ−Ｓｉ膜、ＳｉＮx
膜は、スルーホール１６０７の壁面で庇状に突出する。
（ｃ） そこで更にＣＦ4 を主成分としたガスを用いてＣＤＥ処
理を施すことで、前記のｎ+ ａ−Ｓｉ膜やａ−Ｓｉ膜や
ＳｉＮx 膜の庇状の突出をエッチング除去してＳｉＯx
の壁面よりも十分に後退するように処理する。このとき
0.1〜 3μｍ程度後退させることが望ましい。そしてこ
のとき、露出したＭｏ−Ｔａ表面の酸化物等も軽くエッ
チング除去されるので、この後で堆積されるＭｏ／Ａｌ
／Ｍｏ膜との電気的接続がさらに良好なものとなる。
（ｄ） スルーホール１６０７は庇状の突出を除去しているもの
の、段差部分がありその上に配設する材料のカバレッジ
が悪く、段差部分をエッチング時にエッチング液に曝す
とマウスホールが形成されていわゆる段切れすることが
多いので、本実施例のようにスルーホール１６０７のパ
ターンよりもその上層に堆積されるＭｏ／Ａｌ／Ｍｏ膜
からなる配線パターンを大きく設定しておくことが好ま
しい。
【００９９】なお、スルーホールの形成は、上記の工程
に限定されるものではなく、例えばＳｉＯx のアンダー
カットを防ぐためにリアクティブイオンエッチング（Ｒ
ＩＥ）を用いてもよいが、ＳＩＯx をＲＩＥでエッチン
グする際に下地のＭｏ−Ｔａとは選択的にエッチングし
なければならず、その条件ではＳＩＯx のエッチングレ
ートが 500オングストローム／分程度しか得られないた
めに生産性が低い。またｎ+ ａ−Ｓｉ上にレジストを塗
布すると表面が汚れてＴＦＴ１０７の特性が劣化する場
合があるので、ｎ+ ａ−Ｓｉ上にＭｏを 500オングスト
ローム程度堆積し、スルーホール形成後にＭｏをエッチ
ング除去することが好ましい。更にａ−Ｓｉ膜のパター
ンニング工程を省略することは、この他の実施例の液晶
表示装置にも適用することができ、また必ずしもシール
ド電極と組み合わせて実施することには限定しない。例
えば、その層構造は図１８乃至図２２に示すような種々
の構成にも適用することができる。
に限定されるものではなく、例えばＳｉＯx のアンダー
カットを防ぐためにリアクティブイオンエッチング（Ｒ
ＩＥ）を用いてもよいが、ＳＩＯx をＲＩＥでエッチン
グする際に下地のＭｏ−Ｔａとは選択的にエッチングし
なければならず、その条件ではＳＩＯx のエッチングレ
ートが 500オングストローム／分程度しか得られないた
めに生産性が低い。またｎ+ ａ−Ｓｉ上にレジストを塗
布すると表面が汚れてＴＦＴ１０７の特性が劣化する場
合があるので、ｎ+ ａ−Ｓｉ上にＭｏを 500オングスト
ローム程度堆積し、スルーホール形成後にＭｏをエッチ
ング除去することが好ましい。更にａ−Ｓｉ膜のパター
ンニング工程を省略することは、この他の実施例の液晶
表示装置にも適用することができ、また必ずしもシール
ド電極と組み合わせて実施することには限定しない。例
えば、その層構造は図１８乃至図２２に示すような種々
の構成にも適用することができる。
【０１００】なお、図２１、２２に示すような構成の場
合は、画素電極１０９上にスルーホールを形成する必要
はないが、走査線１０３の取り出し部分では前記のよう
なプロセスを用いることが好ましい。さらに図２２の場
合、シールド電極６１３上のパッシベーション層１６１
５は、補助容量を大きくするためにエッチング除去して
もよい。
合は、画素電極１０９上にスルーホールを形成する必要
はないが、走査線１０３の取り出し部分では前記のよう
なプロセスを用いることが好ましい。さらに図２２の場
合、シールド電極６１３上のパッシベーション層１６１
５は、補助容量を大きくするためにエッチング除去して
もよい。
【０１０１】また、図２２に示すような構成にすれば、
ソース電極１６１１と画素電極１０９を接続する側のス
ルーホールと走査線１０３の取り出し部分とを同一工程
で形成し、 5回のパターンニング工程でＴＦＴアレイが
形成できるので生産性がさらに向上する。このときエッ
チングはＲＩＥによりパッシベーション層１６１５のＳ
ｉＮx 膜からゲート絶縁層１１１のＳｉＮx 膜まで行な
い、続いてＢＨＦでＳｉＯx 膜をエッチングした後、前
記と同様なＣＤＥ処理を施すことにより庇状の突出のな
い形状が得られた。
ソース電極１６１１と画素電極１０９を接続する側のス
ルーホールと走査線１０３の取り出し部分とを同一工程
で形成し、 5回のパターンニング工程でＴＦＴアレイが
形成できるので生産性がさらに向上する。このときエッ
チングはＲＩＥによりパッシベーション層１６１５のＳ
ｉＮx 膜からゲート絶縁層１１１のＳｉＮx 膜まで行な
い、続いてＢＨＦでＳｉＯx 膜をエッチングした後、前
記と同様なＣＤＥ処理を施すことにより庇状の突出のな
い形状が得られた。
【０１０２】特に、図２２に示す例は画素電極１０９を
パッシベーション層１６１５上に形成したもので、補助
容量の誘電体として用いられる絶縁膜の厚さの総和を大
きくすることができるので、例えばシールド電極６１３
と画素電極１０９との重なりを大きく取らねばならずし
かも補助容量の値を抑制したい場合などに特に有効であ
る。
パッシベーション層１６１５上に形成したもので、補助
容量の誘電体として用いられる絶縁膜の厚さの総和を大
きくすることができるので、例えばシールド電極６１３
と画素電極１０９との重なりを大きく取らねばならずし
かも補助容量の値を抑制したい場合などに特に有効であ
る。
【０１０３】（実施例１０）図２３は第１０の実施例の
液晶表示装置の一画素部分の層構造を示す断面図であ
る。なお、既述の実施例と同じ構成部分は同じ番号を付
して示している。
液晶表示装置の一画素部分の層構造を示す断面図であ
る。なお、既述の実施例と同じ構成部分は同じ番号を付
して示している。
【０１０４】例えば図１１に示したような既述の実施例
の液晶表示装置では、ゲート絶縁層のような絶縁層を用
いて画素電極、シールド電極、信号線、走査線などの短
絡を防止していたが、そのような絶縁層の層数を増やせ
ば成膜工程が増えることになり、製造コストの上昇を招
く。これはプラズマＣＶＤ装置のような高価な装置およ
び使用ガス、膜材料などを用いることで成膜コストが高
くなるためである。
の液晶表示装置では、ゲート絶縁層のような絶縁層を用
いて画素電極、シールド電極、信号線、走査線などの短
絡を防止していたが、そのような絶縁層の層数を増やせ
ば成膜工程が増えることになり、製造コストの上昇を招
く。これはプラズマＣＶＤ装置のような高価な装置およ
び使用ガス、膜材料などを用いることで成膜コストが高
くなるためである。
【０１０５】そこで低コストに絶縁層を形成することが
要望されるが、これを実現するためにはシールド電極の
表面を陽極酸化する方法が好適である。また陽極酸化に
よれば、ピンホールが発生しないので層間ショートの発
生を避けることができる。
要望されるが、これを実現するためにはシールド電極の
表面を陽極酸化する方法が好適である。また陽極酸化に
よれば、ピンホールが発生しないので層間ショートの発
生を避けることができる。
【０１０６】シールド電極１０１３、走査線１０３をＡ
ｌ薄膜からガラス基板１０１上に形成し、その表面をほ
う酸中で 100Ｖまで定電流酸化し、さらにその後30分間
定電流酸化してＡｌ2 Ｏ3 ２３０１を形成する。
ｌ薄膜からガラス基板１０１上に形成し、その表面をほ
う酸中で 100Ｖまで定電流酸化し、さらにその後30分間
定電流酸化してＡｌ2 Ｏ3 ２３０１を形成する。
【０１０７】その後ＩＴＯ膜をスパッタ成膜しパターン
ニングして画素電極１０９を形成する。
ニングして画素電極１０９を形成する。
【０１０８】次にゲート絶縁膜１１１を、ＳｉＯx 膜、
またはＳｉＯx 膜およびＳｉＮx 膜の積層膜により形成
する。この上にａ−Ｓｉ膜を形成し、ＳｉＮx 膜をパタ
ーンニングしてチャネル保護層１６０３を形成する。そ
してｎ+ ａ−Ｓｉ膜を堆積した後、ａ−Ｓｉ膜を島状に
パターンニングして活性層１６０１を形成する。
またはＳｉＯx 膜およびＳｉＮx 膜の積層膜により形成
する。この上にａ−Ｓｉ膜を形成し、ＳｉＮx 膜をパタ
ーンニングしてチャネル保護層１６０３を形成する。そ
してｎ+ ａ−Ｓｉ膜を堆積した後、ａ−Ｓｉ膜を島状に
パターンニングして活性層１６０１を形成する。
【０１０９】そしてＡｌ／Ｍｏをスパッタにより積層
し、ソース電極１６１１およびドレイン電極１６０９を
形成する。この上を覆うようにＳｉＮx 膜からなるパッ
ジベーション層を形成し、画素電極１０９部分および配
線引き出し部のＳｉＮx をエッチング除去する。
し、ソース電極１６１１およびドレイン電極１６０９を
形成する。この上を覆うようにＳｉＮx 膜からなるパッ
ジベーション層を形成し、画素電極１０９部分および配
線引き出し部のＳｉＮx をエッチング除去する。
【０１１０】前記のシールド電極１０１３、走査線１０
３等はＡｌに限らず、Ｔａ、ＴａＮx 、Ｔｉ、Ｎｂ、Ｔ
ｉＮx 、ＴａＮx ／Ｔａ／ＴａＮy の積層膜などの材料
から形成してもよい。
３等はＡｌに限らず、Ｔａ、ＴａＮx 、Ｔｉ、Ｎｂ、Ｔ
ｉＮx 、ＴａＮx ／Ｔａ／ＴａＮy の積層膜などの材料
から形成してもよい。
【０１１１】特に、ＴａまたはＴａＮx の陽極酸化膜
は、その上にＩＴＯ膜を積層した後にａ−Ｓｉ膜のプラ
ズマＣＶＤ成膜を行なうと、Ｉｎ、Ｓｎが陽極酸化膜中
を拡散してリーク電流が増大する。そこで、図２４に示
すようにＳｉＯx 、ＳｉＮx もしくはＴｉＯx 、ＡｌＯ
x のようなＩｎ、Ｓｎよりもイオン半径の小さな原子か
らなる材料を用いて1000オングストローム、好ましくは
200〜 500オングストロームの膜厚の薄膜２４０１をＴ
ａ系陽極酸化膜とＩＴＯ膜との間に形成することによっ
てＩｎ、Ｓｎの陽極酸化膜中への拡散を防いでリーク電
流の増大を避けることができる。
は、その上にＩＴＯ膜を積層した後にａ−Ｓｉ膜のプラ
ズマＣＶＤ成膜を行なうと、Ｉｎ、Ｓｎが陽極酸化膜中
を拡散してリーク電流が増大する。そこで、図２４に示
すようにＳｉＯx 、ＳｉＮx もしくはＴｉＯx 、ＡｌＯ
x のようなＩｎ、Ｓｎよりもイオン半径の小さな原子か
らなる材料を用いて1000オングストローム、好ましくは
200〜 500オングストロームの膜厚の薄膜２４０１をＴ
ａ系陽極酸化膜とＩＴＯ膜との間に形成することによっ
てＩｎ、Ｓｎの陽極酸化膜中への拡散を防いでリーク電
流の増大を避けることができる。
【０１１２】また、ＴａまたはＴａＮx にＳｉを混合し
た合金を用いてもよい。あるいはＴａＳｉＮx ／Ｔａ／
ＴａＮx の積層構造により配線を形成し、その表面を陽
極酸化してもよい。
た合金を用いてもよい。あるいはＴａＳｉＮx ／Ｔａ／
ＴａＮx の積層構造により配線を形成し、その表面を陽
極酸化してもよい。
【０１１３】また、ゲート絶縁膜１１１をスパッタで形
成することもリーク電流の抑制に有効である。
成することもリーク電流の抑制に有効である。
【０１１４】このような構造およびその製造方法を採用
することにより、製造工程において高価なプラズマＣＶ
Ｄ成膜工程の数を減らすことができ、製造コストを低廉
化することができる。
することにより、製造工程において高価なプラズマＣＶ
Ｄ成膜工程の数を減らすことができ、製造コストを低廉
化することができる。
【０１１５】また、Ａｌ2 Ｏ3 、ＴａＯx 、ＴａＮx Ｏ
y 、ＴｉＯx 、Ｔａ−Ｓｉ−Ｏ、Ｔａ−Ｓｉ−Ｎ−Ｏは
それぞれ比誘電率が 7、30、20、85、20、〜15であり、
ＳｉＯx の 4に比べて大きいためにシールド電極１０１
３を一方の電極に用いた補助容量の値を、小さな面積で
大きくできるという利点がある。
y 、ＴｉＯx 、Ｔａ−Ｓｉ−Ｏ、Ｔａ−Ｓｉ−Ｎ−Ｏは
それぞれ比誘電率が 7、30、20、85、20、〜15であり、
ＳｉＯx の 4に比べて大きいためにシールド電極１０１
３を一方の電極に用いた補助容量の値を、小さな面積で
大きくできるという利点がある。
【０１１６】また、プラズマＣＶＤで形成する膜には作
業雰囲気中に塵埃があるとピンホール欠陥が発生しやす
く、これに起因した短絡欠陥が発生しやすいので、その
膜厚はある程度厚くすることが必要である。一方、ＴＦ
Ｔ１０７に用いられるゲート絶縁層の厚さは、ＩＴＯの
画素電極１０９の上の絶縁層と下の絶縁層との総和であ
るが、その膜厚が厚過ぎて容量が小さいとオン電流が十
分には取れなくなるので、膜厚が厚過ぎることは好まし
くない。従って絶縁層である前記の薄膜２４０１等は比
誘電率の高い材質で形成することは有効である。
業雰囲気中に塵埃があるとピンホール欠陥が発生しやす
く、これに起因した短絡欠陥が発生しやすいので、その
膜厚はある程度厚くすることが必要である。一方、ＴＦ
Ｔ１０７に用いられるゲート絶縁層の厚さは、ＩＴＯの
画素電極１０９の上の絶縁層と下の絶縁層との総和であ
るが、その膜厚が厚過ぎて容量が小さいとオン電流が十
分には取れなくなるので、膜厚が厚過ぎることは好まし
くない。従って絶縁層である前記の薄膜２４０１等は比
誘電率の高い材質で形成することは有効である。
【０１１７】一方、信号線１０５と画素電極１０９とが
パターン乱れを起して重なった場合、これらの間に形成
されるカップリング容量により、その画素が表示不良と
なる場合があるが、これを抑制するためには、その容量
値を下げることが効果的である。従って、液晶よりも比
誘電率の小さいＳｉＯx 等の絶縁膜を信号線１０５と画
素電極１０９との間に可能な限り厚い層に介挿すること
が効果的であるため、第１層めの絶縁層には陽極酸化膜
を用いることが有効である。
パターン乱れを起して重なった場合、これらの間に形成
されるカップリング容量により、その画素が表示不良と
なる場合があるが、これを抑制するためには、その容量
値を下げることが効果的である。従って、液晶よりも比
誘電率の小さいＳｉＯx 等の絶縁膜を信号線１０５と画
素電極１０９との間に可能な限り厚い層に介挿すること
が効果的であるため、第１層めの絶縁層には陽極酸化膜
を用いることが有効である。
【０１１８】（実施例１１）突き抜け電圧；ΔＶｐが画
面内で位置ごとに異なる場合、画面内のすべての画素に
対して適切なオフセットされた対向電極電圧を設定する
ことは不可能であり、フリッカや妨害縞、焼き付き等の
画像表示不良が発生し、表示品位を著しく低下させる要
因となっている。
面内で位置ごとに異なる場合、画面内のすべての画素に
対して適切なオフセットされた対向電極電圧を設定する
ことは不可能であり、フリッカや妨害縞、焼き付き等の
画像表示不良が発生し、表示品位を著しく低下させる要
因となっている。
【０１１９】そこでこのような突き抜け電圧を抑える対
策が必要となる。これを図２５に基づいて以下に説明す
る。
策が必要となる。これを図２５に基づいて以下に説明す
る。
【０１２０】シールド電極と画素電極とを重ねて補助容
量を形成する場合、補助容量２５０１を形成する重なり
幅を最適な幅；ＷCSに設定すれば、突き抜け電圧；ΔＶ
ｐの画面内の分布幅が小さくなる効果があることを発明
者らは確認した。
量を形成する場合、補助容量２５０１を形成する重なり
幅を最適な幅；ＷCSに設定すれば、突き抜け電圧；ΔＶ
ｐの画面内の分布幅が小さくなる効果があることを発明
者らは確認した。
【０１２１】あるＣs0、Ｃlc-maxに対して、必要なＴＦ
Ｔサイズ；Ｗが決定される。ここで、補助容量２５０１
を形成する重なり幅；Ｗcsを変化させるとその容量値Ｃ
s が変化するため、それに対応して前記のＷを変更する
必要がある。ところが、突き抜け電圧；ΔＶｐのＷcs、
Ｗの変動による変化を考慮すると、それにより決定され
る最適な幅；Ｗcsがある。即ち走査線と補助容量の電極
となるシールド電極との線幅のばらつきどうしを相殺さ
せるのである。このようなＷCSに設定すれば突き抜け電
圧ΔＶｐを最小に抑えることができる。
Ｔサイズ；Ｗが決定される。ここで、補助容量２５０１
を形成する重なり幅；Ｗcsを変化させるとその容量値Ｃ
s が変化するため、それに対応して前記のＷを変更する
必要がある。ところが、突き抜け電圧；ΔＶｐのＷcs、
Ｗの変動による変化を考慮すると、それにより決定され
る最適な幅；Ｗcsがある。即ち走査線と補助容量の電極
となるシールド電極との線幅のばらつきどうしを相殺さ
せるのである。このようなＷCSに設定すれば突き抜け電
圧ΔＶｐを最小に抑えることができる。
【０１２２】そこで実際に、Ｗcs、Ｗを変化させた数種
類のＴＦＴ−ＬＣＤを試作して、画面内の突き抜け電
圧；ΔＶｐを測定した。このときゲート電極幅；Ｌg ＝
13μｍとし、ＴＦＴ１０７はチャネル保護層がゲート電
極に対して自己整合により形成されたセルフアライメン
ト型のものを用いた。ただし、ゲートおよびシールド電
極を形成する工程で、意図的に線幅の分布（位置的ばら
つき）が 1μｍ程度起こるようにした。その分布の様子
を図２６に示す。
類のＴＦＴ−ＬＣＤを試作して、画面内の突き抜け電
圧；ΔＶｐを測定した。このときゲート電極幅；Ｌg ＝
13μｍとし、ＴＦＴ１０７はチャネル保護層がゲート電
極に対して自己整合により形成されたセルフアライメン
ト型のものを用いた。ただし、ゲートおよびシールド電
極を形成する工程で、意図的に線幅の分布（位置的ばら
つき）が 1μｍ程度起こるようにした。その分布の様子
を図２６に示す。
【０１２３】以下に、数式を用いてさらに詳細に上述の
ＷCSの求め方を説明する。
ＷCSの求め方を説明する。
【０１２４】ここで、 Ｌg ；ゲート電極幅 Ｗis ；チャネル保護層の長さ Ｌcs ；補助容量を形成する画素電極とシールド電極
との重なりの長さ Ｗcs ；補助容量の幅（＝補助容量の面積／Ｌcs） Ｃgi ；単位面積当りのゲート絶縁層の容量値 Ｃsi ；単位面積当りの補助容量の容量値 Ｃso ；設計上の補助容量の容量値（設計値） Ｃs ；補助容量の容量値（実際の値） Ｃlc-max；一画素の液晶容量の最大値 Ｃlc-min；一画素の液晶容量の最小値 Ｃgs ；ゲート（走査線）・ソース（画素電極）間の
寄生容量 Ｗo ；設計上のＴＦＴの幅（設計値） Ｗ ；ＴＦＴの幅（Ｃs により変化する実際の値） Ｖg ；走査線印加電圧 β ；定数（ただしβ＝（Ｃlc-max＋Ｃlc-min）／
2Ｃlc-max） である。また、本実施例ではＷis＝Ｗ＋ 5μｍとしてい
る。 突き抜け電圧；ΔＶｐは、 ΔＶｐ＝（Ｖg ・Ｃgs）／（Ｃs ＋βＣlc-max） Ｃgs＝Ｌg ・Ｗis・Ｃgi/2 Ｃs ＝Ｌcs・Ｗcs・Ｃsi ここで α＝（Ｃso＋Ｃlc-max）／Ｗo Ｗ＝（Ｗcs・Ｌcs・Ｃsi＋Ｃlc-max）／α ゲート電極および走査線あるいは補助容量の電極と兼用
されるシールド電極の形成において、設計上Ｘ0 のパタ
ーン幅に対して出来上がったパターン幅がＸとすると、 ｄＣgs／ｄＸ＝（ｄＣgs／ｄＬg ）×（ｄＬg ／ｄＸ） ＝（Ｗis・Ｃgi／ 2）× 1 ｄＣs ／ｄＸ＝（ｄＣs ／ｄＷcs）×（ｄＷcs／ｄＸ） ＝Ｌcs・Ｃsi／ 2 以上から、 （ 1／Ｖg ）×（ｄΔＶｐ／ｄＸ） ＝（Ｗis・Ｃgi／ 4）×｛ 2（Ｃs ＋β・Ｃlc-max）−Ｌg ・Ｌcs・Ｃsi｝／ （Ｃs ＋β・Ｃlc-max）2 ここで、Ｘの変化によりΔＶｐの変化を最も小さくする
には、ｄΔＶｐ／ｄＸ＝ 0となるようにＷcsを設定すれ
ばよい。従って、そのような最適なＷcsは、上式から、
Ｗcs＝（Ｌg ・Ｌcs・Ｃsi− 2β・Ｃlc-max）／（ 2
Ｌcs・Ｃsi）とすればよいことが導かれる。
との重なりの長さ Ｗcs ；補助容量の幅（＝補助容量の面積／Ｌcs） Ｃgi ；単位面積当りのゲート絶縁層の容量値 Ｃsi ；単位面積当りの補助容量の容量値 Ｃso ；設計上の補助容量の容量値（設計値） Ｃs ；補助容量の容量値（実際の値） Ｃlc-max；一画素の液晶容量の最大値 Ｃlc-min；一画素の液晶容量の最小値 Ｃgs ；ゲート（走査線）・ソース（画素電極）間の
寄生容量 Ｗo ；設計上のＴＦＴの幅（設計値） Ｗ ；ＴＦＴの幅（Ｃs により変化する実際の値） Ｖg ；走査線印加電圧 β ；定数（ただしβ＝（Ｃlc-max＋Ｃlc-min）／
2Ｃlc-max） である。また、本実施例ではＷis＝Ｗ＋ 5μｍとしてい
る。 突き抜け電圧；ΔＶｐは、 ΔＶｐ＝（Ｖg ・Ｃgs）／（Ｃs ＋βＣlc-max） Ｃgs＝Ｌg ・Ｗis・Ｃgi/2 Ｃs ＝Ｌcs・Ｗcs・Ｃsi ここで α＝（Ｃso＋Ｃlc-max）／Ｗo Ｗ＝（Ｗcs・Ｌcs・Ｃsi＋Ｃlc-max）／α ゲート電極および走査線あるいは補助容量の電極と兼用
されるシールド電極の形成において、設計上Ｘ0 のパタ
ーン幅に対して出来上がったパターン幅がＸとすると、 ｄＣgs／ｄＸ＝（ｄＣgs／ｄＬg ）×（ｄＬg ／ｄＸ） ＝（Ｗis・Ｃgi／ 2）× 1 ｄＣs ／ｄＸ＝（ｄＣs ／ｄＷcs）×（ｄＷcs／ｄＸ） ＝Ｌcs・Ｃsi／ 2 以上から、 （ 1／Ｖg ）×（ｄΔＶｐ／ｄＸ） ＝（Ｗis・Ｃgi／ 4）×｛ 2（Ｃs ＋β・Ｃlc-max）−Ｌg ・Ｌcs・Ｃsi｝／ （Ｃs ＋β・Ｃlc-max）2 ここで、Ｘの変化によりΔＶｐの変化を最も小さくする
には、ｄΔＶｐ／ｄＸ＝ 0となるようにＷcsを設定すれ
ばよい。従って、そのような最適なＷcsは、上式から、
Ｗcs＝（Ｌg ・Ｌcs・Ｃsi− 2β・Ｃlc-max）／（ 2
Ｌcs・Ｃsi）とすればよいことが導かれる。
【０１２５】本実施例の場合、第７の実施例の液晶表示
装置と同様の構成としているが、その主なパラメータを
挙げると、Ｌg ＝13μｍ、Ｌcs＝ 550μｍ、Ｃlc-max／
Ｃlc-min＝0.35ｐＦ／0.14ｐＦ、Ｃsi＝ 1.8×10-4ｐＦ
／μｍ2 であり、上式に代入すると、最適値な値はＷcs
＝ 4μｍとなる。実際に本実施例においてはＷcsを 4μ
ｍに設定しており、その表示画像を目視にで検証した結
果、良好な表示品位を実現できることが確認された。
装置と同様の構成としているが、その主なパラメータを
挙げると、Ｌg ＝13μｍ、Ｌcs＝ 550μｍ、Ｃlc-max／
Ｃlc-min＝0.35ｐＦ／0.14ｐＦ、Ｃsi＝ 1.8×10-4ｐＦ
／μｍ2 であり、上式に代入すると、最適値な値はＷcs
＝ 4μｍとなる。実際に本実施例においてはＷcsを 4μ
ｍに設定しており、その表示画像を目視にで検証した結
果、良好な表示品位を実現できることが確認された。
【０１２６】なお、補助容量の幅；Ｗcsは上記の最適値
のみには限定しない。図２６からわかるように、その最
適値をＷcsopt とすると、 0.7Ｗcsopt ≦Ｗcs≦ 2Ｗcs
opt に設定すれば実用上の十分な効果を得ることができ
る。
のみには限定しない。図２６からわかるように、その最
適値をＷcsopt とすると、 0.7Ｗcsopt ≦Ｗcs≦ 2Ｗcs
opt に設定すれば実用上の十分な効果を得ることができ
る。
【０１２７】また、図２６からわかるように、Ｗcsが小
さい領域ではＣs の変動の割合が相対的に大きくなるこ
とによりΔＶｐの変動が大きくなるが、開口率を考慮す
ればＷcsは小さい方が好ましい。従ってこの場合ΔＶｐ
を抑えるにはＬg を小さくすることが望ましい。
さい領域ではＣs の変動の割合が相対的に大きくなるこ
とによりΔＶｐの変動が大きくなるが、開口率を考慮す
ればＷcsは小さい方が好ましい。従ってこの場合ΔＶｐ
を抑えるにはＬg を小さくすることが望ましい。
【０１２８】さらに発明者らが詳細に試行、評価したと
ころによれば、第７の実施例のように走査線およびゲー
ト電極とシールド電極とを別工程で形成した場合にもΔ
Ｖｐの画面内でのばらつきが減少していることが確認さ
れた。これは別工程で形成しているにも関わらず、走査
線およびゲート電極の線幅と、補助容量の電極の線幅と
の線幅変化に相関関係があることによる。これは、本実
施例の場合、それぞれの工程を同一の装置内で行なった
ため、その装置特有のパターンニング条件が別工程のそ
れぞれの工程でも同様な条件となり、前記の線幅の変動
の幅どうしがΔＶｐの画面内でのばらつきを減少させる
ように互いに変動したたためと考えられる。
ころによれば、第７の実施例のように走査線およびゲー
ト電極とシールド電極とを別工程で形成した場合にもΔ
Ｖｐの画面内でのばらつきが減少していることが確認さ
れた。これは別工程で形成しているにも関わらず、走査
線およびゲート電極の線幅と、補助容量の電極の線幅と
の線幅変化に相関関係があることによる。これは、本実
施例の場合、それぞれの工程を同一の装置内で行なった
ため、その装置特有のパターンニング条件が別工程のそ
れぞれの工程でも同様な条件となり、前記の線幅の変動
の幅どうしがΔＶｐの画面内でのばらつきを減少させる
ように互いに変動したたためと考えられる。
【０１２９】図２７は、前記の突き抜け電圧ΔＶｐの画
面内でのばらつきをさらに積極的に減少させるために、
補正部２７０１を配設した液晶表示装置の実施例を示す
図である。この補正部２７０１は、画素電極１０９と走
査線１０３とが重なることで、補正用のＣgsを形成する
ものである。この実施例の液晶表示装置では、走査線と
補助容量の電極となるシールド電極との線幅のばらつき
どうしを相殺させるのみならず、画素電極１０９の線幅
のばらつきによる突き抜け電圧ΔＶｐをも相殺させるこ
とができることを我々は確認した。
面内でのばらつきをさらに積極的に減少させるために、
補正部２７０１を配設した液晶表示装置の実施例を示す
図である。この補正部２７０１は、画素電極１０９と走
査線１０３とが重なることで、補正用のＣgsを形成する
ものである。この実施例の液晶表示装置では、走査線と
補助容量の電極となるシールド電極との線幅のばらつき
どうしを相殺させるのみならず、画素電極１０９の線幅
のばらつきによる突き抜け電圧ΔＶｐをも相殺させるこ
とができることを我々は確認した。
【０１３０】ただし、この補正部２７０１はＣgsとして
機能するので、表示特性を悪化差せない程度の容量値に
設定することが望ましい。即ち、上述の補正効果が実現
できるサイズに、プロセス上可能な限り小さく形成する
ことが望ましい。
機能するので、表示特性を悪化差せない程度の容量値に
設定することが望ましい。即ち、上述の補正効果が実現
できるサイズに、プロセス上可能な限り小さく形成する
ことが望ましい。
【０１３１】なお、シールド電極を信号線側のブラック
マトリックスとして用いるような場合、液晶のディスク
リネーションによる表示不良が画面に視認されないよう
にする必要がある。このディスクリネーションは、一般
に液晶層に対する横方向の電界により引き起こされると
言われており画素電極の端部にライン状に発生する。ま
た、このディスクリネーションの発生はラビングなどの
配向方向にも左右される。従って例えば第５の実施例の
液晶表示装置のような場合では、ＯＡ用などに用いるた
めに斜め方向にラビング配向処理が施されているので、
画素電極の左側端部と右側端部とでディスクリネーショ
ンの発生状況が異なる。その結果実際に表示を行なう
と、画素電極の左側端部ではディスクリネーションが目
立つ一方、右側端部ではほとんど発生しないように見え
る。従ってこのような場合では、シールド電極と画素電
極との重なりは画素電極の左側端部の方を右側端部より
も大きく重なるように設定すれば、シールド電極により
ディスクリネーションによる表示不良を隠蔽することが
できる。このようにディスクリネーションによる表示不
良を隠蔽することが望ましい。
マトリックスとして用いるような場合、液晶のディスク
リネーションによる表示不良が画面に視認されないよう
にする必要がある。このディスクリネーションは、一般
に液晶層に対する横方向の電界により引き起こされると
言われており画素電極の端部にライン状に発生する。ま
た、このディスクリネーションの発生はラビングなどの
配向方向にも左右される。従って例えば第５の実施例の
液晶表示装置のような場合では、ＯＡ用などに用いるた
めに斜め方向にラビング配向処理が施されているので、
画素電極の左側端部と右側端部とでディスクリネーショ
ンの発生状況が異なる。その結果実際に表示を行なう
と、画素電極の左側端部ではディスクリネーションが目
立つ一方、右側端部ではほとんど発生しないように見え
る。従ってこのような場合では、シールド電極と画素電
極との重なりは画素電極の左側端部の方を右側端部より
も大きく重なるように設定すれば、シールド電極により
ディスクリネーションによる表示不良を隠蔽することが
できる。このようにディスクリネーションによる表示不
良を隠蔽することが望ましい。
【０１３２】また、ディスクリネーションは液晶層に接
する配向膜やパッシベーション膜などの段差部分等に引
っかかるような形で発生することがあるので、これを避
けるために、画素電極の上には保護膜（パッシベーショ
ン膜）などの段差が形成されないようにして画素電極の
外側に十分距離を置いて、望ましくは10μｍ程度に離し
て段差が配置されるようにすることが好ましい。さら
に、そのような保護膜の端部は、段差が急峻にならない
ように緩やかなテーパー状に加工することが望ましい。
する配向膜やパッシベーション膜などの段差部分等に引
っかかるような形で発生することがあるので、これを避
けるために、画素電極の上には保護膜（パッシベーショ
ン膜）などの段差が形成されないようにして画素電極の
外側に十分距離を置いて、望ましくは10μｍ程度に離し
て段差が配置されるようにすることが好ましい。さら
に、そのような保護膜の端部は、段差が急峻にならない
ように緩やかなテーパー状に加工することが望ましい。
【０１３３】また、以上の実施例では、シールド電極の
材料としてＭｏ−ＴａやＡｌ等の金属材料を用いている
が、これには限定しない。このシールド電極は補助容量
の電極として兼用する場合に抵抗値が高いと時定数に基
づく電位変動が大きくなるので、導電性が高く抵抗値の
低い材料のうちプロセス整合性が高いものであれば、そ
の他の材料も用いることができる。
材料としてＭｏ−ＴａやＡｌ等の金属材料を用いている
が、これには限定しない。このシールド電極は補助容量
の電極として兼用する場合に抵抗値が高いと時定数に基
づく電位変動が大きくなるので、導電性が高く抵抗値の
低い材料のうちプロセス整合性が高いものであれば、そ
の他の材料も用いることができる。
【０１３４】この他、ＴＦＴアレイのパターン、層構
造、材料などは、上記の実施例に限定されるものではな
く、本発明の要旨を逸脱しない範囲で各液晶表示装置の
仕様に応じて適宜変更可能であることは言うまでもな
い。
造、材料などは、上記の実施例に限定されるものではな
く、本発明の要旨を逸脱しない範囲で各液晶表示装置の
仕様に応じて適宜変更可能であることは言うまでもな
い。
【０１３５】
【発明の効果】以上詳述したように、本発明によれば、
画素電極とこれに近接する走査線や信号線との間の寄生
容量を低減して、表示画像の輝度むらやクロストークを
解消し良好な画像表示を実現する液晶表示装置を提供す
ることができる。
画素電極とこれに近接する走査線や信号線との間の寄生
容量を低減して、表示画像の輝度むらやクロストークを
解消し良好な画像表示を実現する液晶表示装置を提供す
ることができる。
【図１】第１の実施例の液晶表示装置の構成を示す図。
【図２】第１の実施例の液晶表示装置の断面図。
【図３】第２の実施例の液晶表示装置の構成を示す図。
【図４】第２の実施例の液晶表示装置の断面図。
【図５】第３の実施例の液晶表示装置の構成を示す図。
【図６】第３の実施例の液晶表示装置の断面図。
【図７】第４の実施例の液晶表示装置の構成を示す図。
【図８】第４の実施例の液晶表示装置の断面図。
【図９】第５の実施例の液晶表示装置の構成を示す図。
【図１０】第５の実施例の液晶表示装置の断面図。
【図１１】第６の実施例の液晶表示装置の構成を示す
図。
図。
【図１２】第６の実施例の液晶表示装置の断面図。
【図１３】第７の実施例の液晶表示装置の構成を示す
図。
図。
【図１４】第７の実施例の液晶表示装置の断面図。
【図１５】第７の実施例の液晶表示装置の構成を示す
図。
図。
【図１６】第９の実施例の液晶表示装置の層構造を示す
断面図。
断面図。
【図１７】第９の実施例の液晶表示装置のスルーホール
の形成プロセスを示す図。
の形成プロセスを示す図。
【図１８】第９の実施例の液晶表示装置の第１の変形例
を示す図。
を示す図。
【図１９】第９の実施例の液晶表示装置の第２の変形例
を示す図。
を示す図。
【図２０】第９の実施例の液晶表示装置の第３の変形例
を示す図。
を示す図。
【図２１】第９の実施例の液晶表示装置の第４の変形例
を示す図。
を示す図。
【図２２】第９の実施例の液晶表示装置の第５の変形例
を示す図。
を示す図。
【図２３】第１０の実施例の液晶表示装置の層構造を示
す断面図。
す断面図。
【図２４】第１０の実施例の液晶表示装置の変形例を示
す断面図。
す断面図。
【図２５】突き抜け電圧を数式を用いて説明するための
図。
図。
【図２６】突き抜け電圧ΔＶｐと補助容量の幅Ｗcsとの
相関関係を示す図。
相関関係を示す図。
【図２７】補正部２７０１を配設した液晶表示装置の実
施例を示す図。
施例を示す図。
【図２８】従来の液晶表示装置の構成を示す図。
【図２９】従来の液晶表示装置を電気的に等価回路で示
す図。
す図。
１０１…ガラス絶縁基板、１０３…走査線、１０５…信
号線、１０７…ＴＦＴ、画素電極１０９、ゲート絶縁層
１１１、シールド電極１１３、ＴＦＴアレイ基板１１
５、補助容量１１７
号線、１０７…ＴＦＴ、画素電極１０９、ゲート絶縁層
１１１、シールド電極１１３、ＴＦＴアレイ基板１１
５、補助容量１１７
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渋沢 誠 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝 横浜事業所内 (72)発明者 池田 光志 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 総合研究所内 (72)発明者 辻 佳子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 総合研究所内 (72)発明者 戸枝 久郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 総合研究所内 (56)参考文献 特開 昭63−97919（ＪＰ，Ａ) 特開 昭62−262026（ＪＰ，Ａ) 特開 平５−27249（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/1343
Claims (1)
- 【請求項１】 列設された走査線とこれに交差して列設
された信号線と前記走査線および前記信号線に接続され
た薄膜トランジスタ素子とこれに接続された画素電極と
を有するアレイ基板と、これに対向する対向電極を有す
る対向基板と、前記アレイ基板および前記対向基板の間
に挟持された液晶層とを備え、 前記画素電極の周縁部の少なくとも一部に重なり、かつ
前記信号線のうち少なくとも一部に重なるように配設さ
れた静電遮蔽性を有するシールド電極を前記アレイ基板
上に具備し、 補助容量を形成する前記シールド電極と前記画素電極と
の間の重なり幅Ｗcsが0.7Ｗcs OPT ≦Ｗcs≦ 2Ｗcs OPT
である ここで、Ｗcs OPT ＝（Ｌg ・Ｌcs・Ｃsi− 2β・Ｃlc-ma
x）／（ 2Ｌcs・Ｃsi） Ｌg ；ゲート電極幅 Ｌcs ；補助容量を形成する画素電極とシールド電極と
の重なりの長さ Ｃsi ；単位面積当りの補助容量の容量値 Ｃlc-max；一画素の液晶容量の最大値 Ｃlc-min；一画素の液晶容量の最小値 β ；（Ｃlc-max＋Ｃlc-min）／ 2Ｃlc-max ことを特徴とする液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24512192A JP3210437B2 (ja) | 1991-09-24 | 1992-09-14 | 液晶表示装置 |
| US08/038,989 US5459596A (en) | 1992-09-14 | 1993-03-29 | Active matrix liquid crystal display with supplemental capacitor line which overlaps signal line |
| EP19930302434 EP0592063A3 (en) | 1992-09-14 | 1993-03-29 | Active matrix liquid crystal display device |
| US08/490,538 US5600461A (en) | 1992-09-14 | 1995-06-14 | Active matrix liquid crystal display device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-243745 | 1991-09-24 | ||
| JP24374591 | 1991-09-24 | ||
| JP24512192A JP3210437B2 (ja) | 1991-09-24 | 1992-09-14 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05203994A JPH05203994A (ja) | 1993-08-13 |
| JP3210437B2 true JP3210437B2 (ja) | 2001-09-17 |
Family
ID=26536413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24512192A Expired - Fee Related JP3210437B2 (ja) | 1991-09-24 | 1992-09-14 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3210437B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101574097B1 (ko) | 2009-08-11 | 2015-12-03 | 엘지디스플레이 주식회사 | 액정표시장치 |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07152048A (ja) * | 1993-11-30 | 1995-06-16 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH07230104A (ja) * | 1993-12-24 | 1995-08-29 | Toshiba Corp | アクティブマトリクス型表示素子及びその製造方法 |
| JPH0887025A (ja) * | 1994-09-16 | 1996-04-02 | Casio Comput Co Ltd | アクティブマトリックスパネル |
| US5550066A (en) * | 1994-12-14 | 1996-08-27 | Eastman Kodak Company | Method of fabricating a TFT-EL pixel |
| US5684365A (en) * | 1994-12-14 | 1997-11-04 | Eastman Kodak Company | TFT-el display panel using organic electroluminescent media |
| JPH08179355A (ja) * | 1994-12-27 | 1996-07-12 | Sharp Corp | アクティブマトリクス基板 |
| JP3562873B2 (ja) * | 1995-07-06 | 2004-09-08 | 株式会社東芝 | アクティブマトリクス型液晶表示装置 |
| JP3583534B2 (ja) * | 1995-12-27 | 2004-11-04 | 株式会社 日立ディスプレイズ | アクティブマトリックス型液晶表示パネル |
| JPH10115840A (ja) * | 1996-10-08 | 1998-05-06 | Casio Comput Co Ltd | マトリックス型液晶表示装置 |
| KR100586244B1 (ko) * | 1996-10-30 | 2006-08-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
| JP3813280B2 (ja) * | 1997-01-08 | 2006-08-23 | エルジー フィリップス エルシーディー カンパニー リミテッド | 液晶表示装置および電子機器 |
| JPH10293286A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 液晶表示装置の駆動方法 |
| JPH10319428A (ja) * | 1997-05-19 | 1998-12-04 | Toshiba Corp | アクティブマトリクス型液晶表示装置 |
| JPH11337963A (ja) * | 1998-05-27 | 1999-12-10 | Sanyo Electric Co Ltd | 垂直配向型液晶表示装置 |
| KR100529576B1 (ko) * | 1998-07-23 | 2006-02-13 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 |
| JP2001092378A (ja) * | 1999-09-27 | 2001-04-06 | Sharp Corp | アクティブマトリクス基板 |
| JP3753613B2 (ja) | 2000-03-17 | 2006-03-08 | セイコーエプソン株式会社 | 電気光学装置及びそれを用いたプロジェクタ |
| JP3807230B2 (ja) * | 2000-03-17 | 2006-08-09 | セイコーエプソン株式会社 | 電気光学装置及びプロジェクタ |
| JP2001311964A (ja) * | 2000-04-27 | 2001-11-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP4966444B2 (ja) * | 2000-11-10 | 2012-07-04 | ゲットナー・ファンデーション・エルエルシー | Ｔｆｔ液晶表示装置 |
| JP2002250937A (ja) * | 2001-02-27 | 2002-09-06 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示素子 |
| KR100803177B1 (ko) * | 2001-05-14 | 2008-02-14 | 삼성전자주식회사 | 액정표시장치용 박막 트랜지스터 및 그 제조방법 |
| JP2003075869A (ja) * | 2001-09-05 | 2003-03-12 | Toshiba Corp | 平面表示素子 |
| JP2003140180A (ja) * | 2001-11-02 | 2003-05-14 | Seiko Instruments Inc | 液晶表示装置 |
| JP2003172919A (ja) * | 2001-12-06 | 2003-06-20 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| CN100356255C (zh) * | 2003-01-08 | 2007-12-19 | 广辉电子股份有限公司 | 像素结构及薄膜晶体管阵列 |
| JP3649231B2 (ja) * | 2003-10-03 | 2005-05-18 | 三菱電機株式会社 | 反射型液晶表示装置 |
| TWI226712B (en) | 2003-12-05 | 2005-01-11 | Au Optronics Corp | Pixel structure and fabricating method thereof |
| JP4184334B2 (ja) | 2003-12-17 | 2008-11-19 | シャープ株式会社 | 表示装置の駆動方法、表示装置、およびプログラム |
| JP3592706B2 (ja) * | 2003-12-26 | 2004-11-24 | 株式会社 日立ディスプレイズ | アクティブマトリックス型液晶表示パネル |
| JP2005215341A (ja) * | 2004-01-29 | 2005-08-11 | Sharp Corp | 表示装置 |
| JP4170235B2 (ja) * | 2004-01-29 | 2008-10-22 | シャープ株式会社 | 表示装置 |
| KR101030545B1 (ko) | 2004-03-30 | 2011-04-21 | 엘지디스플레이 주식회사 | 액정표시소자 |
| WO2007102238A1 (ja) * | 2006-03-08 | 2007-09-13 | Sharp Kabushiki Kaisha | 表示装置 |
| WO2007111012A1 (ja) * | 2006-03-27 | 2007-10-04 | Sharp Kabushiki Kaisha | 液晶表示装置 |
| CN101405642B (zh) * | 2006-03-27 | 2010-10-20 | 夏普株式会社 | 液晶显示装置 |
| JP4946286B2 (ja) * | 2006-09-11 | 2012-06-06 | 凸版印刷株式会社 | 薄膜トランジスタアレイ、それを用いた画像表示装置およびその駆動方法 |
| TWI329232B (en) | 2006-11-10 | 2010-08-21 | Au Optronics Corp | Pixel structure and fabrication method thereof |
| CN100447646C (zh) * | 2006-11-15 | 2008-12-31 | 友达光电股份有限公司 | 像素结构及其制造方法 |
| JP5401778B2 (ja) * | 2007-10-15 | 2014-01-29 | 株式会社リコー | 薄膜トランジスタアレイ、表示装置及び情報表示システム |
| JP4668256B2 (ja) * | 2007-12-12 | 2011-04-13 | シャープ株式会社 | 表示装置 |
| KR101812935B1 (ko) * | 2008-09-12 | 2018-01-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 디스플레이 장치 |
| TWM432061U (en) * | 2012-01-05 | 2012-06-21 | Chunghwa Picture Tubes Ltd | Pixel array substrate |
| JP6079007B2 (ja) * | 2012-07-03 | 2017-02-15 | 大日本印刷株式会社 | 表示パネル及びその表示パネルを備えた表示装置 |
| JP5422757B2 (ja) * | 2013-01-16 | 2014-02-19 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP6260326B2 (ja) * | 2014-02-14 | 2018-01-17 | 凸版印刷株式会社 | 薄膜トランジスタ装置及びその製造方法 |
| WO2021007774A1 (zh) * | 2019-07-16 | 2021-01-21 | 京东方科技集团股份有限公司 | 阵列基板、显示面板、显示装置和阵列基板的制作方法 |
| CN114578608B (zh) * | 2022-03-30 | 2024-05-14 | 北京京东方显示技术有限公司 | 显示基板、显示面板 |
-
1992
- 1992-09-14 JP JP24512192A patent/JP3210437B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101574097B1 (ko) | 2009-08-11 | 2015-12-03 | 엘지디스플레이 주식회사 | 액정표시장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05203994A (ja) | 1993-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3210437B2 (ja) | 液晶表示装置 | |
| US6259200B1 (en) | Active-matrix display apparatus | |
| KR960014823B1 (ko) | 액정표시장치 | |
| JP3661443B2 (ja) | アクティブマトリクス液晶表示装置 | |
| US7768583B2 (en) | Liquid crystal display device for preventing light leakage and method of fabricating the same | |
| KR100250093B1 (ko) | 액티브 매트릭스 기판 및 그 제조 방법 | |
| US5745195A (en) | Liquid crystal electrooptical device | |
| KR100469342B1 (ko) | 액정표시소자 | |
| US5302987A (en) | Active matrix substrate including connecting electrode with extended portion | |
| JPH05127195A (ja) | 液晶表示装置 | |
| US20010028071A1 (en) | Array substrate for use in LCD device and method of fabricating same | |
| US8553182B2 (en) | Liquid crystal display device including a light-blocking member | |
| US6577295B2 (en) | Active matrix liquid crystal display device | |
| JP2002040480A (ja) | 液晶表示装置 | |
| US7268839B2 (en) | Array substrate comprising an island shaped drain electrode enclosed by the source electrode and liquid crystal display device including the same | |
| JPH02144525A (ja) | 液晶表示装置 | |
| US9711622B2 (en) | Manufacturing method of display apparatus | |
| US10928694B2 (en) | Active matrix substrate and liquid crystal display device | |
| JPH0713196A (ja) | アクティブマトリックス型液晶表示装置 | |
| JPH05181159A (ja) | アクティブマトリックス型液晶表示素子 | |
| US5663575A (en) | Liquid crystal display device providing a high aperture ratio | |
| JP3423380B2 (ja) | 液晶表示装置 | |
| KR0124976B1 (ko) | 개구율 향상을 위한 액정표시장치 및 그 제조방법 | |
| JPH0980480A (ja) | 液晶表示装置 | |
| JPH04195022A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010703 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080713 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090713 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |