JPH0887025A - アクティブマトリックスパネル - Google Patents
アクティブマトリックスパネルInfo
- Publication number
- JPH0887025A JPH0887025A JP24872994A JP24872994A JPH0887025A JP H0887025 A JPH0887025 A JP H0887025A JP 24872994 A JP24872994 A JP 24872994A JP 24872994 A JP24872994 A JP 24872994A JP H0887025 A JPH0887025 A JP H0887025A
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- Japan
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- electrode
- thin film
- active matrix
- film transistor
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Abstract
(57)【要約】
【目的】 シールド型の補助容量電極を備えたアクティ
ブマトリックス型の液晶表示装置において、開口率を大
きくする。 【構成】 薄膜トランジスタ３４のチャネル保護膜４０
をゲート電極３７をマスクとした裏面露光によるセルフ
アライメントにより形成し、薄膜トランジスタ３４をセ
ルフアライメント構造とする。この結果、薄膜トランジ
スタ３４を小型化することができ、これに伴いゲート電
極３７とソース電極４２間の寄生容量を小さくすること
ができ、そしてその分だけ補助容量電極３６と画素電極
３５の重なり度合を小さくして補助容量を小さくするこ
とができ、したがって開口率を大きくすることができ
る。
ブマトリックス型の液晶表示装置において、開口率を大
きくする。 【構成】 薄膜トランジスタ３４のチャネル保護膜４０
をゲート電極３７をマスクとした裏面露光によるセルフ
アライメントにより形成し、薄膜トランジスタ３４をセ
ルフアライメント構造とする。この結果、薄膜トランジ
スタ３４を小型化することができ、これに伴いゲート電
極３７とソース電極４２間の寄生容量を小さくすること
ができ、そしてその分だけ補助容量電極３６と画素電極
３５の重なり度合を小さくして補助容量を小さくするこ
とができ、したがって開口率を大きくすることができ
る。
Description
【０００１】
【産業上の利用分野】この発明はアクティブマトリック
スパネルに関する。
スパネルに関する。
【０００２】
【従来の技術】アクティブマトリックス型の液晶表示装
置には、画素電極とドレインライン間の寄生容量の減少
を図るとともに、画素開口部の一部のエッジを形成する
ために、シールド型の補助容量電極を備えたものがあ
る。図２（Ａ）及び（Ｂ）は従来のこのような液晶表示
装置におけるアクティブマトリックスパネルの一部を示
したものである。このアクティブマトリックスパネルで
は、ガラス基板１上にゲートライン２とドレインライン
３がマトリックス状に設けられ、その各交点近傍に薄膜
トランジスタ４、画素電極５及び補助容量電極６が設け
られた構造となっている。
置には、画素電極とドレインライン間の寄生容量の減少
を図るとともに、画素開口部の一部のエッジを形成する
ために、シールド型の補助容量電極を備えたものがあ
る。図２（Ａ）及び（Ｂ）は従来のこのような液晶表示
装置におけるアクティブマトリックスパネルの一部を示
したものである。このアクティブマトリックスパネルで
は、ガラス基板１上にゲートライン２とドレインライン
３がマトリックス状に設けられ、その各交点近傍に薄膜
トランジスタ４、画素電極５及び補助容量電極６が設け
られた構造となっている。
【０００３】すなわち、ガラス基板１の上面の所定の個
所にはゲート電極７を含むゲートライン２が形成され、
他の所定の個所には補助容量電極６が形成され、その上
面全体にはゲート絶縁膜８が形成されている。ゲート絶
縁膜８の上面の所定の個所にはアモルファスシリコンか
らなる半導体薄膜９が形成され、半導体薄膜９の上面の
中央部にはチャネル保護膜１０が形成されている。半導
体薄膜９及びチャネル保護膜１０の上面の両側にはｎ＋
シリコンからなるコンタクト層１１、１２が形成され、
コンタクト層１１、１２の上面にはドレイン電極１３及
びソース電極１４が形成され、またこれら電極１３、１
４の形成と同時にドレインライン３が形成されている。
ゲート絶縁膜８の上面の所定の個所にはＩＴＯからなる
画素電極５がソース電極１４に接続されて形成されてい
る。
所にはゲート電極７を含むゲートライン２が形成され、
他の所定の個所には補助容量電極６が形成され、その上
面全体にはゲート絶縁膜８が形成されている。ゲート絶
縁膜８の上面の所定の個所にはアモルファスシリコンか
らなる半導体薄膜９が形成され、半導体薄膜９の上面の
中央部にはチャネル保護膜１０が形成されている。半導
体薄膜９及びチャネル保護膜１０の上面の両側にはｎ＋
シリコンからなるコンタクト層１１、１２が形成され、
コンタクト層１１、１２の上面にはドレイン電極１３及
びソース電極１４が形成され、またこれら電極１３、１
４の形成と同時にドレインライン３が形成されている。
ゲート絶縁膜８の上面の所定の個所にはＩＴＯからなる
画素電極５がソース電極１４に接続されて形成されてい
る。
【０００４】そして、補助容量電極６の画素電極５のほ
ぼコ字状の所定の３辺と対応する部分は画素電極５と重
ね合わされ、この重ね合わされた部分によって補助容量
部が形成されている。また、補助容量電極６の画素電極
５と重ね合わされた部分のほぼコ字状の所定の３辺は画
素開口部の一部のエッジを形成している。さらに、補助
容量電極６は、ドレインライン３及びその近傍の画素電
極５に対応する部分に設けられているとともに、接地さ
れている。そして、ドレインライン３と画素電極５間の
横方向の電界を補助容量電極６によって緩和し、これに
よりドレインライン３と画素電極５間の寄生容量の減少
を図っている。
ぼコ字状の所定の３辺と対応する部分は画素電極５と重
ね合わされ、この重ね合わされた部分によって補助容量
部が形成されている。また、補助容量電極６の画素電極
５と重ね合わされた部分のほぼコ字状の所定の３辺は画
素開口部の一部のエッジを形成している。さらに、補助
容量電極６は、ドレインライン３及びその近傍の画素電
極５に対応する部分に設けられているとともに、接地さ
れている。そして、ドレインライン３と画素電極５間の
横方向の電界を補助容量電極６によって緩和し、これに
よりドレインライン３と画素電極５間の寄生容量の減少
を図っている。
【０００５】
【発明が解決しようとする課題】ところで、従来のこの
ようなアクティブマトリックスパネルでは、薄膜トラン
ジスタ４を非セルフアライメントにより形成している関
係から、薄膜トランジスタ４が大型化し、これに伴いゲ
ート電極７とソース電極１４間の寄生容量が大きくなっ
てしまう。ゲート電極７とソース電極１４間の寄生容量
が大きいと、薄膜トランジスタ４がオフする瞬間に画素
電極電位が比較的大きく低下することになる。そこで、
従来では、このような画素電極電位の低下を小さくする
ために、補助容量電極６と画素電極５の重なり度合を大
きくして、補助容量が大きくなるようにしている。しか
しながら、補助容量電極６と画素電極５の重なり度合を
大きくすると、補助容量電極６が画素開口部の一部のエ
ッジを形成するシールド型であるので、開口率が低下す
るという問題があった。この発明の目的は、開口率を大
きくすることができるアクティブマトリックスパネルを
提供することにある。
ようなアクティブマトリックスパネルでは、薄膜トラン
ジスタ４を非セルフアライメントにより形成している関
係から、薄膜トランジスタ４が大型化し、これに伴いゲ
ート電極７とソース電極１４間の寄生容量が大きくなっ
てしまう。ゲート電極７とソース電極１４間の寄生容量
が大きいと、薄膜トランジスタ４がオフする瞬間に画素
電極電位が比較的大きく低下することになる。そこで、
従来では、このような画素電極電位の低下を小さくする
ために、補助容量電極６と画素電極５の重なり度合を大
きくして、補助容量が大きくなるようにしている。しか
しながら、補助容量電極６と画素電極５の重なり度合を
大きくすると、補助容量電極６が画素開口部の一部のエ
ッジを形成するシールド型であるので、開口率が低下す
るという問題があった。この発明の目的は、開口率を大
きくすることができるアクティブマトリックスパネルを
提供することにある。
【０００６】
【課題を解決するための手段】この発明は、マトリック
ス状に設けられた走査ラインとデータラインの各交点近
傍にセルフアライメント構造の薄膜トランジスタ、画素
電極及びシールド型の補助容量電極を設けたものであ
る。
ス状に設けられた走査ラインとデータラインの各交点近
傍にセルフアライメント構造の薄膜トランジスタ、画素
電極及びシールド型の補助容量電極を設けたものであ
る。
【０００７】
【作用】この発明によれば、薄膜トランジスタをセルフ
アライメント構造としているので、薄膜トランジスタを
小型化することができ、これに伴いゲート電極とソース
電極間の寄生容量を小さくすることができ、そしてその
分だけ補助容量電極と画素電極の重なり度合を小さくし
て補助容量を小さくすることができ、したがって開口率
を大きくすることができる。
アライメント構造としているので、薄膜トランジスタを
小型化することができ、これに伴いゲート電極とソース
電極間の寄生容量を小さくすることができ、そしてその
分だけ補助容量電極と画素電極の重なり度合を小さくし
て補助容量を小さくすることができ、したがって開口率
を大きくすることができる。
【０００８】
【実施例】図１（Ａ）及び（Ｂ）はこの発明の一実施例
を適用した液晶表示装置の要部を示したものである。た
だし、図１（Ａ）は、この液晶表示装置におけるアクテ
ィブマトリックスパネル２１のうち最上層の配向膜４３
を省略した状態の平面図を示す。この液晶表示装置で
は、アクティブマトリックスパネル２１と共通電極パネ
ル２２が図示しないシール材を介して貼り合わされ、そ
の間に液晶２３が封入された構造となっている。
を適用した液晶表示装置の要部を示したものである。た
だし、図１（Ａ）は、この液晶表示装置におけるアクテ
ィブマトリックスパネル２１のうち最上層の配向膜４３
を省略した状態の平面図を示す。この液晶表示装置で
は、アクティブマトリックスパネル２１と共通電極パネ
ル２２が図示しないシール材を介して貼り合わされ、そ
の間に液晶２３が封入された構造となっている。
【０００９】アクティブマトリックスパネル２１は、ガ
ラス基板３１上にゲート（走査）ライン３２とドレイン
（データ）ライン３３がマトリックス状に設けられ、そ
の各交点近傍に薄膜トランジスタ３４、画素電極３５及
びシールド型の補助容量電極３６が設けられた構造とな
っている。すなわち、ガラス基板３１の上面の所定の個
所にはゲート電極３７を含むゲートライン３２が形成さ
れ、他の所定の個所には補助容量電極３６が形成され、
その上面全体にはゲート絶縁膜３８が形成されている。
ゲート絶縁膜３８の上面の所定の個所にはポリシリコン
からなる半導体薄膜３９が形成され、半導体薄膜３９の
上面の中央部にはチャネル保護膜４０が形成されてい
る。この場合、チャネル保護膜４０は、ゲート電極３７
をマスクとした裏面露光によるセルフアライメントによ
り形成されている。また、チャネル保護膜４０の両側に
おける半導体薄膜３９は、ｎ型不純物の注入によりｎ型
不純物注入領域とされている。これらｎ型不純物注入領
域の各上面にはドレイン電極４１及びソース電極４２が
形成され、またこれら電極４１、４２の形成と同時にド
レインライン３３が形成されている。この場合、ドレイ
ン電極４１及びソース電極４２をクロム等のシリサイド
化可能な金属によって形成すると、これら電極４１、４
２と半導体薄膜３９間にシリサイド層（図示せず）が形
成される。ゲート絶縁膜３８の上面の所定の個所にはＩ
ＴＯからなる画素電極３５がソース電極４２に接続され
て形成されている。そして、全上面には配向膜４３が形
成されている。
ラス基板３１上にゲート（走査）ライン３２とドレイン
（データ）ライン３３がマトリックス状に設けられ、そ
の各交点近傍に薄膜トランジスタ３４、画素電極３５及
びシールド型の補助容量電極３６が設けられた構造とな
っている。すなわち、ガラス基板３１の上面の所定の個
所にはゲート電極３７を含むゲートライン３２が形成さ
れ、他の所定の個所には補助容量電極３６が形成され、
その上面全体にはゲート絶縁膜３８が形成されている。
ゲート絶縁膜３８の上面の所定の個所にはポリシリコン
からなる半導体薄膜３９が形成され、半導体薄膜３９の
上面の中央部にはチャネル保護膜４０が形成されてい
る。この場合、チャネル保護膜４０は、ゲート電極３７
をマスクとした裏面露光によるセルフアライメントによ
り形成されている。また、チャネル保護膜４０の両側に
おける半導体薄膜３９は、ｎ型不純物の注入によりｎ型
不純物注入領域とされている。これらｎ型不純物注入領
域の各上面にはドレイン電極４１及びソース電極４２が
形成され、またこれら電極４１、４２の形成と同時にド
レインライン３３が形成されている。この場合、ドレイ
ン電極４１及びソース電極４２をクロム等のシリサイド
化可能な金属によって形成すると、これら電極４１、４
２と半導体薄膜３９間にシリサイド層（図示せず）が形
成される。ゲート絶縁膜３８の上面の所定の個所にはＩ
ＴＯからなる画素電極３５がソース電極４２に接続され
て形成されている。そして、全上面には配向膜４３が形
成されている。
【００１０】そして、補助容量電極３６の画素電極３５
のほぼコ字状の所定の３辺と対応する部分は画素電極３
５と重ね合わされ、この重ね合わされた部分によって補
助容量部が形成されている。また、補助容量電極３６の
画素電極３５と重ね合わされた部分のほぼコ字状の所定
の３辺は画素開口部の一部のエッジを形成している。さ
らに、補助容量電極３６は、ドレインライン３３及びそ
の近傍の画素電極３５に対応する部分に設けられている
とともに、接地されている。そして、ドレインライン３
３と画素電極３５間の横方向の電界を補助容量電極３６
によって緩和し、これによりドレインライン３３と画素
電極３５間の寄生容量の減少を図っている。
のほぼコ字状の所定の３辺と対応する部分は画素電極３
５と重ね合わされ、この重ね合わされた部分によって補
助容量部が形成されている。また、補助容量電極３６の
画素電極３５と重ね合わされた部分のほぼコ字状の所定
の３辺は画素開口部の一部のエッジを形成している。さ
らに、補助容量電極３６は、ドレインライン３３及びそ
の近傍の画素電極３５に対応する部分に設けられている
とともに、接地されている。そして、ドレインライン３
３と画素電極３５間の横方向の電界を補助容量電極３６
によって緩和し、これによりドレインライン３３と画素
電極３５間の寄生容量の減少を図っている。
【００１１】ところで、このアクティブマトリックスパ
ネル２１では、薄膜トランジスタ３４のチャネル保護膜
４０をゲート電極３７をマスクとした裏面露光によるセ
ルフアライメントにより形成しているので、薄膜トラン
ジスタ３４をセルフアライメント構造とすることができ
る。この結果、薄膜トランジスタ３４を小型化すること
ができ、これに伴いゲート電極３７とソース電極４２間
の寄生容量を小さくすることができ、そしてその分だけ
補助容量電極３６と画素電極３５の重なり度合を小さく
して補助容量を小さくすることができ、したがって開口
率を大きくすることができる。
ネル２１では、薄膜トランジスタ３４のチャネル保護膜
４０をゲート電極３７をマスクとした裏面露光によるセ
ルフアライメントにより形成しているので、薄膜トラン
ジスタ３４をセルフアライメント構造とすることができ
る。この結果、薄膜トランジスタ３４を小型化すること
ができ、これに伴いゲート電極３７とソース電極４２間
の寄生容量を小さくすることができ、そしてその分だけ
補助容量電極３６と画素電極３５の重なり度合を小さく
して補助容量を小さくすることができ、したがって開口
率を大きくすることができる。
【００１２】一方、共通電極パネル２２はガラス基板５
１を備えている。ガラス基板５１の下面の各所定の個所
にはブラックマスク５２及びカラーフィルタ５３が形成
されている。ブラックマスク５２及びカラーフィルタ５
３の下面にはＩＴＯからなる共通電極５４が形成され、
共通電極５４の下面には配向膜５５が形成されている。
１を備えている。ガラス基板５１の下面の各所定の個所
にはブラックマスク５２及びカラーフィルタ５３が形成
されている。ブラックマスク５２及びカラーフィルタ５
３の下面にはＩＴＯからなる共通電極５４が形成され、
共通電極５４の下面には配向膜５５が形成されている。
【００１３】ところで、アクティブマトリックスパネル
２１と共通電極パネル２２を図示しないシール材を介し
て貼り合わせる場合、５〜８μｍ程度の位置ずれが生じ
ることがある。そこで、この液晶表示装置では、このよ
うな位置ずれに対応することができるようになってい
る。次に、これについて説明する。図１（Ａ）において
一点鎖線で示すものは、アクティブマトリックスパネル
２１と共通電極パネル２２を位置ずれを生じることなく
貼り合わせた場合におけるカラーフィルタ５３の外形、
つまりブラックマスク５２の開口部５２ａを示す。この
場合、ブラックマスク５２の開口部５２ａの所定の３辺
は、ほぼコ字状であって、画素電極３５のエッジと補助
容量電極３６のエッジの中間に位置している。
２１と共通電極パネル２２を図示しないシール材を介し
て貼り合わせる場合、５〜８μｍ程度の位置ずれが生じ
ることがある。そこで、この液晶表示装置では、このよ
うな位置ずれに対応することができるようになってい
る。次に、これについて説明する。図１（Ａ）において
一点鎖線で示すものは、アクティブマトリックスパネル
２１と共通電極パネル２２を位置ずれを生じることなく
貼り合わせた場合におけるカラーフィルタ５３の外形、
つまりブラックマスク５２の開口部５２ａを示す。この
場合、ブラックマスク５２の開口部５２ａの所定の３辺
は、ほぼコ字状であって、画素電極３５のエッジと補助
容量電極３６のエッジの中間に位置している。
【００１４】さて、画素電極３５と補助容量電極３６の
重なり部の間隔Ｔを１０〜１６μｍ程度とすると、アク
ティブマトリックスパネル２１と共通電極パネル２２を
貼り合わせたとき、５〜８μｍ程度の位置ずれが左右方
向あるいは上下方向に生じても、ブラックマスク５２の
開口部５２ａのほぼコ字状の所定の３辺が補助容量電極
３６のエッジから食み出さないようにすることができ
る。したがって、このようにすると、アクティブマトリ
ックスパネル２１と共通電極パネル２２を貼り合わせた
とき、左右方向の位置ずれが生じても、開口率が変化し
ないようにすることができる。一方、上下方向の位置ず
れが生じた場合には、このうちの一の方向については開
口率が減少するが、他の方向については開口率が変化し
ないようにすることができる。
重なり部の間隔Ｔを１０〜１６μｍ程度とすると、アク
ティブマトリックスパネル２１と共通電極パネル２２を
貼り合わせたとき、５〜８μｍ程度の位置ずれが左右方
向あるいは上下方向に生じても、ブラックマスク５２の
開口部５２ａのほぼコ字状の所定の３辺が補助容量電極
３６のエッジから食み出さないようにすることができ
る。したがって、このようにすると、アクティブマトリ
ックスパネル２１と共通電極パネル２２を貼り合わせた
とき、左右方向の位置ずれが生じても、開口率が変化し
ないようにすることができる。一方、上下方向の位置ず
れが生じた場合には、このうちの一の方向については開
口率が減少するが、他の方向については開口率が変化し
ないようにすることができる。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、薄膜トランジスタをセルフアライメント構造として
いるので、薄膜トランジスタを小型化することができ、
これに伴いゲート電極とソース電極間の寄生容量を小さ
くすることができ、そしてその分だけ補助容量電極と画
素電極の重なり度合を小さくして補助容量を小さくする
ことができ、したがって開口率を大きくすることができ
る。
ば、薄膜トランジスタをセルフアライメント構造として
いるので、薄膜トランジスタを小型化することができ、
これに伴いゲート電極とソース電極間の寄生容量を小さ
くすることができ、そしてその分だけ補助容量電極と画
素電極の重なり度合を小さくして補助容量を小さくする
ことができ、したがって開口率を大きくすることができ
る。
【図１】（Ａ）はこの発明の一実施例を適用した液晶表
示装置の要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断
面図。
示装置の要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断
面図。
【図２】（Ａ）は従来のアクティブマトリックスパネル
の一部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
の一部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
２１ アクティブマトリックスパネル ３２ ゲート（走査）ライン ３３ ドレイン（データ）ライン ３４ 薄膜トランジスタ ３５ 画素電極 ３６ 補助容量電極
Claims (3)
- 【請求項１】 マトリックス状に設けられた走査ライン
とデータラインの各交点近傍にセルフアライメント構造
の薄膜トランジスタ、画素電極及びシールド型の補助容
量電極を設けたことを特徴とするアクティブマトリック
スパネル。 - 【請求項２】 前記アクティブマトリックスパネルは液
晶を介して対向配置された１対の基板を含み、前記薄膜
トランジスタ、画素電極及び補助容量電極は一方の基板
上に形成され、他方の基板上には、開口部を有するブラ
ックマスクが形成されていることを特徴とする請求項１
記載のアクティブマトリックスパネル。 - 【請求項３】 前記他方の基板に形成されたブラックマ
スクはその開口部を形成するエッジがデータラインと補
助容量電極のエッジの中間に位置していることを特徴と
する請求項２記載のアクティブマトリックスパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24872994A JPH0887025A (ja) | 1994-09-16 | 1994-09-16 | アクティブマトリックスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24872994A JPH0887025A (ja) | 1994-09-16 | 1994-09-16 | アクティブマトリックスパネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887025A true JPH0887025A (ja) | 1996-04-02 |
Family
ID=17182488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24872994A Pending JPH0887025A (ja) | 1994-09-16 | 1994-09-16 | アクティブマトリックスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0887025A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10293286A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 液晶表示装置の駆動方法 |
| US6172729B1 (en) * | 1998-05-26 | 2001-01-09 | Nec Corporation | Liquid crystal display device of delta arrangement having pixel openings with sides oblique to scan lines |
| JP2008009375A (ja) * | 2006-05-31 | 2008-01-17 | Hitachi Displays Ltd | 表示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03260632A (ja) * | 1990-03-12 | 1991-11-20 | Fujitsu Ltd | 薄膜トランジスタマトリクスの製造方法 |
| JPH0490513A (ja) * | 1990-08-03 | 1992-03-24 | Casio Comput Co Ltd | 液晶表示素子 |
| JPH05150262A (ja) * | 1991-11-28 | 1993-06-18 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH05203994A (ja) * | 1991-09-24 | 1993-08-13 | Toshiba Corp | 液晶表示装置 |
| JPH06163581A (ja) * | 1992-11-27 | 1994-06-10 | Toshiba Corp | 薄膜トランジスタおよびその製造方法 |
-
1994
- 1994-09-16 JP JP24872994A patent/JPH0887025A/ja active Pending
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|---|---|---|---|---|
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| JP2008009375A (ja) * | 2006-05-31 | 2008-01-17 | Hitachi Displays Ltd | 表示装置 |
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