JP3326832B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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Description
【０００１】
【産業上の利用分野】本発明は表示装置、特にアクティ
ブマトリクス型の液晶ディスプレイに関するものであ
る。
ブマトリクス型の液晶ディスプレイに関するものであ
る。
【０００２】
【従来の技術】従来、２枚の基板間に液晶を挟持し、少
なくとも一方の基板上にスイッチング素子を形成したア
クティブマトリクス液晶表示装置の一画素部分は、たと
えば図１、及び図１のＸ−Ｘ’間に於ける断面図である
図２に示す様な構成となっている。ガラス、石英、サフ
ァイア等の基板１１上に不純物を添加した多結晶シリコ
ン等のＮ+ シリコン薄膜からなるソース領域１２・ドレ
イン領域１３が形成されている。これらのソース領域１
２・ドレイン領域１３の上側に接して、この両者を結ぶ
様に多結晶シリコン等のシリコン薄膜からなるチャネル
領域１４が設けられている。これら全体をシリコン酸化
膜等の絶縁膜から成るゲート絶縁膜１５が被覆してお
り、この上に金属、透明導電膜等から成るゲート電極、
兼走査線１６が形成されている。この上に、シリコン酸
化膜等の絶縁膜から成る層間絶縁膜１７が被膜してお
り、コンタクト・ホール１８を介して、金属、透明導電
膜等から成る信号線１９、同じく画素電極２０がソース
領域１２・ドレイン領域１３に各々接続されている。こ
の時、画素電極２０は前段の走査線に重なっており、保
持容量を形成している。この様に画素電極と信号線は同
一平面上に形成するのが一般的である。
なくとも一方の基板上にスイッチング素子を形成したア
クティブマトリクス液晶表示装置の一画素部分は、たと
えば図１、及び図１のＸ−Ｘ’間に於ける断面図である
図２に示す様な構成となっている。ガラス、石英、サフ
ァイア等の基板１１上に不純物を添加した多結晶シリコ
ン等のＮ+ シリコン薄膜からなるソース領域１２・ドレ
イン領域１３が形成されている。これらのソース領域１
２・ドレイン領域１３の上側に接して、この両者を結ぶ
様に多結晶シリコン等のシリコン薄膜からなるチャネル
領域１４が設けられている。これら全体をシリコン酸化
膜等の絶縁膜から成るゲート絶縁膜１５が被覆してお
り、この上に金属、透明導電膜等から成るゲート電極、
兼走査線１６が形成されている。この上に、シリコン酸
化膜等の絶縁膜から成る層間絶縁膜１７が被膜してお
り、コンタクト・ホール１８を介して、金属、透明導電
膜等から成る信号線１９、同じく画素電極２０がソース
領域１２・ドレイン領域１３に各々接続されている。こ
の時、画素電極２０は前段の走査線に重なっており、保
持容量を形成している。この様に画素電極と信号線は同
一平面上に形成するのが一般的である。
【０００３】しかしこの場合、画素電極と信号線がショ
ートしない様に間隔をあけなければならず、開口率の低
下が問題となる。 その対策として、信号線を先に形成
し、その上に絶縁膜を堆積した後、画素電極を形成する
方法が提案されている。この方法を用いると、画素電極
を信号線上にまで延ばす事が出来るので、大幅な開口率
の向上が期待出来る。その一例を図３、及び図３のＸ−
Ｘ’間に於ける断面図である図４に示す。ガラス、石
英、サファイア等の基板３１上に不純物を添加した多結
晶シリコン等のＮ+ シリコン薄膜からなるソース領域３
２・ドレイン領域３３が形成されている。これらのソー
ス領域３２・ドレイン領域３３の上側に接して、この両
者を結ぶ様に多結晶シリコン等のシリコン薄膜からなる
チャネル領域３４が設けられている。これら全体をシリ
コン酸化膜等の絶縁膜から成るゲート絶縁膜３５が被覆
しており、この上に金属、透明導電膜等から成るゲート
電極、兼走査線３６が形成されている。この上に、シリ
コン酸化膜等の絶縁膜から成る層間絶縁膜３７が被膜し
ており、コンタクト・ホール３８を介して、金属、透明
導電膜等から成る信号線３９がソース領域３２と接続さ
れている。この上に、第二の層間絶縁膜４０が堆積さ
れ、第二のコンタクト・ホール４１を介して、画素電極
４２がドレイン領域３３と接続されている。この時、画
素電極２０は前段の走査線に重なって、保持容量を形成
すると共に、信号線上にも延びて開口率を向上させてい
る。信号線と画素電極を重ね合わせた場合、クロストー
クの発生が危惧されるが、信号線上に堆積する絶縁膜を
充分厚くする事で回避できる。その理由から、この絶縁
膜には、膜厚を厚くでき、また比較的誘電率の小さいポ
リイミドが用いられる。
ートしない様に間隔をあけなければならず、開口率の低
下が問題となる。 その対策として、信号線を先に形成
し、その上に絶縁膜を堆積した後、画素電極を形成する
方法が提案されている。この方法を用いると、画素電極
を信号線上にまで延ばす事が出来るので、大幅な開口率
の向上が期待出来る。その一例を図３、及び図３のＸ−
Ｘ’間に於ける断面図である図４に示す。ガラス、石
英、サファイア等の基板３１上に不純物を添加した多結
晶シリコン等のＮ+ シリコン薄膜からなるソース領域３
２・ドレイン領域３３が形成されている。これらのソー
ス領域３２・ドレイン領域３３の上側に接して、この両
者を結ぶ様に多結晶シリコン等のシリコン薄膜からなる
チャネル領域３４が設けられている。これら全体をシリ
コン酸化膜等の絶縁膜から成るゲート絶縁膜３５が被覆
しており、この上に金属、透明導電膜等から成るゲート
電極、兼走査線３６が形成されている。この上に、シリ
コン酸化膜等の絶縁膜から成る層間絶縁膜３７が被膜し
ており、コンタクト・ホール３８を介して、金属、透明
導電膜等から成る信号線３９がソース領域３２と接続さ
れている。この上に、第二の層間絶縁膜４０が堆積さ
れ、第二のコンタクト・ホール４１を介して、画素電極
４２がドレイン領域３３と接続されている。この時、画
素電極２０は前段の走査線に重なって、保持容量を形成
すると共に、信号線上にも延びて開口率を向上させてい
る。信号線と画素電極を重ね合わせた場合、クロストー
クの発生が危惧されるが、信号線上に堆積する絶縁膜を
充分厚くする事で回避できる。その理由から、この絶縁
膜には、膜厚を厚くでき、また比較的誘電率の小さいポ
リイミドが用いられる。
【０００４】
【発明が解決しようとする課題】しかし、画素電極を信
号線や走査線上に延ばす事で開口率は向上するものの、
その効果には限界がある。即ち、従来の技術では全ての
画素電極を同時に形成する為、画素電極と、それと隣合
う画素電極の間には必然的にスペースが生じる。このス
ペースは、マスク設計の際のデザイン・ルールで決定さ
れ、このスペースが大きい程開口率が低下する。
号線や走査線上に延ばす事で開口率は向上するものの、
その効果には限界がある。即ち、従来の技術では全ての
画素電極を同時に形成する為、画素電極と、それと隣合
う画素電極の間には必然的にスペースが生じる。このス
ペースは、マスク設計の際のデザイン・ルールで決定さ
れ、このスペースが大きい程開口率が低下する。
【０００５】本発明は以上の様な問題点を解決するもの
であり、その目的とするところは、画素電極間のスペー
スを小さく、或は無くす方法を提案する事である。
であり、その目的とするところは、画素電極間のスペー
スを小さく、或は無くす方法を提案する事である。
【０００６】
【課題を解決するための手段】本発明の液晶表示装置
は、基板上に配置された複数の走査線及び複数の信号線
と、前記走査線及び前記信号線の交点に対応して配置さ
れるスイッチング素子及び当該スイッチング素子に接続
される画素電極とを有する液晶表示装置において、前記
画素電極のうち互いに隣接する第一のスイッチング素子
に対応する第一の画素電極と、第二のスイッチング素子
に対応する第二の画素電極は、基板面からの高さが異な
る別の面上に各々設けられ、かつ前記第一の画素電極と
第二の画素電極とは、互いに隣接する位置において端部
が絶縁膜を介して重なり合っており、前記絶縁膜を介し
ての第一及び第二の画素電極の端部の重なりは、前記第
一の画素電極上に絶縁膜が形成され、該絶縁膜上に前記
第二の画素電極の端部が前記第一の画素電極の端部に重
なり合うよう形成されることにより設けられ、また前記
第一の画素電極と前記第二の画素電極の重なり合う部分
は、前記信号線又は前記走査線の上に層間絶縁膜を介し
て重なることを特徴とする。
は、基板上に配置された複数の走査線及び複数の信号線
と、前記走査線及び前記信号線の交点に対応して配置さ
れるスイッチング素子及び当該スイッチング素子に接続
される画素電極とを有する液晶表示装置において、前記
画素電極のうち互いに隣接する第一のスイッチング素子
に対応する第一の画素電極と、第二のスイッチング素子
に対応する第二の画素電極は、基板面からの高さが異な
る別の面上に各々設けられ、かつ前記第一の画素電極と
第二の画素電極とは、互いに隣接する位置において端部
が絶縁膜を介して重なり合っており、前記絶縁膜を介し
ての第一及び第二の画素電極の端部の重なりは、前記第
一の画素電極上に絶縁膜が形成され、該絶縁膜上に前記
第二の画素電極の端部が前記第一の画素電極の端部に重
なり合うよう形成されることにより設けられ、また前記
第一の画素電極と前記第二の画素電極の重なり合う部分
は、前記信号線又は前記走査線の上に層間絶縁膜を介し
て重なることを特徴とする。
【０００７】
【作用】少なくとも隣合う画素電極を別々の工程で、且
つ別平面上に画素電極の端部が重なり合うように形成す
る事で、画素電極間のスペースを全く無くす事が出来
る。これにより開口率の増大が可能となり、優れた画質
の液晶表示装置の実現が可能となった。
つ別平面上に画素電極の端部が重なり合うように形成す
る事で、画素電極間のスペースを全く無くす事が出来
る。これにより開口率の増大が可能となり、優れた画質
の液晶表示装置の実現が可能となった。
【０００８】
（実施例１）図５は本発明の実施例を示す構造断面図で
ある。ガラス基板５０１上にＮ+ ポリシリコンからなる
ソース領域５０２・ドレイン領域５０３が形成され、こ
れらソース領域５０２・ドレイン領域５０３の上側に接
して、この両者を結ぶ様にポリシリコンからなるチャネ
ル領域５０４が設けられている。これら全体をシリコン
酸化膜から成るゲート絶縁膜５０５が被覆しており、こ
の上にゲート電極、兼走査線５０６が形成されている。
ある。ガラス基板５０１上にＮ+ ポリシリコンからなる
ソース領域５０２・ドレイン領域５０３が形成され、こ
れらソース領域５０２・ドレイン領域５０３の上側に接
して、この両者を結ぶ様にポリシリコンからなるチャネ
ル領域５０４が設けられている。これら全体をシリコン
酸化膜から成るゲート絶縁膜５０５が被覆しており、こ
の上にゲート電極、兼走査線５０６が形成されている。
【０００９】この上に、シリコン酸化膜から成る層間絶
縁膜５０７が被膜しており、コンタクト・ホール５０８
を介して、アルミニウムから成る信号線５０９がソース
領域５０２と接続されている。この上に、ポリイミド膜
５１０が堆積されており、第二のコンタクト・ホール５
１１を介して、第一の画素電極５１２がドレイン領域５
０３と接続されている。同時に、この第一の画素電極５
１２は信号線５０９に重なっている。更にこの上に、第
二のポリイミド膜５１３が堆積されており、第三のコン
タクト・ホール５１４を介して、第二の画素電極５１５
がドレイン領域５０３と接続されている。同時に、この
第二の画素電極５１５は信号線５０９と、隣合う第一の
画素電極５１２に重なっている。
縁膜５０７が被膜しており、コンタクト・ホール５０８
を介して、アルミニウムから成る信号線５０９がソース
領域５０２と接続されている。この上に、ポリイミド膜
５１０が堆積されており、第二のコンタクト・ホール５
１１を介して、第一の画素電極５１２がドレイン領域５
０３と接続されている。同時に、この第一の画素電極５
１２は信号線５０９に重なっている。更にこの上に、第
二のポリイミド膜５１３が堆積されており、第三のコン
タクト・ホール５１４を介して、第二の画素電極５１５
がドレイン領域５０３と接続されている。同時に、この
第二の画素電極５１５は信号線５０９と、隣合う第一の
画素電極５１２に重なっている。
【００１０】（実施例２）図６は本発明の他の実施例を
示す構造断面図である。ガラス基板６０１上に、Ｎ+ ポ
リシリコンからなるソース領域６０２・ドレイン領域６
０３が形成され、これらソース領域６０２・ドレイン領
域６０３に接して、この両者を結ぶ様にポリシリコンか
らなるチャネル領域６０４が設けられている。これら全
体をシリコン酸化膜から成るゲート絶縁膜６０５が被覆
しており、この上にゲート電極、兼走査線６０６が形成
されている。
示す構造断面図である。ガラス基板６０１上に、Ｎ+ ポ
リシリコンからなるソース領域６０２・ドレイン領域６
０３が形成され、これらソース領域６０２・ドレイン領
域６０３に接して、この両者を結ぶ様にポリシリコンか
らなるチャネル領域６０４が設けられている。これら全
体をシリコン酸化膜から成るゲート絶縁膜６０５が被覆
しており、この上にゲート電極、兼走査線６０６が形成
されている。
【００１１】この上に、シリコン酸化膜から成る層間絶
縁膜６０７が被膜しており、コンタクト・ホール６０８
を介して、アルミニウムから成る信号線６０９がソース
領域６０２と接続されている。この上に、ポリイミド膜
６１０が堆積されており、第二のコンタクト・ホール６
１１を介して、第一の画素電極６１２がドレイン領域６
０３と接続されている。同時に、この第一の画素電極６
１２は信号線６０９に重なっている。更にこの上に、第
二のポリイミド膜６１３が堆積されており、第三のコン
タクト・ホール６１４を介して、第二の画素電極６１５
がドレイン領域６０３と接続されている。同時に、この
第二の画素電極６１５は信号線６０９と重なっている。
また、図示しないが、この第二の画素電極６１５は走査
線６０６とも重なっていて、信号線６０９、走査線６０
６は、遮光膜の役割も兼ねている。
縁膜６０７が被膜しており、コンタクト・ホール６０８
を介して、アルミニウムから成る信号線６０９がソース
領域６０２と接続されている。この上に、ポリイミド膜
６１０が堆積されており、第二のコンタクト・ホール６
１１を介して、第一の画素電極６１２がドレイン領域６
０３と接続されている。同時に、この第一の画素電極６
１２は信号線６０９に重なっている。更にこの上に、第
二のポリイミド膜６１３が堆積されており、第三のコン
タクト・ホール６１４を介して、第二の画素電極６１５
がドレイン領域６０３と接続されている。同時に、この
第二の画素電極６１５は信号線６０９と重なっている。
また、図示しないが、この第二の画素電極６１５は走査
線６０６とも重なっていて、信号線６０９、走査線６０
６は、遮光膜の役割も兼ねている。
【００１２】以上、本発明を実現する為の実施例の一例
を説明した。ここでは信号線上に形成する絶縁膜や、画
素電極間に形成する絶縁膜として、ポリイミド膜を用い
ているが、それ以外に例えばシリコン酸化膜等であって
も本発明の主旨を逸しない。
を説明した。ここでは信号線上に形成する絶縁膜や、画
素電極間に形成する絶縁膜として、ポリイミド膜を用い
ているが、それ以外に例えばシリコン酸化膜等であって
も本発明の主旨を逸しない。
【００１３】
【発明の効果】本発明を用いる事により、開口率が大き
く出来、優れた画質の液晶表示装置の実現が可能となっ
た。
く出来、優れた画質の液晶表示装置の実現が可能となっ
た。
【図１】従来型のアクティブマトリクス液晶表示装置に
於ける一画素部分の例を示す図である。
於ける一画素部分の例を示す図である。
【図２】図１のＸ−Ｘ’間に於ける断面図である。
【図３】従来型のアクティブマトリクス液晶表示装置に
於ける一画素部分の他の例を示す図である。
於ける一画素部分の他の例を示す図である。
【図４】図３のＸ−Ｘ’間に於ける断面図である。
【図５】本発明の実施例を示す構造断面図である。
【図６】本発明の実施例を実現する為の工程断面図であ
る。
る。
１１，３１，５０１，６０１・・・基板 １２，３２，５０２，６０２・・・ソース領域 １３，３３，５０３，６０３・・・ドレイン領域 １４，３４，５０４，６０４・・・チャネル領域 １５，３５，５０５，６０５・・・ゲート絶縁膜 １６，３６，５０６，６０６・・・ゲート電極及び走査
線 １７，３７，５０７，６０７・・・層間絶縁膜 １８，３８，５０８，６０８・・・コンタクト・ホール １９，３９，５０９，６０９・・・信号線 ５１０，６１０・・・ポリイミド膜 ２０，４２，５１２，６１２・・・画素電極 ４０・・・第二の層間絶縁膜 ４１，５１１，６１１・・・第二のコンタクト・ホール ５１５，６１５・・・第二の画素電極 ５１３，６１３・・・第二のポリイミド膜 ５１４，６１４・・・第三のコンタクト・ホール
線 １７，３７，５０７，６０７・・・層間絶縁膜 １８，３８，５０８，６０８・・・コンタクト・ホール １９，３９，５０９，６０９・・・信号線 ５１０，６１０・・・ポリイミド膜 ２０，４２，５１２，６１２・・・画素電極 ４０・・・第二の層間絶縁膜 ４１，５１１，６１１・・・第二のコンタクト・ホール ５１５，６１５・・・第二の画素電極 ５１３，６１３・・・第二のポリイミド膜 ５１４，６１４・・・第三のコンタクト・ホール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1343 G02F 1/1333 G02F 1/1362
Claims (1)
- 【請求項１】 基板上に配置された複数の走査線及び複
数の信号線と、前記走査線及び前記信号線の交点に対応
して配置されるスイッチング素子及び当該スイッチング
素子に接続される画素電極とを有する液晶表示装置にお
いて、 前記画素電極のうち互いに隣接する第一のスイッチング
素子に対応する第一の画素電極と、第二のスイッチング
素子に対応する第二の画素電極は、前記基板の基板面か
らの高さが異なる別の面上に各々設けられ、かつ前記第
一の画素電極と第二の画素電極とは、互いに隣接する位
置において端部が絶縁膜を介して重なり合っており、前記絶縁膜を介しての第一及び第二の画素電極の端部の
重なりは、前記第一の画素電極上に絶縁膜が形成され、
該絶縁膜上に前記第二の画素電極の端部が前記第一の画
素電極の端部に重なり合うよう形成されることにより設
けられ 、また 前記第一の画素電極と前記第二の画素電極の重なり
合う部分は、前記信号線又は前記走査線の上に層間絶縁
膜を介して重なることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31220592A JP3326832B2 (ja) | 1992-11-20 | 1992-11-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31220592A JP3326832B2 (ja) | 1992-11-20 | 1992-11-20 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06160875A JPH06160875A (ja) | 1994-06-07 |
| JP3326832B2 true JP3326832B2 (ja) | 2002-09-24 |
Family
ID=18026474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31220592A Expired - Fee Related JP3326832B2 (ja) | 1992-11-20 | 1992-11-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3326832B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001125510A (ja) * | 1995-11-17 | 2001-05-11 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型ｅｌ表示装置 |
| JP3798186B2 (ja) * | 1999-06-14 | 2006-07-19 | 富士通株式会社 | 液晶表示基板及びその製造方法、並びに液晶表示装置 |
| JP4661060B2 (ja) * | 2004-03-05 | 2011-03-30 | カシオ計算機株式会社 | トランジスタアレイ基板及び液晶ディスプレイパネル |
| WO2011096276A1 (en) * | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP6662665B2 (ja) | 2015-03-19 | 2020-03-11 | 株式会社半導体エネルギー研究所 | 液晶表示装置及び該液晶表示装置を用いた電子機器 |
| US10330993B2 (en) | 2016-12-23 | 2019-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP7345293B2 (ja) * | 2019-06-28 | 2023-09-15 | スタンレー電気株式会社 | 液晶素子、照明装置 |
| CN112068346A (zh) * | 2020-09-28 | 2020-12-11 | 成都中电熊猫显示科技有限公司 | 阵列基板以及液晶显示面板 |
-
1992
- 1992-11-20 JP JP31220592A patent/JP3326832B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06160875A (ja) | 1994-06-07 |
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Legal Events
| Date | Code | Title | Description |
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