JP2002151522A - アクティブマトリクス基板及びその製造方法ならびに表示装置 - Google Patents

アクティブマトリクス基板及びその製造方法ならびに表示装置

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Abstract

(57)【要約】 【課題】 プラスチック基板上に薄膜トランジスタアレ
イを形成したアクティブマトリクス基板を提供する。 【解決手段】 プラスチック基板１と、プラスチック基
板１上に形成された複数の走査配線２と、絶縁膜を介し
て走査配線２と交差する複数の信号配線５と、プラスチ
ック基板１上に形成され、対応する走査配線２上の走査
信号に応答して動作する複数の薄膜トランジスタ１０
と、薄膜トランジスタ１０を介して信号配線５と電気的
に接続される複数の画素電極１４とを備えている。対応
する画素電極１４と薄膜トランジスタ１０は、導電部材
９によって相互接続されており、画素電極１４および導
電部材９は、それぞれ、隣接する異なる走査配線と交差
している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス基板およびその製造方法、ならびに、当該アクティ
ブマトリクス基板を用いた表示装置およびその製造方法
に関する。
【０００２】
【従来の技術】近年、液晶表示装置は、室内で使用され
るデスクトップ型コンピュータやテレビジョン装置の画
像表示素子としてだけではなく、携帯電話、ノート型ま
たはラップトップ型パーソナルコンピュータ、携帯テレ
ビ、デジタルカメラ、デジタルカムコーダなどの各種携
帯型電子装置、更にはカーナビゲーション装置などの車
載用電子装置における情報表示素子としても広く利用さ
れている。
【０００３】各種液晶表示装置のうち、マトリクス電極
で駆動される液晶表示装置は、パッシブマトリクス駆動
により動作する表示装置とアクティブマトリクス駆動に
より動作する表示装置に大別される。このうち、アクテ
ィブマトリクス型表示装置では、行（ｒｏｗ）および列
（ｃｏｌｕｍｎ）からなるマトリクス状に配列された画
素毎にスイッチング素子が設けられており、互いに交差
するように配列された複数の信号配線および走査配線を
用いてスイッチング素子を制御し、選択された画素電極
に所望の信号電荷（データ信号）を与えることができ
る。
【０００４】まず、図４３および図４４を参照しなが
ら、従来のアクティブマトリクス型表示装置を説明す
る。図４３は液晶表示装置の概略構成を示しており、図
４４は典型的な液晶パネルの断面構成を示している。
【０００５】液晶表示装置は、図４３に示されるよう
に、光を空間的に変調する液晶パネル５０、液晶バネル
内のスイッチング素子を選択的に駆動するためのゲート
ドライブ回路５１、液晶パネル５０内の各画素電極に信
号を与えるソースドライブ回路５２、ゲートドライバ／
ソースドライバ５３などから構成されている。
【０００６】液晶パネル５０は、図４４に示されるよう
に、ガラスから形成された一対の透明絶縁基板５４およ
び５５と、これらの基板５４および５５に挟まれた液晶
層（例えばツイステッド・ネマティック液晶層）３８
と、これらの外側に配置された一対の偏光子５６とを備
えている。
【０００７】基板５４の液晶層側面には複数の画素電極
１１４がマトリクス状に配列されており、画素電極１１
４および対向基板５５上の共通透明電極３６により、液
晶層３８の選択された部分に所望の電圧を印加すること
ができる。画素電極１１４は、基板５４上に形成された
薄膜トランジスタ１１０および信号配線（不図示）を介
してソースドライブ回路５２に接続されている。薄膜ト
ランジスタ１１０のスイッチング動作は、基板５４上に
形成された走査配線によって制御される。この走査配線
は、ゲートドライバ回路５１に接続されている。
【０００８】一方、基板５５の液晶層側の面には、ブラ
ックマトリクス３５、カラーフィルタ（Ｒ、Ｇ、Ｂ）、
および共通透明電極３６が設けられている。
【０００９】基板５４および基板５５の液晶層側は、い
ずれも配向膜３７によって覆われ、液晶層３８中には数
μｍ径のスペーサ４０が分散されている。
【００１０】上述の構成を備えた基板５４は、全体とし
て「アクティブマトリクス基板」と称されている。これ
に対して、基板５５は「対向基板」と称されている。
【００１１】以下、従来のアクティブマトリクス基板に
ついて、その構造を説明する。
【００１２】図４５（ａ）は、従来のアクティブマトリ
クス基板における単位画素領域のレイアウトを示してお
り、図４５（ｂ）は、そのＡ−Ａ’線断面を示してい
る。
【００１３】図示されている例では、ガラス基板１２１
上に、複数の走査配線１０２と、走査配線１０２に交差
する複数の信号配線１０５とが設けられている。走査配
線１０２と信号配線１０５とは異なる層（レイヤ）のレ
ベルに位置し、それらの中間レイヤに配置された絶縁膜
１０４によって分離されている。
【００１４】走査配線１０２と信号配線１０５によって
囲まれた矩形領域内には、透明導電膜などからなる画素
電極１１４が形成されている。画素電極１１４は、走査
配線１０２と信号配線１０５とが交差する部分の近傍に
形成された薄膜トランジスタ１１０を介して、信号配線
１０５から信号電荷を受け取る。画素電極１１４の下に
は走査配線１０２に平行な補助容量配線１１３が形成さ
れており、画素電極１１４と補助容量配線１１３との間
に補助容量を形成する。
【００１５】薄膜トランジスタ１１０は、走査配線１０
２から垂直に突出する支線（ゲート電極１０３）と、ゲ
ート電極１０３を覆うゲート絶縁膜１０４と、ゲート絶
縁膜１０４を介してゲート電極１０３と重なり合ってい
る真性半導体層１０６と、真性半導体層１０６上に形成
された不純物添加半導体層１０７と、不純物添加半導体
層１０７を介して真性半導体層１０６のソース／ドレイ
ン領域に接続されるソース電極１０８およびドレイン電
極１０９を備えている。ソース電極１０８は、信号配線
１０５から垂直に突出する支線であり、信号配線１０５
と一体的に形成されている。
【００１６】ドレイン電極１０９は、薄膜トランジスタ
１１０のドレイン領域と画素電極１１４とを電気的に接
続する導電部材であり、金属膜をパターニングすること
によって、信号配線１０５およびソース電極１０８とと
もに形成される。すなわち、この例では、信号配線１０
５、ソース電極１０８、およびドレイン電極１０９は、
同一レイヤに属しており、相互の配置関係はフォトリソ
グラフィ工程で用いるマスクパターンによって規定され
る。
【００１７】ソース電極１０８とドレイン電極１０９と
の間は、真性半導体層１０６のチャネル領域を介して接
続されており、チャネル領域の導通状態はゲート電極１
０３の電位によって制御される。薄膜トランジスタ１１
０がｎチャネル型である場合、ゲート電極１０３の電位
をトランジスタの反転しきい値以上に増加させれば、薄
膜トランジスタ１１０はオン状態になる。このとき、ソ
ース電極１０８とドレイン電極１０９とは電気的に導通
するため、信号配線１０５と画素電極１１４との間で電
荷のやりとりが行なわれる。
【００１８】薄膜トランジスタ１１０を正常に動作させ
るには、ソース電極１０８およびドレイン電極１０９の
少なくとも一部分をゲート電極１０３に重ねる必要があ
る。ゲート電極１０３の線幅は、１０μｍ程度またはそ
れ以下であるため、信号配線１０５、ソース電極１０
８、およびドレイン電極１０９を形成するためのフォト
リソグラフィ工程においては、基板１２１上に既に形成
されているゲート電極１０３に対する位置合わせ（以
下、「アライメント」と称する。）を高い精度で実行す
る必要がある。通常、±数μｍ以下のアライメント精度
が要求される。
【００１９】また、ゲート電極１０３とドレイン電極１
０９との間の重なり領域の面積は、表示特性を左右する
ゲート・ドレイン間容量Ｃgdを規定し、このゲート・ド
レイン間容量Ｃgdの大きさが基板面内でばらつくと、表
示品質が劣化する。このため、実際の生産工程において
は、露光装置のアライメント精度を±１μｍ以下に制御
し、アライメントズレを可能な限り小さく抑えている。
【００２０】このように、近年のアクティブマトリクス
基板の製造に要求されるアライメント精度は非常に高
く、この要求に対応する露光装置が開発され・実用化さ
れている。しかし、アライメント精度の高い露光装置が
実用化される以前は、製造歩留まりを向上させるため、
アクティブマトリクス基板の配置レイアウトを工夫し、
アライメントマージンを大きくしていた。
【００２１】図４６は、露光装置のアライメント精度が
悪かった時代に提案されたアクティブマトリクス基板の
レイアウトである。図示されている構成では、ドレイン
電極１０９が画素電極１１４から信号配線１０５に対し
て平行に延び、走査配線１０２と交差している。薄膜ト
ランジスタ１１０は、信号配線１０５と走査配線１０２
とが交差する部分およびその近傍に形成されている。こ
の例では、走査配線１０２も信号配線１０５も支線を有
しておらず、走査配線１０２そのものがゲート電極とし
て機能するとともに、信号配線１０５の一部がソース電
極１０８として機能する。
【００２２】上記構成を有するアクティブマトリクス基
板は、次のようにして作製される。
【００２３】まず、ガラス基板１０１上に透明導電膜１
６１および不純物添加半導体層１０７を順次堆積した
後、第１のマスクを用いて不純物添加半導体層１０７お
よび透明導電膜１６１をパターンニングし、信号配線１
０５、ドレイン電極１０９、および画素電極１１４を形
成する。
【００２４】次に、真性半導体層１０６、ゲート絶縁膜
１０４、および金属薄膜１０２を順次積層した後、第２
のマスクを用い、金属薄膜１０２、ゲート絶縁膜１０
４、および真性半導体層１０６を順次パターニングす
る。こうして、金属薄膜１０２から走査配線１０２およ
び補助容量配線１１３を形成する。
【００２５】このような方法によれば、最初に形成した
信号配線１０５およびドレイン電極１０９に対し、後に
形成する走査配線１０２の位置が多少ずれたとしても、
信号配線１０５と走査配線１０２との重なり、および、
ドレイン電極１０９と走査配線１０２の重なりを確保す
ることができ、ゲート・ドレイン間容量Ｃgdのバラツキ
も抑制される。
【００２６】しかし、図４６の構成では、真性半導体層
１０６が走査配線１０２の下層レベルに存在しており、
全ての信号配線１０５を横切るようにして直線状に長く
延びている。このため、薄膜トランジスタ１１０をオン
状態にするための走査信号（選択信号）を走査配線１０
５に入力したとき、図示されているドレイン電極１０９
と、このドレイン電極１０９の図中左側に位置する信号
配線１０５との間における半導体層１０６が薄膜トラン
ジスタ１１０のチャネル領域として機能するだけではな
く、ドレイン電極１０９とドレイン電極１０９の図中右
側に位置する信号配線１０５との間における半導体層１
０６も寄生トランジスタのチャネル領域として機能して
しまう。このため、左右に隣接する画素間でクロストー
クが発生し、アクティブマトリクス型液晶表示装置の特
徴である高い表示コントラストを達成することができな
い。
【００２７】上記の問題を解決するため、図４７に示す
ような構成を有するアクティブマトリクス基板が提案さ
れた（特開昭６１−１０８１７１号公報）。このアクテ
ィブマトリクス基板の基本的な構造は、図４５に示すア
クティブマトリクス基板の基本構成と同じである。相違
点は、走査配線１０２に支線（ゲート電極１０３）が設
けられておらず、直線状に延びる走査配線１０２自体が
ゲート電極として機能する点と、ドレイン電極１０９が
信号配線１０５に対して平行に延びている点にある。こ
のような構成を採用することにより、多少のアライメン
トズレが生じても、薄膜トランジスタ１１０は正常に動
作し、ドレイン電極１０９と走査配線１０２との重なり
領域の面積も変動しないため、容量Ｃgdのバラツキを抑
えることができる。
【００２８】図４７の構造によれば、アライメントマー
ジンを１０〜２０μｍ程度にまで拡大することができ
る。しかし、現在、アクティブマトリクス基板の製造に
使用されている露光装置のほとんどが±１μｍ以内のア
ライメント精度を達成しているため、結局のところ図４
７の構造は採用されず、開口率の向上、不良発生時の修
正を容易にする等の目的のため、図４５の構造が採用さ
れている場合が多い。
【００２９】また、層間絶縁膜上に画素電極を設けて画
素電極と信号配線とを別レイヤに形成し、画素電極を信
号配線上に重ねる構造も提案されている（特開６３−２
７９２２８公報等）。このような構成では、画素電極と
信号配線とが別のレイヤに形成され、画素電極と信号配
線との隙間を無くすことができるため、画素電極の面積
（開口率）を拡大することができ、液晶表示装置の消費
電力を抑えることができる。
【００３０】
【発明が解決しようとする課題】近年、電子機器を軽量
化するため、ガラス基板に代え、ガラス基板よりも軽い
プラスチック基板を用いて液晶表示装置を製造すること
が試みられている。
【００３１】しかしながら、プラスチック基板の寸法
は、製造プロセス中に大きく変化し、その変化量もプロ
セスによって変動するため、実用化の上で大きな支障を
きたしている。
【００３２】プラスチック基板の主面に平行な方向に関
する寸法変化率（以下、「基板伸縮率」と称する。）
は、製造プロセス中の処理温度やプラスチック基板が吸
収する水分の量によって強く影響される。例えば、温度
による基板伸縮率は、ガラス基板の場合３〜５ｐｐｍ／
℃であるのに対し、プラスチック基板の場合は５０〜１
００ｐｐｍ／℃である。また、プラスチック基板の場
合、水分吸収による基板伸縮率は３０００ｐｐｍにも達
する。
【００３３】３０００ｐｐｍにも達するという基板伸縮
率は、製造プロセス中の全工程を経ることによって生じ
得る最大値である。本願発明者は、フォトリソグラフィ
工程におけるマスクアライメントの実際のズレ量を評価
するため、プラスチック基板上に薄膜トランジスタを作
製するプロセスを実際に行ない、２つのフォトリソクグ
ラフィー工程間に生じた基板伸縮率を測定した。その結
果、マスクアライメントの必要なフォトリソグラフィ工
程間で５００〜１０００ｐｐｍ程度の基板伸縮が発生し
ていることがわかった。
【００３４】このような大きさの基板伸縮が対角５イン
チのプラスチック基板で生じると、基板サイズは６４μ
ｍ〜１２８μｍ変動することになる。このような範囲で
基板サイズの変動が生じると、従来のアクティブマトリ
クス基板の製造方法では、正常に動作する薄膜トランジ
スタを作製できなくなる。
【００３５】本発明者は、図４７の従来構造で実現可能
なアライメントマージンを評価してみた。図４８は、図
４７の基本構造に対して信号配線１０５の線幅に相当す
るアライメントマージンを与えた場合のレイアウトを示
している。このレイアウトをもとに、図４７の従来構造
を持つアクティブマトリクス基板（対角５インチ）で対
応可能な基板伸縮量を計算機シミュレーションにより求
めた。その結果を下記の表１に記載する。
【００３６】
【表１】
【００３７】表１からわかるように、例えば画素ピッチ
が２５０μｍの画素を有するアクティブマトリクス基板
では、±１４μｍ以下のアライメントマージンしか得る
ことができない。この程度のアライメントマージンで
は、２２０ｐｐｍ以下の基板伸縮率にしか対応できな
い。
【００３８】以上のことからわかるように、従来の構成
を採用する限り、プラスチック基板を用いてアクティブ
マトリクス基板を製造することはできず、衝撃に弱く、
軽量化の困難なガラス基板を用いてアクティブマトリク
ス基板を製造するしかない。
【００３９】本発明はかかる諸点に鑑みてなされたもの
であり、その主な目的は、プラスチック基板のように伸
縮率の大きな基板を用いても、アライメントズレに起因
する問題が生じないアクティブマトリクス基板およびそ
の製造方法を提供することにある。
【００４０】本発明の他の目的は、プラスチック基板上
に薄膜トランジスタアレイを集積したアクティブマトリ
クス基板を提供することにある。
【００４１】本発明の更に他の目的は、上記アクティブ
マトリクス基板を用いて製造した表示装置を提供するこ
とにある。
【００４２】
【課題を解決するための手段】本発明によるアクティブ
マトリクス基板は、基板と、前記基板上に形成された複
数の走査配線と、絶縁膜を介して前記走査配線と交差す
る複数の信号配線と、前記基板上に形成され、対応する
走査配線上の走査信号に応答して動作する複数の薄膜ト
ランジスタと、薄膜トランジスタを介して、対応する信
号配線と電気的に接続され得る複数の画素電極とを備え
たアクティブマトリクス基板であって、各画素電極、お
よび、これに対応する薄膜トランジスタは、導電部材に
よって相互接続されており、前記画素電極および前記導
電部材は、それぞれ、隣接する異なる走査配線と交差し
ている。
【００４３】本発明による他のアクティブマトリクス基
板は、基板と、前記基板上に形成された複数の走査配線
と、複数の補助容量配線と、絶縁膜を介して前記走査配
線、補助容量配線と交差する複数の信号配線と、前記基
板上に形成され、対応する走査配線に印加される信号に
応答して動作する複数の薄膜トランジスタと、薄膜トラ
ンジスタを介して、対応する信号配線と電気的に接続さ
れ得る複数の画素電極とと備えたアクティブマトリクス
基板であって、各画素電極、および、これに対応する薄
膜トランジスタは、導電部材によって相互に接続されて
おり、前記画素電極および前記導電部材は、それぞれ、
隣接する異なる走査配線と交差するとともに、また、隣
接する異なる補助容量配線とも交差している。
【００４４】本発明によるアクティブマトリクス基板
は、基板と、前記基板上に形成された複数の走査配線
と、複数の補助容量配線と、第１の絶縁膜を介して前記
走査配線、補助容量配線と交差する複数の信号配線と、
前記基板上に形成され、対応する走査配線に印加される
信号に応答して動作する複数の薄膜トランジスタと、薄
膜トランジスタを介して、対応する信号配線と電気的に
接続され得る複数の下層画素電極と、第２の絶縁膜を介
して前記下層画素電極の上層に配置され、コンタクトホ
ールを介して前記下層画素電極と電気的に接続される複
数の上層画素電極とを備えたアクティブマトリクス基板
であって、前記信号配線、前記導電部材、および下層画
素電極は、いずれも、同一の導電膜をパターンニングす
ることによって形成され、各画素電極、および、これに
対応する薄膜トランジスタは、導電部材によって相互に
接続されており、前記下層画素電極および前記導電部材
は、それぞれ、隣接する異なる走査配線と交差するとと
もに、また、隣接する異なる補助容量配線とも交差して
いる。
【００４５】本発明によるアクティブマトリクス基板
は、基板と、前記基板上に形成された複数の走査配線
と、第１の絶縁膜を介して前記走査配線と交差する複数
の信号配線と、前記基板上に形成され、対応する走査配
線に印加される信号に応答して動作する複数の薄膜トラ
ンジスタと、薄膜トランジスタを介して、対応する信号
配線と電気的に接続され得る複数の下層画素電極と、第
２の絶縁膜を介して前記下層画素電極の上層に配置さ
れ、コンタクトホールを介して前記下層の画素電極と電
気的に接続される複数の上層画素電極とを備えたアクテ
ィブマトリクス基板であって、前記信号配線、前記導電
部材、および下層画素電極は、いずれも、同一の導電膜
をパターンニングすることによって形成され、前記下層
画素電極および上層画素電極によって構成される画素電
極、および、これに対応する薄膜トランジスタは、前記
導電部材によって相互に接続されており、前記下層画素
電極および前記導電部材は、それぞれ、隣接する異なる
走査配線と交差している。
【００４６】本発明によるアクティブマトリクス基板
は、基板と、前記基板上に形成された複数の走査配線
と、複数の補助容量配線と、絶縁膜を介して前記走査配
線、補助容量配線と交差する複数の信号配線と、前記基
板上に形成され、対応する走査配線に印加される信号に
応答して動作する複数の薄膜トランジスタと、薄膜トラ
ンジスタを介して、対応する信号配線と電気的に接続さ
れ得る複数の下層画素電極と、絶縁膜を介して前記下層
の画素電極の上層に配置され、コンタクトホールを介し
て前記下層画素電極と電気的に接続される複数の上層画
素電極とを備えたアクティブマトリクス基板であって、
前記信号配線、前記導電部材、および下層画素電極は、
いずれも、同一の導電膜をパターンニングすることによ
って形成され、前記下層画素電極および上層画素電極に
よって構成される画素電極、および、これに対応する薄
膜トランジスタは、導電部材によって相互に接続されて
おり、隣接する前記走査配線および前記補助容量配線の
うち、一方は前記下層画素電極と交差し、他方は前記導
電部材と交差している。
【００４７】ある好ましい実施形態では、前記信号配線
から分岐して前記走査配線と交差するソース電極を備
え、前記導電部材と前記走査配線との交差部は、前記信
号配線と前記走査配線との交差部および前記ソース電極
と前記走査配線との交差部で挟まれている。
【００４８】ある好ましい実施形態では、前記信号配線
と前記導電部材との間の距離は、前記導電部材と前記ソ
ース電極との間の距離と略等しい。
【００４９】ある好ましい実施形態では、前記薄膜トラ
ンジスタのチャネル部が隣合う信号配線のほぼ中央に位
置する。
【００５０】ある好ましい実施形態では、前記薄膜トラ
ンジスタのチャネル部が前記上層画素電極によって覆わ
れている。
【００５１】ある好ましい実施形態において、各薄膜ト
ランジスタの半導体層は、前記走査配線に対して自己整
合的に形成されており、前記信号配線および導電部材
は、前記半導体層と交差するように配置されている。
【００５２】ある好ましい実施形態において、前記信号
配線および導電部材は、前記半導体層を乗り超えるよう
に配置されており、前記半導体層のチャネル領域は、前
記走査配線に対して自己整合的に形成されたチャネル保
護層によって覆われている。
【００５３】ある好ましい実施形態において、前記チャ
ネル保護層の側面のうち、前記信号配線および導電部材
が延伸する方向に平行な側面は、前記信号配線および導
電部材の外側の側面に整合している。
【００５４】ある好ましい実施形態において、前記チャ
ネル保護層の側面のうち、前記走査配線が延伸する方向
に対して平行な２つの側面間距離は、前記走査配線の線
幅よりも狭い。
【００５５】ある好ましい実施形態において、前記導電
部材は、前記導電部材に接続されている画素電極から前
記信号配線に対して平行な方向に延長しており、前記導
電部材の先端から、前記導電部材に接続された画素電極
の反対側の端までの距離が走査配線間隔の１倍より長
く、走査配線間隔の２倍未満である。
【００５６】ある好ましい実施形態において、前記信号
配線、前記導電部材、および前記画素電極は、いずれ
も、同一の導電膜をパターニングすることによって形成
された導電層を含んでいる。
【００５７】ある好ましい実施形態において、前記信号
配線、前記導電部材、および前記画素電極は、いずれ
も、同一の透明導電膜をパターニングすることによって
形成された透明導電層を含んでおり、前記信号配線に含
まれる前記透明導電層の上には、遮光性を有する膜が配
置されている。
【００５８】ある好ましい実施形態において、前記遮光
性を有する膜の電気抵抗率は、前記透明導電層の電気抵
抗率よりも低い金属から形成されている。
【００５９】ある好ましい実施形態において、前記走査
配線および前記信号配線は、表示領域内において、前記
基板の表面に平行な方位に突出する部分を有していな
い。
【００６０】ある好ましい実施形態において、前記走査
配線は遮光性金属から形成されている。
【００６１】ある好ましい実施形態において、前記複数
の走査配線の各々は、少なくとも前記薄膜トランジスタ
が形成される領域において、光を透過し得るスリット状
開口部分を有している。
【００６２】ある好ましい実施形態において、前記複数
の走査配線の各々は、少なくとも前記薄膜トランジスタ
が形成される領域において、複数の配線部分に分離され
ている。
【００６３】ある好ましい実施形態において、前記複数
の配線部分の各々の線幅は、前記走査配線を覆うネガ型
感光性樹脂層を形成した後、前記基板裏面側から前記基
板に光を照射し、それによって前記ネガ型感光性樹脂層
の一部を露光するとき、前記光の回折により、前記複数
の配線部分上に位置する前記ネガ型感光性樹脂層の実質
的に全部を感光させることができる大きさである。
【００６４】ある好ましい実施形態において、前記信号
配線に平行な方向に対する前記基板の伸縮率が、前記信
号配線に垂直な方向に対する前記基板の伸縮率よりも小
さくなるように、前記基板と前記信号配線との間の配置
関係が規定されている。
【００６５】ある好ましい実施形態において、前記複数
の走査配線は、表示領域よりも外側に延長されており、
各走査配線の延長部の長さは走査配線ピッチよりも大き
い。
【００６６】ある好ましい実施形態において、前記画素
電極上にカラーフィルタが形成されている。
【００６７】ある好ましい実施形態において、前記基板
は、プラスチックから形成されている。
【００６８】本発明によるアクティブマトリクス基板
は、プラスチック基板と、前記プラスチック基板上に形
成された第１の走査配線と、前記プラスチック基板上に
形成され、前記第１の走査配線に対して平行に配置され
た第２の走査配線と、前記プラスチック基板上に形成さ
れ、前記第２の走査配線に対して平行に配置された第３
の走査配線と、絶縁膜を介して前記第１から第３の走査
配線と交差する信号配線と、前記第１の走査配線を横切
る第１の画素電極と、前記第２の走査配線を横切る第２
の画素電極と、前記第２の走査配線に対して自己整合的
に形成された第１の薄膜トランジスタと、前記第３の走
査配線に対して自己整合的に形成された第２の薄膜トラ
ンジスタとを備え、前記第１の画素電極は、前記第２の
走査配線を横切る第１の導電部材によって前記第１の薄
膜トランジスタに接続され、前記第２の画素電極は、前
記第３の走査配線を横切る第２の導電部材によって前記
第２の薄膜トランジスタに接続されている。
【００６９】本発明の表示装置は、上記いずれかの記載
のアクティブマトリクス基板と、前記アクティブマトリ
クス基板に対向する基板と、前記アクティブマトリクス
基板と前記対向基板との間に位置する光変調層とを備え
ている。
【００７０】本発明の携帯型電子装置は、前記表示装置
を備えていることを特徴とする。
【００７１】本発明によるアクティブマトリクス基板の
製造方法は、基板上に複数の走査配線を形成する工程
と、前記走査配線を覆う絶縁膜を形成する工程と、前記
絶縁膜上に半導体層を形成する工程と、前記半導体層上
にポジ型レジスト層を形成する工程と、前記基板の裏面
側から前記基板に光を照射し、それによって前記ポジ型
レジスト層を露光した後、現像により、前記走査配線に
整合した第１のレジストマスクを前記走査配線の上方に
形成する工程と、前記半導体層のうち前記第１のレジス
トマスクによって覆われていない部分を除去し、薄膜ト
ランジスタの半導体領域として機能する部分を含む線状
半導体層を前記走査配線に対して自己整合的に形成する
工程と、前記第１のレジストマスクを除去する工程と、
前記線状半導体層を覆うように導電膜を堆積する工程
と、第２のレジストマスクを用いて前記導電膜をパター
ニングすることにより、前記走査配線と交差する信号配
線および画素電極を形成するとともに、前記画素電極か
ら前記信号配線に平行に延長し、前記画素電極が交差し
ている走査配線に隣接する走査配線と交差する導電部材
を形成し、更に、前記線状半導体層をパターニングする
ことにより、前記信号配線および導電部材の下方に前記
薄膜トランジスタの半導体領域を形成する工程とを包含
する。
【００７２】ある好ましい実施形態において、前記薄膜
トランジスタの半導体領域を形成する工程は、前記第２
のレジストマスクとして、前記信号配線および導電部材
を規定する相対的に厚い部分と、前記信号配線と前記導
電部材との隙間の領域を規定する相対的に薄い部分とを
有するレジストパターンを形成する工程と、前記導電膜
および線状半導体層のうち、前記レジストパターンに覆
われていない部分をエッチングする工程と、前記レジス
トパターンの相対的に薄い部分を除去する工程と、前記
導電膜のうち、前記レジストパターンの相対的に薄い部
分に覆われていた部分をエッチングし、前記信号配線お
よび前記導電部材を形成する工程とを包含する。
【００７３】本発明による他のアクティブマトリクス基
板の製造方法は、基板上に複数の走査配線を形成する工
程と、前記走査配線を覆う絶縁膜を形成する工程と、前
記絶縁膜上に半導体層を形成する工程と、前記半導体層
上にポジ型レジスト層を形成する工程と、前記基板の裏
面側から前記基板に光を照射し、それによって前記ポジ
型レジスト層を露光した後、現像により、前記走査配線
に整合した第１のレジストマスクを前記走査配線の上方
に形成する工程と、前記半導体層のうち前記第１のレジ
ストマスクによって覆われていない部分を除去し、薄膜
トランジスタの半導体領域として機能する部分を含む線
状半導体層を前記走査配線に対して自己整合的に形成す
る工程と、前記第１のレジストマスクを除去する工程
と、前記線状半導体層を覆うように透明導電膜を堆積す
る工程と、前記透明導電膜上に遮光膜を堆積する工程
と、第２のレジストマスクを用いて前記遮光膜および透
明導電膜をパターニングすることにより、前記走査配線
と交差する信号配線および画素電極を形成するととも
に、前記画素電極から前記信号配線に平行に延長し、前
記画素電極が交差している走査配線に隣接する走査配線
と交差する導電部材を形成し、更に、前記線状半導体層
をパターニングすることにより、前記信号配線および導
電部材の下方に前記薄膜トランジスタの半導体領域を形
成する工程と、ネガ型感光性樹脂材料を前記基板上に塗
布する工程と、前記基板の裏面側から前記基板に光を照
射し、それによって前記ネガ型感光性樹脂材料を露光し
た後、現像することにより、非感光部分を除去し、ブラ
ックマトリクスを形成する工程とを包含する。
【００７４】ある好ましい実施形態においては、前記ネ
ガ型感光性樹脂材料を露光する際、前記走査配線および
遮光膜が形成されていない領域を透過する光を用いて、
前記信号配線、導電部材、および薄膜トランジスタの半
導体領域の上に位置する前記ネガ型感光性樹脂材料を感
光し、それよって、前記画素電極が形成されていない領
域を前記ブラックマトリクスによって覆う。
【００７５】ある好ましい実施形態においては、前記遮
光膜のうち、前記ブラックマトリクスによって覆われて
ない部分をエッチングし、前記画素電極上に透光領域を
形成する。
【００７６】ある好ましい実施形態において、前記薄膜
トランジスタの半導体領域を形成する工程は、前記第２
のレジストマスクとして、前記信号配線および導電部材
を規定する相対的に厚い部分と、前記信号配線と前記導
電部材との隙間の領域を規定する相対的に薄い部分とを
有するレジストパターンを形成する工程と、前記導電膜
および線状半導体層のうち、前記レジストパターンに覆
われていない部分をエッチングする工程と、前記レジス
トパターンの相対的に薄い部分を除去する工程と、前記
導電膜のうち、前記レジストパターンの相対的に薄い部
分に覆われていた部分をエッチングし、前記信号配線お
よび前記導電部材を形成する工程とを包含する。
【００７７】本発明によるアクティブマトリクス基板の
製造方法は、基板上に複数の走査配線を形成する工程
と、前記走査配線を覆う絶縁膜を形成する工程と、前記
絶縁膜上に半導体層を形成する工程と、前記半導体層上
にチャネル保護層を形成する工程と、前記チャネル保護
層上に第１のポジ型レジスト層を形成する工程と、前記
基板の裏面側から前記基板に光を照射し、それによって
前記第１のポジ型レジスト層を露光した後、現像によ
り、前記走査配線に整合した第１のレジストマスクを前
記走査配線の上方に形成する工程と、前記チャネル保護
層のうち前記第１のレジストマスクによって覆われてい
ない部分を除去し、前記走査配線の線幅よりも狭い線幅
を有するチャネル保護層を前記走査配線に対して自己整
合的に形成する工程と、前記チャネル保護層および半導
体層を覆うようにコンタクト層を堆積する工程と、前記
コンタクト層上に第２のポジ型レジスト層を形成する工
程と、前記基板の裏面側から前記基板に光を照射し、そ
れによって前記第２のポジ型レジスト層を露光した後、
現像により、前記走査配線に整合した第２のレジストマ
スクを前記走査配線の上方に形成する工程と、前記コン
タクト層および半導体層のうち前記第２のレジストマス
クによって覆われていない部分を除去し、線状コンタク
ト層、および薄膜トランジスタの半導体領域として機能
する部分を含む線状半導体層を前記走査配線に対して自
己整合的に形成する工程と、前記第２のレジストマスク
を除去する工程と、前記線状コンタクト層を覆うように
導電膜を堆積する工程と、第３のレジストマスクを用い
て前記導電膜をパターニングすることにより、前記走査
配線と交差する信号配線および画素電極を形成するとと
もに、前記画素電極から前記信号配線に平行に延伸し、
前記画素電極が交差している走査配線に隣接する走査配
線と交差する導電部材を形成し、更に、前記線状コンタ
クト層、チャネル保護層、および半導体層をパターニン
グすることにより、前記信号配線および導電部材の下方
に前記チャネル保護膜で上面が部分的に覆われた前記薄
膜トランジスタの半導体領域を形成する工程とを包含す
る。
【００７８】ある好ましい実施形態において、前記薄膜
トランジスタの半導体領域を形成する工程は、前記第３
のレジストマスクとして、前記信号配線および導電部材
を規定する相対的に厚い部分と、前記信号配線と前記導
電部材との隙間の領域を規定する相対的に薄い部分とを
有するレジストパターンを形成する工程と、前記導電
膜、線状コンタクト層、線状チャネル保護層、および線
状半導体層のうち、前記レジストパターンに覆われてい
ない部分をエッチングする工程と、前記レジストパター
ンの相対的に薄い部分を除去する工程と、前記導電膜お
よびコンタクト層のうち、前記レジストパターンの相対
的に薄い部分によって覆われていた部分をエッチング
し、前記信号配線および前記導電部材を分離して形成す
る工程とを包含する。
【００７９】本発明によるアクティブマトリクス基板の
製造方法は、基板上に複数の走査配線を形成する工程
と、前記走査配線を覆う絶縁膜を形成する工程と、前記
絶縁膜上に半導体層を形成する工程と、前記半導体層上
にチャネル保護層を形成する工程と、前記チャネル保護
層上にポジ型レジスト層を形成する工程と、前記基板の
裏面側から前記基板に光を照射し、それによって前記ポ
ジ型レジスト層を露光した後、現像により、前記走査配
線に整合した第１のレジストマスクを前記走査配線の上
方に形成する工程と、前記チャネル保護層のうち前記第
１のレジストマスクによって覆われていない部分を除去
し、チャネル保護層を前記走査配線に対して自己整合的
に形成する工程と、前記チャネル保護層および半導体層
を覆うようにコンタクト層を堆積する工程と、前記コン
タクト層を覆うように導電膜を堆積する工程と、第２の
レジストマスクを用いて、前記導電膜をパターニングす
ることにより、前記走査配線と交差する信号配線および
画素電極を形成するとともに、前記画素電極から前記信
号配線に沿って延伸し、前記画素電極が交差している走
査配線に隣接する走査配線と交差する導電部材を形成
し、更に、前記コンタクト層、チャネル保護層、および
半導体層をパターニングすることにより、前記信号配線
および導電部材の下方に前記チャネル保護膜で上面が覆
われた前記薄膜トランジスタの半導体領域を形成する工
程とを包含する。
【００８０】ある好ましい実施形態において、前記薄膜
トランジスタの半導体領域を形成する工程は、前記第２
のレジストマスクとして、前記信号配線および導電部材
を規定する相対的に厚い部分と、前記信号配線と前記導
電部材との隙間の領域を規定する相対的に薄い部分とを
有するレジストパターンを形成する工程と、前記導電
膜、コンタクト層、チャネル保護層、および半導体層の
うち、前記レジストパターンに覆われていない部分をエ
ッチングする工程と、前記レジストパターンの相対的に
薄い部分を除去する工程と、前記導電膜およびコンタク
ト層のうち、前記レジストパターンの相対的に薄い部分
によって覆われていた部分をエッチングし、前記信号配
線および前記導電部材を分離して形成する工程とを包含
する。
【００８１】ある好ましい実施形態においては、前記コ
ンタクト層の形成前に、裏面露光法により、前記半導体
層を前記走査配線に対して自己整合的に形成する。
【００８２】ある好ましい実施形態においては、前記レ
ジストパターンの相対的に薄い部分を除去した後、前記
導電膜およびコンタクト層のうち、前記レジストパター
ンの相対的に薄い部分によって覆われていた部分をエッ
チングする際、前記半導体層の露出部分をエッチング
し、前記チャネル保護層の下方に薄膜トランジスタの半
導体領域を残す。
【００８３】本発明による更に他のアクティブマトリク
ス基板の製造方法は、基板上に半導体膜を形成する工程
と、前記半導体膜上に第１導電膜を形成する工程と、前
記第１導電膜および前記半導体膜をパターニングするこ
とにより、複数の信号配線、複数の画素電極、および各
画素電極から前記信号配線に沿って延びる導電部材を形
成するとともに、前記信号配線と前記導電部材との間の
領域に位置する前記半導体膜は除去しないで残す工程
と、前記基板上に絶縁膜を形成する工程と、前記絶縁膜
上に第２導電膜を形成する工程と、前記第２導電膜をパ
ターニングすることにより、前記信号配線、画素電極お
よび導電部材と交差する複数の走査配線を形成するとと
もに、前記信号配線と前記導電部材との間の領域に位置
する前記半導体膜のうち、前記走査配線の下方に位置す
る部分以外の部分をエッチングする工程とを包含する。
【００８４】好ましい実施形態において、前記第１導電
膜および前記半導体膜をパターニングする工程は、前記
信号配線、前記画素電極、および前記導電部材を規定す
る相対的に厚い部分と、前記信号配線と前記導電部材と
の間の領域を規定する相対的に薄い部分とを有するレジ
ストマスクを形成する工程と、前記第１導電膜および前
記半導体膜のうち、前記レジストマスクに覆われていな
い部分をエッチングする工程と、前記レジストマスクか
ら前記相対的に薄い部分を除去する工程と、前記第１導
電膜のうち、前記レジストマスクの前記相対的に薄い部
分によって覆われていた部分をエッチングする工程と包
含する。
【００８５】アクティブマトリクス基板の製造方法は、
基板上にゲート電極を形成する工程と、前記ゲート電極
を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜上に半導体層を形成する工程と、前記半導体層上にポ
ジ型レジスト層を形成する工程と、前記基板の裏面側か
ら前記基板に光を照射し、それによって前記ポジ型レジ
スト層を露光した後、現像により、前記ゲート電極に整
合した第１のレジストマスクを前記ゲート電極の上方に
形成する工程と、前記半導体層のうち前記第１のレジス
トマスクによって覆われていない部分を除去し、薄膜ト
ランジスタの半導体領域として機能する部分を含む半導
体層を前記ゲート電極に対して自己整合的に形成する工
程と、前記第１のレジストマスクを除去する工程と、前
記半導体層を覆うように導電膜を堆積する工程と、第２
のレジストマスクを用いて前記導電膜をパターニングす
ることにより、前記ゲート電極と交差するソース電極お
よびドレイン電極を形成し、更に、前記半導体層をパタ
ーニングすることにより、前記ソース電極およびドレイ
ン電極の下方に前記薄膜トランジスタの半導体領域を形
成する工程とを包含する。
【００８６】ある好ましい実施形態において、前記薄膜
トランジスタの半導体領域を形成する工程は、前記第２
のレジストマスクとして、前記ソース電極およびドレイ
ン電極を規定する相対的に厚い部分と、前記ソース電極
と前記ドレイン電極との隙間の領域を規定する相対的に
薄い部分とを有するレジストパターンを形成する工程
と、前記導電膜および半導体層のうち、前記レジストパ
ターンに覆われていない部分をエッチングする工程と、
前記レジストパターンの相対的に薄い部分を除去する工
程と、前記導電膜のうち、前記レジストパターンの相対
的に薄い部分に覆われていた部分をエッチングし、前記
ソース電極およびドレイン電極を形成する工程とを包含
する。
【００８７】ある好ましい実施形態において、前記ソー
ス電極は、前記走査配線と交差するように直線状に延び
る信号配線の一部であり、前記ドレイン電極は、画素電
極から前記信号配線に沿って平行に延びている。
【００８８】本発明による更に他のアクティブマトリク
ス基板の製造方法は、基板上にゲート電極を形成する工
程と、前記ゲート電極を覆うゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に半導体層を形成する工程
と、前記半導体層上にチャネル保護層を形成する工程
と、前記チャネル保護層上に第１のポジ型レジスト層を
形成する工程と、前記基板の裏面側から前記基板に光を
照射し、それによって前記第１のポジ型レジスト層を露
光した後、現像により、前記ゲート電極に整合した第１
のレジストマスクを前記ゲート電極の上方に形成する工
程と、前記チャネル保護層のうち前記第１のレジストマ
スクによって覆われていない部分を除去し、前記チャネ
ル保護層を前記ゲート電極に対して自己整合的に配置す
る工程と、前記チャネル保護層および半導体層を覆うよ
うにコンタクト層を堆積する工程と、前記コンタクト層
上に第２のポジ型レジスト層を形成する工程と、前記基
板の裏面側から前記基板に光を照射し、それによって前
記第２のポジ型レジスト層を露光した後、現像により、
前記ゲート電極に整合した第２のレジストマスクを前記
ゲート電極の上方に形成する工程と、前記コンタクト層
および半導体層のうち前記第２のレジストマスクによっ
て覆われていない部分を除去し、コンタクト層、チャネ
ル保護層、および薄膜トランジスタの半導体領域として
機能する部分を含む半導体層を前記ゲート電極に対して
自己整合的に形成する工程と、前記第２のレジストマス
クを除去する工程と、前記コンタクト層を覆うように導
電膜を堆積する工程と、第３のレジストマスクを用いて
前記導電膜をパターニングすることにより、前記ゲート
電極と交差するソース電極およびドレイン電極を形成
し、更に、前記コンタクト層、チャネル保護層、および
半導体層をパターニングすることにより、前記ソース電
極およびドレイン電極の下方に前記チャネル保護膜で上
面が部分的に覆われた前記薄膜トランジスタの半導体領
域を形成する工程とを包含する。
【００８９】ある好ましい実施形態において、前記薄膜
トランジスタの半導体層を形成する工程は、前記第３の
レジストマスクとして、前記ソース電極およびドレイン
電極を規定する相対的に厚い部分と、前記ソース電極と
前記ドレイン電極との隙間の領域を規定する相対的に薄
い部分とを有するレジストパターンを形成する工程と、
前記導電膜、コンタクト層、および半導体層のうち、前
記レジストパターンに覆われていない部分をエッチング
する工程と、前記レジストパターンの相対的に薄い部分
を除去する工程と、前記導電膜およびコンタクト層のう
ち、前記レジストパターンの相対的に薄い部分に覆われ
ていた部分をエッチングし、前記ソース電極およびドレ
イン電極を分離して形成する工程とを包含する。
【００９０】ある好ましい実施形態おいて、前記チャネ
ル保護層の幅は前記半導体領域の幅よりも狭く設定され
る。
【００９１】本発明によるアクティブマトリクス基板の
製造方法は、基板上にゲート電極を形成する工程と、前
記ゲート電極を覆うゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に半導体層を形成する工程と、前記半
導体層上にチャネル保護層を形成する工程と、前記チャ
ネル保護層上にポジ型レジスト層を形成する工程と、前
記基板の裏面側から前記基板に光を照射し、それによっ
て前記ポジ型レジスト層を露光した後、現像により、前
記ゲート電極に整合した第１のレジストマスクを前記ゲ
ート電極の上方に形成する工程と、前記チャネル保護層
のうち前記第１のレジストマスクによって覆われていな
い部分を除去し、前記チャネル保護層を前記ゲート電極
に対して自己整合的に配置する工程と、前記チャネル保
護層および半導体層を覆うようにコンタクト層を堆積す
る工程と、前記コンタクト層を覆うように導電膜を堆積
する工程と、第２のレジストマスクを用いて前記導電膜
をパターニングすることにより、前記ゲート電極と交差
するソース電極およびドレイン電極を形成し、更に、前
記コンタクト層、チャネル保護層、および半導体層をパ
ターニングすることにより、前記ソース電極およびドレ
イン電極の下方に前記チャネル保護膜で上面が部分的に
覆われた前記薄膜トランジスタの半導体領域を形成する
工程とを包含する。
【００９２】ある好ましい実施形態において、前記薄膜
トランジスタの半導体領域を形成する工程は、前記第２
のレジストマスクとして、前記ソース電極およびドレイ
ン電極を規定する相対的に厚い部分と、前記ソース電極
と前記ドレイン電極との隙間の領域を規定する相対的に
薄い部分とを有するレジストパターンを形成する工程
と、前記導電膜、コンタクト層、および半導体層のう
ち、前記レジストパターンに覆われていない部分をエッ
チングする工程と、前記レジストパターンの相対的に薄
い部分を除去する工程と、前記導電膜およびコンタクト
層のうち、前記レジストパターンの相対的に薄い部分に
よって覆われていた部分をエッチングし、前記信号配線
および前記導電部材を分離して形成する工程とを包含す
る。
【００９３】ある好ましい実施形態においては、前記コ
ンタクト層の形成前に、裏面露光法により、前記半導体
層を前記ゲート電極に対して自己整合的に形成する。
【００９４】ある好ましい実施形態においては、前記レ
ジストパターンの相対的に薄い部分を除去した後、前記
導電膜およびコンタクト層のうち、前記レジストパター
ンの相対的に薄い部分によって覆われていた部分をエッ
チングする際、前記半導体層の露出部分をエッチング
し、前記チャネル保護層の下方に薄膜トランジスタの半
導体領域を残す。
【００９５】本発明の薄膜トランジスタは、基板と、前
記基板上に形成されたゲート電極と、前記ゲート電極上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し
て前記ゲート電極の上方に形成された半導体層と、前記
半導体層と交差するように形成されたソース電極と、前
記半導体層と交差するように形成されたドレイン電極と
を備え、前記半導体層の側面のうち、前記ソース電極お
よびドレイン電極が延びる方向に平行な側面は、前記ソ
ース電極およびドレイン電極の外側の側面に整合してい
る。
【００９６】ある好ましい実施形態において、前記半導
体層の側面のうち、前記ゲート電極が延びる方向に平行
な側面は、前記ゲート電極の側面に整合している。
【００９７】ある好ましい実施形態において、前記ソー
ス電極と前記半導体層の間、および前記ドレイン電極と
前記半導体層との間には、コンタクト層が設けられてい
る。
【００９８】本発明による薄膜トランジスタは、基板
と、前記基板上に形成されたゲート電極と、前記ゲート
電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜
を介して前記ゲート電極の上方に形成された半導体層
と、前記半導体層上に形成されたチャネル保護層と、前
記チャネル保護層と交差するように形成されたソース電
極と、前記チャネル保護層と交差するように形成された
ドレイン電極とを備え、前記チャネル保護層の側面のう
ち、前記ソース電極およびドレイン電極が延びる方向に
平行な側面は、前記ソース電極およびドレイン電極の外
側の側面に整合している。
【００９９】好ましい実施形態において、前記チャネル
保護層の側面のうち、前記ゲート電極が延びる方向に平
行な２つの側面間距離は前記ゲート電極の線幅よりも狭
い。
【０１００】好ましい実施形態において、前記半導体層
の側面のうち、前記ゲート電極が延びる方向に平行な側
面は、前記ゲート電極の側面に整合している。
【０１０１】好ましい実施形態において、前記半導体層
の側面のうち、前記ソース電極およびドレイン電極が延
びる方向に平行な側面は、前記ソース電極およびドレイ
ン電極の外側の側面に整合している。
【０１０２】好ましい実施形態において、前記ソース電
極と前記半導体層の間、および前記ドレイン電極と前記
半導体層との間には、コンタクト層が設けられている。
【０１０３】
【発明の実施の形態】（第１の実施形態）図１〜図３を
参照しながら、本発明によるアクティブマトリクス基板
の第１の実施形態を説明する。
【０１０４】まず、図１を参照する。図１は、本実施形
態におけるアクティブマトリクス基板１００のレイアウ
ト構成を模式的に示した平面図である。
【０１０５】このアクティブマトリクス基板１００は、
ポリエーテルスルホン（ＰＥＳ）等のプラスチック材料
から形成された絶縁性基板（以下、「プラスチック基
板」と称する。）１と、プラスチック基板１上に形成さ
れた薄膜トランジスタアレイ構造を備えている。
【０１０６】プラスチック基板１の上には、複数の走査
配線２および信号配線５が互いに直交するように配列さ
れている。走査配線２および信号配線５は、異なるレイ
ヤに属しており、中間レイヤに設けられた絶縁膜によっ
て電気的に絶縁分離されている。図１では、簡明化のた
め、７本の走査配線２と８本の信号配線５が示されてい
るが、実際には多数の走査配線２および信号配線５が配
列されている。
【０１０７】走査配線２と信号配線５とが交差する領域
には、図１において不図示の薄膜トランジスタが形成さ
れている。この薄膜トランジスタを介して信号配線５と
電気的に接続される画素電極１４が走査配線２を乗り越
えるように配置されている。
【０１０８】次に、図２を参照する。図２は、アクティ
ブマトリクス基板１００の表示領域の一部を拡大したレ
イアウト図であり、同一の画素列に属する２つの画素領
域を示している。
【０１０９】走査配線２を乗り越えるように配置された
画素電極１４からは、信号配線５に対して平行な方向
（Ｙ軸方向）に導電部材９が長く延伸している。導電部
材９は薄膜トランジスタ１０のドレイン電極として機能
するものであり、画素電極１４と薄膜トランジスタ１０
とを電気的に相互接続する。
【０１１０】本実施形態では、各薄膜トランジスタ１０
を構成する半導体層が走査配線２に対して自己整合的に
形成されており、この半導体層を乗り越えるようにして
信号配線５および導電部材（ドレイン電極）９が配置さ
れている。或る任意の薄膜トランジスタ１０に接続され
るドレイン電極９と、そのドレイン電極９に接続される
画素電極１４とは、隣接する別々の走査配線２を横切っ
ている。図１および図２に示されている例においては、
＋Ｙ側から−Ｙ側に向かって走査配線２が選択的に順次
駆動される場合、先に選択駆動される走査配線２と交差
する位置に画素電極１４が配置されており、この画素電
極１４から延びるドレイン電極９は、その次に選択駆動
される走査配線２と交差するように配されている。この
場合、画素電極１４と、これに重なる走査配線２との間
で補助容量が形成される。走査配線の駆動方法は＋Ｙ側
から−Ｙ側に向かって進行する線順次駆動に限定され
ず、例えば、＋Ｙ側から−Ｙ側に向かって進行するイン
タレース駆動や、−Ｙ側から＋Ｙ側に向かって進行する
線順次駆動を採用してもよい。
【０１１１】次に、図３（ａ）〜（ｃ）を参照する。図
３（ａ）は、図２のＡ−Ａ’線断面図であり、図３
（ｂ）は、図２のＢ−Ｂ’線断面図である。図３（ｃ）
は、走査配線２と、その上に位置している薄膜トランジ
スタ１０の半導体層６および７を模式的に示す斜視図で
ある。
【０１１２】本実施形態の薄膜トランジスタ１０は、図
３（ａ）に示されるように、下層レベルから順番に、ゲ
ート電極として機能する走査配線２、ゲート絶縁膜４、
真性半導体層６、および、不純物添加半導体層７を含む
積層構造を有している。本実施形態の真性半導体層６
は、ノンドープのアモルファスシリコンから形成されて
おり、不純物添加半導体層７はリン（Ｐ）などのｎ型不
純物が高濃度にドープされたｎ+微結晶シリコンから形
成されている。信号配線５およびドレイン電極９は、そ
れぞれ、コンタクト層として機能する不純物添加半導体
層７を介して、半導体層６のソース領域およびドレイン
領域と電気的に接続されている。このことから明らかな
ように、本実施形態では、直線状に延びる信号配線５の
一部（走査配線２と交差している部分）が薄膜トランジ
スタ１０のソース電極８として機能している。
【０１１３】図３（ｃ）に示されるように、半導体層６
のうち、ソース領域Ｓとドレイン領域Ｄとの間の領域３
１はチャネル領域として機能し、チャネル領域３１の上
面には不純物添加半導体層７が存在していない。本実施
形態では、チャネルエッチ型のボトムゲート薄膜トラン
ジスタを採用しており、半導体層６のチャネル部の上面
は、不純物添加半導体層７を除去する際に、薄くエッチ
ングされている。
【０１１４】本実施形態では、半導体層６および７の側
面のうち、走査配線２が延びる方向に平行な側面は、走
査配線２の側面に「整合」している。このような構成
は、後述するように、裏面露光法を用いて行なう自己整
合プロセスによって実現することができる。また、半導
体層６および７の他の側面、信号配線５およびドレイン
電極９の外側の側面と「整合」している。このような構
成は、後述するように、信号配線５およびドレイン電極
９のパターニングと、下層に位置する半導体層６および
７のパターニングとを同一マスクを用いて行うことによ
り実現することができる。なお、本明細書における「整
合」とは、或るレイヤに属するパターンエッジの位置が
他のレイヤに属するパータンエッジの位置と完全に一致
している場合だけではなく、或る程度ずれている場合を
広く含むものとする。この「ずれ」は、マスクの合わせ
ずれに起因して生じるものではなく、例えば、共通のマ
スク（レジストマスクなど）を用いて複数のレイヤのパ
ターンを順次形成する場合に各レイヤにおけるサイドエ
ッチ量が変化することによって生じ得るものである。
【０１１５】以上のことを考慮して、本明細書における
「整合」とは、異なるレイヤに属するパターンがマスク
の合わせずれに影響されない配置関係を有している状態
を意味するものとする。
【０１１６】次に、図２のＢ−Ｂ’線断面図である図３
（ｂ）を参照すると、画素電極１４が形成されている領
域においても、走査配線２上に半導体層６および７が存
在していることがわかる。ただし、画素電極が形成され
ている領域内における半導体層６および７は、図３
（ｃ）から明らかなように、薄膜トランジスタ１０を構
成する半導体層６および７からは分離されており、トラ
ンジスタ動作を行なうことはない。このため、同一行
（走査配線）に属する画素間でクロストークが生じるこ
とはない。
【０１１７】本実施形態では、信号配線５、ドレイン電
極９、および画素電極１４のすべてが１枚の透明電極膜
をパターニングすることにより得られた透明導電層から
構成され、信号配線５、ドレイン電極９、および画素電
極１４のすべてが同一レイヤに属している。信号配線
５、ドレイン電極９、および画素電極１４は、保護絶縁
膜１１によって覆われ、その上にはカラーフィルタ３３
が設けられている。
【０１１８】再び図２を参照する。
【０１１９】画素電極１４を薄膜トランジスタ１０に接
続するドレイン電極９は、前述したように、画素電極１
４から信号配線５に対して平行に延伸し、ドレイン電極
９に接続されるべき薄膜トランジスタ１０を選択駆動
（スイッチング）する走査配線２と交差している。この
ドレイン電極９は、対応する走査配線２以外の走査配線
とは交差しないようにレイアウトされている。すなわ
ち、ドレイン電極９の先端（図２の−Ｙ方向側の端部）
と画素電極１４の反対側エッジ（図２の＋Ｙ方向側の端
部）との間の距離は、走査配線間隔の１倍より長く、し
かも、２倍未満に設定されている。これに対し、従来の
アクティブマトリクス基板では、図２７（ａ）示すよう
に、ドレイン電極９の先端と画素電極１４の反対側エッ
ジとの間の距離は、走査配線間隔の１倍以下である。
【０１２０】次に、図２を参照しながら、ドレイン電極
９および画素電極１４の構成をより詳細に説明する。
【０１２１】図示されているドレイン電極９は、画素電
極１４の−Ｘ側および−Ｙ側の角部から信号配線５に向
かって短く突出した部分（接続部１５）と、接続部１５
から信号配線５に対して平行な方向（−Ｙ側）に長く延
びる部分（延長部１６）とから構成されている。ドレイ
ン電極９の−Ｙ側端と、ドレイン電極９に接続されてい
る画素電極１４の−Ｙ側端との間の距離を「ドレイン電
極９の長さ（Ｌd）」と定義すると、ドレイン電極９の
長さＬdは以下の式１のように示される。 Ｌd＝Ｐpitch−ＤＤgap−Ｙcon （式１） ここで、Ｐpitchは画素ピッチ、ＤＤgapはドレイン電極
間ギャップ、Ｙconは接続部１５の幅である。
【０１２２】プラスチック基板１上に所定間隔で複数の
走査配線２を形成した後、プラスチック基板１が大きく
伸縮して実際の走査配線ピッチが予測できない変動を示
したとしても、図２に示す構成によれば、信号配線５、
ドレイン電極９、および画素電極１４をパターニングす
るとき、これらを走査配線２と確実に交差させるように
位置合わせできる。
【０１２３】走査配線２とドレイン電極９（画素電極１
４）との間のアライメントに必要なマージンは、ドレイ
ン電極９の長さＬdを大きくするほど拡がる。画素ピッ
チＰp itchを一定と仮定した場合において、ドレイン電
極９の長さＬdを大きくするためには、ＤＤgapおよびＹ
conを出きる限り小さくすればよい。しかし、ＤＤgapや
Ｙconの下限値は、パターニングを行なう際のフォトリ
ソグラフィおよびエッチング技術によって規定され、限
界がある。画素電極１４の各々を確実に分離し、また、
接続部１５の狭小化や切断を回避するには、パターニン
グ工程でのエッチングマージンを充分に確保する必要が
ある。
【０１２４】通常、画素電極間ギャップ（ＰＰgap）
は、開口率向上の観点から可能な限り小さく設定される
ため、ドレイン電極９の長さＬdを最大化するには、ド
レイン電極間ギャップＤＤgapを画素電極間ギャップＰ
Ｐgapに等しい大きさに設定すれば良い。このように設
定した場合、下記の式２が成立する。 Ｌd＝Ｐpitch−ＰＰgap−Ｙcon （式２）
【０１２５】図２では、式２がほぼ成り立つ場合のレイ
アウトが示されているが、ドレイン電極９の長さＬ
dは、式２で定まる値を有している必要はなく、必要な
アライメントマージンを確保できる値を有していれば良
い。
【０１２６】なお、画素電極１４のＸ軸に沿って測定し
たサイズＹpixは、以下の式３で示される。 Ｙpix＝Ｐpitch−ＰＰgap （式３）
【０１２７】図２の場合、式２および式３から以下の式
４が成立する。 Ｌd＝Ｙpix−Ｙcon （式４）
【０１２８】走査配線２とドレイン電極９（画素電極１
４）との間のアライメントマージンΔＹは、走査配線２
の幅をＧwidthとした場合、下記の式５で示される。 ΔＹ＝Ｌd−ＰＰgap−Ｇwidth （式５）
【０１２９】走査配線２を形成する工程を行なった後、
ドレイン電極９（画素電極１４）を形成するためのリソ
グラフィ工程を行なうまでの間に、プラスチック基板１
が伸びるか縮むかがわかっている場合、表示領域内で最
も端（上端または下端）に位置する画素に最も大きなア
ライメントマージンを与えることが好ましい。
【０１３０】図４（ａ）は、プラスチック基板１が延び
る場合の配置例を示している。図４（ａ）の配置例で
は、表示領域内の−Ｙ側端部に位置する画素の薄膜トラ
ンジスタ１０および走査配線２がドレイン電極９のエッ
ジ９Ｅの近傍と重なるようにしている。図４（ａ）の場
合、プラスチック基板１の延びによって走査配線ピッチ
が画素ピッチよりも大きくなるため、走査配線２とドレ
イン電極９との交差部は、＋Ｙ方向に位置する画素ほ
ど、対応するドレイン電極９のエッジ９Ｅから離れるよ
うにシフトする。しかし、本実施形態の構成によれば、
上記交差部のシフトを吸収する充分なアライメントマー
ジンΔＹが与えられるため、表示領域内の＋Ｙ側端部に
位置する画素（不図示）においても、走査配線２とドレ
イン電極９（画素電極１４）との間で適切な交差が確保
される。
【０１３１】一方、図４（ｂ）は、プラスチック基板が
縮む場合の配置例を示している。図４（ｂ）の配置例で
は、表示領域内の−Ｙ側端部に位置する画素の走査配線
２が画素電極１４のエッジ１４Ｅの近傍と重なるように
している。図４（ｂ）の場合は、基板の収縮によって走
査配線ピッチが画素ピッチよりも小さくなるため、走査
配線２と画素電極１４との交差部は、＋Ｙ方向に位置す
る画素ほど、対応する画素電極１４のエッジ１４Ｅから
離れるようにシフトする。しかし、本実施形態の構成に
よれば、上記交差部のシフトを吸収する充分なアライメ
ントマージンΔＹが与えられるため、表示領域内の＋Ｙ
側端部に位置する画素（不図示）においても、走査配線
２とドレイン電極９（画素電極１４）との間で適切な交
差が確保される。
【０１３２】プラスチック基板１の伸び／縮みのいずれ
にも対応できるようにするには、図５に示すように、プ
ラスチック基板１の中央部付近で、ドレイン電極９の中
央部と走査配線の中心線とをできる限り一致させるよう
にする。これにより、プラスチック基板１の伸み／縮み
のいずれにも対応できるようになる。
【０１３３】このときのアライメントマージン±Δｙ
は、以下の式６で表される。 ±Δｙ＝±（ΔＹ／２−ｄＹ） （式６） ここで、ｄＹは露光装置のアライメント精度である。
【０１３４】このように、本実施形態で採用するレイア
ウトによれば、プラスチック基板１の伸縮に伴って走査
配線ピッチの増加／減少が生じても、これに対応できる
大きなアライメントマージンがあるため、基板上のどこ
の位置においても薄膜トランジスタ１０を作製し、トラ
ンジスタ特性や寄生容量の基板内バラツキを低減でき
る。
【０１３５】なお、前述したように、信号配線５、ドレ
イン電極９、および画素電極１４の全ては同一の透明導
電膜をパターニングすることによって形成されているた
め、信号配線５、ドレイン電極９、および画素電極１４
の配置関係について、アライメントズレを考慮する必要
はない。
【０１３６】従来のアクティブマトリクス基板では、走
査配線２と信号配線５との交差部における寄生容量を低
減するため、図４９に示すように配線の交差部分にくび
れを設けるのが一般的であった。しかし、本実施形態で
は、図２に示すように表示領域内の走査配線２および信
号配線５の側面に凹部や凸部を設けていない構成を採用
している。こうすることにより、走査配線２と信号配線
５との間でアライメントズレが生じたとしても、薄膜ト
ランジスタ１０のゲート・ドレイン間容量Ｃgd、オン電
流、走査配線・信号配線の交差部容量、補助容量などの
特性変化を抑えることができる。
【０１３７】次に、図６、および図７Ａ〜図７Ｃを参照
しながら、アクティブマトリクス基板１００の製造方法
を詳細に説明する。図６は、主なプロセスステップにお
ける２つの画素領域を示す平面図であり、図７Ａおよび
図７Ｂは、図６のＡ−Ａ’線断面およびＢ−Ｂ’線断面
を示す工程断面図である。
【０１３８】まず、図６（ａ）および図７Ａの（ａ）に
示すように、プラスチック基板１上に複数の走査配線２
を形成する。走査配線２は、スパッタ法などを用いて、
例えば厚さ２００ｎｍ程度のタンタル（Ｔａ）膜をプラ
スチック基板１上に堆積した後、フォトリソグラフィお
よびエッチング工程でＴａ膜をパターニングすることに
よって得られる。走査配線２のパターンは、上記フォト
リソグラフィで用いるマスク（第１マスク）によって規
定される。走査配線２の幅は上記のＧwidthで示され、
例えば４．０〜２０μｍ程度に設定され得る。一方、走
査配線２のピッチ（走査配線ピッチ）は、上記のフォト
リソグラフィ工程の段階で例えば１５０〜４００μｍ程
度に設定され得る。ただし、走査配線ピッチは、その後
の製造プロセス工程を経るうちに、プラスチック基板１
が熱や水分の影響を受けて伸縮するため、画素電極１４
などを形成するためのフォトリソグラフィ工程を行なう
までに設定値から５００〜１０００ｐｐｍ程度は変動し
てしまう。
【０１３９】次に、図７Ａの（ｂ）に示すように、化学
気相成長法（ＣＶＤ法）により、シリコンナイトライド
（ＳｉＮx）からなるゲート絶縁膜（厚さ２００〜５０
０ｎｍ程度）４をプラスチック基板１上に堆積して走査
配線２を完全に覆った後、ノンドープのアモルファスシ
リコン層（真性半導体層、厚さ１００〜２００ｎｍ程
度）６およびＰ（リン）等のｎ型不純物がドープされた
不純物添加半導体層（厚さ１０〜５０ｎｍ程度）７をゲ
ート絶縁膜４上に積層する。真性半導体層６は、アモル
ファスシリコンから形成される代わりに、多結晶シリコ
ンや微結晶シリコン等から形成されても良い。また、半
導体層６には微量の不純物が不可避的に混入していても
よい。
【０１４０】次に、図７Ａの（ｃ）に示すように、フォ
トリソグラフィ工程で、不純物添加半導体層７上にポジ
型レジスト膜９０を塗布した後、プラスチック基板１の
裏面側からレジスト膜９０に光を照射する（裏面露
光）。このとき、遮光性を有する走査配線２が１種のオ
プティカルマスクとして機能するため、レジスト膜９０
のうち走査配線２の真上に位置する部分は露光されず、
走査配線２の存在しない領域の上に位置する部分が露光
される。この後、現像を行なうことにより、図７Ａの
（ｄ）に示すように、走査配線２の平面レイアウトと同
様の平面レイアウトを持つレジストマスク９０が走査配
線２上に形成される。このレジストマスク９０を用いて
不純物添加半導体層７および真性半導体層６を順次エッ
チングすることにより、半導体層６および７を走査配線
２上に自己整合的に形成することができる（図７Ａ
（ｅ））。
【０１４１】図６（ｂ）は、走査配線２の上に形成され
た不純物添加半導体層７の上面形状を示しており、不純
物添加半導体層７の下層レベルには真性半導体層６およ
び走査配線２が位置している。この段階における半導体
層６および７は、画素毎に区分されておらず、走査配線
２上を直線（ライン）状に延びている。なお、露光条件
やエッチング条件を調整することにより、走査配線２の
幅と半導体層６および７の幅との間に差異を与えること
も可能である。
【０１４２】本実施形態では、上記の裏面露光法を用い
て半導体層のパターニングを行なうため、薄膜トランジ
スタ１０は走査配線２上に配置されることになる（図２
参照）。通常、走査配線を形成した後に薄膜トランジス
タのための半導体層を形成する場合、走査配線に対する
半導体層パターンのアライメントを高精度で実行する必
要があるが、プラスチック基板上では伸縮による位置ズ
レ大きくなるため、薄膜トランジスタアレイをプラスチ
ック基板上に作製することは実現困難である。これに対
し、本実施形態のように裏面露光法を採用すれば、半導
体層６のパターンと走査配線２とのアライメントが不要
になるため、アライメントマージンを考慮する必要がな
くなる。
【０１４３】なお、本実施形態の走査配線材料はＴａに
限定されず、遮光性を有する導電材料であれば良い。遮
光性は裏面露光法を採用するために必要である。Ｔａ以
外の走査配線材料として、電気抵抗が比較的低く、製造
プロセスに対する適合性に優れているという理由から、
Ａｌ、Ｍｏ／Ａｌ、ＴｉＮ／Ａｌ／Ｔｉ、ＴａＮ／Ｔａ
／ＴａＮ等の積層膜やＡｌ系合金等を好適に用いること
ができる。
【０１４４】次に、不純物添加半導体層７上のレジスト
膜９０を除去した後、図７Ｂの（ａ）に示すように、プ
ラスチック基板１の最上面にインジウム・ティン・オキ
サイド（ＩＴＯ）からなる透明導電膜９１を堆積する。
透明導電膜９１の材料はＩＴＯに限定されるものではな
く、可視光を充分に透過し得る導電性材料であれば良
い。例えばＩＸＯからなる透明導電膜を用いても良い。
【０１４５】この後、フォトリソグラフィおよびエッチ
ング工程で透明導電膜９１をパターニングすることによ
り、透明導電膜９１から信号配線５、ドレイン電極９、
および画素電極１４を形成する。信号配線５、ドレイン
電極９、および画素電極１４のレイアウトは、上記フォ
トリソグラフィ工程に用いるマスク（第２マスク）によ
って規定される。以下、第２マスクを用いて行なうパタ
ーニング工程を詳細に説明する。
【０１４６】まず、フォトリソグラフィ工程で、図６
（ｃ）および図７Ｂの（ｂ）に示すようなレジストマス
ク９２を形成する。図示されているレジストマスク９２
は、信号配線５、ドレイン電極９、画素電極１４の形状
を規定する相対的に厚いレジスト部分（厚さ：１．５〜
３．０μｍ程度）９２ａと、信号配線５とドレイン電極
９との間の領域を規定する相対的に薄いレジスト部分
（厚さ：０．３〜１．０μｍ程度）９２ｂとを有してい
る。
【０１４７】図８および図９を参照しながら、このレジ
ストマスク９２の構成を更に詳細に説明する。図８
（ａ）は、レジストマスク９２の一部を示す部分拡大図
であり、信号配線５、ドレイン電極９の端部、および画
素電極１４の角部を含む領域を拡大して示している。図
８（ｂ）、（ｃ）および（ｄ）は、それぞれ、図８
（ａ）のＣ−Ｃ’線断面図、Ｄ−Ｄ’線断面図、および
Ｅ−Ｅ’線断面図である。図９は、図８に示されるレジ
ストマスクの模式的斜視図である。
【０１４８】このレジストマスク９２は、基板１に塗布
したレジスト膜に対する露光を行なう際、レジスト膜の
うち、信号配線５とドレイン電極９との間の領域に位置
する部分に適量の光を照射することで得られる（ハーフ
露光法）。このような露光は、オプティカルマスクの適
切な位置にスリットパターンを形成しておけば、光の干
渉効果を利用して実現できる。
【０１４９】本実施形態では、まず、このような特殊形
状を持ったレジストマスク９２を用いて、透明導電膜９
１、不純物添加半導体層７、および真性半導体層６を順
次エッチングする。図７Ｂの（ｃ）は、このエッチング
が完了した段階の断面を示している。この段階におい
て、薄膜トランジスタ１０のチャネル領域３１はレジス
トマスク９２の相対的に薄い部分９２ｂによって覆われ
ているため、チャネル領域３１上の透明導電膜９１およ
び不純物添加半導体層７は全くエッチングされない。し
たがって、上記エッチングにより、それまでライン形状
だった半導体層６は分離されてアイランド化されるが、
透明導電膜９１において信号配線５となるべき部分とド
レイン電極９となるべき部分とは未分離のままである。
【０１５０】次に、例えば酸素プラズマを用いてレジス
トマスク９２の表面部分をアッシング（灰化）するなど
してレジストマスク９２を薄膜化し、図７Ｂの（ｄ）に
示すように薄膜トランジスタ１０のチャネル部３１を覆
っていたレジスト部分９２ｂを除去する。レジストマス
ク９２の薄膜化のために酸素プラズマアッシングを行な
うと、レジストマスク９２の側面も、薄いレジスト部分
９２ｂの厚さ程度はアッシングされる。しかし、薄いレ
ジスト部分９２ｂの厚さは０．３〜１．０μｍ程度であ
るため、アッシングによる寸法シフト量も０．３〜１．
０μｍ程度となる。この寸法シフト量の基板面内におけ
るバラツキは±２０％程度以下であるため、仕上り寸法
のバラツキも最大で±０．２μｍ程度となるが、トラン
ジスタのチャネル幅は５〜１０μｍ程度もあるため、ト
ランジスタ特性にはほとんど影響しない。アッシング後
のレジストマスク９２の部分斜視図を図１０に示す。
【０１５１】このようにして薄膜トランジスタ１０のチ
ャネル領域３１を覆っていた薄いレジスト部分９２ｂを
除去した後、再び、透明導電膜９１および不純物添加半
導体層７のエッチングを行なう。これより、図６（ｄ）
および図７Ｂの（ｅ）に示される構造を得ることができ
る。このエッチングにより、透明導電膜９１において信
号配線５となるべき部分とドレイン電極９となるべき部
分との間に位置する中間部分が除去され、分離された状
態の信号配線５およびドレイン電極９が透明導電膜９１
から形成される。このエッチングに際し、チャネル領域
３１上に位置していた不純物添加半導体層７も除去さ
れ、真性半導体層６の露出表面も一部エッチングされ
る。この後、レジストマスク９２（９２ａ）を除去する
と、図７Ｃの（ａ）に示される構成が得られる（図３
（ｃ）参照）。
【０１５２】本実施形態では、上述のように、まず透明
導電膜９１のパターニングに際して透明導電膜９１と走
査配線２との間の中間レイヤに位置する線状（ライン
状）半導体層６および７を画素毎に分離し、アイランド
状にパターニングする（図６（ｃ））。そして、その後
に自己整合的なプロセスによって信号配線５とドレイン
電極９とを完全に分離し、薄膜トランジスタ１０を完成
するに至る。このような方法を採用することにより、半
導体層６および７を信号配線５およびドレイン電極９に
対して自己整合させることが可能になり、信号配線５や
ドレイン電極９を規定するマスクレイヤと半導体層６を
規定するマスクレイヤとの間でアライメントが不要にな
る。
【０１５３】次に、図７Ｃの（ｂ）に示すように、保護
膜１１で薄膜トランジスタ１０を覆った後、電着法によ
って画素電極１４上にカラーフィルタ３３を形成する。
従来のように対向基板側にカラーフィルタを形成する
と、プラスチック基板の伸縮により、画素電極１４に対
するカラーフィルタの位置が大きくズレるため、正常な
画像を表示することができなくなる。本実施形態では、
このような問題を解決するため、カラーフィルタ３３を
画素電極１４上に自己整合的に形成する。以下、図１１
を参照しながら、本実施形態で行なうカラーフィルタの
電着形成を説明する。
【０１５４】電着法によって、赤（Ｒ）、緑（Ｇ）、お
よび青（Ｂ）の３色のカラーフィルタを形成するために
は、異なる色毎に３回の電着工程を行なう必要がある。
本実施形態では、図１１に示すスイッチング回路５７を
アクティブマトリクス基板の表示領域の周辺部に配置
し、スイッチング回路５７を用いて色毎に選択的に電着
を行う。スイッチング回路５７は薄膜トランジスタおよ
び配線によって構成されているが、これらは表示領域内
の配線および薄膜トランジスタを作製するプロセスを利
用して作製される。
【０１５５】まず、赤のカラーフィルタを電着する場合
を説明する。この場合、スイッチング回路５７の制御信
号線Ｒｓに対して薄膜トランジスタのオン信号（例えば
「論理Ｈｉｇｈ」）を入力する一方、他の制御信号線Ｂ
ｓおよびＧｓにオフ信号（例えば「論理Ｌｏｗ」）を入
力する。そして、電着反応を起こすための電圧Ｖをスイ
ッチング回路５７に与える。このとき、表示領域内の薄
膜トランジスタをオン状態する信号を各走査配線２に入
力しておく。これにより、赤を表示すべき画素電極の配
列５８に対して電圧Ｖが印加され、配列５８における画
素電極上に赤色塗料が電着形成される。このとき、電圧
Ｖが印加された信号配線５やドレイン電極９の上にもカ
ラーフィルタ３３が形成されることになる（図７Ｃ
（ｂ））。
【０１５６】他の色のカラーフィルタについても、上記
電着工程と同様の工程を繰り返すことにより、緑を表示
すべき配列５９の画素電極上に緑色塗料が電着形成さ
れ、青を表示すべき配列６０の画素電極上に青色塗料が
電着形成される。こうして、３色のカラーフィルタを画
素電極１４に対して自己整合的かつ選択的に形成するこ
とができる。この方法によれば、３色のカラーフィルタ
３３がストライプ状に配列される。
【０１５７】カラーフィルタ３３を絶縁材料から形成す
ると、液晶表示装置の動作時に液晶層へ印加し得る実効
電圧が低下してしまう。このような実効電圧の低下を防
ぐため、本実施形態では導電性材料からカラーフィルタ
を形成している。
【０１５８】以上説明してきたように、本実施形態で
は、自己整合プロセスを多く採用することにより、マス
クアライメントの必要なフォトリソグラフィ工程の数を
２回に抑えている。このため、基板伸縮の影響は、上記
２回のフォトリソグラフィ工程のうち、先のフォトリソ
グラフィ工程で形成したパターンに対する後のフォトリ
ソグラフィ工程におけるマスクアライメントのみに及
ぶ。そして、ドレイン電極９および画素電極１４の構造
を図２に示す新規なものとすることにより、プラスチッ
ク基板１が大きく伸縮した場合でも、薄膜トランジスタ
１０の半導体層６とドレイン電極９との接続を確保する
ことが可能になる。
【０１５９】なお、プラスチック基板はガラス基板の場
合と異なり大きく伸縮するため、従来のアライメントマ
ークと同様のマークを用いてマスクアライメントを実行
しようとすると、異なるレイヤ間のアライメントマーク
を相互に重ね合わせることができなくなる。そこで、本
実施形態では、図１２に示すようなパターンを有するア
ライメントマーカー１２０ａ、１２０ｂを採用する。図
１２に示す例では、第１マスクによって形成されるマー
カー１２０ａが、式６に示されるアライメントマージン
Δｙの２倍程度（またはそれ以上）のサイズを有する２
次元的な目盛りパターンから構成されている。そして、
第２マスクによって形成されるマーカー１２０ｂは、第
１マスクによって形成されたマーカーに対して、どのよ
うな位置にあるかが明瞭にわかるパターン（例えば十字
型パターン）から構成される。
【０１６０】このようなアライメントマーカー１２０ａ
および１２０ｂにより、第２マスクによって形成される
パターンと、第１マスクによって形成されたパターンと
間の位置ズレ量を読み取り、このズレ量をもとに第２マ
スクの位置を調整する。例えば、図１２に示す２つのア
ライメントマーカー１２０ａおよび１２０ｂのズレ量が
ほぼ均等になるようにマスクアライメントを実効すれば
良い。
【０１６１】（実施例）ＰＥＳからなる対角５インチの
プラスチック基板（厚さ：約０．２ｍｍ）を用いて上記
アクティブマトリクス基板の実施例を試作した。本実施
例では、１画素領域のサイズを３００μｍ×１００μ
ｍ、走査配線の幅Ｇwidthを１０μｍ、画素電極間ギャ
ップＰＰgapを５μｍ、接続部の幅Ｙconを５μｍ、ドレ
イン電極の長さＬdを２９０μｍとした。使用した露光
装置のアライメント精度は、±５μｍであった。式５か
ら、ΔＹ＝２９０−５−１０＝２７５［μｍ］が得られ
る。
【０１６２】本実施例では、プラスチック基板の伸び縮
みのどちらにも対応できるように、基板中央部において
ドレイン電極の中心と走査配線の中心とをほぼ一致させ
た。その結果、本実施例のアライメントマージンは±１
３２．５μｍとなった（Δｙ＝ΔＹ／２−ｄＹ＝１３
７．５−５＝１３２．５［μｍ］）。
【０１６３】第１マスクによってプラスチック基板上に
形成したパターン（マーカー）は、第２マスクを用いた
リソグラフィ工程を行なう際に、第２マスクによるマー
カーに対して片側で４２μｍずつシフトした。このパタ
ーンシフトは、６６１ｐｐｍの基板収縮に相当する。し
かし、本実施例では、±１３２．５μｍのアライメント
マージンがあるため、正常に動作する薄膜トランジスタ
が基板のいずれの位置においても作製され、アクティブ
マトリクス基板として問題なく機能した。
【０１６４】一方、図４８に示す従来構造による場合、
基板伸縮の許容限界は±１４μｍに過ぎず、プラスチッ
ク基板を用いてアクティブマトリクス基板を製造するこ
とができない。
【０１６５】本発明による構造および従来構造におい
て、各画素ピッチに対するアライメントマージンΔｙを
下記の表２に記載し、表２に基づいて作製したグラフを
図１３に示す。
【０１６６】
【表２】
【０１６７】図１３のグラフは、アライメントマージン
（基板伸縮マージン）Δｙと画素ピッチとの関係を示し
ている。グラフからわかるように、本実施例によれば、
従来例では得られなかったような大きなマージンが得ら
れ、画素ピッチを相当に短くしても、プラスチック基板
の使用が可能である。
【０１６８】以上説明してきたように、本実施形態によ
れば、アライメントが必要なフォトリソグラフィ工程の
間に５００ｐｐｍを超えるような伸縮が生じ得るような
基板を用いても、カラーフィルタのレイヤを含む全レイ
ヤーのエレメントを適切な配置関係で形成できるため、
プラスチック基板を用いたアクティブマトリクス型液晶
表示装置を実現することができる。
【０１６９】なお、本実施形態のアクティブマトリクス
基板を用いて液晶表示装置を作製する場合、ノーマリー
ホワイトタイプの液晶を使用すると、バックライト光が
透明な信号配線やその近傍を漏れ出てくる。より詳細に
は、信号配線５の領域、信号配線５とドレイン電極９と
の間の領域、隣接する画素電極１４の間の領域、隣接す
るドレイン電極９の間の領域からバックライト光が漏
れ、表示画像のコントラストが低下する。これに対し
て、ノーマリーブラックモードで表示動作を行なえば、
電圧が印加されていない画素電極１４、隣接するドレイ
ン電極９の間の領域、および、隣接する画素電極１４の
間の領域は黒く表示され、また、平均的な電圧が印加さ
れている信号配線５は中間調になるため、表示コントラ
ストの低下を抑制することができる。
【０１７０】（第２の実施形態）第１の実施形態ではＩ
ＴＯなどの透明導電膜をパターニングすることにより、
信号配線５、ドレイン電極９、および画素電極１４を形
成しているため、透明である必要のない信号配線５も画
素電極１４と同様に透明導電膜から形成されている。一
般に、透明導電膜の抵抗率は金属膜の抵抗率よりも大き
く、ＩＴＯの抵抗率は２００〜４００μΩｃｍである。
このため、ＩＴＯから信号配線を形成した場合、信号配
線５を長くしすぎると信号伝達に遅延が生じやすくな
る。したがって、第１の実施形態におけるアクティブマ
トリクス基板１００のサイズは、対角５インチ程度が限
度であると考えられる。
【０１７１】また、アクティブマトリクス基板１００の
対向基板上にブラックマトリクスを設けると、プラスチ
ック基板の伸縮のせいで、ブラックマトリクスの開口部
分と画素電極１４との間に位置ずれが生じやすい。この
ために、ブラックマトリクスを全く設けないとすると、
外光が薄膜トランジスタ１０を照射し、オフリーク電流
を増大させるおそれがある。薄膜トランジスタ１０のオ
フリーク電流が増大すると、画素電極１４および対向電
極によって液晶層に印加すべき保持電圧が減少するた
め、表示画像のコントラストが低下する。また、ブラッ
クマトリクスが設けられていない場合、前述のようにバ
ックライトが透明な信号配線やその近傍を漏れ出てくる
ため、ノーマリーホワイトモードでの表示動作を行なう
ことができない。ノーマリーブラックモードでの動作を
行なうとしても、信号配線５の上ではコントラストが僅
かに低下してしまう。
【０１７２】そこで、本実施形態では、これらの問題を
解決するため、アクティブマトリクス基板の上に自己整
合的な方法でブラックマトリクスを配置する。
【０１７３】以下、図１４および図１５を参照しなが
ら、本発明によるアクティブマトリクス基板の第２の実
施形態を説明する。図１４は、本実施形態におけるアク
ティブマトリクス基板２００のレイアウトを示した平面
図であり、図１５（ａ）は、図１４のＡ−Ａ’線断面図
であり、図１５（ｂ）は、図１４のＢ−Ｂ’線断面図で
ある。
【０１７４】図から明らかなように、本実施形態におけ
るアクティブマトリクス基板２００の基本構成は、以下
に述べる点を除いて、第１の実施形態におけるアクティ
ブマトリクス基板１００の基本構成と同様である。すな
わち、本実施形態で特徴的な点は、以下のとおりであ
る。
【０１７５】（１） 画素電極１４が形成されていない
領域および画素電極１４の周縁部を覆うようにブラック
マトリクス３５が配置されている（図１４）。すなわ
ち、信号配線５、走査配線２、薄膜トランジスタ１０、
信号配線５とドレイン電極９との隙間領域、ドレイン電
極９と画素電極１４との隙間領域、隣接する画素電極１
４の隙間領域、および、隣接するドレイン電極９の隙間
領域の全てが、ブラックマトリクス３５によって遮光さ
れる。
【０１７６】（２） ブラックマトリクス３５はネガ型
の感光性を有する材料から形成されており、裏面露光に
よってパターニングされている。
【０１７７】（３） カラーフィルタ３３は、ブラック
マトリクス３５が形成されていない領域（画素電極１４
の上）に設けられている（図１５（ａ）および
（ｂ））。
【０１７８】（４） ＩＴＯからなる信号配線５および
ドレイン電極９の上にＴａからなる金属膜９３が形成さ
れている（図１５（ａ））。
【０１７９】ＩＴＯの抵抗率と比べてＴａの抵抗率は２
５〜４０μΩｃｍと低いため、Ｔａからなる金属膜９３
が信号配線５と一体化して「低抵抗配線」として機能す
る。このため、ＩＴＯなどの透明導電膜のみから配線を
形成した場合にくらべて信号の伝達速度を向上させるこ
とができ、本実施形態によれば、アクティブマトリクス
基板の対角サイズを１０インチ以上に拡大することが可
能になる。
【０１８０】なお、ブラックマトリクス３５による遮光
効果を主目的とし、配線の低抵抗化を目的にしない場合
は、Ｔａなどの性金属膜を透明導電層上に設ける代わり
に、黒色樹脂材料などからなる遮光性絶材層を透明導電
層上に配置しても良い。遮光性を有する金属膜／絶縁層
は、いずれも、以下に説明する製造方法において、ブラ
ックマトリクス３５のパターニングにとって必要なオプ
ティカルマスクとして機能する。
【０１８１】以下、図１６および図１７を参照しなが
ら、アクティブマトリクス基板２００の製造方法を詳細
に説明する。図１６は、主なプロセスステップにおける
２つの画素領域を示す平面図であり、図１７は、図１６
のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示す工程断面
図である。
【０１８２】まず、図１６（ａ）および図１７（ａ）に
示すように、プラスチック基板１上に複数の走査配線２
を形成する。走査配線２は、スパッタ法などを用いてプ
ラスチック基板１上にアルミニウム（Ａｌ）やＴａなど
の金属膜を堆積した後、フォトリソグラフィおよびエッ
チング工程で金属膜をパターニングすることによって得
られる。走査配線２のパターンは、上記フォトリソグラ
フィで用いるマスク（第１マスク）によって規定され
る。
【０１８３】次に、図１６（ｂ）および図１７（ｂ）に
示すように、走査配線２に自己整合した真性半導体層６
および不純物添加半導体層７をゲート絶縁膜４を介して
走査配線２上に形成する。このとき、第１の実施形態と
同様に裏面露光法を用いる。なお、図１６（ｂ）には不
純物添加半導体層７だけが示されているが、不純物添加
半導体層７の真下に真性半導体層６と走査配線２が位置
している。
【０１８４】次に、プラスチック基板１の上面にＩＴＯ
などからなる透明導電膜９１とＴａなどからなる遮光性
金属膜９３を順次堆積した後、図１７（ｃ）に示すよう
に、レジストマスク９２を形成する。レジストマスク９
２は、第１の実施形態の場合と同様に、信号配線５、ド
レイン電極９、画素電極１４を規定する相対的に厚い部
分９２ａと、信号配線５とドレイン電極９との間の領域
を規定する相対的に薄い部分９２ｂとを有している。
【０１８５】次に、レジストマスク９２を用いて、遮光
性金属膜９３、透明導電膜膜９１、不純物添加半導体層
７および真性半導体層６を順次エッチングする。図１６
（ｃ）および図１７（ｃ）は、このエッチングが完了し
た段階の構成を示している。この段階において、薄膜ト
ランジスタ１０のチャネル領域３１はレジストマスク９
２の相対的に薄い部分９２ｂによって覆われているた
め、チャネル領域の金属膜９３、透明導電膜９１、およ
び不純物添加半導体層７は全くエッチングされていな
い。すなわち、透明導電膜９１において信号配線５とな
るべき部分とドレイン電極９となるべき部分とは未分離
のままである。
【０１８６】次に、例えば酸素プラズマアッシングなど
により、薄膜トランジスタ１０のチャネル領域３１を覆
っていたレジスト部分９２ｂを除去した後、再び、金属
膜９３、透明導電膜９１および不純物添加半導体層７の
エッチングを行なう。これより、図１６（ｄ）および図
１７（ｄ）に示される構造を作製することができる。こ
の段階では、金属膜９３が信号配線５やドレイン電極９
の上だけではなく、画素電極１４の上にも存在してい
る。透過型表示装置を作製するには、遮光性金属膜９３
のうち、画素電極１４上の位置する部分を選択的に除去
する必要がある。画素電極１４上の遮光性金属膜は、以
下に述べる方法でブラックマトリクスを形成した後に除
去することになる。
【０１８７】図１７（ｅ）に示すように、プラスチック
基板１の最上面に透明の保護膜１１を堆積した後、保護
膜１１上にネガ型感光性ブラックマトリクス膜を塗布す
る。この感光性ブラックマトリクス膜に対して基板１の
裏面側から光を照射する（裏面露光）。このとき、遮光
性金属膜９３のパターンが１種のオプティカルマスクと
して機能するため、感光性ブラックマトリクス膜のう
ち、画素電極１４の上方に位置する面積の比較的広い部
分はほとんど露光されない。これに対し、信号配線５お
よびドレイン電極９を覆っている遮光性金属膜９３は線
幅が狭いため、基板裏面から照射される光の回折現象に
よって露光される。
【０１８８】上記裏面露光の後、現像を行なうことによ
って感光性ブラックマトリクス膜の非露光部分を除去す
ると、図１６（ｅ）および図１７（ｅ）に示されるよう
に、画素電極１４の形状と略同一形状の開口部を画素電
極１４の上方に有するブラックマトリクス３５が形成さ
れる。
【０１８９】この後、ブラックマトリクス３５をエッチ
ングマスクとして用い、ブラックマトリクス３５の開口
部を介して露出する領域の保護膜１１および遮光性金属
膜９３をエッチングする。このエッチングにより、画素
電極１４上に存在していた遮光性金属膜９３が除去され
る。この後、電着法によりカラーフィルタ３３を形成
し、図１７（ｆ）の構成を得る。
【０１９０】本実施形態によれば、透明導電層からなる
信号配線５の上面を透明導電層よりも抵抗率の低い金属
膜で裏打ち（バッキング）しているため、金属膜を含め
た信号配線全体としての電気抵抗（配線抵抗）が低減さ
れ、対角５インチ以上の大型の液晶表示装置を実現する
ことが可能になる。
【０１９１】また、本実施形態では、アクティブマトリ
クス基板側にブラックマトリクスを設けたことにより、
表示特性を大幅に向上させることができる。具体的に
は、表示領域内の薄膜トランジスタをブラックマトリク
スで覆っているため、外光照射によるトランジスタのオ
フ電流リークが抑制され、このような電流リークに起因
するコントラストの低下が防止される。また、ブラック
マトリクスを設けたことにより、バックライト光の不要
な漏れも抑制され、光漏れによるコントラストの低下も
防止される。
【０１９２】（第３の実施形態）以下、図１８および図
１９を参照しながら、本発明によるアクティブマトリク
ス基板の第３の実施形態を説明する。図１８は、本実施
形態におけるアクティブマトリクス基板３００のレイア
ウトの概略を示した平面図であり、図１９（ａ）〜
（ｄ）は、裏面露光によるブラックマトリクスのパター
ニングを説明するための図である。
【０１９３】図１８からわかるように、本実施形態にお
けるアクティブマトリクス基板３００の基本構成は、走
査配線２を除いて第２の実施形態におけるアクティブマ
トリクス基板２００の基本構成と同様である。
【０１９４】本実施形態の特徴部分は、走査配線２が複
数の配線部分２ａ〜２ｃに分岐されており、各配線部分
２ａ〜２ｃの幅は６〜７μｍに設定されている。薄膜ト
ランジスタ１０の半導体層６は走査配線２に対して自己
整合しているため、半導体層６も配線部分２ａ〜２ｃに
応じて３つに分離されている。このため、本実施形態で
は、画素毎に３つの薄膜トランジスタが配置され、それ
らが信号配線５とドレイン電極９との間で並列に接続さ
れた状態にある。走査配線２を構成する複数の配線部分
２ａ〜２ｃには同一の走査信号が入力される、これに応
答する３つの薄膜トランジスタは同様のスイッチング動
作を行なう。
【０１９５】以下、各走査配線を複数の分岐する理由を
説明する。
【０１９６】第１〜第２の実施形態で採用している裏面
露光法によれば、走査配線２の幅が薄膜トランジスタ１
０のチャネル幅を規定する。トランジスタのオン電流は
チャネル幅に比例するため、必要なオン電流を得るため
には走査配線２の幅を大きくしたい場合がある。必要な
オン電流の大きさは、画素電極１４のサイズや駆動方法
によって異なるが、画素電極１４のサイズが３００μｍ
×１００μｍ程度の場合、チャネル幅を１０〜２０μｍ
に設計する必要がある。
【０１９７】しかし、走査配線２の幅が１０μｍを超え
て大きくなると、裏面露光法を用いてブラックマトリク
ス３５のパターニングを行なう際、回折光が走査配線２
の中央上方まで充分に回り込めなくなる。図１９（ａ）
および（ｃ）を参照しながら、この点を説明する。図１
９（ａ）および（ｂ）は、薄膜トランジスタ形成領域に
おけるブラックマトリクス３５の形状を示す平面図であ
り、図１９（ｃ）および（ｄ）は、それぞれ、図１９
（ａ）および（ｂ）のＦ−Ｆ’線断面図である。
【０１９８】走査配線２の幅が広すぎると、基板裏面側
から照射される光の回折光が走査配線２の中央部に位置
するネガ型感光性ブラックマトリクス膜までは到達しな
いため、走査配線２上においてブラックマトリクス膜の
非感光部分が発生する。その結果、現像後には図１９
（ａ）および（ｃ）にされるように走査配線２のエッジ
から数μｍ以内の領域だけがブラックマトリクス３５に
よって覆われ、走査配線２の中央部をブラックマトリク
ス３５で覆うことができない。このようなブラックマト
リクス３５では、薄膜トランジスタ１０への外光照射を
防止できず、薄膜トランジスタ１０のオフ電流が増大し
てしまうことになる。
【０１９９】これに対し、図１９（ｂ）の例では、走査
配線２を２本の配線部分２ａ〜２ｂに分割しており、裏
面露光の際、配線部分２ａと配線部分２ｂの間をスリッ
ト状の開口部として機能させ、この開口部を通過する光
およびその回折光による露光領域を拡大している。この
ため、図１９（ｄ）に示されるように、走査配線２の上
方はブラックマトリクス３５によって完全に覆われる。
【０２００】遮光性を有するパターン上に位置する感光
性樹脂膜は、遮光性パターンのエッジから４μｍ程度内
側に位置する部分も回折光によって感光されるため、走
査配線２の幅が８μｍ程度以下であれば、特に、走査配
線２を複数の部分に分割する必要はない。ただし、製造
プロセスパラメータの変動により、配線幅が変化するこ
とも考慮すれば、配線幅はせいぜい６〜７μｍ程度にす
ることが好ましいと考えられる。
【０２０１】再び、図１８を参照する。図１８に示され
る構成では、各走査配線２は３つの配線部分２ａ〜２ｃ
に分割されている。各配線部分２ａ〜２ｃの幅を６〜７
μｍに設定すると、走査配線２の実効的な幅（＝チャネ
ル幅）は１８〜２１μｍとなる。
【０２０２】本実施形態でも半導体層６および７は、走
査配線２に対して自己整合しているため、半導体層７も
配線部分２ａ〜２ｃに応じて３つに分離されている。こ
のため、画素毎に３つの薄膜トランジスタが配置され、
それらが信号配線５とドレイン電極９との間で並列に接
続された状態にある。走査配線２を構成する複数の配線
部分２ａ〜２ｃには同一の走査信号が入力され、これに
応答する３つの薄膜トランジスタは同様のスイッチング
動作を行なうため、オン電流の増加を達成できる。
【０２０３】図１８に示す例では、走査配線２を３本の
配線部分に分割しているが、本発明はこれに限定されな
い。同一信号が入力されるひとつの走査配線を２本また
は４本以上に分割してもよい。なお、走査配線２は、表
示領域以外の領域では１本の配線形状を有していても良
い。例えば、走査配線がドライバ回路に接続される領域
では、同一信号を受け取る複数の配線部分が１本の配線
に接続されていることが好ましい。
【０２０４】なお、走査配線２は、少なくとも薄膜トラ
ンジスタ１０の半導体層６が形成される領域において複
数の配線部分に分離されていれば良く、例えば画素電極
１４が配置される領域内において複数部分に分離されて
いる必要はない。しかし、プラスチック基板１の伸縮に
より、Ｘ軸方向のアレイメントズレが生じるため、走査
配線の平面形状は、表示領域内の位置によらず一様であ
ることが好ましい。
【０２０５】このように、本実施形態によれば、走査配
線２の実効的な線幅を大きくした場合でも、薄膜トラン
ジスタ１０を完全に覆うブラックマトリクス３５を形成
できる。
【０２０６】本実施形態では、ブラックマトリクス３５
の材料として光増幅型の感光性材料を用いているが、こ
れに代えて、化学増幅型の感光性材料を用いてもよい。
化学増幅型感光性材料の場合、光が直接当たらなくと
も、光照射を受けた部分から反応が進行するため、遮光
パターン上でのブラックマトリクス３５の入り込み量を
大きくしやすいという利点がある。
【０２０７】（第４の実施形態）以下、図２０および図
２１を参照しながら、本発明によるアクティブマトリク
ス基板の第４の実施形態を説明する。図２０は、本実施
形態のアクティブマトリクス基板４００を製造するため
の主なプロセスステップにおける２つの画素領域を示す
平面図であり、図２１は、図２０のＡ−Ａ’線断面およ
びＢ−Ｂ’線断面を示す工程断面図である。
【０２０８】前述した第１〜３の実施形態では、いずれ
も不純物添加半導体層７を真性半導体層６の上に直接堆
積し、ソース電極として機能する信号配線５とドレイン
電極９とを分離する際、不純物添加半導体層７のみなら
ず真性半導体層６の表面もエッチングしていた。本実施
形態では、真性半導体層６と不純物添加半導体層７との
間にチャネル保護層を配置し、真性半導体層６のチャネ
ル領域をエッチングしないようにする。
【０２０９】本実施形態におけるアクティブマトリクス
基板４００の基本構成は、図２０（ｅ）および図２１
（ｆ）からわかるように、真性半導体層６と不純物添加
半導体層７との間にチャネル保護層９５を設けた点を除
き、第１の実施形態におけるアクティブマトリクス基板
１００の基本構成と同様である。チャネル保護層９５の
機能は製造工程中に発揮されるため、以下、本実施形態
にかかるアクティブマトリクス基板４００の製造方法を
詳細に説明する。
【０２１０】まず、図２０（ａ）および図２１（ａ）に
示すように、プラスチック基板１上に複数の走査配線２
を形成する。走査配線２は、スパッタ法などを用いてプ
ラスチック基板１上にＡｌＮｄやＴａなどの金属膜を堆
積した後、フォトリソグラフィおよびエッチング工程で
金属膜をパターニングすることによって得られる。走査
配線２のパターンは、上記フォトリソグラフィで用いる
マスク（第１マスク）によって規定される。
【０２１１】次に、図２０（ｂ）および図２１（ｂ）に
示すように、ゲート絶縁膜４を介して基板１上に真性半
導体層６およびチャネル保護層９５を堆積した後、裏面
露光法を用い、走査配線２に対して自己整合したチャネ
ル保護層９５を走査配線２上に形成する。このとき、真
性半導体層６のパターニングは行なわず、チャネル保護
層９５だけをパターニングする。チャネル保護層９５
は、好適には、厚さ２００ｎｍ程度のＳｉＮx膜から形
成され得る。本実施形態では、チャネル保護層９５の線
幅が走査配線２の線幅よりも１〜４μｍ程度狭くなるよ
うに、露光条件やエッチング条件を調節する。その結
果、チャネル保護層９５の各エッジの位置は、走査配線
２の対応するエッジよりも内側に０．５〜２μｍ程度入
り込むことになる。チャネル保護層９２のサイドエッチ
量を増加させて、走査配線２の線幅とチャネル保護層９
５の線幅との差を大きくするには、ウェットエッチング
などの等方性エッチングを用いることが好ましい。
【０２１２】次に、ＣＶＤ法により、チャネル保護層９
５や真性半導体層６を覆うようにして不純物添加半導体
層７を堆積した後、再び裏面露光法を用いて、走査配線
２に自己整合した真性半導体層６および不純物添加半導
体層７を走査配線２上に形成する。なお、図２０（ｃ）
には不純物添加半導体層７だけが示されているが、不純
物添加半導体層７の真下には、チャネル保護層９５、真
性半導体層６、および走査配線２が位置している。ただ
し、チャネル保護層９５の幅は、真性半導体層６や走査
配線２の線幅よりも狭く形成されている。ここで、チャ
ネル保護層９５の「幅」とは、チャネル保護層９５の４
つの側面のうち、走査配線２が延びる方向に平行な２つ
の側面間の距離を示している。
【０２１３】次に、プラスチック基板１の上面にＩＴＯ
などからなる透明導電膜９１を堆積した後、図１７
（ｃ）に示すように、レジストマスク９２を形成する。
レジストマスク９２は、第１の実施形態の場合と同様
に、信号配線５、ドレイン電極９、画素電極１４を規定
する相対的に厚い部分９２ａと、信号配線５とドレイン
電極９との間の領域を規定する相対的に薄い部分９２ｂ
とを有している。
【０２１４】次に、レジストマスク９２を用いて、透明
導電膜膜９１、不純物添加半導体層７、チャネル保護層
９５、および真性半導体層６を順次エッチングする。図
２０（ｄ）および図２１（ｄ）は、このエッチングが完
了した段階の構成を示している。この段階において、薄
膜トランジスタ１０のチャネル領域はレジストマスク９
２の相対的に薄い部分９２ｂによって覆われているた
め、チャネル領域の透明導電膜９１などは全くエッチン
グされていない。
【０２１５】次に、例えば酸素プラズマアッシングなど
により、薄膜トランジスタ１０のチャネル領域を覆って
いたレジスト部分９２ｂを除去した後、再び、透明導電
膜９１および不純物添加半導体層７のエッチングを行な
う。このエッチングに際して、不純物添加半導体層７の
下層レベルに位置しているチャネル保護層９５はエッチ
ストップ層として機能し、真性半導体層６のチャネル領
域をエッチングから保護する。これより、図２０（ｅ）
および図２１（ｅ）に示される構造を作製することがで
きる。次に、プラスチック基板１の最上面に保護膜１１
を堆積した後、電着法によりカラーフィルタ３３を形成
し、図２１（ｆ）の構成を得る。
【０２１６】本実施形態によれば、信号配線５およびド
レイン電極９をパターニングするためのマスクを用い、
走査配線２上に位置する配線形状のチャネル保護層９５
を画素毎に分離している。このため、チャネル保護層９
５は、走査配線２に対して自己整合しているだけではな
く、信号配線５やドレイン電極９に対しても自己整合し
ている。より詳細には、チャネル保護層９５の４つの側
面のうち、信号配線５およびドレイン電極９が延びる方
向に平行な２つの側面は、信号配線５およびドレイン電
極９の外側の側面と整合している。
【０２１７】以上の結果、チャネル保護層９５と信号配
線５やドレイン電極９との間でアライメントズレが生じ
ず、伸縮しやすい基板上にチャネル保護型の薄膜トラン
ジスタアレイを作製することができる。
【０２１８】このように、本実施形態では、チャネル保
護層９５に大きなアライメントマージンを与える必要が
無い。また、チャネル保護層９５の側面のうち、走査配
線５が延伸する方向に対して平行な２つの側面間距離が
走査配線５の線幅よりも狭いため、半導体層６の上面に
おいてチャネル保護層９５が存在しないコンタククト領
域を形成できる。
【０２１９】（第５の実施形態）図２２〜図２５を参照
しながら、本発明によるアクティブマトリクス基板の第
５の実施形態を説明する。図中、前述した実施形態に対
応する部材には同一の参照符号を付している。
【０２２０】まず、図２２を参照する。
【０２２１】図２２は、本実施形態におけるアクティブ
マトリクス基板５００のレイアウト構成を模式的に示し
た平面図である。本実施形態では、第１〜第４の実施形
態と異なり、隣り合う走査配線２の間（例えば、配線Ｇ
１と配線Ｇ２との間）に、走査配線２と平行に補助容量
配線（Ｃｏｍ）２０が配置されている。補助容量配線２
０は、走査配線２と同レイヤに属し、走査配線の材料と
同一の材料から形成されている。また、アクティブマト
リクス基板５００の画素領域内においては、補助容量配
線２０も走査配線２と同様に突起部のない真っ直ぐな配
線形状を有している。図２２では、簡略化のため、７本
の走査配線２と、７本の補助容量配線２０、８本の信号
配線５が示されているが、実際には多数の配線が配列さ
れている。
【０２２２】次に、図２３を参照する。図２３は、アク
ティブマトリクス基板５００の表示領域の一部を拡大し
たレイアウト図である。
【０２２３】走査配線２および補助容量配線２０を乗り
越えるように配置された画素電極１４からは、信号配線
５に対して平行な方向（Ｙ軸方向）に導電部材９が長く
延伸している。導電部材９は薄膜トランジスタ１０のド
レイン電極として機能するものであり、画素電極１４と
薄膜トランジスタ１０とを電気的に相互接続する。
【０２２４】本実施形態では、各薄膜トランジスタ１０
を構成する半導体層が走査配線２に対して自己整合的に
形成されており、この半導体層を乗り越えるようにして
信号配線および導電部材（ドレイン電極）９が配置され
る。半導体層は補助容量配線２０上にも自己整合的に形
成されており、物理的には薄膜トランジスタを形成して
いる。しかし、補助容量配線２０には、常時、その寄生
的な薄膜トランジスタがオフとなるような信号が入力さ
れている。その結果、上記の寄生薄膜トランジスタはス
イッチング素子として機能しない。
【０２２５】ある任意の薄膜ドランジスタ１０に接続さ
れるドレイン電極９と、そのドレイン電極９に接続され
る画素電極１４とは、隣接する別々の走査配線２および
補助容量配線２０を横切っている。
【０２２６】アクティブマトリクス基板を液晶表示装置
等に応用する場合、表示特性の向上と消費電力の低下を
実現するため、薄膜トランジスタのゲート・ドレイン間
容量Ｃgdによる画素電位の変動を抑制することが望まし
い。Ｃgdによる画素電位の変化量ΔＶは、ΔＶ＝Ｃgd／
（Ｃgd＋Ｃcs＋Ｃlc）・Ｖgppで表される。
【０２２７】ここで、Ｃcsは補助電極容量（走査配線２
および補助容量配線２０と画素電極１４との間の容
量）、Ｃlcは液晶容量、Ｖgppは走査配線２における信
号のオンとオフのときの電位差である。Ｖgpp、Ｃlcな
どは、使用する材料やデバイスの基本的な特性によって
決定されるため、補助容量Ｃcsを大きくすることによっ
てΔＶを低下させることが考えられる。しかしながら、
アライメントフリー構造を採用した場合には、走査配線
２の幅を大きくすることによって補助容量Ｃcsを大きく
することは、同時にＣgdを大きくすることにつながる。
このため、走査配線２の幅を調節してΔＶを制御するこ
とは好ましくない。例えば、補助容量Ｃcsを大きくする
ため、走査配線の幅ＧwidthをＫ倍にしたとする。補助
容量Ｃcsは、走査配線の幅Ｇwidthに比例するため、Ｃ
cs'＝Ｋ・Ｃcsとなる。一方、ゲート−ドレイン間容量
Ｃgdも走査配線の幅Ｇwidthに比例するため、Ｃgd'＝Ｋ
・Ｃgdとなる。したがって、引き込み電圧ΔＶ’は、以
下の式７で示される。
【０２２８】 ΔＶ’＝Ｋ・Ｃgd／（Ｋ・Ｃgd＋Ｋ・Ｃcs＋Ｃlc） ＝Ｃgd／（Ｃgd＋Ｃcs＋Ｃlc／Ｋ） （式７）
【０２２９】この式７から明らかなように、Ｋが大きく
なるほど、引き込み電圧ΔＶ’が大きくなってしまう。
式７において、Ｋを小さくすると、引き込み電圧ΔＶ’
も小さくなる。しかし、製造プロセス上の制約などによ
って走査配線２の最小線幅は決まっており、Ｋを小さく
することによって引き込み電圧ΔＶ’を十分に小さくす
ることは困難である。
【０２３０】そこで、本実施形態では、走査配線２と画
素電極１４との間の容量に加えて、補助容量配線２０と
画素電極１４との間で補助容量を形成している。この補
助容量配線２０の幅を調整することにより、引き込み電
圧ΔＶを低下させることができる。
【０２３１】本実施形態において、基板伸縮に対するマ
ージンを大きくとるためには、同一の画素電極１４と交
差する走査配線２と補助容量配線２０との間隔をできる
だけ狭くすることが好ましい。
【０２３２】次に、図２４および図２５を参照する。図
２４は、図２３のＡ−Ａ’線断面図であり、図２５は、
図２３のＢ−Ｂ’線断面図である。
【０２３３】本実施形態の薄膜トランジスタ１０は、図
２４に示されるように、下層レベルから順番に、ゲート
電極として機能する走査配線２、ゲート絶縁膜４、真性
半導体６、および不純物添加半導体層７を含む積層構造
を有している。本実施形態の真性半導体６は、ノンドー
プのアモルファスシリコンから形成されており、不純物
添加半導体層７はリン（Ｐ）などのｎ型不純物が高濃度
にドープされたｎ+微結晶シリコンから形成されてい
る。信号配線５およびドレイン電極９は、それぞれ、コ
ンタクト層として機能する不純物添加半導体層７を介し
て、半導体層６のソース領域およびドレイン領域と電気
的に接続されている。このことから明らかなように、本
実施形態では、直線状に延びる信号配線５の一部（走査
配線２と交差している部分）が薄膜トランジスタ１０の
ソース電極Ｓとして機能している。
【０２３４】図２４に示されるように、半導体層６のう
ち、ソース領域Ｓとドレイン領域Ｄとの間の領域３１は
チャネル領域として機能し、チャネル領域３１の上面に
は不純物添加半導体層７が存在していない。本実施形態
では、チャネルエッチ型のボトムゲート薄膜トランジス
タを採用しており、半導体層６のチャネル部の上面は、
不純物添加半導体層７を除去する際に薄くエッチングさ
れている。
【０２３５】画素電極１４が形成されている領域におい
ても、走査配線２上に半導体層６および７が存在してい
ることが分かる。ただし、画素電極が形成されている領
域内における半導体層６および７は、図２４から明らか
なように、薄膜トランジスタ１０を構成する半導体層６
および７からは分離されており、トランジスタ動作を行
なうことはない。このため、同一行（走査配線）に属す
る画素間でクロストークを生じることはない。
【０２３６】補助容量配線２０上の断面構成も、走査配
線２０上の断面構成と同様なものとなる。ここでも、信
号配線５とドレイン電極９の間には半導体層６が存在す
るため、薄膜トランジスタが寄生的に形成されるが、補
助容量配線には常時−８〜−１５Ｖ程度の電圧が印加さ
れているため、この寄生トランジスタが導通状態（オン
状態）になることはない。故に、信号配線５とドレイン
電極９は電気的に分離されている。
【０２３７】本実施形態では、信号配線５、ドレイン電
極９、画素電極１４のすべてが１枚の反射電極膜をパタ
ーンニングすることより得られた導電層から構成され、
信号配線５、ドレイン電極９、および画素電極１４の全
てが同一レイヤに属している。信号配線５、ドレイン電
極９、および画素電極１４は保護絶縁膜１１によって覆
われている。
【０２３８】走査配線２および補助容量配線２０とドレ
イン電極９（画素電極１４）との間のアライメントマー
ジンΔＹは、以下の式８で表される。
【０２３９】 ΔＹ＝Ｌd−ＰＰgap−Ｇwidth−Ｗcs−ＣＧgap ＝Ｐpitch−Ｇwidth−ＰＰgap−Ｗcs−ＧＣgap −ＤＤgap−Ｙcon （式８） ここで、Ｇwidthは走査配線２の幅、Ｗcsは補助容量配
線２０の幅、ＧＣgapは走査配線と補助容量配線２０の
間隔である。
【０２４０】このように本実施形態で採用するレイアウ
トによれば、プラスチック基板の伸縮に伴って走査配線
ピッチの増加・減少が生じても、これに対応できる大き
なアライメントマージンがあるため、基板上のどこの位
置においても正常に動作する薄膜トランジスタを作製
し、トランジスタ特性や寄生容量の基板内バラツキを低
減できる。なお、前述したように、信号配線５、ドレイ
ン電極９、および画素電極１４の全ては同一の透明導電
膜または反射電極材料膜をパターンニングすることによ
って形成されているため、信号配線５、ドレイン電極
９、および画素電極１４の配置関係について、アライメ
ントずれを考慮する必要はない。
【０２４１】（実施例）ＰＥＳからなる５インチ角のプ
ラスチック基板（厚さ０．２ｍｍ）を用いて上記アクテ
ィブマトリクス基板の実施例を試作した。パネルサイズ
は対角３．９インチで解像度は１／４ＶＧＡ（３２０×
ＲＧＢ×２４０）である。１画素領域のサイズは８２μ
ｍ×２４６μｍ、走査配線２の幅Ｇwidthを８μｍ、画
素電極間ギャップＰＰgapを５μｍ、接続部の幅Ｙconを
５μｍ、補助容量配線の幅Ｗcsを２５μｍ、補助容量配
線２０と走査配線２との間のギャップＧＣgapを１０μ
ｍ、ドレイン間のギャップＤＤgapを５μｍとすると、
ΔＹ＝２４６−８−５−２５−１０−５−５＝１８８μ
ｍとなる。
【０２４２】本実施例では、プラスチック基板の伸び縮
みのどちらにも対応できるように、基板中央部において
ΔＹ１＝ΔＹ２となるよるに配置させた。その結果、走
査配線層と、ソース配線・下層画素電極層と間のアライ
メントマージンΔＹは±９１μｍとなった（ΔＹ＝ΔＹ
／２−ｄＹ、ここでｄＹはアライメント装置の精度で３
μｍである）。
【０２４３】ΔＹ方向の表示領域の長さは、２４０（ラ
イン）×２４６（μｍ）＝５９０４０（μｍ）であるた
め、２つのレイヤ間で許容される基板伸縮マージンは１
５４１ｐｐｍある。本試作においては、５００〜７００
ｐｐｍ程度基板伸縮が生じたが、十分なアライメントマ
ージンがあるため、全て画素領域において薄膜トランジ
スタが正常に動作し、アクティブマトリクス基板として
問題なく機能した。
【０２４４】本発明による構造および従来構造におい
て、各画素ピッチに対する基板伸縮マージンを下記の表
２に示す。表示領域のサイズが対角４インチ（８１．２
ｍｍ×６１ｍｍ）で、短辺に走査配線端子を配置すると
仮定している。
【０２４５】
【表３】
【０２４６】なお、露光装置の位置合わせ精度は±３μ
ｍであった。
【０２４７】（第６の実施形態）第１〜５の実施形態で
は、画素電極１４と信号配線５が同一レイヤにあること
により、アライメントマージンを拡大することができ
る。しかしながら、信号配線があるため画素電極１４の
大きさには限界があり、開口率（反射型液晶表示装置に
おいては絵素領域に対する画素電極の割合）を大きくす
ることができない。
【０２４８】プラスチック基板を用いた液晶表示装置
は、基板の軽さ、薄さを生かすため、反射型液晶への応
用が期待されている。反射型の液晶表示装置では、７０
％以上の開口率がなければ十分な視認性は得られないと
言われている。そこで、従来のガラス基板上の反射型の
液晶表示装置では、画素電極１４と信号配線５と別レイ
ヤに配置し、画素電極１４と信号配線５間の隙間をなく
すことで８０〜９０％の開口率を確保している。
【０２４９】第１〜５の実施形態の構造では、３０〜５
０％程度の開口率しか得られないため、図２６に示す第
２の実施形態では、画素電極１４を２層構成にしてい
る。すなわち、反射電極として機能する上層の画素電極
１４Ａと、補助容量を形成する下層の画素電極１４Ｂと
によって、画素電極１４を構成している。上層画素電極
１４Ａは、絶縁膜を介して信号配線５と別レイヤに配置
されており、下層画素電極１４Ｂは、信号配線５と同一
レイヤに配置されている。このようにすることで、開口
率を低下させることなく、アライメントマージンを大き
くできる。
【０２５０】以下、図２６〜２８を参照しながら、本実
施形態について説明する。図２６は、本実施形態におけ
るアクティブマトリクス基板６００のレイアウトを示し
た平面図であり、図２７は、図２６のＡ−Ａ’線断面図
であり、図２８は図２６のＢ−Ｂ’断面図である。
【０２５１】図から明らかなように、本実施形態におけ
るアクティブマトリクス基板の構成は、下層の画素電極
１４Ｂよりも下層は、第５の実施形態におけるアクティ
ブマトリクス基板の構成と同じである。
【０２５２】下層の画素電極１４Ｂ、ドレイン電極９お
よび信号配線５上には、層間絶縁膜が配置されている。
１４Ａは上層の画素電極で、ＡＬなどの反射電極材料か
ら形成されている。下層の画素電極１４Ｂ上の一部にコ
ンタクトホールが形成されており、上層の画素電極１４
Ａと下層の画素電極１４Ｂが電気的に接続されている。
上層の画素電極１４Ａは、下層の画素電極１４Ｂよりも
面積が大きいため、開口率を高くできる。また、補助容
量は、下層の画素電極１４Ｂと、補助容量配線２０、走
査配線２間で形成されるため、上層の画素電極１４Ａと
走査配線層の間でアライメントを制御する必要はない。
【０２５３】したがって、走査配線を規定する第１のマ
スクと、ソース配線５および下層の画素電極１４Ｂを規
定する第２のマスクとの間のアライメントマージンΔＹ
は、第５の実施形態におけるアライメントマージンの大
きさと変わらない。したがって、ΔＹは以下の式で表さ
れる。
【０２５４】ΔＹ＝Ｐpitch−Ｇwidth−ＰＰgap−Ｗcs
−ＧＣgap−ＤＤgap−Ｙcon
【０２５５】下層画素電極１４Ｂの上層には、コンタク
トホール２１および上層画素電極１４Ｂが形成されるた
め、これらのレイヤについてもアライメントマージンを
考慮する必要がある。
【０２５６】コンタクトホール２１は、必ず下層画素電
極１４Ｂ上に配置される必要がある。コンタクトホール
の幅をＷchとすると、コンタクトホール２１層を規定す
る第３のマスクと、下層画素電極１４Ｂを規定する第２
のマスクとの間のアライメントマージンは、以下の式で
表される。
【０２５７】ΔＣ＝Ｐss−Ｗs−Ｗd−３・ＳＤgap−Ｗch ここで、Ｐssはソース配線ピッチ、Ｗsはソース配線の
幅、Ｗdはドレイン電極の幅、ＳＤgapはソース・ドレイ
ン間のギャップである。
【０２５８】なお、第２のマスクと第３のマスクとの間
には、ΔＹ方向にも基板伸縮の制限があるが、ΔＣに対
して十分に大きいため無視した。プラスチック基板の伸
縮は縦方向と横方向でほぼ同程度であるため、ΔＣのマ
ージンを満たしていれば、ΔＹ方向のマージンも満たし
ているはずである。
【０２５９】上層画素電極１４Ａは、コンタクトホール
２１上に形成される必要がるため、上層画素電極１４Ａ
層を規定する第４マスクと、コンタクトホール２１を規
定する第３マスクとの間のアライメントマージンは、Δ
Ｐ＝Ｐss−ＰＰtgapとなる。ここで、ＰＰtgapは上層の
画素電極１４Ａ間のギャップである。
【０２６０】次に、本実施形態の製造プロセスについて
説明する。
【０２６１】図から明らかなように、信号配線５、ドレ
イン電極９および下層の画素電極１４Ｂまでは、第１〜
５の実施形態について説明した製造プロセスと同じ製造
プロセスを採用することができる。薄膜トランジスタ１
０の構造は、チャネル保護膜型でもチャネルエッチ型で
もどちらでも構わない。本実施形態では、チャネルエッ
チ型を採用している。
【０２６２】薄膜トランジスタの上層に、無機絶縁膜ま
たは有機絶縁膜からなる層間絶縁膜２１を堆積した後、
フォトリソグラフィ工程でコンタクトホール２２を形成
する。層間絶縁膜２１の厚さは例えば０．５〜３μｍで
ある。
【０２６３】上記絶縁膜堆積工程では、基板の伸縮が少
ない材料もしくは成膜方法を選択する必要がある。一般
的に、有機絶縁膜の方が、無機絶縁膜よりも基板の伸縮
が少ないので、ここでは、有機絶縁材料を選択した。
【０２６４】層間絶縁膜２１の上に、Ａｌ、Ａｌ合金、
銀合金などからなる反射電極材料の膜を堆積する。反射
電極材料膜の厚さは例えば５０〜１００ｎｍ程度であ
る。フォトリソグラフィ工程を経て、上記反射電極材料
膜から上層画素電極１４Ａ（反射電極）を形成する。本
実施形態では、下層画素電極は、厳密には画素電極とし
て機能しないが、上層画素電極のための下層電極として
機能するため、「下層画像電極」と称することとする。
【０２６５】なお、信号配線層の材料は、透過型のアク
ティブマトリクス基板を製造する場合には、透明導電材
料でなければならないが、反射型のアクティブマトリク
ス基板であれば、導電膜は遮光膜でも透明膜でも構わな
い。ただし、上層画素電極１４Ａと低抵抗のコンタクト
を形成し得る材料を選択する必要がある。ここでは、上
層画素電極の材料としてＡｌを使用するので、下層画素
電極１４Ｂ、信号配線５、およびドレイン電極９の材料
としてＴｉを選択した。
【０２６６】（実施例）ＰＥＳからなる５インチ角のプ
ラスチック基板（厚さ０．２ｍｍ）を用いて上記アクテ
ィブマトリクス基板の実施例を試作した。パネルサイズ
は対角３．９”で解像度は１／４ＶＧＡ（３２０×ＲＧ
Ｂ×２４０）で、反射型用である。１画素領域のサイズ
は８２μｍ×２４６μｍ、走査配線の幅Ｇwidthを８μ
ｍ、下層の画素電極間ギャップＰＰgapを５μｍ、接続
部の幅Ｙconを５μｍ、補助容量配線の幅Ｗcsを２５μ
ｍ、補助容量配線と走査配線間のギャップＧＣgapを１
０μｍ、ドレイン間のギャップＤＤgapを５μｍとする
と、ΔＹ＝２４６−８−５−２５−１０−５−５＝１８
８μｍとなる。
【０２６７】本実施例では、プラスチック基板の伸び縮
みのどちらにも対応できるように、基板中央部において
ΔＹ１＝ΔＹ２となるよるに配置させた。その結果、走
査配線層（第１のマスクレイヤ）と、ソース配線・下層
画素電極層（第２のマスクレイヤ）と間のアライメント
マージンΔＹは±９１μｍとなった（ΔＹ＝ΔＹ／２−
ｄＹ）。ここで、ｄＹはアライメント装置の精度であ
り、ｄＹ＝３μｍであった。
【０２６８】ΔＹ方向の表示領域の長さは、２４０（ラ
イン）×２４６（μｍ）＝５９０４０（μｍ）であるた
め、第１マスクと第２マスクとの間で許容される基板伸
縮マージンは１５４１ｐｐｍある。実際に試作したとこ
ろ、５００〜７００ｐｐｍ程度基板伸縮が生じたが、ア
ライメントマージンがあるため、全て画素領域において
設計どおりの薄膜トランジスタと補助容量の形状を得
た。
【０２６９】一方、コンタクトホールを規定する第３の
マスクは、第２のマスクに対してのみアライメントさせ
ればよい。ソース配線の幅Ｗｓを８μｍ、ドレイン電極
の幅Ｗｄを８μｍ、ソース・ドレイン間ギャップＳＤgap
を５μｍ、コンタクトホールの幅を５μｍとすると、Δ
Ｃ＝８２−８−８−３×５−５＝４６μｍとなる。
【０２７０】ここでも、基板の伸縮どちらにも対応でき
るように、基板中央においてΔｃ１＝Δｃ２となるよう
に配置させた。その結果、第２のマスクと第３のマスク
との間のアライメントマージンΔｃは、±２０μｍであ
った（Δｃ＝ΔＣ／２−ｄＹ）。
【０２７１】なお、Ｙ軸方向についても、基板中央部に
おいて、コンタクトホール２１が下層画素電極１４Ｂの
ほぼ中央にくるようにマスクアライメントを行った。
【０２７２】ΔＣに平行な方向の表示領域の長さは、３
２０×８２×３＝７８７２０μｍであるため、許容され
る基板伸縮マージンは２５４ｐｐｍしかない。しかしな
がら、第２のマスクレイヤと第３のマスクレイヤとのフ
ォトリソ工程の間には、第１のマスクレイヤと第２のマ
スクレイヤとの工程間とは異なり、大きな基板伸縮を生
じさせるＣＶＤ成膜工程がない。このため、実際に試作
したところ、基板伸縮は最大でも１５００ｐｐｍ程度し
かなく、本構造により十分アライメントすることができ
た。
【０２７３】また、上層画素電極１４Ａを規定する第４
のマスクは、第３のマスクに対いするアライメントのみ
を行えばよい。上層画素電極間のギャップＰＰtgapを５
μｍとすると、ΔＰ＝８２−５＝７７μｍとなる。
【０２７４】ここでも、基板の伸縮どちらにも対応でき
るように、基板中央においてΔｐ１＝Δｐ２となるよう
に配置させた。その結果、第４のマスクと第３のマスク
との間のアライメントマージンΔｐは、±３５．５μｍ
であった（Δｐ＝ΔＰ／２−ｄＹ）。
【０２７５】ΔＰに平行な方向の表示領域の長さは、３
２０×８２×３＝７８７２０μｍであるため、許容され
る基板伸縮マージンは４５１ｐｐｍしかない。しかし、
第３のマスクのためフォトリソグラフィ工程と第４のマ
スクのためフォトリソグラフィ工程との間には、大きな
基板伸縮を生じさせるＣＶＤ成膜工程が存在しない。こ
のため、十分第３のマスクと第４のマスクとの間のアラ
イメントは比較的容易である。
【０２７６】なお、本実施形態では、反射電極（上層画
素電極）１４Ａを信号配線５と別のレイヤに配置したこ
とにより、開口率（反射電極の画素領域に占める割合）
が９２％になる。
【０２７７】また、従来構造では、全てのレイヤ間で数
μｍ以下のアライメント精度が必要であるため、アライ
メントマージンが９μｍのとき、許容できる基板伸縮は
１５０ｐｐｍとな。そのため、従来構造では、プラスチ
ック基板を用いてアクティブマトリクス基板を製造する
ことができない。
【０２７８】現在の製造技術では、アクティブマトリク
ス基板として求められるＴＦＴ特性を得るためには、ゲ
ート絶縁膜および半導体層を基板温度１００〜２００℃
のＣＶＤ法で形成することが必要である。したがって、
プラスチック基板上にアクティブマトリクス基板を実現
するためには、本実施形態のように第１マスクと第２マ
スクとの間に大きなアライメントマージンを持つ画素構
造が望ましい。
【０２７９】本実施形態では、補助容量配線を備えたＣ
ｓ ｏｎ Ｃｏｍｍｏｎ構造を示したが、補助容量配線が
ない場合でも、同様な効果が得られる。図２９〜図３１
は、本実施形態の構成から、補助用利用配線を取り除い
た構造（Ｃｓ ｏｎ Ｇａｔｅ構造）を持つ改良例に係る
アクティブマトリクス基板７００を示す。アクティブマ
トリクス基板７００によれば、ΔＹをより大きくするこ
とができる。
【０２８０】（第７の実施形態）上記の第６の実施形態
における構造を採用することにより、プラスチック基板
を用いて３．９インチ１／４ＶＧＡの反射型液晶表示素
子を製造することができる。しかしながら、より画素サ
イズの小さな場合や、パネルサイズが大きくなった場
合、コンタクトホールのアライメントマージンΔＣが不
十分になるおそれがある。また、３．９インチ１／４Ｖ
ＧＡ程度のパネルの場合でも、大量生産を考えると、ア
ライメントマージンを更に大きくすることが好ましい。
本実施形態では、コンタクトホールのアライメントマー
ジンΔＣを更に増大させることが可能な構成を採用して
いる。
【０２８１】以下、図３２〜３４を参照しながら、本実
施形態について説明する。図３２は、本実施形態におけ
るアクティブマトリクス基板８００のレイアウトを示し
た平面図であり、図３３は、図３２のＡ−Ａ’線断面図
であり、図３４は図３２のＢ−Ｂ’断面図である。
【０２８２】図からわかるように、本実施形態における
下層画素電極１４Ｂは、補助容量配線２０を横切り、対
応する走査配線は当該下層画素電極１４Ｂから延びたド
レイン電極９が横切っている。その結果、下層画素電極
１４ＢからＸ軸方向に沿って離れた領域にはドレイン電
極９が存在せず、ソース配線５しか配置されていない。
すこのため、下層画素電極１４Ｂの幅（Ｘ軸方向サイ
ズ）を相対的に広くすることが可能になり、その結果、
コンタクトホールのアライメントマージンΔＣを大きく
することができる。アライメントマージンΔＣは、以下
の式で表される。
【０２８３】ΔＣ＝Ｐss−Ｗs−２・ＳＤgap−Ｗch ここで、Ｐssはソースピッチ、Ｗsはソース配線の幅、
ＳＤgapは画素電極とソース配線間のギャップ、Ｗchは
コンタクトホールのＸ軸方向の幅である。
【０２８４】一方、ドレイン電極９は走査配線２のみを
乗り越え、補助容量配線とは重なっておらず、また、下
層の画素電極１４Ｂは補助容量配線２０のみを乗り越え
走査配線２には重なっていない。このため、第１のマス
クレイヤと、第２のマスクレイヤとの間の基板伸縮マー
ジンΔＹは、下式のようになる。
【０２８５】ΔＹ＝（Ｐpitch−Ｇwidth−Ｗcs−ＤＤ
gap−ＤＧgap）／２
【０２８６】本実施形態では、第２の実施形態に比べ、
約１／２になるが、第２のマスクレイヤと第３のマスク
レイヤ間のアライメントマージンを大きくする必要があ
る場合に有効である。
【０２８７】ドレイン電極９のＹ軸方向長さは、なお、
本実施形態に係るアクティブマトリクス基板８００は、
第６の実施形態に係るアクティブマトリクス基板を製造
する方法と同様の方法で製造される。
【０２８８】（実施例）ＰＥＳからなる５インインチ角
のプラスチック基板（厚さ０．２ｍｍ）を用いて上記ア
クティブマトリクス基板の実施例を試作した。パネルサ
イズは対角２．５インチで解像度は１／４ＶＧＡ（３２
０×ＲＧＢ×２４０）で、反射型用である。１画素領域
のサイズは５３×１５９μｍ、走査配線の幅Ｇｗｉｄｔ
ｈを８μｍ、補助容量配線の幅Ｗcsを１０μｍ、ドレイ
ン電極と下層の画素電極間のギャップＤＤｇａｐを５μ
ｍ、下層画素電極と走査配線の最小ギャップを３μｍと
すると、ΔＹ＝（１５９−８−１０−５−３）／２＝１
３３μｍなる。
【０２８９】本実施例では、プラスチック基板の伸び縮
みのどちらにも対応できるように、基板中央部において
ΔＹ１＝ΔＹ２となるよるに配置させた。その結果、走
査配線層（第１のマスクレイヤ）と、ソース配線・下層
画素電極層（第２のマスクレイヤ）と間のアライメント
マージンΔＹは±６３．５μｍとなった（ΔＹ＝ΔＹ／
２−ｄＹ、ｄＹはアライメント装置の精度で３μｍであ
った）。
【０２９０】ΔＹ方向の表示領域の長さは、２４０ライ
ン）×１５９（μｍ）＝３８１６０（μｍ）であるた
め、第１のマスクレイヤと第２のマスクレイヤとの間で
許容される基板伸縮マージンは１６６４ｐｐｍになる。
【０２９１】コンタクトホール層（第３のマスクレイ
ヤ）と、下層画素電極層（第２のマスクレイヤ）のアラ
イメントマージンは、ΔＣ＝５３−８−２×５−５＝３
０μｍとなる。基板の伸縮どちらにも対応できるよう
に、基板中央においてΔｃ１＝Δｃ２となるように配置
させた。その結果、第２のマスクレイヤと、第３のマス
クレイヤ間のアライメントマージンΔｃは±１２μｍで
あった（Δｃ＝ΔＣ／２−ｄＹ）。ΔＣに平行な方向の
表示領域の長さは、３２０×５３×３＝５０８８０μｍ
であるため、許容される基板伸縮マージンは５９０ｐｐ
ｍとなる。この値は、ＣＶＤ工程のない第２のマスクレ
イヤと第３のマスクレイヤとのフォトリソ工程の間では
十分なアライメントマージンである。
【０２９２】一方、第２の実施形態の構造を採用する
と、ソース配線の幅Ｗｓを６μｍ、ドレイン電極の幅Ｗ
ｄを６μｍ、ソース・ドレイン間ギャップＳＤｇａｐを
５μｍ、コンタクトホールの幅を５μｍの場合ΔＣ＝５
３−８−８−３×５−５＝１７μｍとなり、Δｃ＝ΔＣ
／２−ｄＹは、±５．５μｍしかない。基板伸縮マージ
ンは１０８ｐｐｍしかなく、十分な製造マージンが得ら
れない。
【０２９３】したがって、本実施形態を採用することに
より、上層画素電極１４Ａと下層画素電極１４Ｂを接続
するコンタクトホール２２を形成する際のフォトアライ
メントマージンを拡大することができる。このため、例
えば、本実施例に示したような２．５インチ１／４ＶＧ
Ａ相当の１５０ＰＰＩを超える高精細なアクティブマト
リクス基板をプラスチック基板上に実現することができ
る。
【０２９４】なお、上層の画素電極１４Ａの構造は第２
の実施形態と同じ構造であるため、高い開口率が得られ
る。本実施例では開口率８８％になる。
【０２９５】（第８の実施形態）以下、図３５〜３８を
参照しながら、本実施形態について説明する。図３５
は、本実施形態におけるアクティブマトリクス基板９０
０のレイアウトを示した平面図であり、図３６は、図３
５のＡ−Ａ’線断面図であり、図３７は図３５のＢ−
Ｂ’断面図であり、図３８は図３５のＣ−Ｃ’断面図で
ある。
【０２９６】本実施形態に係るアクティブマトリクス基
板９００と、第１〜７の実施形態にかかるアクティブマ
トリクス基板の相違点は、薄膜トランジスタの形状にあ
る。
【０２９７】本実施形態では、信号配線５から枝分かれ
したソース電極８Ｂが、ドレイン電極９の端部近傍を通
って、信号配線５と平行な方向に曲がっている。ソース
電極８Ｂは、信号配線５とともに、ドレイン電極９を挟
み込んでいる。そして、信号配線５（ソース電極８
Ａ）、ソース電極８Ｂ、ドレイン電極９は、全て走査配
線２および走査配線上の半導体層６を乗り越えるように
配置されている。
【０２９８】図３６に示されるように、走査配線２の上
面の全体には半導体層６が残っているため、走査配線２
上における信号配線５（ソース電極８Ａ）とドレイン電
極９との間の領域、および、ソース電極８Ｂとドレイン
電極９との間の領域、どちらも、薄膜トランジスタとし
て機能する。
【０２９９】一方、ソース電極８Ｂと、隣の信号配線５
（ソース電極８Ａ）との間にも半導体層が存在するた
め、この領域は寄生薄膜トランジスタとして機能し得
る。しかし、隣の信号配線５上の信号は、ソース電極８
Ｂによってシールドされるため、ドレイン電極９を介し
て画素電極１４Ｂの電位に影響を与えることはない。
【０３００】本実施形態では、図３８から明らかなよう
に、以下の式が成立する。 ΔＹ＝（Ｐpitch−Ｇwidth−Ｗcs−Ｗｓ−３・Ｓ
Ｄgap）／２
【０３０１】本実施形態によれば、薄膜トランジスタの
チャネル部以外の半導体層をハーフ露光技術によって除
去する工程が不要である。これにより、製造工程時間の
短縮と、アクティブマトリクス基板の製造歩留向上を達
成することが可能になる。
【０３０２】（第９の実施形態）以下、図３９〜４０を
参照しながら、本実施形態について説明する。図３９
は、本実施形態におけるアクティブマトリクス基板１０
００のレイアウトを示した平面図であり、図４０は、図
３９のＡ−Ａ’線断面図である。
【０３０３】本実施形態に係るアクティブマトリクス基
板１０００は、第８の実施形態に係るアクティブマトリ
クス基板９００と類似した構成を有している。アクティ
ブマトリクス基板１０００の特徴点のひとつは、ドレイ
ン電極９が、隣り合う２本の信号配線５のほぼ中央に配
置されていることにある。また、上層画素電極１４Ａが
薄膜トランジスタのチャネル部を完全に覆っている。言
いかえると、上層画素電極１４Ａが薄膜トランジスタの
チャネル部を完全に覆うように、ドレイン電極９の位置
が設定されている。他の点において、アクティブマトリ
クス基板１０００の構成は、アクティブマトリクス基板
９００の構成と同様である。
【０３０４】このような構成により、薄膜トランジスタ
１０の光リーク電流が抑制されるため、液晶表示装置に
応用した際のコントラストを改善することができる。
【０３０５】本実施形態では、図４０から明らかなよう
に、以下の式が成立する。
【０３０６】ΔＹ＝（Ｐpitch−Ｇwidth−Ｗcs−２・Ｗ
ｓ−３・ＳＤgap）／２
【０３０７】本実施形態では、信号配線５、ドレイン電
極９およびソース電極８Ｂが、互いに平行に延びる部分
を有しており、これらの部分が走査配線２と直交してい
る。本発明の効果を得るには、上記平行部分と走査配線
２とが直交している必要は無く、９０度以外の角度で交
差していても良い。
【０３０８】ドレイン電極９は、アライメントずれによ
って、隣接する信号配線５の中央から多少外れた位置に
設けられていてもよい。ただし、ドレイン電極９は、対
応する下層画素電極１４Ｂの中心部をＹ軸に沿って通る
直線から、画素ピッチ（Ｘ軸方向に沿って計測した画素
ピッチ）の±２５％の範囲内にあることが好ましい。
【０３０９】本実施形態によれば、第８の実施形態と同
様、薄膜トランジスタのチャネル部以外の半導体層をハ
ーフ露光技術によって除去する工程が不要である。これ
により、製造工程時間の短縮と、アクティブマトリクス
基板の製造歩留向上を達成することが可能になる。
【０３１０】（第１０の実施形態）以上の実施形態で
は、いずれも走査配線を下層レベルに形成し、薄膜トラ
ンジスタの半導体層を上層レベルに形成する構成を採用
している。この構成のトランジスタは、ゲート電極とし
て機能する走査配線がトランジスタの最下層レベルに位
置するため、「ボトムゲート型トランジスタ（逆スタガ
ー型トランジスタ）」と称されている。本実施形態で
は、ゲート電極として機能する走査配線がトランジスタ
の最上層の設けられている「トップゲート型トランジス
タ（正スタガー型トランジスタ）」を用いてアクティブ
マトリクス基板を構成する。
【０３１１】本実施形態のアクティブマトリクス基板１
１００では、図４１（ｃ）および図４２（ｄ）に示され
るように、走査配線２が、信号配線５、ドレイン電極
９、および画素電極１４の上層レベルに形成され、これ
ら信号配線５、ドレイン電極９、および画素電極１４と
交差している。
【０３１２】また、半導体層６は、信号配線５、ドレイ
ン電極９、および画素電極１４の下層レベルに配置され
ており、信号配線５、ドレイン電極９、および画素電極
１４によって覆われている。走査配線２の真下には必ず
ゲート絶縁膜４が存在し、走査配線２と画素電極１４と
の間に補助容量が形成される。
【０３１３】以下、図４１および図４２を参照しなが
ら、本実施形態にかかるアクティブマトリクス基板５０
０の製造方法を説明する。
【０３１４】まず、図４２（ａ）に示すように、プラス
チック基板１上に、ノンドープのアモルファスシリコン
からなる真性半導体層６、Ｐ（リン）等がドープされた
不純物添加半導体層７、およびＡＰＣ（Ａｇ−Ｐｄ−Ｃ
ｕ：銀合金）からなる反射金属膜９６を積層した後、レ
ジストマスク９２を形成する。真性半導体層６、不純物
添加半導体層７、および反射金属膜９６の厚さは、それ
ぞれ、例えば１５０ｎｍ、５０ｎｍ、１５０ｎｍであ
る。レジストマスク９２は、第１の実施形態の場合と同
様に、信号配線５、ドレイン電極９、画素電極１４を規
定する相対的に厚い部分９２ａと、信号配線５とドレイ
ン電極９との間の領域を規定する相対的に薄い部分９２
ｂとを有している。
【０３１５】次に、レジストマスク９２を用いて、反射
金属膜９６、不純物添加半導体層７および真性半導体層
６を順次エッチングする。図４１（ａ）および図４２
（ｂ）は、このエッチングが完了した段階の構成を示し
ている。この段階において、薄膜トランジスタ１０のチ
ャネル領域はレジストマスク９２の相対的に薄い部分９
２ｂによって覆われているため、チャネル領域の金属膜
９６、および不純物添加半導体層７は全くエッチングさ
れていない。すなわち、反射金属膜９６において信号配
線５となるべき部分とドレイン電極９となるべき部分と
は未分離のままである。
【０３１６】次に、例えば酸素プラズマアッシングなど
により、薄膜トランジスタのチャネル領域を覆っていた
レジスト部分９２ｂを除去した後、再び、反射金属膜９
６、および不純物添加半導体層７のエッチングを行な
う。レジストマスク９２を除去することより、図４１
（ｂ）および図４２（ｃ）に示される構造を作製するこ
とができる。この段階では、図４１（ｂ）に示されるよ
うに、信号配線５とドレイン電極９との隙間領域におい
て、それらの下層レベルに位置する真性半導体層６が部
分的に露出している。
【０３１７】次に、ＣＶＤ法を用いて、厚さ４００ｎｍ
のＳｉＮxからなるゲート絶縁膜４、厚さ２００ｎｍの
ＡｌＮｄ膜を積層した後、第２マスクを用いて、ＡｌＮ
ｄをパターニングし、図４１（ｂ）および図４２（ｄ）
に示されるように、走査配線２を形成する。
【０３１８】この後、走査配線２をマスクとするエッチ
ング工程を行ない、走査配線２によって覆われていない
領域に位置するゲート絶縁膜４および真性半導体層６を
除去する。その結果、図４１（ｃ）および図４２（ｅ）
に示される構造が得られる。このエッチングにより、真
性半導体層６のうち、薄膜トランジスタとして機能する
部分を除き、信号配線５とドレイン電極９との間の領域
に位置していた部分は除去される。なお、画素電極１４
およびドレイン電極９の下層レベルには、最終的に、画
素電極１４およびドレイン電極９と同様の形状を有する
半導体層６および７が存在し、また、信号配線５の下層
レベルにも、信号配線５と同様の形状を有する導体層６
および７が存在する。
【０３１９】本実施形態のアクティブマトリクス基板５
００は、反射型の画素電極１４を有しており、反射型液
晶表示装置を構成するために用いられる。本実施形態の
製造方法によれば、画素電極１４の下に半導体層６およ
び７が残置されるため、画素電極１４を透明導電膜から
形成したとしても、透過型表示装置に適用することはで
きない。
【０３２０】なお、走査配線２の材料はＡｌＮｄに限定
されず、ゲート絶縁膜４や半導体層６および７をエッチ
ングする際にエッチングマスクとして機能し得る導電性
材料であればよい。例えば、Ｔａ、Ｍｏ、Ｗ、Ｔｉ、Ａ
ｌ、もしくは、これらの合金、ＡＰＣ、またはＩＴＯあ
ってもよい。また、これらの材料からなる層を複数積層
した膜を用いても良い。
【０３２１】反射金属膜の材料もＡＰＣに限定されず、
Ａｇ、Ａｌ、Ａｕ、または、これらの合金材料であって
もよい。
【０３２２】ゲート絶縁膜４の材料もＳｉＮxに限定さ
れず、ＳｉＯ2等の無機絶縁材料、ＢＺＴ等の有機絶縁
材料、または、これらの材料からにる層を積層した膜で
あってもよい。
【０３２３】以上説明してきたように、本実施形態のア
クティブマトリクス基板は、画素電極１４が反射性金属
膜から形成されており、最終的に組み立てられる表示装
置は反射型である。これに対し、第１から第４の実施形
態のアクティブマトリクス基板は、透過型表示装置に用
いられるものであった。第１から第４の実施形態を反射
型用に転用するには、透明導電膜に代えて反射金属膜を
形成し、この反射金属膜をパターニングすることによ
り、信号配線５、ドレイン電極９、および画素電極１４
を形成すれば良い。この場合、画素電極１４の下層レベ
ルに半導体層６および７が残っていても問題無い。この
ため、反射型の場合は、画素電極１４を形成する前にお
いて、半導体層６および７を走査配線２に整合した形状
にパターニングしておく必要は無い。第４の実施形態の
場合のように、線状のチャネル保護層を走査配線上に形
成しておけば、その上に堆積したコンタクト層および反
射金属膜をパターニングして信号配線５、ドレイン電極
９、および画素電極１４を形成する際、レジストマスク
９２の相対的に薄い部分９２ｂを除去した後、チャネル
保護層をエッチングマスクの一部として機能させること
ができる。このため、信号配線５とドレイン電極９との
間の領域に位置する不要な半導体層をエッチングにより
除去する際、チャネル保護層の真下には半導体層が残さ
れ、薄膜トランジスタの半導体領域として機能する部分
が走査配線上に適切に配置されることになる。
【０３２４】なお、第６〜９の実施形態で採用した構
成、すなわち、補助容量配線を用い構成や上層画素電極
を絶縁膜上に配置する構成を本実施形態に係るトップケ
ート型トランジスタと組み合わせてもよい。
【０３２５】（第１１の実施形態）上記第１〜４の実施
形態における走査配線２および信号配線５は、いずれ
も、直線的に延びる配線から構成されており、基板１の
主面に平行な方向に突出する部分や窪んだ部分を有して
いない。このため、走査配線２と平行な方向にアライメ
ントズレに生じても、各画素内のレイアウトに変化は生
じない。これに対し、走査配線２に対して垂直な方向に
関するアライメントズレは、アライメントマージン（Δ
Ｙ）を超えない範囲に抑えられる必要があり、アライメ
ントマージン（ΔＹ）の大きさは、画素ピッチよりも小
さい。
【０３２６】このため、基板伸縮率が方位によって一様
でない場合は、基板伸縮率が小さい方位に対して平行に
信号配線５を配置することが好ましい。そこで、本実施
形態では、信号配線５に平行な方向に対する基板１の伸
縮率が信号配線５に対して垂直な方向に対する基板１の
伸縮率よりも小さくなるように、基板１に対する信号配
線５の方向を設定している。これにより、信号配線５に
平行な方向のアライメントズレを低減し、アライメント
マージン（ΔＹ）内に確実におさまるようにしている。
【０３２７】一方、走査配線２に平行な方向に関して十
分なアライメントマージンを確保するには、図１に示す
ように走査配線２を充分に長くし、表示領域（画素領
域）の外側へまっすぐ延長しておく必要がある。このよ
うな延長部を走査配線２に設けておくことにより、走査
配線２と平行な方向に関して信号配線５や画素電極１４
の位置ズレが生じても、信号配線５や画素電極１４を走
査配線２と確実に交差されることが可能になる。走査配
線２と平行な方向に関するアライメントマージン（Δ
Ｘ）は、走査配線２の延長部の長さによって規定され
る。
【０３２８】本実施形態では、前述のように走査配線２
と平行な方向に関する基板伸縮率が相対的に大きくなる
ような配置が選択されているため、走査配線２と平行な
方向に関するアライメントマージン（ΔＸ）は、走査配
線２と垂直な方向に関するアライメントマージン（Δ
Ｙ）よりも大きく設定することが好ましい。このため、
本実施形態では、走査配線２の延長部の長さを走査配線
ピッチよりも長くしている。
【０３２９】以上、プラスチック基板を用いてアクティ
ブマトリクス基板を実現する例を説明してきたが、本発
明の適用範囲はこれに限定されない。本発明は、プラス
チック基板のように製造プロセス中に伸縮する基板を用
いる場合に顕著な効果を発揮するが、本発明によって得
られる種々の効果のうち、アライメントズレに影響され
にくいという効果は、プラスチック基板以外の基板（例
えばガラス基板）を用いても充分に享受される。特に、
大型の表示パネルをアライメント精度の低い露光装置な
どを用いて製造する場合に好ましい効果が得られる。
【０３３０】なお、本発明によるアクティブマトリクス
基板は、液晶表示装置以外の表示装置（例えば有機ＥＬ
を用いた表示装置）に適用しても優れた効果を奏する。
【０３３１】なお、本願明細書における「交差」とは、
例えば、図４（ａ）に示すように、ドレイン電極９が下
層に位置する走査配線２を完全に乗り越えている状態の
みを意味するのではなく、ドレイン電極９の先端（エッ
ジ９Ｅ）の位置が走査配線２のエッジ（側面）の位置と
一致している場合を含むものとする。
【０３３２】
【発明の効果】本発明のアクティブマトリクス基板によ
れば、画素電極を薄膜トランジスタに接続するための導
電部材が、当該画素電極から離れた位置にある走査配線
の位置まで延伸し、走査配線と交差している。このた
め、走査配線と導電部材との間のアライメントマージン
が充分に大きくなり、プラスチック基板のように伸縮率
の大きな基板を用いることが可能となる。
【０３３３】薄膜トランジスタの半導体層が走査配線
（ゲート電極）上に自己整合的に形成されている場合
は、製造に際して、半導体層と走査配線（ゲート電極）
との間のマスクアライメントが不要となるため、基板が
大きく伸縮しても、薄膜トランジスタの半導体層と走査
配線（ゲート電極）との間に位置ずれが生じない。
【０３３４】薄膜トランジスタの半導体層上にチャネル
保護層が設けられている場合、半導体層のチャネル領域
が製造プロセス中にエッチングされず、トランジスタ特
性のバラツキが防止される。また、チャネル保護層が走
査配線（ゲート電極）に対して自己整合的に形成される
場合、チャネル保護層と走査配線（ゲート電極）との間
のマスクアライメントが不要となるため、基板が大きく
伸縮しても、チャネル保護層と走査配線（ゲート電極）
との間において位置ずれが生じないという利点がある。
【０３３５】走査配線（ゲート電極）が遮光性金属から
形成されていると、裏面露光法を用いて上記の半導体層
やチャネル保護層を形成することができる。
【０３３６】薄膜トランジスタがブラックマトリクスで
覆われていると、外光による薄膜トランジスタのオフ電
流リーク増加が抑制される。
【０３３７】本発明のアクティブマトリクス基板の製造
方法によれば、裏面露光法により、薄膜トランジスタを
走査配線上に自己整合的に形成することができるため、
基板の伸縮が生じても、薄膜トランジスタと走査配線と
の間のアライメントズレを問題にする必要が無くなる。
また、ソース電極として機能する信号配線、およびドレ
イン電極として機能する導電部材を走査配線と交差させ
ることが容易なレイアウトを採用しているため、基板の
伸縮が大きくても、正常に機能する薄膜トランジスタを
形成できる。このため、従来は実現が困難であるとされ
ていたプラスチック基板を用いてアクティブマトリクス
基板を製造することが可能になる。
【０３３８】本発明の表示装置によれば、上記のアクテ
ィブマトリクス基板を備えているため、軽量かつ耐衝撃
性に優れたプラスチック基板を用いて表示を行なうこと
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るアクティブマト
リクス基板１００のレイアウトを模式的に示す上面図で
ある。
【図２】アクティブマトリクス基板１００の表示領域の
一部を拡大した上面図である。
【図３】（ａ）は、図２のＡ−Ａ’線断面図であり、
（ｂ）は、図２のＢ−Ｂ’線断面図である。
【図４】（ａ）は、走査配線を形成した後、ドレイン電
極や画素電極のパターニングを行なうまでの期間にプラ
スチック基板が延びる場合に好適な配置例を示し、
（ｂ）は、同様の期間にプラスチック基板が縮む場合に
好適な配置例を示している。
【図５】走査配線を形成した後、ドレイン電極や画素電
極のパターニングを行なうまでの間に、プラスチック基
板が延びるか縮むかが不特定の場合における配置例を示
している。
【図６】（ａ）〜（ｄ）は、主なプロセスステップにお
ける２つの画素領域を示す上面図である。
【図７Ａ】（ａ）〜（ｅ）は、主なプロセスステップに
おける図６のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示
す工程断面図である。
【図７Ｂ】（ａ）〜（ｅ）は、主なプロセスステップに
おける図６のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示
す工程断面図である。
【図７Ｃ】（ａ）〜（ｂ）は、主なプロセスステップに
おける図６のＡ−Ａ’線断面およびＢ−Ｂ’線断面を示
す工程断面図である。
【図８】（ａ）は、画素電極などを規定するレジストマ
スクの一部を示す部分拡大図であり、（ｂ）、（ｃ）お
よび（ｄ）は、それぞれ、（ａ）のＣ−Ｃ’線断面図、
Ｄ−Ｄ’線断面図、およびＥ−Ｅ’線断面図である。
【図９】図８に示されるレジストマスクの模式的斜視図
である。
【図１０】図８のレジストマスクのアッシング後におけ
る模式的斜視図である。
【図１１】本発明の実施形態で採用しているカラーフィ
ルターの電着法を説明するための図である。
【図１２】本発明の実施形態で採用しているアライメン
トマーカーの一例を示す平面図である。
【図１３】アライメントマージン（基板伸縮マージン）
Δｙと画素ピッチとの関係を示すグラフである。
【図１４】本発明の第２の実施形態におけるアクティブ
マトリクス基板２００のレイアウトの概略を示した平面
図である。
【図１５】（ａ）は、図１４のＡ−Ａ’線断面図であ
り、（ｂ）は、図１４のＢ−Ｂ’線断面図である。
【図１６】本発明の第２の実施形態におけるアクティブ
マトリクス基板２００の製造方法を示す図面であり、主
なプロセスステップにおける２つの画素領域を示す平面
図である。
【図１７】図１６のＡ−Ａ’線断面およびＢ−Ｂ’線断
面を示す工程断面図である。
【図１８】本発明の第３の実施形態におけるアクティブ
マトリクス基板３００のレイアウトの概略を示した平面
図である。
【図１９】（ａ）および（ｂ）は、薄膜トランジスタ形
成領域におけるブラックマトリクス３５の形状を示す平
面図であり、（ｃ）および（ｄ）は、それぞれ、（ａ）
および（ｂ）のＦ−Ｆ’線断面図である。
【図２０】本発明の第４の実施形態におけるアクティブ
マトリクス基板４００の製造方法を示す図面であり、主
なプロセスステップにおける２つの画素領域を示す平面
図である。
【図２１】図２０のＡ−Ａ’線断面およびＢ−Ｂ’線断
面を示す工程断面図である。
【図２２】本発明の第５の実施形態に係るアクティブマ
トリクス基板５００のレイアウトを模式的に示す上面図
である。
【図２３】アクティブマトリクス基板５００の表示領域
の一部を拡大した上面図である。
【図２４】図２３のＡ−Ａ’線断面図である。
【図２５】図２３のＢ−Ｂ’線断面図である。
【図２６】本発明による第６の実施形態に係るアクティ
ブマトリクス基板６００の表示領域の一部を拡大した上
面図である。
【図２７】図２６のＡ−Ａ’線断面図である。
【図２８】図２６のＢ−Ｂ’線断面図である。
【図２９】本発明による第６の実施形態の改良例に係る
アクティブマトリクス基板７００の表示領域の一部を拡
大した上面図である。
【図３０】図２９のＡ−Ａ’線断面図である。
【図３１】図２９のＢ−Ｂ’線断面図である。
【図３２】本発明による第７の実施形態に係るアクティ
ブマトリクス基板８００の表示領域の一部を拡大した上
面図である。
【図３３】図３２のＡ−Ａ’線断面図である。
【図３４】図３２のＢ−Ｂ’線断面図である。
【図３５】本発明による第８の実施形態に係るアクティ
ブマトリクス基板９００の表示領域の一部を拡大した上
面図である。
【図３６】図３５のＡ−Ａ’線断面図である。
【図３７】図３５のＢ−Ｂ’線断面図である。
【図３８】図３５のＣ−Ｃ’線断面図である。
【図３９】本発明による第９の実施形態に係るアクティ
ブマトリクス基板１０００の表示領域の一部を拡大した
上面図である。
【図４０】図３９のＡ−Ａ’線断面図である。
【図４１】本発明の第１０の実施形態におけるアクティ
ブマトリクス基板１１００の製造方法を示す図面であ
り、主なプロセスステップにおける２つの画素領域を示
す平面図である。
【図４２】図４１のＡ−Ａ’線断面およびＢ−Ｂ’線断
面を示す工程断面図である。
【図４３】従来のアクティブマトリクス型表示装置の平
面図である。
【図４４】従来の液晶表示パネルの断面図である。
【図４５】（ａ）は、従来のアクティブマトリクス基板
上に形成された１つの画素領域における平面レイアウト
図であり、（ｂ）は、そのＡ−Ａ’線断面である。
【図４６】（ａ）は、従来のアクティブマトリクス基板
上に形成された１つの画素領域における平面レイアウト
図であり、（ｂ）は、そのＡ−Ａ’線断面である。
【図４７】従来のアクティブマトリクス基板上に形成さ
れた１つの画素領域におけるレイアウト図である。
【図４８】従来のアクティブマトリクス基板について、
画素ピッチとアライメントマージンとの関係を求めるた
めに用いたレイアウト図である。
【図４９】従来のアクティブマトリクス基板における走
査配線１０２と信号配線１０５との交差部８０を示す平
面図である。
【符号の説明】
１ プラスチック基板 ２ 走査配線 ３ ゲート電極 ４ ゲート絶縁膜 ５ 信号配線 ６ 真性半導体層 ７ 不純物添加半導体層 ８ ソース電極 ９ ドレイン電極 １０ 薄膜トランジスタ（ＴＦＴ） １１ 保護絶縁膜 １４ 画素電極 １５ ドレイン電極の接続部（画素電極に接続される
部分） ２０ 補助容量配線 ２１ 層間絶縁膜 ２２ コンタクトホ−ル ２３ チャネル保護膜 ３１ 薄膜トランジスタのチャネル領域 ３３ カラーフィルタ ３５ ブラックマトリクス ３６ 対向電極 ３７ 配向膜 ３８ 液晶層 ３９ シール ４０ スペーサ ５０ 液晶パネル ５１ ゲートドライブ回路５１ ５２ ソースドライブ回路５２ ５３ ゲートドライバ／ソースドライバ ５４ 透明絶縁基板 ５５ 対向基板 ５６ 偏光子 ９１ 透明導電膜 ９２ レジストマスク ９３ 遮光性金属膜 ９５ チャネル保護層 ９６ 反射金属膜 １０１ プラスチック基板 １０２ 走査配線 １０３ ゲート電極 １０４ ゲート絶縁膜 １０５ 信号配線 １０６ 真性半導体層 １０７ 不純物添加半導体層（コンタクト層） １０８ ソース電極 １０９ ドレイン電極 １１０ 薄膜トランジスタ（ＴＦＴ） １１３ 補助容量線 １１４ 画素電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/00 ３３８ Ｇ０９Ｆ 9/00 ３４２Ｚ ３４２ 9/30 ３３０Ｚ 9/30 ３３０ ３３８ ３３８ ３４９Ｃ ３４９ 9/35 9/35 Ｈ０１Ｌ 29/78 ６１２Ｄ Ｈ０１Ｌ 29/786 ６１６Ｔ ６２７Ｃ ６２６Ｃ ６１６Ｎ (72)発明者 山川 真弥 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 伴 厚志 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 岡本 昌也 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 大上 裕之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H090 JB02 JB03 2H092 JA24 JA32 JA34 JA37 JA41 JA46 JB01 JB24 JB26 JB33 JB35 JB52 JB69 KA05 KA10 MA13 MA18 NA27 NA29 PA01 PA02 PA03 PA08 PA11 PA12 5C094 AA14 AA43 BA03 BA43 CA19 DA14 EA04 EA07 ED15 5F110 AA04 AA07 AA16 AA21 AA28 AA30 BB01 CC05 CC07 DD01 DD02 EE01 EE03 EE04 EE06 EE07 EE14 EE15 EE24 EE25 EE37 EE44 FF01 FF03 FF29 GG02 GG13 GG14 GG15 GG24 GG29 GG35 GG44 HK04 HK06 HK07 HK09 HK15 HK21 HK25 HK34 HL03 HL06 HM04 HM05 HM18 HM19 NN04 NN14 NN16 NN24 NN27 NN43 NN44 NN45 NN47 NN49 NN52 NN63 NN72 NN73 NN77 NN80 QQ01 QQ02 QQ05 QQ11 QQ12 5G435 BB12 CC09 FF13 KK05 KK09 KK10

Claims (62)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 前記基板上に形成された複数の走査配線と、 絶縁膜を介して前記走査配線と交差する複数の信号配線
    と、 前記基板上に形成され、対応する走査配線に印加される
    信号に応答して動作する複数の薄膜トランジスタと、 薄膜トランジスタを介して、対応する信号配線と電気的
    に接続され得る複数の画素電極と、 を備えたアクティブマトリクス基板であって、 各画素電極、および、これに対応する薄膜トランジスタ
    は、導電部材によって相互に接続されており、 前記画素電極および前記導電部材は、それぞれ、隣接す
    る異なる走査配線と交差しているアクティブマトリクス
    基板。
  2. 【請求項２】 基板と、 前記基板上に形成された複数の走査配線と、複数の補助
    容量配線と、 絶縁膜を介して前記走査配線、補助容量配線と交差する
    複数の信号配線と、 前記基板上に形成され、対応する走査配線に印加される
    信号に応答して動作する複数の薄膜トランジスタと、 薄膜トランジスタを介して、対応する信号配線と電気的
    に接続され得る複数の画素電極と、 を備えたアクティブマトリクス基板であって、 各画素電極、および、これに対応する薄膜トランジスタ
    は、導電部材によって相互に接続されており、 前記画素電極および前記導電部材は、それぞれ、隣接す
    る異なる走査配線と交差するとともに、隣接する異なる
    補助容量配線とも交差しているアクティブマトリクス基
    板。
  3. 【請求項３】 基板と、 前記基板上に形成された複数の走査配線と、複数の補助
    容量配線と、 第１の絶縁膜を介して前記走査配線、補助容量配線と交
    差する複数の信号配線と、 前記基板上に形成され、対応する走査配線に印加される
    信号に応答して動作する複数の薄膜トランジスタと、 薄膜トランジスタを介して、対応する信号配線と電気的
    に接続され得る複数の下層画素電極と、 第２の絶縁膜を介して前記下層画素電極の上層に配置さ
    れ、コンタクトホ−ルを介して前記下層画素電極と電気
    的に接続される複数の上層画素電極と、を備えたアクテ
    ィブマトリクス基板であって、 前記信号配線、前記導電部材、および下層画素電極は、
    いずれも、同一の導電膜をパタ−ンニングすることによ
    って形成され、 各画素電極、および、これに対応する薄膜トランジスタ
    は、導電部材によって相互に接続されており、 前記下層画素電極および前記導電部材は、それぞれ、隣
    接する異なる走査配線と交差するとともに、また、隣接
    する異なる補助容量配線とも交差しているアクティブマ
    トリクス基板。
  4. 【請求項４】 基板と、 前記基板上に形成された複数の走査配線と、 第１の絶縁膜を介して前記走査配線と交差する複数の信
    号配線と、 前記基板上に形成され、対応する走査配線に印加される
    信号に応答して動作する複数の薄膜トランジスタと、 薄膜トランジスタを介して、対応する信号配線と電気的
    に接続され得る複数の下層画素電極と、 第２の絶縁膜を介して前記下層画素電極の上層に配置さ
    れ、コンタクトホ−ルを介して前記下層の画素電極と電
    気的に接続される複数の上層画素電極と、を備えたアク
    ティブマトリクス基板であって、 前記信号配線、前記導電部材、および下層画素電極は、
    いずれも、同一の導電膜をパタ−ンニングすることによ
    って形成され、 前記下層画素電極および上層画素電極によって構成され
    る画素電極、および、これに対応する薄膜トランジスタ
    は、前記導電部材によって相互に接続されており、 前記下層画素電極および前記導電部材は、それぞれ、隣
    接する異なる走査配線と交差しているアクティブマトリ
    クス基板。
  5. 【請求項５】 基板と、 前記基板上に形成された複数の走査配線と、複数の補助
    容量配線と、 絶縁膜を介して前記走査配線、補助容量配線と交差する
    複数の信号配線と、 前記基板上に形成され、対応する走査配線に印加される
    信号に応答して動作する複数の薄膜トランジスタと、 薄膜トランジスタを介して、対応する信号配線と電気的
    に接続され得る複数の下層画素電極と、 絶縁膜を介して前記下層の画素電極の上層に配置され、
    コンタクトホ−ルを介して前記下層画素電極と電気的に
    接続される複数の上層画素電極と、を備えたアクティブ
    マトリクス基板であって、 前記信号配線、前記導電部材、および下層画素電極は、
    いずれも、同一の導電膜をパタ−ンニングすることによ
    って形成され、 前記下層画素電極および上層画素電極によって構成され
    る画素電極、および、これに対応する薄膜トランジスタ
    は、導電部材によって相互に接続されており、 隣接する前記走査配線および前記補助容量配線のうち、
    一方は前記下層画素電極と交差し、他方は前記導電部材
    と交差しているアクティブマトリクス基板。
  6. 【請求項６】 前記信号配線から分岐して前記走査配線
    と交差するソース電極を備え、 前記導電部材と前記走査配線との交差部は、前記信号配
    線と前記走査配線との交差部および前記ソース電極と前
    記走査配線との交差部で挟まれている請求項５に記載の
    アクティブマトリクス基板。
  7. 【請求項７】 前記信号配線と前記導電部材との間の距
    離は、前記導電部材と前記ソース電極との間の距離と略
    等しい請求項６に記載のアクティブマトリクス基板。
  8. 【請求項８】 前記薄膜トランジスタのチャネル部が隣
    合う信号配線のほぼ中央に位置する請求項７に記載のア
    クティブマトリクス基板。
  9. 【請求項９】 前記薄膜トランジスタのチャネル部が前
    記上層画素電極によって覆われている請求項８に記載の
    アクティブマトリクス基板。
  10. 【請求項１０】 各薄膜トランジスタの半導体層は、前
    記走査配線に対して自己整合的に形成されており、 前記信号配線および導電部材は、前記半導体層と交差す
    るように配置されている請求項１から９のいずれかに記
    載のアクティブマトリクス基板。
  11. 【請求項１１】 前記信号配線および導電部材は、前記
    半導体層を乗り超えるように配置されており、 前記半導体層のチャネル領域は、前記走査配線に対して
    自己整合的に形成されたチャネル保護層によって覆われ
    ている請求項１から９のいずれかに記載のアクティブマ
    トリクス基板。
  12. 【請求項１２】 前記チャネル保護層の側面のうち、前
    記信号配線および導電部材が延伸する方向に平行な側面
    は、前記信号配線および導電部材の外側の側面に整合し
    ている請求項１１に記載のアクティブマトリクス基板。
  13. 【請求項１３】 前記チャネル保護層の側面のうち、前
    記走査配線が延伸する方向に対して平行な２つの側面間
    距離は、前記走査配線の線幅よりも狭い請求項１２に記
    載のアクティブマトリクス基板。
  14. 【請求項１４】 前記導電部材は、前記導電部材に接続
    されている画素電極から前記信号配線に対して平行な方
    向に延長しており、 前記導電部材の先端から、前記導電部材に接続された画
    素電極の反対側の端までの距離が走査配線間隔の１倍よ
    り長く、走査配線間隔の２倍未満である請求項１から１
    ３のいずれかに記載のアクティブマトリクス基板。
  15. 【請求項１５】 前記信号配線、前記導電部材、および
    前記画素電極は、いずれも、同一の導電膜をパターニン
    グすることによって形成された導電層を含んでいる請求
    項１から１４のいずれかに記載のアクティブマトリクス
    基板。
  16. 【請求項１６】 前記信号配線、前記導電部材、および
    前記画素電極は、いずれも、同一の透明導電膜をパター
    ニングすることによって形成された透明導電層を含んで
    おり、 前記信号配線に含まれる前記透明導電層の上には、遮光
    性を有する膜が配置されている請求項１または２に記載
    のアクティブマトリクス基板。
  17. 【請求項１７】 前記遮光性を有する膜の電気抵抗率
    は、前記透明導電層の電気抵抗率よりも低い金属から形
    成されている請求項１６に記載のアクティブマトリクス
    基板。
  18. 【請求項１８】 前記走査配線および前記信号配線は、
    表示領域内において、前記基板の表面に平行な方位に突
    出する部分を有していない請求項１から１７のいずれか
    に記載のアクティブマトリクス基板。
  19. 【請求項１９】 前記走査配線は遮光性金属から形成さ
    れている請求項１から１８のいずれかに記載のアクティ
    ブマトリクス基板。
  20. 【請求項２０】 前記複数の走査配線の各々は、少なく
    とも前記薄膜トランジスタが形成される領域において、
    光を透過し得るスリット状開口部分を有している請求項
    １から１９のいずれかに記載のアクティブマトリクス基
    板。
  21. 【請求項２１】 前記複数の走査配線の各々は、少なく
    とも前記薄膜トランジスタが形成される領域において、
    複数の配線部分に分離されている請求項１から１９のい
    ずれかに記載のアクティブマトリクス基板。
  22. 【請求項２２】 前記複数の配線部分の各々の線幅は、 前記走査配線を覆うネガ型感光性樹脂層を形成した後、
    前記基板裏面側から前記基板に光を照射し、それによっ
    て前記ネガ型感光性樹脂層の一部を露光するとき、前記
    光の回折により、前記複数の配線部分上に位置する前記
    ネガ型感光性樹脂層の実質的に全部を感光させることが
    できる大きさである請求項２１に記載のアクティブマト
    リクス基板。
  23. 【請求項２３】 前記信号配線に平行な方向に対する前
    記基板の伸縮率が、前記信号配線に垂直な方向に対する
    前記基板の伸縮率よりも小さくなるように、前記基板と
    前記信号配線との間の配置関係が規定されている請求項
    １から２２のいずれかに記載のアクティブマトリクス基
    板。
  24. 【請求項２４】 前記複数の走査配線は、表示領域より
    も外側に延長されており、 各走査配線の延長部の長さは、走査配線ピッチよりも大
    きい請求項１から２３のいずれかに記載のアクティブマ
    トリクス基板。
  25. 【請求項２５】 前記画素電極上にカラーフィルタが形
    成されている請求項１から２４のいずれかに記載のアク
    ティブマトリクス基板。
  26. 【請求項２６】 前記基板は、プラスチックから形成さ
    れている請求項１から２５のいずれかに記載のアクティ
    ブマトリクス基板。
  27. 【請求項２７】 前記基板は、入射光の光路または偏光
    を変化させる光学部材を一体的に含んでいる請求項２６
    に記載のアクティブマトリクス基板。
  28. 【請求項２８】 プラスチック基板と、 前記プラスチック基板上に形成された第１の走査配線
    と、 前記プラスチック基板上に形成され、前記第１の走査配
    線に対して平行に配置された第２の走査配線と、 前記プラスチック基板上に形成され、前記第２の走査配
    線に対して平行に配置された第３の走査配線と、 絶縁膜を介して前記第１から第３の走査配線と交差する
    信号配線と、 前記第１の走査配線を横切る第１の画素電極と、 前記第２の走査配線を横切る第２の画素電極と、 前記第２の走査配線に対して自己整合的に形成された第
    １の薄膜トランジスタと、 前記第３の走査配線に対して自己整合的に形成された第
    ２の薄膜トランジスタと、を備え、 前記第１の画素電極は、前記第２の走査配線を横切る第
    １の導電部材によって前記第１の薄膜トランジスタに接
    続され、 前記第２の画素電極は、前記第３の走査配線を横切る第
    ２の導電部材によって前記第２の薄膜トランジスタに接
    続されているアクティブマトリクス基板。
  29. 【請求項２９】 請求項１から２８のいずれかに記載の
    アクティブマトリクス基板と、 前記アクティブマトリクス基板に対向する基板と、 前記アクティブマトリクス基板と前記対向基板との間に
    位置する光変調層と、を備えた表示装置。
  30. 【請求項３０】 請求項２９に記載された表示装置を備
    えた携帯型電子装置。
  31. 【請求項３１】 基板上に複数の走査配線を形成する工
    程と、 前記走査配線を覆う絶縁膜を形成する工程と、 前記絶縁膜上に半導体層を形成する工程と、 前記半導体層上にポジ型レジスト層を形成する工程と、 前記基板の裏面側から前記基板に光を照射し、それによ
    って前記ポジ型レジスト層を露光した後、現像により、
    前記走査配線に整合した第１のレジストマスクを前記走
    査配線の上方に形成する工程と、 前記半導体層のうち前記第１のレジストマスクによって
    覆われていない部分を除去し、薄膜トランジスタの半導
    体領域として機能する部分を含む線状半導体層を前記走
    査配線に対して自己整合的に形成する工程と、 前記第１のレジストマスクを除去する工程と、 前記線状半導体層を覆うように導電膜を堆積する工程
    と、 第２のレジストマスクを用いて前記導電膜をパターニン
    グすることにより、前記走査配線と交差する信号配線お
    よび画素電極を形成するとともに、前記画素電極から前
    記信号配線に平行に延長し、前記画素電極が交差してい
    る走査配線に隣接する走査配線と交差する導電部材を形
    成し、更に、前記線状半導体層をパターニングすること
    により、前記信号配線および導電部材の下方に前記薄膜
    トランジスタの半導体領域を形成する工程と、を包含す
    るアクティブマトリクス基板の製造方法。
  32. 【請求項３２】 前記薄膜トランジスタの半導体領域を
    形成する工程は、 前記第２のレジストマスクとして、前記信号配線および
    導電部材を規定する相対的に厚い部分と、前記信号配線
    と前記導電部材との隙間の領域を規定する相対的に薄い
    部分とを有するレジストパターンを形成する工程と、 前記導電膜および線状半導体層のうち、前記レジストパ
    ターンに覆われていない部分をエッチングする工程と、 前記レジストパターンの相対的に薄い部分を除去する工
    程と、 前記導電膜のうち、前記レジストパターンの相対的に薄
    い部分に覆われていた部分をエッチングし、前記信号配
    線および前記導電部材を形成する工程と、を包含する請
    求項３１に記載のアクティブマトリクス基板の製造方
    法。
  33. 【請求項３３】 基板上に複数の走査配線を形成する工
    程と、 前記走査配線を覆う絶縁膜を形成する工程と、 前記絶縁膜上に半導体層を形成する工程と、 前記半導体層上にポジ型レジスト層を形成する工程と、 前記基板の裏面側から前記基板に光を照射し、それによ
    って前記ポジ型レジスト層を露光した後、現像により、
    前記走査配線に整合した第１のレジストマスクを前記走
    査配線の上方に形成する工程と、 前記半導体層のうち前記第１のレジストマスクによって
    覆われていない部分を除去し、薄膜トランジスタの半導
    体領域として機能する部分を含む線状半導体層を前記走
    査配線に対して自己整合的に形成する工程と、 前記第１のレジストマスクを除去する工程と、 前記線状半導体層を覆うように透明導電膜を堆積する工
    程と、 前記透明導電膜上に遮光膜を堆積する工程と、 第２のレジストマスクを用いて前記遮光膜および透明導
    電膜をパターニングすることにより、前記走査配線と交
    差する信号配線および画素電極を形成するとともに、前
    記画素電極から前記信号配線に平行に延長し、前記画素
    電極が交差している走査配線に隣接する走査配線と交差
    する導電部材を形成し、更に、前記線状半導体層をパタ
    ーニングすることにより、前記信号配線および導電部材
    の下方に前記薄膜トランジスタの半導体領域を形成する
    工程と、 ネガ型感光性樹脂材料を前記基板上に塗布する工程と、 前記基板の裏面側から前記基板に光を照射し、それによ
    って前記ネガ型感光性樹脂材料を露光した後、現像する
    ことにより、非感光部分を除去し、ブラックマトリクス
    を形成する工程と、を包含するアクティブマトリクス基
    板の製造方法。
  34. 【請求項３４】 前記ネガ型感光性樹脂材料を露光する
    際、前記走査配線および遮光膜が形成されていない領域
    を透過する光を用いて、前記信号配線、導電部材、およ
    び薄膜トランジスタの半導体領域の上に位置する前記ネ
    ガ型感光性樹脂材料を感光し、それよって、前記画素電
    極が形成されていない領域を前記ブラックマトリクスに
    よって覆う請求項３３に記載のアクティブマトリクス基
    板の製造方法。
  35. 【請求項３５】 前記遮光膜のうち、前記ブラックマト
    リクスによって覆われてない部分をエッチングし、前記
    画素電極上に透光領域を形成する請求項２４または３４
    に記載のアクティブマトリクス基板の製造方法。
  36. 【請求項３６】 前記薄膜トランジスタの半導体領域を
    形成する工程は、 前記第２のレジストマスクとして、前記信号配線および
    導電部材を規定する相対的に厚い部分と、前記信号配線
    と前記導電部材との隙間の領域を規定する相対的に薄い
    部分とを有するレジストパターンを形成する工程と、 前記導電膜および線状半導体層のうち、前記レジストパ
    ターンに覆われていない部分をエッチングする工程と、 前記レジストパターンの相対的に薄い部分を除去する工
    程と、 前記導電膜のうち、前記レジストパターンの相対的に薄
    い部分に覆われていた部分をエッチングし、前記信号配
    線および前記導電部材を形成する工程と、を包含する請
    求項３３から３５のいずれかに記載のアクティブマトリ
    クス基板の製造方法。
  37. 【請求項３７】 基板上に複数の走査配線を形成する工
    程と、 前記走査配線を覆う絶縁膜を形成する工程と、 前記絶縁膜上に半導体層を形成する工程と、 前記半導体層上にチャネル保護層を形成する工程と、 前記チャネル保護層上に第１のポジ型レジスト層を形成
    する工程と、 前記基板の裏面側から前記基板に光を照射し、それによ
    って前記第１のポジ型レジスト層を露光した後、現像に
    より、前記走査配線に整合した第１のレジストマスクを
    前記走査配線の上方に形成する工程と、 前記チャネル保護層のうち前記第１のレジストマスクに
    よって覆われていない部分を除去し、前記走査配線の線
    幅よりも狭い線幅を有するチャネル保護層を前記走査配
    線に対して自己整合的に形成する工程と、 前記チャネル保護層および半導体層を覆うようにコンタ
    クト層を堆積する工程と、 前記コンタクト層上に第２のポジ型レジスト層を形成す
    る工程と、 前記基板の裏面側から前記基板に光を照射し、それによ
    って前記第２のポジ型レジスト層を露光した後、現像に
    より、前記走査配線に整合した第２のレジストマスクを
    前記走査配線の上方に形成する工程と、 前記コンタクト層および半導体層のうち前記第２のレジ
    ストマスクによって覆われていない部分を除去し、線状
    コンタクト層、および薄膜トランジスタの半導体領域と
    して機能する部分を含む線状半導体層を前記走査配線に
    対して自己整合的に形成する工程と、 前記第２のレジストマスクを除去する工程と、 前記線状コンタクト層を覆うように導電膜を堆積する工
    程と、 第３のレジストマスクを用いて前記導電膜をパターニン
    グすることにより、前記走査配線と交差する信号配線お
    よび画素電極を形成するとともに、前記画素電極から前
    記信号配線に平行に延伸し、前記画素電極が交差してい
    る走査配線に隣接する走査配線と交差する導電部材を形
    成し、更に、前記線状コンタクト層、チャネル保護層、
    および半導体層をパターニングすることにより、前記信
    号配線および導電部材の下方に前記チャネル保護膜で上
    面が部分的に覆われた前記薄膜トランジスタの半導体領
    域を形成する工程と、を包含するアクティブマトリクス
    基板の製造方法。
  38. 【請求項３８】 前記薄膜トランジスタの半導体領域を
    形成する工程は、 前記第３のレジストマスクとして、前記信号配線および
    導電部材を規定する相対的に厚い部分と、前記信号配線
    と前記導電部材との隙間の領域を規定する相対的に薄い
    部分とを有するレジストパターンを形成する工程と、 前記導電膜、線状コンタクト層、線状チャネル保護層、
    および線状半導体層のうち、前記レジストパターンに覆
    われていない部分をエッチングする工程と、 前記レジストパターンの相対的に薄い部分を除去する工
    程と、 前記導電膜およびコンタクト層のうち、前記レジストパ
    ターンの相対的に薄い部分によって覆われていた部分を
    エッチングし、前記信号配線および前記導電部材を分離
    して形成する工程と、を包含する請求項３７に記載のア
    クティブマトリクス基板の製造方法。
  39. 【請求項３９】 基板上に複数の走査配線を形成する工
    程と、 前記走査配線を覆う絶縁膜を形成する工程と、 前記絶縁膜上に半導体層を形成する工程と、 前記半導体層上にチャネル保護層を形成する工程と、 前記チャネル保護層上にポジ型レジスト層を形成する工
    程と、 前記基板の裏面側から前記基板に光を照射し、それによ
    って前記ポジ型レジスト層を露光した後、現像により、
    前記走査配線に整合した第１のレジストマスクを前記走
    査配線の上方に形成する工程と、 前記チャネル保護層のうち前記第１のレジストマスクに
    よって覆われていない部分を除去し、チャネル保護層を
    前記走査配線に対して自己整合的に形成する工程と、 前記チャネル保護層および半導体層を覆うようにコンタ
    クト層を堆積する工程と、 前記コンタクト層を覆うように導電膜を堆積する工程
    と、 第２のレジストマスクを用いて、前記導電膜をパターニ
    ングすることにより、前記走査配線と交差する信号配線
    および画素電極を形成するとともに、前記画素電極から
    前記信号配線に沿って延伸し、前記画素電極が交差して
    いる走査配線に隣接する走査配線と交差する導電部材を
    形成し、更に、前記コンタクト層、チャネル保護層、お
    よび半導体層をパターニングすることにより、前記信号
    配線および導電部材の下方に前記チャネル保護膜で上面
    が覆われた前記薄膜トランジスタの半導体領域を形成す
    る工程と、を包含するアクティブマトリクス基板の製造
    方法。
  40. 【請求項４０】 前記薄膜トランジスタの半導体領域を
    形成する工程は、 前記第２のレジストマスクとして、前記信号配線および
    導電部材を規定する相対的に厚い部分と、前記信号配線
    と前記導電部材との隙間の領域を規定する相対的に薄い
    部分とを有するレジストパターンを形成する工程と、 前記導電膜、コンタクト層、チャネル保護層、および半
    導体層のうち、前記レジストパターンに覆われていない
    部分をエッチングする工程と、 前記レジストパターンの相対的に薄い部分を除去する工
    程と、 前記導電膜およびコンタクト層のうち、前記レジストパ
    ターンの相対的に薄い部分によって覆われていた部分を
    エッチングし、前記信号配線および前記導電部材を分離
    して形成する工程と、を包含する請求項３９に記載のア
    クティブマトリクス基板の製造方法。
  41. 【請求項４１】 前記コンタクト層の形成前に、裏面露
    光法により、前記半導体層を前記走査配線に対して自己
    整合的に形成する請求項３９または４０に記載のアクテ
    ィブマトリクス基板の製造方法。
  42. 【請求項４２】 前記レジストパターンの相対的に薄い
    部分を除去した後、前記導電膜およびコンタクト層のう
    ち、前記レジストパターンの相対的に薄い部分によって
    覆われていた部分をエッチングする際、前記半導体層の
    露出部分をエッチングし、前記チャネル保護層の下方に
    薄膜トランジスタの半導体領域を残す請求項４０に記載
    のアクティブマトリクス基板の製造方法。
  43. 【請求項４３】 基板上に半導体膜を形成する工程と、 前記半導体膜上に第１導電膜を形成する工程と、 前記第１導電膜および前記半導体膜をパターニングする
    ことにより、複数の信号配線、複数の画素電極、および
    各画素電極から前記信号配線に沿って延びる導電部材を
    形成するとともに、前記信号配線と前記導電部材との間
    の領域に位置する前記半導体膜は除去しないで残す工程
    と、 前記基板上に絶縁膜を形成する工程と、 前記絶縁膜上に第２導電膜を形成する工程と、 前記第２導電膜をパターニングすることにより、前記信
    号配線、画素電極および導電部材と交差する複数の走査
    配線を形成するとともに、前記信号配線と前記導電部材
    との間の領域に位置する前記半導体膜のうち、前記走査
    配線の下方に位置する部分以外の部分をエッチングする
    工程と、を包含するアクティブマトリクス基板の製造方
    法。
  44. 【請求項４４】 前記第１導電膜および前記半導体膜を
    パターニングする工程は、 前記信号配線、前記画素電極、および前記導電部材を規
    定する相対的に厚い部分と、前記信号配線と前記導電部
    材との間の領域を規定する相対的に薄い部分とを有する
    レジストマスクを形成する工程と、 前記第１導電膜および前記半導体膜のうち、前記レジス
    トマスクに覆われていない部分をエッチングする工程
    と、 前記レジストマスクから前記相対的に薄い部分を除去す
    る工程と、 前記第１導電膜のうち、前記レジストマスクの前記相対
    的に薄い部分によって覆われていた部分をエッチングす
    る工程と、を包含する請求項４３に記載のアクティブマ
    トリクス基板の製造方法。
  45. 【請求項４５】 基板上にゲート電極を形成する工程
    と、 前記ゲート電極を覆うゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に半導体層を形成する工程と、 前記半導体層上にポジ型レジスト層を形成する工程と、 前記基板の裏面側から前記基板に光を照射し、それによ
    って前記ポジ型レジスト層を露光した後、現像により、
    前記ゲート電極に整合した第１のレジストマスクを前記
    ゲート電極の上方に形成する工程と、 前記半導体層のうち前記第１のレジストマスクによって
    覆われていない部分を除去し、薄膜トランジスタの半導
    体領域として機能する部分を含む半導体層を前記ゲート
    電極に対して自己整合的に形成する工程と、 前記第１のレジストマスクを除去する工程と、 前記半導体層を覆うように導電膜を堆積する工程と、 第２のレジストマスクを用いて前記導電膜をパターニン
    グすることにより、前記ゲート電極と交差するソース電
    極およびドレイン電極を形成し、更に、前記半導体層を
    パターニングすることにより、前記ソース電極およびド
    レイン電極の下方に前記薄膜トランジスタの半導体領域
    を形成する工程と、を包含するアクティブマトリクス基
    板の製造方法。
  46. 【請求項４６】 前記薄膜トランジスタの半導体領域を
    形成する工程は、 前記第２のレジストマスクとして、前記ソース電極およ
    びドレイン電極を規定する相対的に厚い部分と、前記ソ
    ース電極と前記ドレイン電極との隙間の領域を規定する
    相対的に薄い部分とを有するレジストパターンを形成す
    る工程と、 前記導電膜および半導体層のうち、前記レジストパター
    ンに覆われていない部分をエッチングする工程と、 前記レジストパターンの相対的に薄い部分を除去する工
    程と、 前記導電膜のうち、前記レジストパターンの相対的に薄
    い部分に覆われていた部分をエッチングし、前記ソース
    電極およびドレイン電極を形成する工程と、を包含する
    請求項３６に記載のアクティブマトリクス基板の製造方
    法。
  47. 【請求項４７】 前記ソース電極は、前記走査配線と交
    差するように直線状に延びる信号配線の一部であり、前
    記ドレイン電極は、画素電極から前記信号配線に沿って
    平行に延びている請求項４５または４６に記載のアクテ
    ィブマトリクス基板の製造方法。
  48. 【請求項４８】 基板上にゲート電極を形成する工程
    と、 前記ゲート電極を覆うゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に半導体層を形成する工程と、 前記半導体層上にチャネル保護層を形成する工程と、 前記チャネル保護層上に第１のポジ型レジスト層を形成
    する工程と、 前記基板の裏面側から前記基板に光を照射し、それによ
    って前記第１のポジ型レジスト層を露光した後、現像に
    より、前記ゲート電極に整合した第１のレジストマスク
    を前記ゲート電極の上方に形成する工程と、 前記チャネル保護層のうち前記第１のレジストマスクに
    よって覆われていない部分を除去し、前記チャネル保護
    層を前記ゲート電極に対して自己整合的に配置する工程
    と、 前記チャネル保護層および半導体層を覆うようにコンタ
    クト層を堆積する工程と、 第２のレジストマスクを前記ゲート電極の上方に形成す
    る工程と、 前記コンタクト層および半導体層のうち前記第２のレジ
    ストマスクによって覆われていない部分を除去し、コン
    タクト層、チャネル保護層、および薄膜トランジスタの
    半導体領域として機能する部分を含む半導体層を前記ゲ
    ート電極に対して自己整合的に形成する工程と、 前記第２のレジストマスクを除去する工程と、 前記コンタクト層を覆うように導電膜を堆積する工程
    と、 第３のレジストマスクを用いて前記導電膜をパターニン
    グすることにより、前記ゲート電極と交差するソース電
    極およびドレイン電極を形成し、更に、前記コンタクト
    層、チャネル保護層、および半導体層をパターニングす
    ることにより、前記ソース電極およびドレイン電極の下
    方に前記チャネル保護膜で上面が部分的に覆われた前記
    薄膜トランジスタの半導体領域を形成する工程と、を包
    含するアクティブマトリクス基板の製造方法。
  49. 【請求項４９】 前記薄膜トランジスタの半導体層を形
    成する工程は、 前記第３のレジストマスクとして、前記ソース電極およ
    びドレイン電極を規定する相対的に厚い部分と、前記ソ
    ース電極と前記ドレイン電極との隙間の領域を規定する
    相対的に薄い部分とを有するレジストパターンを形成す
    る工程と、 前記導電膜、コンタクト層、および半導体層のうち、前
    記レジストパターンに覆われていない部分をエッチング
    する工程と、 前記レジストパターンの相対的に薄い部分を除去する工
    程と、 前記導電膜およびコンタクト層のうち、前記レジストパ
    ターンの相対的に薄い部分に覆われていた部分をエッチ
    ングし、前記ソース電極およびドレイン電極を分離して
    形成する工程と、を包含する請求項４８に記載のアクテ
    ィブマトリクス基板の製造方法。
  50. 【請求項５０】 前記チャネル保護層の幅を前記半導体
    領域の幅よりも狭くする４８または４９に記載のアクテ
    ィブマトリクス基板の製造方法。
  51. 【請求項５１】 基板上にゲート電極を形成する工程
    と、 前記ゲート電極を覆うゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に半導体層を形成する工程と、 前記半導体層上にチャネル保護層を形成する工程と、 前記チャネル保護層上にポジ型レジスト層を形成する工
    程と、 前記基板の裏面側から前記基板に光を照射し、それによ
    って前記ポジ型レジスト層を露光した後、現像により、
    前記ゲート電極に整合した第１のレジストマスクを前記
    ゲート電極の上方に形成する工程と、 前記チャネル保護層のうち前記第１のレジストマスクに
    よって覆われていない部分を除去し、前記チャネル保護
    層を前記ゲート電極に対して自己整合的に配置する工程
    と、 前記チャネル保護層および半導体層を覆うようにコンタ
    クト層を堆積する工程と、 前記コンタクト層を覆うように導電膜を堆積する工程
    と、 第２のレジストマスクを用いて前記導電膜をパターニン
    グすることにより、前記ゲート電極と交差するソース電
    極およびドレイン電極を形成し、更に、前記コンタクト
    層、チャネル保護層、および半導体層をパターニングす
    ることにより、前記ソース電極およびドレイン電極の下
    方に前記チャネル保護膜で上面が部分的に覆われた前記
    薄膜トランジスタの半導体領域を形成する工程と、を包
    含するアクティブマトリクス基板の製造方法。
  52. 【請求項５２】 前記薄膜トランジスタの半導体領域を
    形成する工程は、 前記第２のレジストマスクとして、前記ソース電極およ
    びドレイン電極を規定する相対的に厚い部分と、前記ソ
    ース電極と前記ドレイン電極との隙間の領域を規定する
    相対的に薄い部分とを有するレジストパターンを形成す
    る工程と、 前記導電膜、コンタクト層、および半導体層のうち、前
    記レジストパターンに覆われていない部分をエッチング
    する工程と、 前記レジストパターンの相対的に薄い部分を除去する工
    程と、 前記導電膜およびコンタクト層のうち、前記レジストパ
    ターンの相対的に薄い部分によって覆われていた部分を
    エッチングし、前記信号配線および前記導電部材を分離
    して形成する工程と、を包含する請求項５１に記載のア
    クティブマトリクス基板の製造方法。
  53. 【請求項５３】 前記コンタクト層の形成前に、裏面露
    光法により、前記半導体層を前記ゲート電極に対して自
    己整合的に形成する請求項５１または５２に記載のアク
    ティブマトリクス基板の製造方法。
  54. 【請求項５４】 前記レジストパターンの相対的に薄い
    部分を除去した後、前記導電膜およびコンタクト層のう
    ち、前記レジストパターンの相対的に薄い部分によって
    覆われていた部分をエッチングする際、前記半導体層の
    露出部分をエッチングし、前記チャネル保護層の下方に
    薄膜トランジスタの半導体領域を残す請求項５２に記載
    のアクティブマトリクス基板の製造方法。
  55. 【請求項５５】 基板と、 前記基板上に形成されたゲート電極と、 前記ゲート電極上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜を介して前記ゲート電極の上方に形成
    された半導体層と、 前記半導体層と交差するように形成されたソース電極
    と、 前記半導体層と交差するように形成されたドレイン電極
    とを備え、 前記半導体層の側面のうち、前記ソース電極およびドレ
    イン電極が延びる方向に平行な側面は、前記ソース電極
    およびドレイン電極の外側の側面に整合している薄膜ト
    ランジスタ。
  56. 【請求項５６】 前記半導体層の側面のうち、前記ゲー
    ト電極が延びる方向に平行な側面は、前記ゲート電極の
    側面に整合している請求項５５に記載の薄膜トランジス
    タ。
  57. 【請求項５７】 前記ソース電極と前記半導体層の間、
    および前記ドレイン電極と前記半導体層との間には、コ
    ンタクト層が設けられている請求項５５または５６に記
    載の薄膜トランジスタ。
  58. 【請求項５８】 基板と、 前記基板上に形成されたゲート電極と、 前記ゲート電極上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜を介して前記ゲート電極の上方に形成
    された半導体層と、 前記半導体層上に形成されたチャネル保護層と、 前記チャネル保護層と交差するように形成されたソース
    電極と、 前記チャネル保護層と交差するように形成されたドレイ
    ン電極とを備え、 前記チャネル保護層の側面のうち、前記ソース電極およ
    びドレイン電極が延びる方向に平行な側面は、前記ソー
    ス電極およびドレイン電極の外側の側面に整合している
    薄膜トランジスタ。
  59. 【請求項５９】 前記チャネル保護層の側面のうち、前
    記ゲート電極が延びる方向に平行な２つの側面間距離は
    前記ゲート電極の線幅よりも狭い請求項５８に記載の薄
    膜トランジスタ。
  60. 【請求項６０】 前記半導体層の側面のうち、前記ゲー
    ト電極が延びる方向に平行な側面は、前記ゲート電極の
    側面に整合している請求項５８または５９に記載の薄膜
    トランジスタ。
  61. 【請求項６１】 前記半導体層の側面のうち、前記ソー
    ス電極およびドレイン電極が延びる方向に平行な側面
    は、前記ソース電極およびドレイン電極の外側の側面に
    整合している請求項５８から６０のいずれかに記載の薄
    膜トランジスタ。
  62. 【請求項６２】 前記ソース電極と前記半導体層の間、
    および前記ドレイン電極と前記半導体層との間には、コ
    ンタクト層が設けられている請求項５８から６１のいず
    れかに記載の薄膜トランジスタ。
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