WO2014155998A1 - 薄膜トランジスタアレイおよび画像表示装置 - Google Patents

薄膜トランジスタアレイおよび画像表示装置 Download PDF

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transistor array
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ゆかり 宮入
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凸版印刷株式会社
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Definitions

  • the present invention relates to a thin film transistor array and an image display device.
  • the mainstream of semiconductor materials currently used in thin film transistor elements is silicon. Since formation of a thin film transistor element using a silicon-based material includes a process at a high temperature, the substrate material of the thin film transistor element is required to withstand the process temperature. For this reason, glass is generally used as a substrate on which thin film transistor elements are formed.
  • Organic semiconductors have attracted attention as semiconductor materials for thin film transistors.
  • Organic semiconductor materials do not require a heat treatment step at a high temperature unlike silicon-based materials, and thus have an advantage that they are provided on a flexible plastic substrate. Furthermore, since it can be produced by a printing process without using a vacuum process, there is an advantage that the cost can be reduced.
  • a semiconductor layer In order to form a semiconductor layer from a solution, methods such as a spin coating method, a dip method, and an ink jet method can be used. Especially, a semiconductor layer can be formed efficiently by applying a printing process. For example, in Patent Document 1, patterning of an organic semiconductor solution is performed by flexographic printing.
  • Patent Document 2 by making the semiconductor layer into a stripe shape, alignment accuracy can be improved and production efficiency can be further increased.
  • the protective layer can be formed easily and at low cost by applying a wet process.
  • a protective layer is formed by flexographic printing, and a thin film transistor array is simply manufactured.
  • the alignment accuracy is low and the variation in the pattern shape is large as compared with the conventional patterning method using photolithography, so that a larger alignment margin is required.
  • an alignment margin must be taken in consideration of variations in both the semiconductor layer and the protective layer.
  • the alignment margin of the protective layer is small and the insulating material of the protective layer protrudes over the drain electrode, the via hole in the interlayer insulating film is blocked, and the drain electrode and the pixel electrode cannot be conducted. End up.
  • the alignment margin is too large, the resolution of the thin film transistor array is lowered and the visibility is lowered.
  • the thin film transistor array capable of suppressing the protective layer material from blocking the via hole and improving the yield, and
  • An image display device comprising:
  • One aspect of the present invention for solving the above problems includes at least an insulating substrate, a gate electrode, a gate insulating layer, a source wiring, a source electrode connected to the source wiring, a drain electrode, and a semiconductor layer.
  • a thin film transistor array including a protective layer covering a semiconductor layer, an interlayer insulating film, and a pixel electrode, and the protective layer has a stripe shape parallel to the source wiring, so that the drain electrode and the pixel electrode are electrically connected.
  • the distance between the center position of the via hole of the interlayer insulating film provided on the substrate and the straight line parallel to the stripe passing through the midpoint of the adjacent stripe-shaped protective layers is 40 ⁇ m or less.
  • center position of the via hole may be positioned on a straight line parallel to the stripe passing through the midpoint of the adjacent stripe-shaped protective layers.
  • the semiconductor layer may be an organic semiconductor or an oxide semiconductor.
  • the semiconductor layer may be formed by any one or more of a flexographic printing method, an inkjet printing method, and a screen printing method.
  • the protective layer may be formed of an organic insulating material.
  • the protective layer may be formed by any one or more of a flexographic printing method, an inkjet printing method, and a screen printing method.
  • the interlayer insulating film may be formed by any one or more of a flexographic printing method, an inkjet printing method, a screen printing method, and a gravure offset printing method.
  • the insulating substrate may be a plastic substrate.
  • Another aspect of the present invention is an image display device including the above-described thin film transistor array and an image display medium.
  • the image display medium may be an electrophoretic type.
  • the thin film transistor array of the present invention it is possible to provide a low-cost and high-quality flexible thin film transistor with a high yield.
  • the center position of the via hole in the interlayer insulating film provided for the conduction between the drain electrode of the thin film transistor array and the pixel electrode is on a straight line parallel to the stripe passing through the midpoint of the adjacent stripe-shaped protective layer covering the semiconductor layer. Therefore, the alignment margin can be maximized, the reduction in yield due to line width variation and misalignment can be reduced, and the throughput of the flexible thin film transistor can be improved.
  • a thin film transistor array including a pixel electrode, wherein the protective layer has a stripe shape parallel to the source wiring, and the center position of the via hole of the interlayer insulating film provided for conducting the drain electrode and the pixel electrode is The alignment margin of the protective layer is determined regardless of the resolution of the thin film transistor array by being located within a distance of 40 ⁇ m from the straight line parallel to the stripe passing through the midpoint between the stripe-shaped protective layer and the adjacent stripe-shaped protective layer. Can be maximized. Furthermore, the alignment accuracy with an interlayer insulation film or a semiconductor layer improves by making the shape of a protective layer into a stripe.
  • a wet process can be applied, and a thin film transistor array can be formed in a large area with a short tact time.
  • the semiconductor layer is formed by a flexographic printing method, an inkjet printing method, or a screen printing method, a thin film transistor array can be formed in a large area with a short tact time.
  • the protective layer is formed of an organic insulating material, a wet process can be applied, and a thin film transistor array can be formed in a large area with a short tact time.
  • the protective layer is formed by a flexographic printing method, an inkjet printing method, or a screen printing method, a thin film transistor array can be formed in a large area with a short tact time.
  • the interlayer insulating film is formed of an organic insulating material, a wet process can be applied, and even a thin film transistor array having a large area can be formed with a short tact time.
  • the insulating substrate is a plastic substrate, a lightweight and flexible thin film transistor array can be manufactured.
  • FIG. 1, showing an embodiment of the present invention is a pattern layout plan view showing a schematic configuration of a thin film transistor array.
  • FIG. 2 is a pattern layout plan view in which the interlayer insulating film 17 is omitted from the pattern layout plan view of FIG.
  • FIG. 3 shows an embodiment of the present invention, which is a cross-sectional structure of two adjacent elements of a thin film transistor array (sliced by the line R-R ′ in FIG. 1).
  • FIG. 4 shows Example 1, which is a cross-sectional structure of two adjacent elements of a thin film transistor array.
  • FIG. 5 shows Comparative Example 1, and is a pattern layout plan view showing a schematic configuration of the thin film transistor array.
  • FIG. 6 shows Comparative Example 1, which is a cross-sectional structure of two adjacent elements of the thin film transistor array (sliced along the line R-R ′ in FIG. 5).
  • FIG. 1 is a plan view of a pattern layout of the thin film transistor array 1. Note that the pixel electrode 18 is not shown in the thin film transistor array 1 of FIG. 2 is a plan layout plan view in which hatching and interlayer insulating film 17 are omitted from FIG.
  • FIG. 3 is a cross-sectional view of the thin film transistor array 1 of FIG. 1 taken along the line R-R ′ passing through the via hole 17a.
  • the thin film transistor array 1 includes a gate electrode 11, a capacitor electrode 19, a gate insulating layer 12, a source electrode 13, a source wiring 13a, a drain electrode 14, a semiconductor layer 15, a protective layer 16, an interlayer insulating film 17, and a pixel on an insulating substrate 10.
  • An electrode 18 is provided.
  • the protective layer 16 is made of an organic insulating material and has a stripe shape parallel to the source wiring 13a. As shown in FIGS. 2 and 3, the center position A of the via hole 17a formed in the interlayer insulating film 17 for conducting the pixel electrode 18 and the drain electrode 14 is a midpoint between the stripe-shaped protective layers 16 adjacent to each other.
  • the center position of the via hole 17a may be positioned on the straight line C.
  • “Between two protective layers 16 adjacent to each other” means a space between adjacent protective layers 16 when each protective layer 16 is a line, and a middle point is the width of the space in FIGS. Bisection point. That is, the midpoint is a point on a line segment equidistant from the end of each protective layer 16 facing the space between the two protective layers 16 in the plan views of FIGS.
  • the center position A is the center of the alignment position of the via hole 17a and means the position of a point on a plane parallel to the surface of the insulating substrate 10, and is a position represented by two-dimensional coordinates on the plane.
  • the insulating substrate 10 of the present invention is typically a plastic substrate, such as polymethylene methacrylate, polyacrylate, polycarbonate, polystyrene, polyethylene sulfide, polyethersulfone, polyolefin, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, polyether.
  • cyclic polyolefin resin etc. can be used, this invention is not limited to these. These can be used alone or as a composite substrate in which two or more kinds are laminated.
  • a substrate having a resin layer such as a color filter on a glass or plastic substrate can also be used.
  • the gate electrode 11, source electrode 13, source wiring 13 a, drain electrode 14, pixel electrode 18, and capacitor electrode 19 of the present invention may be made of a low-resistance metal material such as Au, Ag, Cu, Cr, Al, Mg, Li, or oxidation.
  • a material is preferably used.
  • an oxide material doped with impurities is also preferable.
  • indium oxide doped with molybdenum or titanium tin oxide doped with antimony or fluorine, zinc oxide doped with indium, aluminum, or gallium.
  • indium tin oxide (ITO) in which tin is doped in indium oxide exhibits a particularly low resistivity.
  • An organic conductive material such as PEDOT (polyethylenedioxythiophene) is also suitable, and is preferably used in the case of a single substance or a plurality of laminated layers with a conductive oxide material.
  • PEDOT polyethylenedioxythiophene
  • the gate electrode 11, the source electrode 13, the source wiring 13a, the drain electrode 14, the pixel electrode 18, and the capacitor electrode 19 may all be made of the same material or different materials.
  • These electrodes are formed by vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD, photo CVD, hot wire CVD, or the like. It can also be formed by applying the above conductive material in ink or paste form by screen printing, flexographic printing, ink jet method or the like and baking. The present invention is not limited to these.
  • the gate insulating film 12 of the present invention includes an inorganic material such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconia oxide, titanium oxide, or PMMA (polyethylene oxide).
  • examples thereof include polyacrylates such as methyl methacrylate), PVA (polyvinyl alcohol), and PVP (polyvinylphenol), but the present invention is not limited thereto.
  • a preferable resistivity of the insulating material is 10 11 ⁇ cm or more, more preferably 10 14 ⁇ cm or more.
  • Examples of the semiconductor layer 15 used in the present invention include an oxide semiconductor and an organic semiconductor.
  • an oxide semiconductor material an oxide containing one or more elements of zinc, indium, tin, tungsten, magnesium, gallium, that is, zinc oxide, indium oxide, indium zinc oxide, tin oxide, tungsten oxide, zinc oxide Known materials such as gallium indium can be used.
  • Organic semiconductor materials include high molecular organic semiconductor materials such as polythiophene, polyallylamine, fluorenebithiophene copolymers, and derivatives thereof, and pentacene, tetracene, copper phthalocyanine, perylene, 6,13-bis (triisopropylsilyl) Low molecular organic semiconductor materials such as ethynyl) pentacene (TIPS-pentacene) and derivatives thereof, and precursors that are converted into organic semiconductors by heat treatment or the like can be used as the semiconductor material ink. Carbon compounds such as carbon nanotubes or fullerenes, semiconductor nanoparticle dispersions, and the like can also be used as the material for the semiconductor layer.
  • high molecular organic semiconductor materials such as polythiophene, polyallylamine, fluorenebithiophene copolymers, and derivatives thereof, and pentacene, tetracene, copper phthalocyanine, perylene, 6,13
  • examples of the solvent include toluene, xylene, indane, tetralin, propylene glycol methyl ether acetate, and the like, but are not limited thereto.
  • a method of applying the above conductive material in an ink form or a paste form by any one or more of screen printing, flexographic printing, ink jet method, and the like, and drying is preferably used. .
  • the material used as the protective layer 16 used in the present invention is preferably a polymer solution such as polyvinylphenol, polymethyl methacrylate, polyimide, polyvinyl alcohol, epoxy resin or fluororesin, or a solution in which particles such as alumina or silica gel are dispersed. Used for.
  • a method for forming the protective layer 16 a method in which a pattern is directly formed using any one or more of wet methods such as screen printing, flexographic printing, and an inkjet method is suitably used.
  • the interlayer insulating film 17 is formed by any one or more of a flexographic printing method, an ink jet printing method, a screen printing method, and a gravure offset printing method.
  • the structure of the thin film transistor formed by using the pattern forming method of the present invention is not particularly limited, and may be either a top gate type or a bottom gate type structure.
  • the difference in structure other than the arrangement of the gate electrode includes a bottom contact type and a top contact type in which the positions of the semiconductor layers are different, but the present invention is not limited to these.
  • the flexible thin film transistor array disclosed in the present application can be used as a switching element of an image display device such as a flexible electronic paper or a flexible organic EL display by being used together with an image display medium by an electrophoresis method or the like.
  • an image display device such as a flexible electronic paper or a flexible organic EL display
  • the yield and throughput in the manufacturing process can be improved.
  • a protective layer can be formed without inhibiting conduction between the drain electrode and the interlayer insulating film, Throughput can be improved. This makes it possible to produce a flexible thin film transistor applicable to a wide range, such as a flexible display, an IC card, and an IC tag, at low cost and with high quality.
  • FIG. 4 shows a cross-sectional structure of the thin film transistor array 2 formed of the bottom gate bottom contact type flexible thin film transistor according to the first embodiment, and the manufacturing method will be described.
  • This thin film transistor has an element size of 300 ⁇ m ⁇ 300 ⁇ m, and the entire thin film transistor array has 240 ⁇ 320 elements.
  • a polyethylene naphthalate (PEN) film was used as the insulating substrate 10. After depositing aluminum to a thickness of 100 nm on the PEN film by sputtering, photolithography and etching were performed using a positive resist, and then the resist was removed to form the gate electrode 11 and the capacitor electrode 19.
  • PEN polyethylene naphthalate
  • polyimide was applied as a gate insulating material by a die coater and dried at 180 ° C. for 1 hour to obtain a gate insulating film 12.
  • gold was deposited to a thickness of 50 nm by an evaporation method, photolithography and etching were performed using a positive resist, and then the resist was removed to form the source electrode 13, the source wiring 13 a and the drain electrode 14.
  • a mixed solution of tetralin and 6,13-bis (triisopropylsilylethynyl) pentacene (TIPS-pentacene) was used.
  • the flexographic printing method was used for forming the semiconductor layer 15.
  • a photosensitive resin flexographic plate and a 150-wire anilox roll were used to form a stripe-shaped semiconductor layer 15 having a width of 100 ⁇ m. After printing, the semiconductor layer 15 was formed by drying at 100 ° C. for 60 minutes.
  • a protective layer 16 was formed.
  • a fluorine resin was used as a protective layer forming material.
  • Flexographic printing was used for forming the protective layer.
  • a photosensitive resin flexographic plate was used as the flexographic plate, and a 150-wire anilox roll was used.
  • a stripe-shaped protective layer 16 having a line width of 150 ⁇ m was printed using a stripe-shaped flexographic plate so as to cover the semiconductor layer 15. The variation in the line width of the protective layer 16 was ⁇ 10 ⁇ m. Thereafter, the protective layer 16 was formed by drying at 100 ° C. for 90 minutes.
  • an interlayer insulating film 17 was formed.
  • Epoxy resin was used as an interlayer insulating film forming material. It formed using screen printing, and it was made to dry at 90 degreeC for 1 hour, and was set as the interlayer insulation film 17.
  • the interlayer insulating film 17 is formed so as to cover the entire array, and has a 50 ⁇ m square via hole 17 a for conducting the pixel electrode 18 and the drain electrode 14. Since the center position A of the via hole 17a is on the straight line C parallel to the stripe passing through the midpoint between the stripes of the protective layer 16, the via hole can be formed even in the portion where the stripe line width of the protective layer 16 is thicker than the design value. The conduction of the part was not hindered.
  • the pixel electrode 18 was formed.
  • Silver paste was used as the pixel electrode material.
  • the pixel electrode 18 was formed by screen printing, and the silver paste was completely filled in the via hole 17a. After the pattern formation, the pixel electrode 18 was obtained by drying at 90 ° C. for 1 hour.
  • the display according to this example was driven with the electrophoretic medium 20 sandwiched between the counter electrode.
  • the line thickness (+10 ⁇ m) due to the line width variation of the protective layer 16, the misalignment of the protective layer 16 (10 ⁇ m to the left), and the misalignment of the interlayer insulating film 17 (10 ⁇ m to the left) occurred. Since 17a was in the center between the stripes of the protective layer 16, conduction between the pixel electrode 18 and the drain electrode 14 could be achieved, and good image display could be performed without point defects.
  • Comparative Example 1 5 and 6 show a pattern layout plan view and a cross-sectional structure of a thin film transistor array 3 composed of a bottom gate bottom contact type flexible thin film transistor according to Comparative Example 1, and a manufacturing method will be described.
  • the thin film transistor has an element size of 300 ⁇ m ⁇ 300 ⁇ m, and the entire thin film transistor array has 240 ⁇ 320 elements.
  • a polyethylene naphthalate (PEN) film is used as the insulating substrate 10, and the gate electrode 11, capacitor electrode 19, gate insulating film 12, source electrode 13, source wiring 13 a, drain electrode 14, semiconductor layer 15, protection, as in Example 1.
  • Layer 16 was formed.
  • Example 2 The same material and printing method as in Example 1 were used for forming the interlayer insulating film 17. However, the center position A of the 50 ⁇ m square via hole 17a for conducting the pixel electrode 18 and the drain electrode 14 is shifted to the left by 50 ⁇ m from the straight line C parallel to the stripe passing through the midpoint between the stripes of the protective layer 16. It was designed to be. As a result, the margin of the protective layer 16 and the end portion of the via hole 17a of the interlayer insulating film 17 is 50 ⁇ m smaller than that of the via hole 17a centered on the straight line C.
  • the distance between the end portion of the protective layer 16 and the end portion of the via hole 17a of the interlayer insulating film 17 is partially reduced due to line thickening due to line width variation of the protective layer 16 and misalignment of the protective layer 16 and the interlayer insulating film 17.
  • the protective layer 16 has been formed to protrude to the via hole portion.
  • Example 1 when the pixel electrode 18 was formed and the display according to Comparative Example 1 was driven with the electrophoretic medium 20 sandwiched between the counter electrode and the counter electrode, the protective layer 16 protruded to the via hole portion of the interlayer insulating film 17. In the portion formed in this manner, the conduction between the pixel electrode 18 and the drain electrode 14 is hindered, the number of point defects increases, and good display cannot be performed.
  • the flexible thin film transistor array of the present invention can be used not only as a switching element for flexible electronic paper, flexible organic EL display, etc., but also for a wide range of applications such as flexible displays, IC cards, IC tags.

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Abstract

保護層材料がビアホールを塞いでしまうことを抑制でき、歩留まりを向上することができる薄膜トランジスタアレイ、およびそれを備えた画像表示装置を提供する。薄膜トランジスタアレイは、少なくとも、絶縁基板と、ゲート電極（１１）と、ゲート絶縁層と、ソース電極と、ソース配線（１３ａ）と、ドレイン電極（１４）と、半導体層（１５）と、半導体層（１５）を覆う保護層（１６）と、層間絶縁膜と、画素電極とを備えた薄膜トランジスタアレイであって、保護層（１６）はソース配線（１３ａ）に平行なストライプ形状であり、ドレイン電極（１４）と画素電極との導通を図るために設けられた層間絶縁膜のビアホール（１７ａ）の中心位置（Ａ）が、互いに隣接するストライプ形状の保護層間の中点を通るストライプに平行な直線（Ｃ）上または直線（Ｃ）から４０μｍ以下の距離に位置する。

Description

薄膜トランジスタアレイおよび画像表示装置
　本発明は、薄膜トランジスタアレイおよび画像表示装置に関する。
　情報技術の目覚しい発展により、現在ではノート型パソコンや携帯情報端末などでの情報の送受信が頻繁に行われている。近い将来、場所を選ばずに情報をやり取りできるユビキタス社会が来るであろうことは周知の事実である。そのような社会においては、より軽量で薄型の情報端末が望まれる。
　そのような情報端末に使用する電子部材の中でも、現在薄膜トランジスタ素子に使用されている半導体材料の主流はシリコン系である。シリコン系材料を用いた薄膜トランジスタ素子の形成には高い温度の工程が含まれるため、薄膜トランジスタ素子の基板材料には工程温度に耐え得ることが求められる。このため、一般的には薄膜トランジスタ素子を形成する基板としてガラスが使用されている。
　しかしながら、先に述べた情報端末を構成する際にガラスを用いた場合、その情報端末は重く、柔軟性がなく、落下の衝撃で割れる可能性のある製品となってしまう。従ってガラス上に薄膜トランジスタ素子を形成することに起因するこれらの特徴は、ユビキタス社会における情報端末として望ましくないものであるといえる。
　そこで近年、薄膜トランジスタの半導体材料として有機半導体が注目されている。有機半導体材料はシリコン系材料のような高温での熱処理工程を必要としないため可撓性のプラスチック基板上に設けられる等の利点を有する。さらに、真空プロセスを用いず印刷プロセスで作製できるためコストを下げられる等の利点も有する。
　溶液から半導体層を形成するには、スピンコート法やディップ法、インクジェット法などの方法が挙げられる。なかでも、印刷プロセスを適用することにより、効率よく半導体層を形成することができる。例えば特許文献１においては、フレキソ印刷により有機半導体溶液のパターニングを行っている。
　さらに、特許文献２では、半導体層をストライプ形状とすることで、アライメント精度を向上させ、生産効率を更に高めることができる。
　保護層の形成においても、ウェットプロセスを適用することで簡便かつ低コストに保護層を形成することができる。例えば特許文献３では、フレキソ印刷により保護層を形成し、簡便に薄膜トランジスタアレイを作製している。
特開２００６－６３３３４号公報 特開２００８－２３５８６１号公報 国際公開第２０１０／１０７０２７号
　しかしながら、印刷法によって薄膜トランジスタアレイを形成する場合、従来のフォトリソグラフィを用いたパターニング法に比べ、アライメント精度が低く、パターン形状のバラツキも大きいため、より多くのアライメントマージンが必要となる。なかでも、印刷法により半導体層と保護層を形成する場合、半導体層と保護層双方のバラツキを考慮してアライメントマージンを取らなければならない。特に、保護層のアライメントマージンが小さく、保護層の絶縁性材料がドレイン電極上にはみ出してしまうと、層間絶縁膜のビアホールを塞いでしまい、ドレイン電極と画素電極とが導通することができなくなってしまう。一方、アライメントマージンが多くなりすぎると、薄膜トランジスタアレイの解像度が低下し、視認性が低下してしまう。
　そこで、本発明では、保護層と層間絶縁膜のビアホールとの距離を最大にとることで、保護層材料がビアホールを塞いでしまうことを抑制でき、歩留まりを向上することができる薄膜トランジスタアレイ、およびそれを備えた画像表示装置を提供する。
　前記課題を解決するための本発明の一局面は、少なくとも、絶縁基板と、ゲート電極と、ゲート絶縁層と、ソース配線と、ソース配線に接続されたソース電極と、ドレイン電極と、半導体層と、半導体層を覆う保護層と、層間絶縁膜と、画素電極とを備えた薄膜トランジスタアレイであって、保護層はソース配線に平行なストライプ形状であり、ドレイン電極と画素電極との導通を図るために設けられた層間絶縁膜のビアホールの中心位置と、互いに隣接するストライプ形状の保護層間の中点を通るストライプに平行な直線との距離が４０μｍ以下である、薄膜トランジスタアレイである。
　また、ビアホールの中心位置が、互いに隣接するストライプ形状の保護層間の中点を通るストライプに平行な直線上に位置してもよい。
　また、半導体層が有機半導体もしくは酸化物半導体であってもよい。
　また、半導体層がフレキソ印刷法、インクジェット印刷法、スクリーン印刷法のいずれか１つ以上により形成されてもよい。
　また、保護層が有機絶縁材料により形成されてもよい。
　また、保護層がフレキソ印刷法、インクジェット印刷法、スクリーン印刷法のいずれか１つ以上により形成されてもよい。
　また、層間絶縁膜がフレキソ印刷法、インクジェット印刷法、スクリーン印刷法、グラビアオフセット印刷法のいずれか１つ以上により形成されてもよい。
　また、絶縁基板がプラスチック基板であってもよい。
　また、本発明の他の局面は、上述の薄膜トランジスタアレイと画像表示媒体とを備えている、画像表示装置である。
　また、画像表示媒体が電気泳動方式によるものであってもよい。
　本発明の薄膜トランジスタアレイによれば、低コストかつ高品質なフレキシブル薄膜トランジスタを歩留まりよく提供することが可能となる。薄膜トランジスタアレイのドレイン電極と画素電極との導通を図るために設けられた層間絶縁膜のビアホールの中心位置が、半導体層を覆う隣接したストライプ形状の保護層の中点を通るストライプに平行な直線上に位置することで、アライメントマージンを最大にとることができ、線幅のバラツキやアライメントずれに起因する歩留まりの低下を軽減し、フレキシブル薄膜トランジスタのスループットを向上することができる。
　少なくとも、絶縁基板と、ゲート電極と、ゲート絶縁層と、ソース配線と、ソース配線に接続されたソース電極と、ドレイン電極と、半導体層と、半導体層を覆う保護層と、層間絶縁膜と、画素電極とを備えた薄膜トランジスタアレイであって、保護層はソース配線に平行なストライプ形状であり、ドレイン電極と画素電極との導通を図るために設けられた層間絶縁膜のビアホールの中心位置が、ストライプ形状の保護層と、それに隣接するストライプ形状の保護層との中点を通るストライプに平行な直線から４０μｍ以内の距離に位置することで、薄膜トランジスタアレイの解像度によらず、保護層のアライメントマージンを最大にとることができる。さらに、保護層の形状をストライプとすることで、層間絶縁膜や半導体層とのアライメント精度が向上する。
　層間絶縁膜のビアホールの中心位置と、隣接するストライプ形状の保護層の中点を通るストライプに平行な直線とのずれ量を、最大４０μｍ許容することで、パターン形状のバラツキや印刷機のアライメント誤差、工程中の加熱によるプラスチック基材の伸縮を想定したパターン設計を行うことができる。
　半導体層を有機半導体とすることで、ウェットプロセスを適用することができ、大面積にも短いタクトタイムで薄膜トランジスタアレイを形成することができる。
　半導体層がフレキソ印刷法、インクジェット印刷法、スクリーン印刷法により形成されることで、大面積にも短いタクトタイムで薄膜トランジスタアレイを形成することができる。
　保護層が有機絶縁材料により形成されていることで、ウェットプロセスを適用することができ、大面積にも短いタクトタイムで薄膜トランジスタアレイを形成することができる。
　保護層がフレキソ印刷法、インクジェット印刷法、スクリーン印刷法により形成されることで、大面積にも短いタクトタイムで薄膜トランジスタアレイを形成することができる。
　層間絶縁膜が有機絶縁材料により形成されていることで、ウェットプロセスを適用でき、大面積を有する薄膜トランジスタアレイでも短いタクトタイムで形成することができる。
　絶縁基板がプラスチック基板であることで、軽量でフレキシブルな薄膜トランジスタアレイを作製することができる。
図１は、本発明の一実施形態を示すものであり、薄膜トランジスタアレイの概略構成を示すパターンレイアウト平面図である。 図２は、図１のパターンレイアウト平面図より層間絶縁膜１７の図示を省略したパターンレイアウト平面図である。 図３は、本発明の一実施形態を示すものであり、薄膜トランジスタアレイの隣接した２素子における断面構造である（図１のＲ－Ｒ’線でスライスしたもの）。 図４は、実施例１を示すものであり、薄膜トランジスタアレイの隣接した２素子における断面構造である。 図５は、比較例１を示すものであり、薄膜トランジスタアレイの概略構成を示すパターンレイアウト平面図である。 図６は、比較例１を示すものであり、薄膜トランジスタアレイの隣接した２素子における断面構造である（図５のＲ－Ｒ’線でスライスしたもの）。
　以下、本発明の実施の形態を、図面を参照しつつ説明する。実施の形態において、同一構成要素には同一符号を付け、実施の形態間において重複する説明は省略する。
　図１から図３に、本発明の薄膜トランジスタアレイ１の一実施形態を示す。図１は薄膜トランジスタアレイ１のパターンレイアウト平面図を示す。なお、図１の薄膜トランジスタアレイ１には、説明のために画素電極１８の図示を省略している。図２は、見やすくするため図１よりハッチングおよび層間絶縁膜１７の図示を省略したパターンレイアウト平面図である。図３は、図１の薄膜トランジスタアレイ１を、ビアホール１７ａを通るＲ－Ｒ’線で、切断した断面図を示す。
　薄膜トランジスタアレイ１は、絶縁基板１０上にゲート電極１１、キャパシタ電極１９、ゲート絶縁層１２、ソース電極１３、ソース配線１３ａ、ドレイン電極１４、半導体層１５、保護層１６、層間絶縁膜１７、および画素電極１８を備える。保護層１６は有機絶縁材料からなり、ソース配線１３ａに平行なストライプ形状である。画素電極１８とドレイン電極１４を導通するために層間絶縁膜１７にあけられたビアホール１７ａの中心位置Ａは、図２および３に示すように、互いに隣接するストライプ形状の保護層１６間の中点を通るストライプに平行な直線Ｃ上か、直線Ｃとの距離（中心位置Ａと直線Ｃとの最短距離）が４０μｍ以下の箇所に位置する。ビアホール１７ａの中心位置が、直線Ｃ上に位置してもよい。「互いに隣接する２つの保護層１６間」とは、各保護層１６をラインとした場合に隣接する保護層１６間のスペースであり、中点とは、図２および３では、スペースの幅の２等分点である。すなわち、中点とは、図１および２の平面図上では、２つの保護層１６間のスペースに面する各保護層１６の端部から、等距離にある線分上の点である。中心位置Ａは、ビアホール１７ａのアライメント位置の中心であって絶縁基板１０面に平行な平面上での点の位置を意味し、平面上での２次元座標で表される位置である。
　本発明の絶縁基板１０には典型的にはプラスチック基板であり、ポリメチレンメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン－テトラフルオロエチレン、共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン樹脂等を使用することができるが、本発明はこれらに限定されるものではない。これらは単独でも、２種以上が積層された複合基板としても使用することができる。またガラスやプラスチック基板上にカラーフィルタのような樹脂層を有する基板も使用することができる。
　本発明のゲート電極１１、ソース電極１３、ソース配線１３ａ、ドレイン電極１４、画素電極１８、キャパシタ電極１９には、Ａｕ、Ａｇ、Ｃｕ、Ｃｒ、Ａｌ、Ｍｇ、Ｌｉなどの低抵抗金属材料や酸化物材料が好適に用いられる。具体的には、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ２Ｏ４）、酸化カドミウム錫（Ｃｄ２ＳｎＯ４）、酸化亜鉛錫（Ｚｎ２ＳｎＯ４）、酸化インジウム亜鉛（ＩｎＺｎＯ）等が挙げられる。またこの酸化物材料に不純物をドープしたものも好ましい。一例として酸化インジウムにモリブデンやチタンをドープしたもの、酸化錫にアンチモンやフッ素をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウムをドープしたものなどが挙げられる。なかでも酸化インジウムに錫をドープした酸化インジウム錫（ＩＴＯ）がとりわけ低い抵抗率を示す。またＰＥＤＯＴ（ポリエチレンジオキシチオフェン）等の有機導電性材料も好適であり、単体の場合も導電性酸化物材料との複数積層の場合も好んで用いられる。ゲート電極１１、ソース電極１３、ソース配線１３ａ、ドレイン電極１４、画素電極１８、キャパシタ電極１９は、すべて同じ材料からできていても、違う材料からできていてもよい。しかし、工程を減らすためにはソース電極１３、ソース配線１３ａとドレイン電極１４に同一の材料を使用することが望ましい。これらの電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法等により形成される。また上述の導電性材料をインキ状、ペースト状にしたものをスクリーン印刷、フレキソ印刷、インクジェット法等により塗布し、焼成することでも形成が可能である。本発明はこれらに限定されるものではない。
　本発明のゲート絶縁膜１２には、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、またはＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＶＰ（ポリビニルフェノール）等が挙げられるが、本発明はこれらに限定されるものではない。またゲートリーク電流を抑えるために、絶縁材料の好ましい抵抗率は１０１１Ωｃｍ以上、より好ましくは１０１４Ωｃｍ以上である。
　本発明で用いられる半導体層１５として、酸化物半導体や有機半導体が挙げられる。酸化物半導体材料としては、亜鉛、インジウム、錫、タングステン、マグネシウム、ガリウムなどのうち１種類以上の元素を含む酸化物、すなわち酸化亜鉛、酸化インジウム、酸化インジウム亜鉛、酸化錫、酸化タングステン、酸化亜鉛ガリウムインジウム等公知の材料が挙げられる。有機半導体材料としては、ポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、６，１３－ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ－ペンタセン）、およびそれらの誘導体のような低分子有機半導体材料や加熱処理などで有機半導体に変換される前駆体を半導体材料インキとして用いることができる。また、カーボンナノチューブあるいはフラーレンなどの炭素化合物や半導体ナノ粒子分散液なども半導体層の材料として用いることができる。半導体材料インキを用いる場合には、溶媒としてトルエンやキシレン、インダン、テトラリン、プロピレングリコールメチルエーテルアセテートなどが挙げられるが、これらに限定されるものではない。半導体層１５の形成には、上述の導電性材料をインキ状、ペースト状にしたものをスクリーン印刷、フレキソ印刷、インクジェット法等のいずれか１つ以上により塗布し、乾燥する方法が好適に用いられる。
　本発明で用いられる保護層１６として用いられる材料はポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコール、エポキシ樹脂、フッ素樹脂などの高分子溶液、アルミナやシリカゲルなどの粒子を分散させた溶液が好適に用いられる。また、保護層１６の形成方法はスクリーン印刷やフレキソ印刷、インクジェット法などの湿式法のいずれか１つ以上を用いて直接パターンを形成する方法が好適に用いられる。また、層間絶縁膜１７は、フレキソ印刷法、インクジェット印刷法、スクリーン印刷法、グラビアオフセット印刷法のいずれか１つ以上により形成される。
　本発明のパターン形成方法を用いて形成される薄膜トランジスタの構造としては、特に限定されるものではなくトップゲート型、ボトムゲート型のいずれの構造であってもよい。
　ゲート電極の配置以外の構造の違いとして、半導体層の位置が異なるボトムコンタクト型、トップコンタクト型があるが、本発明はこれらに限定されるものではない。
　また、本願が開示するフレキシブルな薄膜トランジスタアレイは、電気泳動方式等による画像表示媒体とともに用いることで、フレキシブル電子ペーパーや、フレキシブル有機ＥＬディスプレイ等の画像表示装置のスイッチング素子として利用することができる。また、特に、層間絶縁膜のビアホールの中心位置を、ストライプ形状の保護層間の中点を通る、ストライプに平行な直線上に形成することにより、製造工程における歩留まりやスループットを向上することができる。アライメントずれ等を考慮すると、ビアホール中心位置とストライプ中点の位置とのずれが４０μｍ以内であれば、ドレイン電極と層間絶縁膜との導通を阻害することなく、保護層を形成することができ、スループットを向上することができる。これによって、フレキシブルディスプレイやＩＣカード、ＩＣタグ等広範囲に応用可能なフレキシブル薄膜トランジスタを低コストかつ高品質に作製することが可能となる。
（実施例１）
　図４に、実施例１に係るボトムゲートボトムコンタクト型のフレキシブル薄膜トランジスタから成る薄膜トランジスタアレイ２の断面構造を示し、製造方法を説明する。本薄膜トランジスタは１素子サイズが、３００μｍ×３００μｍであり、薄膜トランジスタアレイ全体では、この素子が２４０×３２０個あるものである。
　絶縁基板１０としてポリエチレンナフタレート（ＰＥＮ）フィルムを用いた。ＰＥＮフィルム上にアルミニウムをスパッタ法により１００ｎｍ成膜後、ポジレジストを用いてフォトリソグラフィ、エッチングを行い、その後レジストを剥離することによりゲート電極１１、キャパシタ電極１９を形成した。
　続いてゲート絶縁材料としてポリイミドをダイコーターにより塗布し、１８０℃で１時間乾燥させゲート絶縁膜１２を得た。次に金を蒸着法により５０ｎｍ成膜し、ポジレジストを用いてフォトリソグラフィおよびエッチングを行い、その後レジストを剥離することによりソース電極１３、ソース配線１３ａおよびドレイン電極１４を形成した。
　半導体層形成用材料として、テトラリンと６，１３－ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ－ペンタセン）を混合した溶液を用いた。半導体層１５の形成にはフレキソ印刷法を用いた。フレキソ印刷には感光性樹脂フレキソ版と１５０線のアニロックスロールを用い、幅１００μｍのストライプ形状の半導体層１５を形成した。印刷後、１００℃で６０分乾燥させて半導体層１５を形成した。
　続いて保護層１６を形成した。保護層形成材料としてフッ素系樹脂を用いた。保護層形成にはフレキソ印刷を用いた。フレキソ版として感光性樹脂フレキソ版を用い、１５０線アニロックスロールを用いた。ストライプ形状のフレキソ版を用い、半導体層１５を覆うように、線幅１５０μｍのストライプ形状の保護層１６を印刷した。保護層１６の線幅のバラツキは±１０μｍであった。その後、１００℃で９０分乾燥させて保護層１６を形成した。
　続いて層間絶縁膜１７を形成した。層間絶縁膜形成材料としてエポキシ樹脂を用いた。スクリーン印刷を用いて形成を行い、９０℃で１時間乾燥させ、層間絶縁膜１７とした。層間絶縁膜１７はアレイ全体を覆うように形成され、画素電極１８とドレイン電極１４を導通するための、５０μｍ角のビアホール１７ａを有する。そのビアホール１７ａの中心位置Ａは保護層１６のストライプ間の中点を通るストライプに平行な直線Ｃ上にあったため、保護層１６のストライプ線幅が設計値よりも太くなっている箇所でも、ビアホール部の導通を阻害されることがなかった。
　その後、画素電極１８を形成した。画素電極材料として銀ペーストを用いた。画素電極１８の形成には、スクリーン印刷を用い、銀ペーストをビアホール１７ａ内に完全に充填させた。パターン形成後、９０℃で１時間乾燥させることにより、画素電極１８とした。
　しかる後、対向電極との間に電気泳動媒体２０を挟んで本実施例によるディスプレイを駆動した。保護層１６の線幅バラツキによる線太り（＋１０μｍ）と、保護層１６のアライメントずれ（左側へ１０μｍ）および層間絶縁膜１７のアライメントずれ（左側へ１０μｍ）が発生したが、層間絶縁膜１７のビアホール１７ａが保護層１６のストライプ間の中央にあったため、画素電極１８とドレイン電極１４間の導通を図ることができ、点欠陥なく良好な画像表示を行うことができた。
（比較例１）
　図５、図６に、比較例１に係るボトムゲートボトムコンタクト型のフレキシブル薄膜トランジスタから成る薄膜トランジスタアレイ３のパターンレイアウト平面図および断面構造を示し、製造方法を説明する。本薄膜トランジスタは１素子サイズ３００μｍ×３００μｍであり、薄膜トランジスタアレイ全体では、この素子が２４０×３２０個あるものである。
　絶縁基板１０としてポリエチレンナフタレート（ＰＥＮ）フィルムを用い、実施例１と同様にゲート電極１１、キャパシタ電極１９、ゲート絶縁膜１２、ソース電極１３、ソース配線１３ａ、ドレイン電極１４、半導体層１５、保護層１６を形成した。
　層間絶縁膜１７の形成には、実施例１と同様の材料および印刷方法を用いた。ただし、画素電極１８とドレイン電極１４を導通するための５０μｍ角のビアホール１７ａの中心位置Ａは保護層１６のストライプ間の中点を通るストライプに平行な直線Ｃ上よりも５０μｍ左側にずれた位置となるよう設計されていた。その結果、ビアホール１７ａの中心が直線Ｃ上にあるものに比べ、保護層１６と層間絶縁膜１７のビアホール１７ａ端部との余白部分は５０μｍ小さくなった。その結果、保護層１６の線幅バラツキによる線太りと、保護層１６および層間絶縁膜１７のアライメントずれによって、保護層１６端部と層間絶縁膜１７のビアホール１７ａ端部との間隔は一部の保護層１６がビアホール部分まではみ出して形成されてしまった。
　実施例１と同様に、画素電極１８を形成し、対向電極との間に電気泳動媒体２０を挟んで比較例１によるディスプレイを駆動したところ、保護層１６が層間絶縁膜１７のビアホール部分まではみ出して形成されてしまった箇所では、画素電極１８とドレイン電極１４の導通が阻害され、点欠陥が多くなり、良好な表示を行うことができなかった。
　本発明のフレキシブルな薄膜トランジスタアレイは、フレキシブル電子ペーパーや、フレキシブル有機ＥＬディスプレイ等のスイッチング素子として利用することができるだけでなく、フレキシブルディスプレイやＩＣカード、ＩＣタグ等広範囲に応用可能である。
　１、２、３　　薄膜トランジスタアレイ
　１０　　絶縁基板
　１１　　ゲート電極
　１２　　ゲート絶縁膜
　１３　　ソース電極
　１３ａ　　ソース配線
　１４　　ドレイン電極
　１５　　半導体層
　１６　　保護層
　１７　　層間絶縁膜
　１７ａ　　ビアホール
　１８　　画素電極
　１９　　キャパシタ電極
　２０　　電気泳動媒体

Claims (10)

  1. 　少なくとも、絶縁基板と、ゲート電極と、ゲート絶縁層と、ソース配線と、前記ソース配線に接続されたソース電極と、ドレイン電極と、半導体層と、前記半導体層を覆う保護層と、層間絶縁膜と、画素電極とを含み、
    　前記保護層は前記ソース配線に平行なストライプ形状であり、前記ドレイン電極と前記画素電極との導通を図るために設けられた前記層間絶縁膜のビアホールの中心位置と、互いに隣接するストライプ形状の前記保護層間の中点を通るストライプに平行な直線との距離が４０μｍ以下である、薄膜トランジスタアレイ。
  2. 　前記ビアホールの中心位置が、前記中点を通るストライプに平行な直線上に位置する、薄膜トランジスタアレイ。
  3. 　前記半導体層が有機半導体もしくは酸化物半導体である、請求項１に記載の薄膜トランジスタアレイ。
  4. 　前記半導体層がフレキソ印刷法、インクジェット印刷法、スクリーン印刷法のいずれか１つ以上により形成されている、請求項１に記載の薄膜トランジスタアレイ。
  5. 　前記保護層が有機絶縁材料により形成されている、請求項１に記載の薄膜トランジスタアレイ。
  6. 　前記保護層がフレキソ印刷法、インクジェット印刷法、スクリーン印刷法のいずれか１つ以上により形成されている、請求項１に記載の薄膜トランジスタアレイ。
  7. 　前記層間絶縁膜がフレキソ印刷法、インクジェット印刷法、スクリーン印刷法、グラビアオフセット印刷法のいずれか１つ以上により形成されている、請求項１に記載の薄膜トランジスタアレイ。
  8. 　前記絶縁基板がプラスチック基板である、請求項１に記載の薄膜トランジスタアレイ。
  9. 　請求項１に記載の薄膜トランジスタアレイと画像表示媒体とを備えている、画像表示装置。
  10. 　前記画像表示媒体が電気泳動方式によるものである、請求項９に記載の画像表示装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6537960B2 (ja) 2015-12-01 2019-07-03 日本航空電子工業株式会社 絶縁層の形成方法、電子デバイスの生産方法及び電子デバイス

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151522A (ja) * 2000-08-28 2002-05-24 Sharp Corp アクティブマトリクス基板及びその製造方法ならびに表示装置
JP2002268084A (ja) * 2001-03-08 2002-09-18 Sharp Corp アクティブマトリクス基板及びその製造方法
JP2008270744A (ja) * 2007-03-28 2008-11-06 Toppan Printing Co Ltd 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
JP2010181785A (ja) * 2009-02-09 2010-08-19 Hitachi Displays Ltd 液晶表示装置
WO2011122205A1 (ja) * 2010-03-30 2011-10-06 凸版印刷株式会社 薄膜トランジスタの製造方法並びに薄膜トランジスタ及び画像表示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101064185B1 (ko) * 2004-02-05 2011-09-14 삼성전자주식회사 어레이 기판 및 이의 제조 방법과, 이를 갖는 액정 표시장치
JP5286691B2 (ja) * 2007-05-14 2013-09-11 三菱電機株式会社 フォトセンサー
JP5187363B2 (ja) * 2010-08-24 2013-04-24 株式会社Ｊｖｃケンウッド 液晶表示装置
CN103946741B (zh) * 2011-11-18 2016-06-15 夏普株式会社 有源矩阵基板、液晶显示装置以及有源矩阵基板的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151522A (ja) * 2000-08-28 2002-05-24 Sharp Corp アクティブマトリクス基板及びその製造方法ならびに表示装置
JP2002268084A (ja) * 2001-03-08 2002-09-18 Sharp Corp アクティブマトリクス基板及びその製造方法
JP2008270744A (ja) * 2007-03-28 2008-11-06 Toppan Printing Co Ltd 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
JP2010181785A (ja) * 2009-02-09 2010-08-19 Hitachi Displays Ltd 液晶表示装置
WO2011122205A1 (ja) * 2010-03-30 2011-10-06 凸版印刷株式会社 薄膜トランジスタの製造方法並びに薄膜トランジスタ及び画像表示装置

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