JPH06163581A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH06163581A JPH06163581A JP31889592A JP31889592A JPH06163581A JP H06163581 A JPH06163581 A JP H06163581A JP 31889592 A JP31889592 A JP 31889592A JP 31889592 A JP31889592 A JP 31889592A JP H06163581 A JPH06163581 A JP H06163581A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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Abstract
(57)【要約】
【目的】 製造時の歩留まりやスループットの低下の問
題を解消するとともに、投射型液晶表示装置などに用い
られるような場合の光リーク電流の問題を解消したＴＦ
Ｔを提供する。 【構成】 半導体膜１０７自体のソース領域１１１およ
びドレイン領域１１５の少なくとも表面に不純物添加さ
れてオーミック接合部が直接形成されているので、従来
のような別体のオーミックコンタクト層（膜）を省略す
ることができる。これにより従来のオーミックコンタク
ト層での反射光に起因したＴＦＴ光リーク電流を解消す
ることができ、またオーミックコンタクト層の形成を省
略できることにより歩留まりやスループットを向上する
ことができる。
題を解消するとともに、投射型液晶表示装置などに用い
られるような場合の光リーク電流の問題を解消したＴＦ
Ｔを提供する。 【構成】 半導体膜１０７自体のソース領域１１１およ
びドレイン領域１１５の少なくとも表面に不純物添加さ
れてオーミック接合部が直接形成されているので、従来
のような別体のオーミックコンタクト層（膜）を省略す
ることができる。これにより従来のオーミックコンタク
ト層での反射光に起因したＴＦＴ光リーク電流を解消す
ることができ、またオーミックコンタクト層の形成を省
略できることにより歩留まりやスループットを向上する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタおよび
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】アモルファスシリコン薄膜トランジスタ
（以下、ａ−ＳｉＴＦＴと略称）は、アクティブマトリ
ックス型液晶表示装置のスイッチング素子や基板一体型
駆動回路としての用途に好適な素子として注目されてい
る。そしてａ−ＳｉＴＦＴを用いたアクティブマトリッ
クス型液晶表示装置は、液晶テレビやＯＡ機器の表示用
デバイスとしてはもちろん、投射型液晶表示装置、いわ
ゆる液晶プロジェクタに好適な表示デバイスとして用い
られる。
（以下、ａ−ＳｉＴＦＴと略称）は、アクティブマトリ
ックス型液晶表示装置のスイッチング素子や基板一体型
駆動回路としての用途に好適な素子として注目されてい
る。そしてａ−ＳｉＴＦＴを用いたアクティブマトリッ
クス型液晶表示装置は、液晶テレビやＯＡ機器の表示用
デバイスとしてはもちろん、投射型液晶表示装置、いわ
ゆる液晶プロジェクタに好適な表示デバイスとして用い
られる。
【０００３】従来のａ−ＳｉＴＦＴは通常、図１５に示
すような構造に形成されており、透明絶縁性基板１５０
１と、絶縁性基板１５０１上に形成されたゲート電極１
５０３と、ゲート電極１５０３を被覆するように形成さ
れたゲート絶縁膜１５０５と、その上に、ソース領域１
５０７およびドレイン領域１５０９とそれらの間にチャ
ネル領域１５１１とが形成された半導体膜１５１３と、
ソース領域１５０７上およびドレイン領域１５０９上そ
れぞれに形成されたソース領域オーミック接合層１５１
５およびドレイン領域オーミック接合層１５１７と、ソ
ース領域オーミック接合層１５１５上に被着されてオー
ミック接合するソース電極１５１９およびドレイン領域
オーミック接合層１５１７上に被着されてオーミック接
合するソース電極１５２１と、半導体膜１５１３のチャ
ネル領域１５２３上を覆うように形成されたチャネル保
護膜１５２５とからその主要部が構成されている。
すような構造に形成されており、透明絶縁性基板１５０
１と、絶縁性基板１５０１上に形成されたゲート電極１
５０３と、ゲート電極１５０３を被覆するように形成さ
れたゲート絶縁膜１５０５と、その上に、ソース領域１
５０７およびドレイン領域１５０９とそれらの間にチャ
ネル領域１５１１とが形成された半導体膜１５１３と、
ソース領域１５０７上およびドレイン領域１５０９上そ
れぞれに形成されたソース領域オーミック接合層１５１
５およびドレイン領域オーミック接合層１５１７と、ソ
ース領域オーミック接合層１５１５上に被着されてオー
ミック接合するソース電極１５１９およびドレイン領域
オーミック接合層１５１７上に被着されてオーミック接
合するソース電極１５２１と、半導体膜１５１３のチャ
ネル領域１５２３上を覆うように形成されたチャネル保
護膜１５２５とからその主要部が構成されている。
【０００４】そして、特に光源からの強い光が入射され
る投射型液晶表示装置などに用いられる場合には、透明
絶縁性基板１５０１の裏面などにブラックマトリックス
と呼ばれる遮光膜が配設されており、ａ−ＳｉＴＦＴの
チャネル領域１５２３などへ入射しようとする光を遮断
して、ａ−ＳｉＴＦＴの光リーク電流の発生を抑えるよ
うにしている。
る投射型液晶表示装置などに用いられる場合には、透明
絶縁性基板１５０１の裏面などにブラックマトリックス
と呼ばれる遮光膜が配設されており、ａ−ＳｉＴＦＴの
チャネル領域１５２３などへ入射しようとする光を遮断
して、ａ−ＳｉＴＦＴの光リーク電流の発生を抑えるよ
うにしている。
【０００５】
【発明が解決しようとする課題】しかしながら、投射型
液晶表示装置の画素の微細化などによって液晶セルの内
部での反射光に起因した光リーク電流が問題となってい
る。特に上記のような構造のａ−ＳｉＴＦＴにおいて
は、ソース配線やドレイン配線やオーミックコンタクト
層での反射光は、ａ−ＳｉＴＦＴのチャネル領域に位置
が近いだけに影響が大きく、ＴＦＴに光リーク電流が発
生してその動作が不正確になるという問題がある。
液晶表示装置の画素の微細化などによって液晶セルの内
部での反射光に起因した光リーク電流が問題となってい
る。特に上記のような構造のａ−ＳｉＴＦＴにおいて
は、ソース配線やドレイン配線やオーミックコンタクト
層での反射光は、ａ−ＳｉＴＦＴのチャネル領域に位置
が近いだけに影響が大きく、ＴＦＴに光リーク電流が発
生してその動作が不正確になるという問題がある。
【０００６】一方、そのＴＦＴの製造方法については、
セルフアラインで形成することが望ましい。ａ−ＳｉＴ
ＦＴの構造および製造方法にはいくつかの方法がある
が、なかでもセルフアライン型のａ−ＳｉＴＦＴは、他
の方式よりも以下に挙げる点で有利であることから注目
され広く活用されている。すなわち、 （１）ゲート電極とソース領域・ドレイン領域との間の
重なりによる付加容量の形成を避けることができる。
セルフアラインで形成することが望ましい。ａ−ＳｉＴ
ＦＴの構造および製造方法にはいくつかの方法がある
が、なかでもセルフアライン型のａ−ＳｉＴＦＴは、他
の方式よりも以下に挙げる点で有利であることから注目
され広く活用されている。すなわち、 （１）ゲート電極とソース領域・ドレイン領域との間の
重なりによる付加容量の形成を避けることができる。
【０００７】（２）製造時にゲート電極とソース領域・
ドレイン領域との間のアライメント（位置合わせ）が自
己整合的に行なわれるので、その厳しい位置合わせ精度
が必要なく製作しやすい。
ドレイン領域との間のアライメント（位置合わせ）が自
己整合的に行なわれるので、その厳しい位置合わせ精度
が必要なく製作しやすい。
【０００８】（３）上記１、２の結果、液晶表示装置に
用いられる場合などにはゲート配線一本あたりの静電容
量を小さくでき、高速信号対応が可能となる。また位置
合わせにばらつきが少ないのでゲート電極とソース電極
との間の寄生容量（Ｃgs）のばらつきが少なくでき、大
面積な液晶表示装置を形成する場合にゲートパルスの画
素電極への突き抜けを一定にできるので、突き抜け電流
による表示不良などへの対策が容易となるという利点も
ある。
用いられる場合などにはゲート配線一本あたりの静電容
量を小さくでき、高速信号対応が可能となる。また位置
合わせにばらつきが少ないのでゲート電極とソース電極
との間の寄生容量（Ｃgs）のばらつきが少なくでき、大
面積な液晶表示装置を形成する場合にゲートパルスの画
素電極への突き抜けを一定にできるので、突き抜け電流
による表示不良などへの対策が容易となるという利点も
ある。
【０００９】前記の図１５に示したａ−ＳｉＴＦＴも、
上記のようなセルフアライン型のａ−ＳｉＴＦＴの一例
であり、裏面露光によりゲート電極上に残したポジレジ
ストの上にｎ型ａ−Ｓｉ層、配線電極層をそれぞれＣＶ
Ｄ法などにより堆積し、リフトオフ法などによりパター
ニングして製作したものである。また図１６に示したａ
−ＳｉＴＦＴは他の一例であり、イオン注入法でドーピ
ングしたｎ型ａ−Ｓｉ層の上に、ソース電極・ドレイン
電極のＡｌなどの金属材料とａ−Ｓｉ膜との反応で形成
したシリサイド膜１６０１により裏打ちしたものであ
る。
上記のようなセルフアライン型のａ−ＳｉＴＦＴの一例
であり、裏面露光によりゲート電極上に残したポジレジ
ストの上にｎ型ａ−Ｓｉ層、配線電極層をそれぞれＣＶ
Ｄ法などにより堆積し、リフトオフ法などによりパター
ニングして製作したものである。また図１６に示したａ
−ＳｉＴＦＴは他の一例であり、イオン注入法でドーピ
ングしたｎ型ａ−Ｓｉ層の上に、ソース電極・ドレイン
電極のＡｌなどの金属材料とａ−Ｓｉ膜との反応で形成
したシリサイド膜１６０１により裏打ちしたものであ
る。
【００１０】ａ−ＳｉＴＦＴのソース領域・ドレイン領
域が形成されるｎ型ａ−Ｓｉ層は、抵抗率が1012Ωｃｍ
程度、膜厚 500オングストロームのシート抵抗は 2×10
7 Ω／□であり、かなり高い。そこで通常、ａ−ＳｉＴ
ＦＴでは、ｎ型ａ−Ｓｉ層はオーミックコンタクト層と
して用いており、このｎ型ａ−Ｓｉ層の上に金属のよう
な導電体からなる配線電極層を被着して配線抵抗を下げ
ている。
域が形成されるｎ型ａ−Ｓｉ層は、抵抗率が1012Ωｃｍ
程度、膜厚 500オングストロームのシート抵抗は 2×10
7 Ω／□であり、かなり高い。そこで通常、ａ−ＳｉＴ
ＦＴでは、ｎ型ａ−Ｓｉ層はオーミックコンタクト層と
して用いており、このｎ型ａ−Ｓｉ層の上に金属のよう
な導電体からなる配線電極層を被着して配線抵抗を下げ
ている。
【００１１】しかしながら、ｎ型ａ−Ｓｉ層などからな
るオーミックコンタクト層を有するａ−ＳｉＴＦＴにお
いては、チャネル保護膜をエッチング形成する際に用い
るレジストを裏面露光してパターニングする際に、オー
ミックコンタクト層の透光性が十分でないため、レジス
トの露光が不十分であったり、あるいは十分に露光させ
るために露光時間や現像の諸条件が厳しいものとなり、
製造時の歩留まりやスループットが低くなるという問題
がある。
るオーミックコンタクト層を有するａ−ＳｉＴＦＴにお
いては、チャネル保護膜をエッチング形成する際に用い
るレジストを裏面露光してパターニングする際に、オー
ミックコンタクト層の透光性が十分でないため、レジス
トの露光が不十分であったり、あるいは十分に露光させ
るために露光時間や現像の諸条件が厳しいものとなり、
製造時の歩留まりやスループットが低くなるという問題
がある。
【００１２】また、オーミックコンタクト層と配線電極
層とをリフトオフ法によりパターニングする際に、リフ
トオフが不完全となり歩留まりが低くなるという問題も
ある。 その改善策として、シリサイドによる配線が提
案されているが、ごく表層で反応させると抵抗が不安定
となり、逆に厚く反応させると、薄いａ−Ｓｉのチャネ
ル領域まで侵食してしまいＴＦＴの特性劣化を引き起こ
すことが判明した。また、このような配線のシリサイド
化に伴なってオフ電流の増加も発生する場合があること
が判明した。このように、シリサイドによる配線も容易
ではないという問題がある。
層とをリフトオフ法によりパターニングする際に、リフ
トオフが不完全となり歩留まりが低くなるという問題も
ある。 その改善策として、シリサイドによる配線が提
案されているが、ごく表層で反応させると抵抗が不安定
となり、逆に厚く反応させると、薄いａ−Ｓｉのチャネ
ル領域まで侵食してしまいＴＦＴの特性劣化を引き起こ
すことが判明した。また、このような配線のシリサイド
化に伴なってオフ電流の増加も発生する場合があること
が判明した。このように、シリサイドによる配線も容易
ではないという問題がある。
【００１３】本発明は、このような問題を解決するため
に成されたもので、その目的は、製造時の歩留まりやス
ループットの低下の問題を解消するとともに、投射型液
晶表示装置などに用いられるような場合のソース配線や
ドレイン配線やオーミックコンタクト層での反射光に起
因して発生するＴＦＴの光リーク電流の問題を解消した
ＴＦＴを提供することにある。
に成されたもので、その目的は、製造時の歩留まりやス
ループットの低下の問題を解消するとともに、投射型液
晶表示装置などに用いられるような場合のソース配線や
ドレイン配線やオーミックコンタクト層での反射光に起
因して発生するＴＦＴの光リーク電流の問題を解消した
ＴＦＴを提供することにある。
【００１４】
【課題を解決するための手段】本発明の薄膜トランジス
タは、透明絶縁性基板と、前記絶縁性基板上に形成され
たゲート電極と、前記ゲート電極を被覆するように形成
されたゲート絶縁膜と、不純物が添加されて少なくとも
表面にオーミック接合部が形成されたソース領域および
不純物が添加されて少なくとも表面にオーミック接合部
が形成されたドレイン領域と、前記ソース領域とドレイ
ン領域との間に形成されたチャネル領域とを有する半導
体膜と、透明導電膜から形成され前記ソース領域の表面
に被着されて該ソース領域の表面にオーミック接合する
ソース配線および透明導電膜から形成され前記ドレイン
領域の表面に被着されて該ドレイン領域の表面にオーミ
ック接合するドレイン配線とを具備することを特徴とし
ている。
タは、透明絶縁性基板と、前記絶縁性基板上に形成され
たゲート電極と、前記ゲート電極を被覆するように形成
されたゲート絶縁膜と、不純物が添加されて少なくとも
表面にオーミック接合部が形成されたソース領域および
不純物が添加されて少なくとも表面にオーミック接合部
が形成されたドレイン領域と、前記ソース領域とドレイ
ン領域との間に形成されたチャネル領域とを有する半導
体膜と、透明導電膜から形成され前記ソース領域の表面
に被着されて該ソース領域の表面にオーミック接合する
ソース配線および透明導電膜から形成され前記ドレイン
領域の表面に被着されて該ドレイン領域の表面にオーミ
ック接合するドレイン配線とを具備することを特徴とし
ている。
【００１５】また、本発明の薄膜トランジスタの製造方
法は、透明絶縁性基板の第１主面上にゲート電極を形成
する工程と、前記ゲート電極を被覆するようにゲート絶
縁膜を成膜する工程と、前記ゲート絶縁膜上に半導体膜
を形成する工程と、前記半導体膜上にチャネル保護膜を
形成する工程と、前記チャネル保護膜から露出した半導
体膜に不純物を添加して、少なくとも表面にオーミック
コンタクト部を有するソース領域およびドレイン領域を
形成するとともに前記チャネル保護膜で被覆された部分
の半導体膜をチャネル領域とする工程と、少なくとも前
記チャネル保護膜および前記ソース領域および前記ドレ
イン領域を覆うように透明導電膜を成膜する工程と、少
なくとも前記透明導電膜上にネガ型フォトレジストを成
膜する工程と、前記絶縁性基板の第２主面側から光を照
射して前記ネガ型フォトレジストを裏面露光しレジスト
パターンを形成する工程と、前記レジストパターンに基
づいて前記透明導電膜をパターニングして、前記ソース
領域の表面に被着されたソース配線および前記ドレイン
領域の表面に被着されたドレイン配線を形成する工程と
を具備することを特徴としている。
法は、透明絶縁性基板の第１主面上にゲート電極を形成
する工程と、前記ゲート電極を被覆するようにゲート絶
縁膜を成膜する工程と、前記ゲート絶縁膜上に半導体膜
を形成する工程と、前記半導体膜上にチャネル保護膜を
形成する工程と、前記チャネル保護膜から露出した半導
体膜に不純物を添加して、少なくとも表面にオーミック
コンタクト部を有するソース領域およびドレイン領域を
形成するとともに前記チャネル保護膜で被覆された部分
の半導体膜をチャネル領域とする工程と、少なくとも前
記チャネル保護膜および前記ソース領域および前記ドレ
イン領域を覆うように透明導電膜を成膜する工程と、少
なくとも前記透明導電膜上にネガ型フォトレジストを成
膜する工程と、前記絶縁性基板の第２主面側から光を照
射して前記ネガ型フォトレジストを裏面露光しレジスト
パターンを形成する工程と、前記レジストパターンに基
づいて前記透明導電膜をパターニングして、前記ソース
領域の表面に被着されたソース配線および前記ドレイン
領域の表面に被着されたドレイン配線を形成する工程と
を具備することを特徴としている。
【００１６】なお、前記のネガ型フォトレジストの露光
は、裏面露光だけを行なうのみには限定せず、例えばフ
ォトマスクを用いた表面からの露光をも併せて行なうよ
うにしてもよい。
は、裏面露光だけを行なうのみには限定せず、例えばフ
ォトマスクを用いた表面からの露光をも併せて行なうよ
うにしてもよい。
【００１７】
【作用】本発明の薄膜トランジスタ（ＴＦＴ）において
は、半導体膜自体のソース領域およびドレイン領域の少
なくとも表面に不純物添加されてオーミック接合部が直
接形成されているので、従来は半導体膜上に別層で形成
されていたオーミックコンタクト層を省略することがで
きる。これにより、従来のようなオーミックコンタクト
層で反射する光に起因したＴＦＴの光リーク電流を解消
することができる。しかもソース配線およびドレイン配
線を透明導電膜から形成しているので、ソース配線およ
びドレイン配線で光が反射することも避けることがで
き、その結果、反射光に起因したＴＦＴの光リーク電流
を解消することができる。
は、半導体膜自体のソース領域およびドレイン領域の少
なくとも表面に不純物添加されてオーミック接合部が直
接形成されているので、従来は半導体膜上に別層で形成
されていたオーミックコンタクト層を省略することがで
きる。これにより、従来のようなオーミックコンタクト
層で反射する光に起因したＴＦＴの光リーク電流を解消
することができる。しかもソース配線およびドレイン配
線を透明導電膜から形成しているので、ソース配線およ
びドレイン配線で光が反射することも避けることがで
き、その結果、反射光に起因したＴＦＴの光リーク電流
を解消することができる。
【００１８】また、オーミックコンタクト層を省略でき
るので、オーミックコンタクト層を形成する際の歩留ま
りやスループットの低下の問題を解消することができ
る。
るので、オーミックコンタクト層を形成する際の歩留ま
りやスループットの低下の問題を解消することができ
る。
【００１９】また、ソース配線およびドレイン配線が透
明導電膜から形成されているので、オーミックコンタク
ト層を省略したことともあいまって、透明導電膜上に被
着したレジストに対して裏面露光を行なう際に光が透過
しやすくなり、製造時の歩留まりやスループットの低下
の問題を解消することができる。
明導電膜から形成されているので、オーミックコンタク
ト層を省略したことともあいまって、透明導電膜上に被
着したレジストに対して裏面露光を行なう際に光が透過
しやすくなり、製造時の歩留まりやスループットの低下
の問題を解消することができる。
【００２０】
【実施例】以下、本発明に係る薄膜トランジスタ（ＴＦ
Ｔ）およびその製造方法の実施例を図面に基づいて詳細
に説明する。なお以下の実施例では、本発明のＴＦＴの
特徴を判りやすくするために、投射型液晶表示装置に用
いられる場合について述べたものである。
Ｔ）およびその製造方法の実施例を図面に基づいて詳細
に説明する。なお以下の実施例では、本発明のＴＦＴの
特徴を判りやすくするために、投射型液晶表示装置に用
いられる場合について述べたものである。
【００２１】（実施例１）透明ガラス基板１０１の上に
ゲート電極１０３が形成されている。ゲート電極１０３
は透光性の低い導体、例えばＭｏ、Ｔａ、Ｃｒ、Ａｌお
よびその積層体や合金などから形成されている。この上
にゲート絶縁膜１０５、ｉ層アモルファスシリコン膜か
らなる半導体膜１０７、チャネル保護膜１０９がこの順
に積層されている。そして半導体膜１０７のソース領域
１１１上には透明導電膜からなるソース配線１１３が、
またドレイン領域１１５上には透明導電膜からなるドレ
イン配線１１７が、それぞれ直接に被着している。これ
らソース領域１１１およびドレイン領域１１５は、それ
自体がオーミック接合の機能を有しており、それぞれそ
の表面でソース配線１１３、ドレイン配線１１７とのオ
ーミック接合されている。ソース領域１１１およびドレ
イン領域１１５は、チャネル領域１１９を残して半導体
膜１０７に不純物としてＰがドーピングされて形成され
ている。そしてソース配線１１３は画素電極１２１と一
体形成されており、またドレイン配線１１７は信号線１
２３に接続されている。
ゲート電極１０３が形成されている。ゲート電極１０３
は透光性の低い導体、例えばＭｏ、Ｔａ、Ｃｒ、Ａｌお
よびその積層体や合金などから形成されている。この上
にゲート絶縁膜１０５、ｉ層アモルファスシリコン膜か
らなる半導体膜１０７、チャネル保護膜１０９がこの順
に積層されている。そして半導体膜１０７のソース領域
１１１上には透明導電膜からなるソース配線１１３が、
またドレイン領域１１５上には透明導電膜からなるドレ
イン配線１１７が、それぞれ直接に被着している。これ
らソース領域１１１およびドレイン領域１１５は、それ
自体がオーミック接合の機能を有しており、それぞれそ
の表面でソース配線１１３、ドレイン配線１１７とのオ
ーミック接合されている。ソース領域１１１およびドレ
イン領域１１５は、チャネル領域１１９を残して半導体
膜１０７に不純物としてＰがドーピングされて形成され
ている。そしてソース配線１１３は画素電極１２１と一
体形成されており、またドレイン配線１１７は信号線１
２３に接続されている。
【００２２】このように、本発明の薄膜トランジスタに
おいては、半導体膜１０７自体のソース領域１１１およ
びドレイン領域１１５の少なくとも表面に不純物添加さ
れてオーミック接合部が直接形成されているので、従来
は半導体膜１０７上に別層で形成されていたオーミック
コンタクト層を省略することができる。これにより、ソ
ース・ドレイン領域下のｉ層半導体で従来発生していた
光誘起のキャリアを減少あるいは解消させることがで
き、光リークの電流が減少する。さらに、従来のような
オーミックコンタクト層で反射する光に起因したＴＦＴ
の光リーク電流を解消することができる。しかもソース
配線１１３およびドレイン配線１１７は透明導電膜から
形成されるので透光性が高く光は通過するため、ソース
配線１１３およびドレイン配線１１７で光が反射するこ
とを避けることができ、反射光に起因したＴＦＴの光リ
ーク電流を解消することができる。その結果ＴＦＴの光
リーク電流を約半分程度に低減できる。
おいては、半導体膜１０７自体のソース領域１１１およ
びドレイン領域１１５の少なくとも表面に不純物添加さ
れてオーミック接合部が直接形成されているので、従来
は半導体膜１０７上に別層で形成されていたオーミック
コンタクト層を省略することができる。これにより、ソ
ース・ドレイン領域下のｉ層半導体で従来発生していた
光誘起のキャリアを減少あるいは解消させることがで
き、光リークの電流が減少する。さらに、従来のような
オーミックコンタクト層で反射する光に起因したＴＦＴ
の光リーク電流を解消することができる。しかもソース
配線１１３およびドレイン配線１１７は透明導電膜から
形成されるので透光性が高く光は通過するため、ソース
配線１１３およびドレイン配線１１７で光が反射するこ
とを避けることができ、反射光に起因したＴＦＴの光リ
ーク電流を解消することができる。その結果ＴＦＴの光
リーク電流を約半分程度に低減できる。
【００２３】また、オーミックコンタクト層を省略でき
ることにより、オーミックコンタクト層を形成する際の
歩留まりやスループットの低下の問題を解消することが
できる。
ることにより、オーミックコンタクト層を形成する際の
歩留まりやスループットの低下の問題を解消することが
できる。
【００２４】次に、本発明に係る薄膜トランジスタの製
造方法を説明する。図２、図３は、その製造工程を示す
図である。なお、図２、３の（ａ）〜（ｇ）はその断面
図であり、（ａ´）〜（ｇ´）はその平面図である。
造方法を説明する。図２、図３は、その製造工程を示す
図である。なお、図２、３の（ａ）〜（ｇ）はその断面
図であり、（ａ´）〜（ｇ´）はその平面図である。
【００２５】まず、（ａ）に示すように透明ガラス基板
１０１の上にゲート電極１０３を形成する。ゲート電極
１０３は透光性の低い導体、例えばＭｏ、Ｔａ、Ｃｒ、
Ａｌおよびその積層体や合金などから形成すればよい。
１０１の上にゲート電極１０３を形成する。ゲート電極
１０３は透光性の低い導体、例えばＭｏ、Ｔａ、Ｃｒ、
Ａｌおよびその積層体や合金などから形成すればよい。
【００２６】この上に、（ｂ）に示すように、ゲート絶
縁膜１０５、ｉ層アモルファスシリコン膜からなる半導
体膜１０７をこの順に積層する。ゲート絶縁膜１０５は
3500オングストロームのＳｉＯx 膜と 500オングストロ
ームのＳｉＮx 膜とを積層して形成し、また半導体膜１
０７は 200〜 500オングストロームのｉ層アモルファス
シリコン膜から形成する。これらの各膜は、適宜に組成
や積層を変更してもよい。例えばゲート絶縁膜１０５は
ＳｉＮx の単層膜でもよく、Ａｌの陽極酸化膜とＳｉＮ
x との積層でもよく、あるいはｉ層アモルファスシリコ
ンにわずかにＢなどの不純物を添加してもよく、または
一部を結晶化してもよい。
縁膜１０５、ｉ層アモルファスシリコン膜からなる半導
体膜１０７をこの順に積層する。ゲート絶縁膜１０５は
3500オングストロームのＳｉＯx 膜と 500オングストロ
ームのＳｉＮx 膜とを積層して形成し、また半導体膜１
０７は 200〜 500オングストロームのｉ層アモルファス
シリコン膜から形成する。これらの各膜は、適宜に組成
や積層を変更してもよい。例えばゲート絶縁膜１０５は
ＳｉＮx の単層膜でもよく、Ａｌの陽極酸化膜とＳｉＮ
x との積層でもよく、あるいはｉ層アモルファスシリコ
ンにわずかにＢなどの不純物を添加してもよく、または
一部を結晶化してもよい。
【００２７】そしてさらにＳｉＯx 膜またはＳｉＮx 膜
を2000〜2500オングストローム程度成膜し、その上に全
面にレジストを塗布し、裏面露光でレジストをパターン
形成し、このレジスト１２５をマスクとして前記のＳｉ
Ｏx 膜またはＳｉＮx 膜をパターニングしてチャネル保
護膜１０９を形成する。このとき、ｉ層アモルファスシ
リコンからなる半導体膜１０７は光吸収があるもののご
く薄いために光が透過して、レジストがゲート電極１０
３の存在する部分を除いて露光される。本実施例では、
さらにフォトマスクを用いてマスク露光を行なって、走
査線１２７などの部分のレジストも感光させるようにし
ている。
を2000〜2500オングストローム程度成膜し、その上に全
面にレジストを塗布し、裏面露光でレジストをパターン
形成し、このレジスト１２５をマスクとして前記のＳｉ
Ｏx 膜またはＳｉＮx 膜をパターニングしてチャネル保
護膜１０９を形成する。このとき、ｉ層アモルファスシ
リコンからなる半導体膜１０７は光吸収があるもののご
く薄いために光が透過して、レジストがゲート電極１０
３の存在する部分を除いて露光される。本実施例では、
さらにフォトマスクを用いてマスク露光を行なって、走
査線１２７などの部分のレジストも感光させるようにし
ている。
【００２８】続いて、（ｃ）に示すように、チャネル保
護膜１０９をマスクとして半導体膜１０７に不純物とし
てＰをドーピングする。ドーピングはフォスフィン（Ｐ
Ｈ3）を含むガス（10％ＰＨ3 ＋Ｈ2 など）を放電分解
し、放電室と基板との間に印加した電圧でドーパントを
含むイオンを加速して注入した。加速電圧は20ｋＶ、ド
ーズ量は 5×1015／ｃｍ2 とした。本実施例では、放電
分解の際の放電は高周波放電（ＲＦ）あるいはバケット
型イオン源を用いることで、質量分離をしない方法でイ
オンを基板側へと照射したが、この他の放電方式を用い
てもよく、また質量分離を行なってもよい。またイオン
を加速して注入する方法以外にも、レーザ照射などによ
り拡散させるなどのドーピング方法でもよい。また、イ
オン注入やレーザ照射の際のエネルギによって一部が結
晶化しても構わない。また、不純物はＰだけには限定せ
ず、この他にもＢを用いてｐ型ＴＦＴとすることもでき
る。また、イオン注入の際の加速電圧やドーズ量など
も、ソース領域１１１およびドレイン領域１１５自体が
オーミック接合の機能を十分に有するように半導体膜１
０７の膜厚や材料特質などにより適宜変更すればよい。
護膜１０９をマスクとして半導体膜１０７に不純物とし
てＰをドーピングする。ドーピングはフォスフィン（Ｐ
Ｈ3）を含むガス（10％ＰＨ3 ＋Ｈ2 など）を放電分解
し、放電室と基板との間に印加した電圧でドーパントを
含むイオンを加速して注入した。加速電圧は20ｋＶ、ド
ーズ量は 5×1015／ｃｍ2 とした。本実施例では、放電
分解の際の放電は高周波放電（ＲＦ）あるいはバケット
型イオン源を用いることで、質量分離をしない方法でイ
オンを基板側へと照射したが、この他の放電方式を用い
てもよく、また質量分離を行なってもよい。またイオン
を加速して注入する方法以外にも、レーザ照射などによ
り拡散させるなどのドーピング方法でもよい。また、イ
オン注入やレーザ照射の際のエネルギによって一部が結
晶化しても構わない。また、不純物はＰだけには限定せ
ず、この他にもＢを用いてｐ型ＴＦＴとすることもでき
る。また、イオン注入の際の加速電圧やドーズ量など
も、ソース領域１１１およびドレイン領域１１５自体が
オーミック接合の機能を十分に有するように半導体膜１
０７の膜厚や材料特質などにより適宜変更すればよい。
【００２９】こうして半導体膜１０７にＰをドーピング
してｎ型ａ−Ｓｉとした部分が、ソース領域１１１およ
びドレイン領域１１５となる。そしてこれらソース領域
１１１およびドレイン領域１１５の間に挟まれチャネル
保護膜１０９に被覆された領域がチャネル領域１１９と
なる。
してｎ型ａ−Ｓｉとした部分が、ソース領域１１１およ
びドレイン領域１１５となる。そしてこれらソース領域
１１１およびドレイン領域１１５の間に挟まれチャネル
保護膜１０９に被覆された領域がチャネル領域１１９と
なる。
【００３０】次に、（ｄ）に示すように、半導体膜１０
７を所定のパターンにパターニングする。このとき、チ
ャネル保護膜１０９をいわゆるエッチングストッパーと
して用いて選択的に行なった。その半導体膜１０７のパ
ターン形状は、（ｄ´）に示すように、チャネル保護膜
１０９からソース領域１１１およびドレイン領域１１５
が露出し、かつチャネル領域１１９はチャネル保護膜１
０９よりも狭く、そのチャネル保護膜１０９に被覆され
ているようにした。なお半導体膜１０７の上にＭｏなど
の金属膜を堆積してからパターニングしてもよい。
７を所定のパターンにパターニングする。このとき、チ
ャネル保護膜１０９をいわゆるエッチングストッパーと
して用いて選択的に行なった。その半導体膜１０７のパ
ターン形状は、（ｄ´）に示すように、チャネル保護膜
１０９からソース領域１１１およびドレイン領域１１５
が露出し、かつチャネル領域１１９はチャネル保護膜１
０９よりも狭く、そのチャネル保護膜１０９に被覆され
ているようにした。なお半導体膜１０７の上にＭｏなど
の金属膜を堆積してからパターニングしてもよい。
【００３１】続いて、図３（ｅ）に示すように、このチ
ャネル保護膜１０９や半導体膜１０７などの上を覆うよ
うに透明導電膜１２９を堆積する。ここではＩＴＯ（酸
化インジウム錫）を用いた。そしてこの上にネガ型レジ
ストを塗布して、裏面露光を行なう。ゲート電極１０３
が存在する部分を除いて、光が透明導電膜１２９および
ＴＦＴ近傍の半導体膜１０７を透過してレジストに照射
されてその部分のレジストが感光し、現像されたときに
非露光部分が除去される。このようにパターン形成され
たレジスト１３１をマスクとして透明導電膜１２９をエ
ッチングによりパターニングする。続いて前記とは別の
レジストを塗布し、（ｆ´）に示すようなＴＦＴ上部を
跨いで画素電極１２１に連なる形状にパターニングす
る。そしてこのレジスト１３３を用いて透明導電膜１２
９をエッチングして（ｆ）、ゲート電極１０３に対して
自己整合してなるドレイン配線１１７およびソース配線
１１３を形成するとともに、画素電極１２１を形成した
（ｇ）。
ャネル保護膜１０９や半導体膜１０７などの上を覆うよ
うに透明導電膜１２９を堆積する。ここではＩＴＯ（酸
化インジウム錫）を用いた。そしてこの上にネガ型レジ
ストを塗布して、裏面露光を行なう。ゲート電極１０３
が存在する部分を除いて、光が透明導電膜１２９および
ＴＦＴ近傍の半導体膜１０７を透過してレジストに照射
されてその部分のレジストが感光し、現像されたときに
非露光部分が除去される。このようにパターン形成され
たレジスト１３１をマスクとして透明導電膜１２９をエ
ッチングによりパターニングする。続いて前記とは別の
レジストを塗布し、（ｆ´）に示すようなＴＦＴ上部を
跨いで画素電極１２１に連なる形状にパターニングす
る。そしてこのレジスト１３３を用いて透明導電膜１２
９をエッチングして（ｆ）、ゲート電極１０３に対して
自己整合してなるドレイン配線１１７およびソース配線
１１３を形成するとともに、画素電極１２１を形成した
（ｇ）。
【００３２】なお信号線１２３の断線欠陥の低減を考慮
して透明導電膜１２９を信号線１２３下にも形成してい
るが、このようなパターンにはせずに、ＴＦＴの引き出
し部分のみに形成してもよい。また本実施例では透明導
電膜１２９の成膜前に形成された不透明な材料の上に透
明導電膜１２９を残すことはほどんど考えていないが、
例えば画素ごとの補助容量を形成する場合などでは、前
述のネガ形レジストの裏面露光の後、ＴＦＴ部を覆うマ
スクパターンで表面から露光するなどして、裏面からの
光がゲート電極１０３により遮断される部分にもレジス
トパターンを形成することができる。または信号線１２
３の材料で補助容量の上部電極を形成し画素電極１２１
と接続するようにすれば、上記のような別工程の露光を
不要とすることができる。またパターニングの順序とし
ては、前述とは逆に、まずレジストをマスク露光してレ
ジストパターンを形成し、ＴＦＴのチャネル幅方向のパ
ターンを規定し、次に裏面露光を行なってチャネル長方
向のパターンを規定するようにしてもよい。
して透明導電膜１２９を信号線１２３下にも形成してい
るが、このようなパターンにはせずに、ＴＦＴの引き出
し部分のみに形成してもよい。また本実施例では透明導
電膜１２９の成膜前に形成された不透明な材料の上に透
明導電膜１２９を残すことはほどんど考えていないが、
例えば画素ごとの補助容量を形成する場合などでは、前
述のネガ形レジストの裏面露光の後、ＴＦＴ部を覆うマ
スクパターンで表面から露光するなどして、裏面からの
光がゲート電極１０３により遮断される部分にもレジス
トパターンを形成することができる。または信号線１２
３の材料で補助容量の上部電極を形成し画素電極１２１
と接続するようにすれば、上記のような別工程の露光を
不要とすることができる。またパターニングの順序とし
ては、前述とは逆に、まずレジストをマスク露光してレ
ジストパターンを形成し、ＴＦＴのチャネル幅方向のパ
ターンを規定し、次に裏面露光を行なってチャネル長方
向のパターンを規定するようにしてもよい。
【００３３】続いて、ゲート電極１０３との接続をとる
ためのコンタクトホールなどをゲート絶縁膜１０５など
に穿設し、Ｍｏ／Ａｌ／Ｍｏ（Ｍｏ各 500オングストロ
ーム、ａｌ4000オングストローム）を積層しこれをパタ
ーニングして信号線１２３を形成する。この信号線１２
３は他の材料から形成してもよいことは言うまでもな
い。またこの信号線１２３のパターンは、ソース配線１
１３やドレイン配線１１７と重なり合って接合していれ
ばよく、パターンの重なりの範囲内でパターニングがず
れたとしてもＴＦＴの性能にはさほど悪影響はないの
で、位置合わせ精度は厳しくせずとも構わない。あるい
は、配線抵抗などの問題がなければ、ドレイン配線１１
７と信号線１２３とを同じＩＴＯのような透明導電膜か
ら一体形成してもよい。その場合には前記のＭｏ／Ａｌ
／Ｍｏからなる信号線１２３を別体で形成する工程を省
略できるので好ましい。
ためのコンタクトホールなどをゲート絶縁膜１０５など
に穿設し、Ｍｏ／Ａｌ／Ｍｏ（Ｍｏ各 500オングストロ
ーム、ａｌ4000オングストローム）を積層しこれをパタ
ーニングして信号線１２３を形成する。この信号線１２
３は他の材料から形成してもよいことは言うまでもな
い。またこの信号線１２３のパターンは、ソース配線１
１３やドレイン配線１１７と重なり合って接合していれ
ばよく、パターンの重なりの範囲内でパターニングがず
れたとしてもＴＦＴの性能にはさほど悪影響はないの
で、位置合わせ精度は厳しくせずとも構わない。あるい
は、配線抵抗などの問題がなければ、ドレイン配線１１
７と信号線１２３とを同じＩＴＯのような透明導電膜か
ら一体形成してもよい。その場合には前記のＭｏ／Ａｌ
／Ｍｏからなる信号線１２３を別体で形成する工程を省
略できるので好ましい。
【００３４】そしてこの後、必要に応じてＳｉＮx など
からなるパシベーション膜１３５を形成し、ａ−ＳｉＴ
ＦＴを完成する。
からなるパシベーション膜１３５を形成し、ａ−ＳｉＴ
ＦＴを完成する。
【００３５】このように、従来の別体のオーミックコン
タクト層（膜）を省略しているので、オーミックコンタ
クト層を形成する際の歩留まりやスループットの低下の
問題を解消することができる。
タクト層（膜）を省略しているので、オーミックコンタ
クト層を形成する際の歩留まりやスループットの低下の
問題を解消することができる。
【００３６】また、ソース配線およびドレイン配線が透
明導電膜から形成されているので、オーミックコンタク
ト層を省略したことともあいまって、透明導電膜上に被
着したレジストに対して裏面露光を行なう際に光が透過
しやすくなり、製造時の歩留まりやスループットの低下
の問題を解消することができる。そしてこのような裏面
露光によりゲート電極１０３に対して自己整合でソース
配線１１３やドレイン配線１１７を形成しているので、
これらソース配線１１３およびドレイン配線１１７とソ
ース領域１１１およびドレイン領域１１５との位置合わ
せ精度の問題を解消してその製作が簡易におこなうこと
ができる。
明導電膜から形成されているので、オーミックコンタク
ト層を省略したことともあいまって、透明導電膜上に被
着したレジストに対して裏面露光を行なう際に光が透過
しやすくなり、製造時の歩留まりやスループットの低下
の問題を解消することができる。そしてこのような裏面
露光によりゲート電極１０３に対して自己整合でソース
配線１１３やドレイン配線１１７を形成しているので、
これらソース配線１１３およびドレイン配線１１７とソ
ース領域１１１およびドレイン領域１１５との位置合わ
せ精度の問題を解消してその製作が簡易におこなうこと
ができる。
【００３７】また、透明導電膜１２９をソース領域１１
１やドレイン領域１１５の上に直接堆積させており、半
導体膜１０７の膜厚を 100オングストローム以下に薄く
することもできる。そしてその場合には光照射によって
半導体膜１０７に生成するキャリアを少なくすることが
できるため、ＴＦＴの光リーク電流をさらに低減するこ
とができる。
１やドレイン領域１１５の上に直接堆積させており、半
導体膜１０７の膜厚を 100オングストローム以下に薄く
することもできる。そしてその場合には光照射によって
半導体膜１０７に生成するキャリアを少なくすることが
できるため、ＴＦＴの光リーク電流をさらに低減するこ
とができる。
【００３８】（実施例２）上記の第１の実施例ではネガ
型フォトレジストを用いたが、化学増幅型レジストの一
種であるイメージリバーサルレジストを用いることもで
きる。この第２の実施例ではイメージリバーサルレジス
トとしてヘキストのＡＺ5214Ｅを用いた。 図４は、第
２の実施例を示す図てある。なお説明の簡潔化のため
に、第１の実施例と同一の部位は同一の符号を付して示
し、また第１の実施例とは異なる部分を中心に説明す
る。
型フォトレジストを用いたが、化学増幅型レジストの一
種であるイメージリバーサルレジストを用いることもで
きる。この第２の実施例ではイメージリバーサルレジス
トとしてヘキストのＡＺ5214Ｅを用いた。 図４は、第
２の実施例を示す図てある。なお説明の簡潔化のため
に、第１の実施例と同一の部位は同一の符号を付して示
し、また第１の実施例とは異なる部分を中心に説明す
る。
【００３９】前記の図２（ｄ）に示す工程の後、図４
（ａ）に示すように透明導電膜１２９の上にイメージリ
バーサルレジスト２０１を塗布し、ＴＦＴ上部を跨ぎ画
素電極１２１となるべき部分を含めたパターンのマスク
で露光して現像してイメージリバーサルレジスト２０１
をパターニングする。ここではポジレジストの性質を利
用しておりイメージリバーサルレジスト２０１のパター
ンのある部分が未露光である。
（ａ）に示すように透明導電膜１２９の上にイメージリ
バーサルレジスト２０１を塗布し、ＴＦＴ上部を跨ぎ画
素電極１２１となるべき部分を含めたパターンのマスク
で露光して現像してイメージリバーサルレジスト２０１
をパターニングする。ここではポジレジストの性質を利
用しておりイメージリバーサルレジスト２０１のパター
ンのある部分が未露光である。
【００４０】続いて図４（ｂ）に示すように裏面露光を
行なう。ゲート電極１０３がある部分を除いて透明導電
膜１２９およびＴＦＴ近傍の半導体膜１０７を通してレ
ジストが感光する。そしてリバーサルベークを行なう
と、感光したレジスト内で発生した酸により架橋が起こ
って現像液に溶解しなくなる。そして全面フラッド露光
し現像することで、ゲート電極１０３上の裏面露光時の
未露光部が溶解してレジストが除去される。このような
工程を経てＴＦＴのゲート電極１０３に自己整合してな
るソース配線１１３およびドレイン配線１１７と、画素
電極１２１とを透明導電膜１２９から形成するレジスト
パターン２０３が得られる。そしてこのレジストパター
ン２０３をマスクとして透明導電膜１２９をエッチング
してソース配線１１３およびドレイン配線１１７を形成
する。
行なう。ゲート電極１０３がある部分を除いて透明導電
膜１２９およびＴＦＴ近傍の半導体膜１０７を通してレ
ジストが感光する。そしてリバーサルベークを行なう
と、感光したレジスト内で発生した酸により架橋が起こ
って現像液に溶解しなくなる。そして全面フラッド露光
し現像することで、ゲート電極１０３上の裏面露光時の
未露光部が溶解してレジストが除去される。このような
工程を経てＴＦＴのゲート電極１０３に自己整合してな
るソース配線１１３およびドレイン配線１１７と、画素
電極１２１とを透明導電膜１２９から形成するレジスト
パターン２０３が得られる。そしてこのレジストパター
ン２０３をマスクとして透明導電膜１２９をエッチング
してソース配線１１３およびドレイン配線１１７を形成
する。
【００４１】このようにすれば、レジスト塗布、透明導
電膜１２９のエッチング、レジスト剥離が一度で済むた
め、工程の簡略化が図れる。
電膜１２９のエッチング、レジスト剥離が一度で済むた
め、工程の簡略化が図れる。
【００４２】（実施例３）上記実施例では、ソース配線
１１３およびドレイン配線１１７と画素電極１２１とを
同時に形成する場合を示したが、これらは別の工程で別
体で形成してもよい。この場合ではドレイン配線１１７
と画素電極１２１との間は接続配線３０１で接続されて
いる。このような第３の実施例を図５に示す。図５
（ａ）はその平面図、（ｂ）はその断面図である。
１１３およびドレイン配線１１７と画素電極１２１とを
同時に形成する場合を示したが、これらは別の工程で別
体で形成してもよい。この場合ではドレイン配線１１７
と画素電極１２１との間は接続配線３０１で接続されて
いる。このような第３の実施例を図５に示す。図５
（ａ）はその平面図、（ｂ）はその断面図である。
【００４３】この第３の実施例では、ソース配線１１３
およびドレイン配線１１７はＴｉＮから形成したもの
で、膜厚は 100〜 500オングストロームとした。これら
はそれぞれソース接続電極３０１、信号線１２３に接続
されている。前述した図２（ｃ）の工程の後、上記のＴ
ｉＮをスパッタで堆積した後、ネガ型レジストを塗布し
て裏面露光して形成したパターンをマスクとして用いて
ＴｉＮをエッチングしてから、半導体膜１０７を島状に
パターニングする。この場合には、半導体膜１０７がほ
ぼ全面に残っている段階で行なうため、露光時間をどの
位置でも同一にできることから、ネガ型レジストの裏面
露光の工程でのレジストパターンの高精度な制御が簡易
に行なえるという利点があるので好ましい。特に、チャ
ネル保護膜１０９に僅かにオーバーラップさせることが
簡易にできる。
およびドレイン配線１１７はＴｉＮから形成したもの
で、膜厚は 100〜 500オングストロームとした。これら
はそれぞれソース接続電極３０１、信号線１２３に接続
されている。前述した図２（ｃ）の工程の後、上記のＴ
ｉＮをスパッタで堆積した後、ネガ型レジストを塗布し
て裏面露光して形成したパターンをマスクとして用いて
ＴｉＮをエッチングしてから、半導体膜１０７を島状に
パターニングする。この場合には、半導体膜１０７がほ
ぼ全面に残っている段階で行なうため、露光時間をどの
位置でも同一にできることから、ネガ型レジストの裏面
露光の工程でのレジストパターンの高精度な制御が簡易
に行なえるという利点があるので好ましい。特に、チャ
ネル保護膜１０９に僅かにオーバーラップさせることが
簡易にできる。
【００４４】なお、透明導電膜１２９としては、ＴｉＮ
のような色のついた膜でもよく、あるいは通常の配線層
に用いられる金属膜やシリサイド膜などでも50〜 100オ
ングストローム程度の極めて薄い膜にすれば、透光性が
十分なので裏面露光に用いることができる。このような
透明導電膜１２９の材料としては、配線部の抵抗がＴＦ
Ｔのオン時のチャネル抵抗より小さければよく、この他
にも例えばゲルマニウムやその合金などでもよい。
のような色のついた膜でもよく、あるいは通常の配線層
に用いられる金属膜やシリサイド膜などでも50〜 100オ
ングストローム程度の極めて薄い膜にすれば、透光性が
十分なので裏面露光に用いることができる。このような
透明導電膜１２９の材料としては、配線部の抵抗がＴＦ
Ｔのオン時のチャネル抵抗より小さければよく、この他
にも例えばゲルマニウムやその合金などでもよい。
【００４５】（実施例４）この第４の実施例は、透明導
電膜１２９の堆積前に半導体膜１０７の表面に極めて薄
いシリサイド膜４０１を形成したものである。これを図
６に示す。なお金属とシリコンとの反応層のことをここ
ではシリサイドと呼ぶことにする。このシリサイド膜４
０１は、例えば以下のようにして形成する。前述の図２
（ｃ）の工程の後、半導体膜１０７の表面を希弗酸処理
して自然酸化膜などを除去した後、その上にＭｏ、Ｔ
ａ、Ｔｉ、Ｎｉ、Ｗなどの金属または合金などを堆積す
る。必要に応じてアニールを行ない反応を促進させる。
そして形成されたシリサイド部分を残してその他の金属
膜を除去し、シリサイド膜４０１を得る。このシリサイ
ド膜４０１により透明導電膜１２９と半導体膜１０７と
を密着性よく確実に着膜できるので、膜剥がれなどの欠
陥を低減することができるという利点がある。なお、こ
のシリサイド膜４０１は極めて薄い場合、抵抗値が不安
定になる恐れがあるが、基本的な配線は透明導電膜１２
９で行なっておりまた極めて薄いことから、その直列抵
抗は悪影響があるほどには増加しない。またＩＴＯとａ
−Ｓｉとを直接接触させると、その界面は 300℃以上の
高温になると相互に反応して接触抵抗が増加する場合が
あるが、シリサイド膜４０１を介挿することで前記のよ
うな接触抵抗の増加を防ぐことができるという利点があ
る。
電膜１２９の堆積前に半導体膜１０７の表面に極めて薄
いシリサイド膜４０１を形成したものである。これを図
６に示す。なお金属とシリコンとの反応層のことをここ
ではシリサイドと呼ぶことにする。このシリサイド膜４
０１は、例えば以下のようにして形成する。前述の図２
（ｃ）の工程の後、半導体膜１０７の表面を希弗酸処理
して自然酸化膜などを除去した後、その上にＭｏ、Ｔ
ａ、Ｔｉ、Ｎｉ、Ｗなどの金属または合金などを堆積す
る。必要に応じてアニールを行ない反応を促進させる。
そして形成されたシリサイド部分を残してその他の金属
膜を除去し、シリサイド膜４０１を得る。このシリサイ
ド膜４０１により透明導電膜１２９と半導体膜１０７と
を密着性よく確実に着膜できるので、膜剥がれなどの欠
陥を低減することができるという利点がある。なお、こ
のシリサイド膜４０１は極めて薄い場合、抵抗値が不安
定になる恐れがあるが、基本的な配線は透明導電膜１２
９で行なっておりまた極めて薄いことから、その直列抵
抗は悪影響があるほどには増加しない。またＩＴＯとａ
−Ｓｉとを直接接触させると、その界面は 300℃以上の
高温になると相互に反応して接触抵抗が増加する場合が
あるが、シリサイド膜４０１を介挿することで前記のよ
うな接触抵抗の増加を防ぐことができるという利点があ
る。
【００４６】（実施例５）この第５の実施例は、第４の
実施例で用いたシリサイド膜４０１を用いるとともに、
その上に無電解めっきによりソース配線１１３およびド
レイン配線１１７を被着させたものである。この無電解
めっき膜５０１は十分な透光性を有するように形成され
ている。
実施例で用いたシリサイド膜４０１を用いるとともに、
その上に無電解めっきによりソース配線１１３およびド
レイン配線１１７を被着させたものである。この無電解
めっき膜５０１は十分な透光性を有するように形成され
ている。
【００４７】半導体膜１０７の上に図７（ａ）に示すよ
うにシリサイド膜４０１を形成し、基板全体を無電解め
っき液に漬けてチャネル保護膜１０９を除く部分に無電
解めっき膜５０１を被着させる（ｂ）。
うにシリサイド膜４０１を形成し、基板全体を無電解め
っき液に漬けてチャネル保護膜１０９を除く部分に無電
解めっき膜５０１を被着させる（ｂ）。
【００４８】このとき、チャネル保護膜１０９には被着
させないで半導体膜１０７にシリサイド膜４０１を介し
て選択的に無電解めっき膜５０１を被着させるために、
シリサイド膜４０１が効果を発揮する。まためっきの付
着強度が向上するという効果もある。またＭｏやＴｉの
ような金属からなるシリサイド膜４０１を用いることに
より、無電解めっき膜５０１が半導体膜１０７のＳｉと
反応することを防ぐことができるので、Ｎｉなどの比較
的低温でシリサイドが成長するめっき材料を用いる場合
に特に有効である。
させないで半導体膜１０７にシリサイド膜４０１を介し
て選択的に無電解めっき膜５０１を被着させるために、
シリサイド膜４０１が効果を発揮する。まためっきの付
着強度が向上するという効果もある。またＭｏやＴｉの
ような金属からなるシリサイド膜４０１を用いることに
より、無電解めっき膜５０１が半導体膜１０７のＳｉと
反応することを防ぐことができるので、Ｎｉなどの比較
的低温でシリサイドが成長するめっき材料を用いる場合
に特に有効である。
【００４９】本実施例ではめっき材料としてＮｉを主成
分とした無電解めっき液を用いて、約 500オングストロ
ームの厚さに形成した。より詳しくは、その無電解めっ
き液として硫酸ニッケルに還元剤としてジメチルアミン
ボラン（ＤＭＡＢ）を添加し、ピロリン酸とアンモニア
でアルカリ性にしたものを用いた。あるいは硫酸ニッケ
ルまたは塩化ニッケルに還元剤としてヒドラジンまたは
次亜燐酸カリウムを用い、エチレンジアミンを添加した
したものを用いてもよい。めっき液はこの他にも種々変
更することができる。めっき材料もＮｉの他にもＣｏ、
Ｃｕ、貴金属、Ｍｏ、Ｔｉなどでもよい。そしてめっき
の諸条件を変更してソース配線１１３およびドレイン配
線１１７の膜厚を制御し、配線抵抗が低く光透過性も良
好なものとすればよい。
分とした無電解めっき液を用いて、約 500オングストロ
ームの厚さに形成した。より詳しくは、その無電解めっ
き液として硫酸ニッケルに還元剤としてジメチルアミン
ボラン（ＤＭＡＢ）を添加し、ピロリン酸とアンモニア
でアルカリ性にしたものを用いた。あるいは硫酸ニッケ
ルまたは塩化ニッケルに還元剤としてヒドラジンまたは
次亜燐酸カリウムを用い、エチレンジアミンを添加した
したものを用いてもよい。めっき液はこの他にも種々変
更することができる。めっき材料もＮｉの他にもＣｏ、
Ｃｕ、貴金属、Ｍｏ、Ｔｉなどでもよい。そしてめっき
の諸条件を変更してソース配線１１３およびドレイン配
線１１７の膜厚を制御し、配線抵抗が低く光透過性も良
好なものとすればよい。
【００５０】そして無電解めっき膜５０１およびシリサ
イド膜４０１および半導体膜１０７をレジスト５０３を
マスクとして用いてエッチングして所定のパターンを形
成し、その後はソース、ドレインそれぞれの電極部分の
無電解めっき膜５０１上にソース接続電極３０１、信号
線１２３を各々配設し、上記の各実施例と同様にパシベ
ーション膜１３５を形成するなどしてａ−ＳｉＴＦＴを
得る。
イド膜４０１および半導体膜１０７をレジスト５０３を
マスクとして用いてエッチングして所定のパターンを形
成し、その後はソース、ドレインそれぞれの電極部分の
無電解めっき膜５０１上にソース接続電極３０１、信号
線１２３を各々配設し、上記の各実施例と同様にパシベ
ーション膜１３５を形成するなどしてａ−ＳｉＴＦＴを
得る。
【００５１】このように第５の実施例では、半導体膜１
０７のソース領域１１１およびドレイン領域１１５の上
に、それぞれシリサイド膜４０１を介して無電解めっき
により自己整合的にソース配線１１３およびドレイン配
線１１７を被着させることができ、また裏面露光ができ
るので、製造工程を簡易にすることができ、製造コスト
の低廉化が実現できる。また、無電解めっきにより配線
を形成しているので、半導体膜１０７の膜厚を薄くして
も配線層の金属との反応による侵食を避けることができ
るので、接合面での抵抗や界面特性の低劣化を防ぐこと
ができる。
０７のソース領域１１１およびドレイン領域１１５の上
に、それぞれシリサイド膜４０１を介して無電解めっき
により自己整合的にソース配線１１３およびドレイン配
線１１７を被着させることができ、また裏面露光ができ
るので、製造工程を簡易にすることができ、製造コスト
の低廉化が実現できる。また、無電解めっきにより配線
を形成しているので、半導体膜１０７の膜厚を薄くして
も配線層の金属との反応による侵食を避けることができ
るので、接合面での抵抗や界面特性の低劣化を防ぐこと
ができる。
【００５２】なお、無電解めっき膜５０１の上にさらに
Ｍｏのような金属膜を被着させ、その金属膜とともにパ
ターニングしてソース配線１１３およびドレイン配線１
１７を形成してもよい。また、無電解めっき膜５０１に
Ｐを含めるとｎ型半導体とのコンタクト抵抗がさらに改
善され、Ｂを含めるとｐ型半導体とのコンタクト抵抗が
さらに改善されるので、半導体膜１０７の材質によりＰ
またはＢを使い分けて含めるようにすれば、コンタクト
抵抗をさらに改善することができる。
Ｍｏのような金属膜を被着させ、その金属膜とともにパ
ターニングしてソース配線１１３およびドレイン配線１
１７を形成してもよい。また、無電解めっき膜５０１に
Ｐを含めるとｎ型半導体とのコンタクト抵抗がさらに改
善され、Ｂを含めるとｐ型半導体とのコンタクト抵抗が
さらに改善されるので、半導体膜１０７の材質によりＰ
またはＢを使い分けて含めるようにすれば、コンタクト
抵抗をさらに改善することができる。
【００５３】また、本実施例ではシリサイド膜４０１を
用いたが、めっき液も含めてめっき工程の制御が若干難
しくなるがシリサイド膜４０１を省略しても、ドープ後
の半導体膜１０７とチャネル保護膜１０９との間で選択
的な膜成長が可能であることを本発明者らは確認してい
る。このようにシリサイド膜４０１を省略すれば工程の
さらなる簡易化が可能である。またシリサイド膜４０１
およびドープ後の半導体膜１０７を通した電解めっきを
行なうこともできる。
用いたが、めっき液も含めてめっき工程の制御が若干難
しくなるがシリサイド膜４０１を省略しても、ドープ後
の半導体膜１０７とチャネル保護膜１０９との間で選択
的な膜成長が可能であることを本発明者らは確認してい
る。このようにシリサイド膜４０１を省略すれば工程の
さらなる簡易化が可能である。またシリサイド膜４０１
およびドープ後の半導体膜１０７を通した電解めっきを
行なうこともできる。
【００５４】（実施例６）この第６の実施例では、ソー
ス配線１１３およびドレイン配線１１７をリフトオフ法
で形成する場合の一実施例である。図８はその製造工程
を示す図である。前述の図２（ｂ）でチャネル保護膜１
０９の上にさらに膜厚1000〜2000オングストロームのＩ
ＴＯからなる透明膜６０１を堆積し、その上に図８
（ａ）に示すようにレジスト６０３を塗布して裏面露光
を行ないレジストパターンを形成し、これをマスクとし
て透明膜６０１をエッチングしさらにチャネル保護膜１
０９をエッチングすると、図８（ｂ）に示すようにチャ
ネル保護膜１０９の方が透明膜６０１よりも内側にな
る。ここでプラズマドーピングを行なってソース領域１
１１、ドレイン領域１１５を形成する。そしてこの上に
透明導電膜１２９としてＴａを 100〜 500オングストロ
ームに薄く堆積する（ｃ）。この透明導電膜１２９とし
ては、Ｔａの他にも薄いＴｉやＣｒなども用いることが
できる。
ス配線１１３およびドレイン配線１１７をリフトオフ法
で形成する場合の一実施例である。図８はその製造工程
を示す図である。前述の図２（ｂ）でチャネル保護膜１
０９の上にさらに膜厚1000〜2000オングストロームのＩ
ＴＯからなる透明膜６０１を堆積し、その上に図８
（ａ）に示すようにレジスト６０３を塗布して裏面露光
を行ないレジストパターンを形成し、これをマスクとし
て透明膜６０１をエッチングしさらにチャネル保護膜１
０９をエッチングすると、図８（ｂ）に示すようにチャ
ネル保護膜１０９の方が透明膜６０１よりも内側にな
る。ここでプラズマドーピングを行なってソース領域１
１１、ドレイン領域１１５を形成する。そしてこの上に
透明導電膜１２９としてＴａを 100〜 500オングストロ
ームに薄く堆積する（ｃ）。この透明導電膜１２９とし
ては、Ｔａの他にも薄いＴｉやＣｒなども用いることが
できる。
【００５５】そして透明膜６０１をエッチング除去する
と、チャネル保護膜１０９上の透明導電膜１２９がリフ
トオフされて、ＴＦＴのソース領域１１１およびドレイ
ン領域１１５の上に透明導電膜１２９が残る。そして透
明導電膜１２９、半導体膜１０７をパターニングしてソ
ース配線１１３、ドレイン配線１１７などを形成し、他
の実施例と同様にしてＴＦＴを完成する。
と、チャネル保護膜１０９上の透明導電膜１２９がリフ
トオフされて、ＴＦＴのソース領域１１１およびドレイ
ン領域１１５の上に透明導電膜１２９が残る。そして透
明導電膜１２９、半導体膜１０７をパターニングしてソ
ース配線１１３、ドレイン配線１１７などを形成し、他
の実施例と同様にしてＴＦＴを完成する。
【００５６】このようにリフトオフ法を用いて製作する
こともできる。この場合、ドーピングの際にチャネル保
護膜１０９の上に透明膜６０１が存在するので、プラズ
マドーピングでドーパント以外の軽い例えば水素イオン
などが深く注入されてしまうのを抑えることができ、Ｔ
ＦＴ特性が向上することがわかった。
こともできる。この場合、ドーピングの際にチャネル保
護膜１０９の上に透明膜６０１が存在するので、プラズ
マドーピングでドーパント以外の軽い例えば水素イオン
などが深く注入されてしまうのを抑えることができ、Ｔ
ＦＴ特性が向上することがわかった。
【００５７】また、チャネル保護膜１０９に重いイオン
が注入されて欠陥が発生することを防ぐこともできる。
このような効果はＩＴＯ膜の他にもＴｉ酸化膜などの絶
縁膜や裏面露光後に残るレジストパターンなどでも同様
である。特にＩＴＯ膜は、それを構成しているＩｎ、Ｓ
ｎが重い原子であるためにイオン阻止能力が高いことな
どにより、ドーピング時のチャージアップを防ぐことが
できるので好ましい。このようなドーピングマスクは他
の実施例においても用いてもよいことは言うまでもな
い。また、プラズマドーピングはイオンの入射角および
一度に投入できる範囲が広いので、この実施例の図８
（ｂ）に示すようにチャネル保護膜１０９の上に透明膜
６０１がオーバーハングを有して重なっていても、その
オーバーハングの悪影響はないので半導体膜１０７に対
して良好にイオン注入ができる。あるいはさらに基板を
回転させたり斜めに配置したり、再度エッチングしてオ
ーバーハングを除去してもよい。
が注入されて欠陥が発生することを防ぐこともできる。
このような効果はＩＴＯ膜の他にもＴｉ酸化膜などの絶
縁膜や裏面露光後に残るレジストパターンなどでも同様
である。特にＩＴＯ膜は、それを構成しているＩｎ、Ｓ
ｎが重い原子であるためにイオン阻止能力が高いことな
どにより、ドーピング時のチャージアップを防ぐことが
できるので好ましい。このようなドーピングマスクは他
の実施例においても用いてもよいことは言うまでもな
い。また、プラズマドーピングはイオンの入射角および
一度に投入できる範囲が広いので、この実施例の図８
（ｂ）に示すようにチャネル保護膜１０９の上に透明膜
６０１がオーバーハングを有して重なっていても、その
オーバーハングの悪影響はないので半導体膜１０７に対
して良好にイオン注入ができる。あるいはさらに基板を
回転させたり斜めに配置したり、再度エッチングしてオ
ーバーハングを除去してもよい。
【００５８】（実施例７）図９、図１０は第７の実施例
を示す図である。図２（ａ）、（ｂ）で示した工程に引
き続き、本実施例では図９（ａ）に示すようにチャネル
保護膜１０９をマスクとして不純物をドーピングして不
純物の高い半導体膜１０７を形成する。ドーピングの方
法は、前述の実施例で述べたようなプラズマドーピング
でもよく、あるいはその他の方法でもよい。第１の実施
例で述べたような方法を用いることができる。次に、半
導体膜１０７の表面を洗浄し表面酸化膜を除去した後、
図９（ｂ）に示すように、金属膜７０１を堆積する。こ
こでは金属膜７０１の材料としてＭｏを用いたが、その
他にも、Ｔｉ、Ｃｒ、Ｎｉ、Ｐｄなどの金属や、ＷとＭ
ｏとの合金など、半導体と反応して導電体を形成する材
料などを用いてもよい。この合金としては、Ｃｏ、Ｎ
ｉ、Ｐｄのような低温でシリサイドを形成する材料とＭ
ｏ、Ｔａのような低温ではシリサイドを形成し難い高融
点金属との合金を用いればよい。このような金属膜７０
１と半導体膜１０７との界面に薄いシリサイド膜４０１
が形成される。ごく薄い50オングストローム程度のＮｉ
やＰｄなど低温でシリサイドが成長する材料とＭｏ、Ｔ
ａなどシリサイド成長が進まない高融点金属系の材料と
の積層膜を用いると、得られるシリサイド膜４０１の抵
抗が比較的安定し、かつ半導体膜１０７を大きく侵食す
ることなくシリサイド膜４０１を形成できるので好まし
い。また、 200〜 300℃でアニールしてもよい。本実施
例の場合、その膜厚が50〜 200オングストロームでシー
ト抵抗が103 〜106 Ω／□であった。
を示す図である。図２（ａ）、（ｂ）で示した工程に引
き続き、本実施例では図９（ａ）に示すようにチャネル
保護膜１０９をマスクとして不純物をドーピングして不
純物の高い半導体膜１０７を形成する。ドーピングの方
法は、前述の実施例で述べたようなプラズマドーピング
でもよく、あるいはその他の方法でもよい。第１の実施
例で述べたような方法を用いることができる。次に、半
導体膜１０７の表面を洗浄し表面酸化膜を除去した後、
図９（ｂ）に示すように、金属膜７０１を堆積する。こ
こでは金属膜７０１の材料としてＭｏを用いたが、その
他にも、Ｔｉ、Ｃｒ、Ｎｉ、Ｐｄなどの金属や、ＷとＭ
ｏとの合金など、半導体と反応して導電体を形成する材
料などを用いてもよい。この合金としては、Ｃｏ、Ｎ
ｉ、Ｐｄのような低温でシリサイドを形成する材料とＭ
ｏ、Ｔａのような低温ではシリサイドを形成し難い高融
点金属との合金を用いればよい。このような金属膜７０
１と半導体膜１０７との界面に薄いシリサイド膜４０１
が形成される。ごく薄い50オングストローム程度のＮｉ
やＰｄなど低温でシリサイドが成長する材料とＭｏ、Ｔ
ａなどシリサイド成長が進まない高融点金属系の材料と
の積層膜を用いると、得られるシリサイド膜４０１の抵
抗が比較的安定し、かつ半導体膜１０７を大きく侵食す
ることなくシリサイド膜４０１を形成できるので好まし
い。また、 200〜 300℃でアニールしてもよい。本実施
例の場合、その膜厚が50〜 200オングストロームでシー
ト抵抗が103 〜106 Ω／□であった。
【００５９】続いてフォトリソグラフィなどにより金属
膜７０１、半導体膜１０７、シリサイド膜４０１をパタ
ーニングする（ｃ）。このときＴＦＴ部分のパターンは
チャネル保護膜１０９のパターンをチャネル練る幅方向
で内側になるように形成する。そしてエッチングてはチ
ャネル保護膜１０９との間で選択的なエッチングを行な
った。すなわち、パターニングされた金属膜７０１など
のパターンからはみ出したチャネル保護膜１０９の部分
は半導体膜１０７のマスクとして残り、図９（ｃ''）に
示すように半導体膜１０７がチャネル保護膜１０９と同
じかやや内側に位置するように残っている。このように
することにより、半導体膜１０７の側壁が後工程での電
極形成時に金属と接触する面積を大きくすることを避け
ることができる。また特にチャネル保護膜１０９の端よ
り内側に側壁を設けることにより電極が半導体膜１０７
の側壁になるべく付着しないようにすることができる。
膜７０１、半導体膜１０７、シリサイド膜４０１をパタ
ーニングする（ｃ）。このときＴＦＴ部分のパターンは
チャネル保護膜１０９のパターンをチャネル練る幅方向
で内側になるように形成する。そしてエッチングてはチ
ャネル保護膜１０９との間で選択的なエッチングを行な
った。すなわち、パターニングされた金属膜７０１など
のパターンからはみ出したチャネル保護膜１０９の部分
は半導体膜１０７のマスクとして残り、図９（ｃ''）に
示すように半導体膜１０７がチャネル保護膜１０９と同
じかやや内側に位置するように残っている。このように
することにより、半導体膜１０７の側壁が後工程での電
極形成時に金属と接触する面積を大きくすることを避け
ることができる。また特にチャネル保護膜１０９の端よ
り内側に側壁を設けることにより電極が半導体膜１０７
の側壁になるべく付着しないようにすることができる。
【００６０】続いて、図１０（ｄ）に示すように、残っ
ていた金属膜７０１を除去し、パターニングされた半導
体膜１０７の側壁を酸化して、次に形成する配線材料と
反応しないように処理した。そして画素電極１２１を形
成し、Ｍｏ／Ａｌ積層膜から信号線１２３およびソース
接続電極３０１を形成する。配線材料はこの他にもＴｉ
／Ａｌなど他の材料でもよい。半導体膜１０７の側壁の
酸化は、酸素を含む環境でアニールしたり、酸素プラズ
マにさらすなどして得られる程度の弱いものでも効果が
十分であることを確認している。そしてその酸化された
部分には窒素や炭素などが含まれていてもよい。または
ポリシラン、ＯＣＤなどの液に漬けて側壁にシリサイド
反応を抑える物質を残すようにしてもよい。この結果、
本実施例では、半導体膜１０７の前記の側壁と信号線１
２３などの配線金属膜との間の反応に起因して発生する
リーク電流の増加を防ぐことができる。これはアクティ
ブマトリックス型液晶表示装置に用いるようなＴＦＴに
とっては、特に液晶表示装置の表示品位の向上に対して
重要となる効果である。これにより液晶印加電圧の保持
期間中の減衰を防ぐことができるからである。
ていた金属膜７０１を除去し、パターニングされた半導
体膜１０７の側壁を酸化して、次に形成する配線材料と
反応しないように処理した。そして画素電極１２１を形
成し、Ｍｏ／Ａｌ積層膜から信号線１２３およびソース
接続電極３０１を形成する。配線材料はこの他にもＴｉ
／Ａｌなど他の材料でもよい。半導体膜１０７の側壁の
酸化は、酸素を含む環境でアニールしたり、酸素プラズ
マにさらすなどして得られる程度の弱いものでも効果が
十分であることを確認している。そしてその酸化された
部分には窒素や炭素などが含まれていてもよい。または
ポリシラン、ＯＣＤなどの液に漬けて側壁にシリサイド
反応を抑える物質を残すようにしてもよい。この結果、
本実施例では、半導体膜１０７の前記の側壁と信号線１
２３などの配線金属膜との間の反応に起因して発生する
リーク電流の増加を防ぐことができる。これはアクティ
ブマトリックス型液晶表示装置に用いるようなＴＦＴに
とっては、特に液晶表示装置の表示品位の向上に対して
重要となる効果である。これにより液晶印加電圧の保持
期間中の減衰を防ぐことができるからである。
【００６１】その後、他の実施例と同様にパシベーショ
ン膜１３５などを形成してＴＦＴとして完成する。ある
いはパシベーション膜１３５は省略する場合もある。
ン膜１３５などを形成してＴＦＴとして完成する。ある
いはパシベーション膜１３５は省略する場合もある。
【００６２】なお、図１０（ｅ）においてソース配線１
１３、ドレイン配線１１７をチャネル保護膜１０９に重
なるようにまで延伸させたパターンに形成してもよい。
このようにより広い面積で配線とシリサイド膜４０１と
を接触させておくと、シリサイド膜４０１の抵抗が不安
定で高くなっても必要な電流は確保できるので望まし
い。
１３、ドレイン配線１１７をチャネル保護膜１０９に重
なるようにまで延伸させたパターンに形成してもよい。
このようにより広い面積で配線とシリサイド膜４０１と
を接触させておくと、シリサイド膜４０１の抵抗が不安
定で高くなっても必要な電流は確保できるので望まし
い。
【００６３】また、半導体膜１０７に不純物をドーピン
グしてソース領域１１１、ドレイン領域１１５を形成し
たが、不純物を含む半導体膜１０７をＣＶＤなどで堆積
し、ネガ型レジストを塗布し裏面露光してゲートの上の
レジストを除去したパターンを得て、これをマスクに用
いて成膜した不純物を含む半導体膜１０７をエッチング
して形成することなども可能である。この場合も半導体
膜１０７の側壁を上記のように処理すればよい。
グしてソース領域１１１、ドレイン領域１１５を形成し
たが、不純物を含む半導体膜１０７をＣＶＤなどで堆積
し、ネガ型レジストを塗布し裏面露光してゲートの上の
レジストを除去したパターンを得て、これをマスクに用
いて成膜した不純物を含む半導体膜１０７をエッチング
して形成することなども可能である。この場合も半導体
膜１０７の側壁を上記のように処理すればよい。
【００６４】（実施例８）この第８の実施例は、第１の
実施例の変型例で、ブラックマトリクス８０１をフォト
リソグラフィ工程におけるセルフアラインマスクとして
兼用した場合を示す。またこのブラックマトリクス８０
１に 1水平走査時間ごとに一定の電圧を印加して補助容
量の電極としても兼用している。
実施例の変型例で、ブラックマトリクス８０１をフォト
リソグラフィ工程におけるセルフアラインマスクとして
兼用した場合を示す。またこのブラックマトリクス８０
１に 1水平走査時間ごとに一定の電圧を印加して補助容
量の電極としても兼用している。
【００６５】図１１（ａ）に示すように、ブラックマト
リクス８０１はゲート絶縁膜１０５の下層にゲート電極
１０３と同じ膜から形成されている。そして透明導電膜
１２９を成膜し、これにレジストを被着させて裏面露光
を行なう際にこのブラックマトリクス８０１がマスクと
なり、画素電極１２１の外縁部を規定するレジストパタ
ーン８０３が形成される。さらに図１１（ｂ）に示すよ
うに、フォトマスクを用いてレジストをパターニング
し、フォトリソグラフィにより不要な部分を除去して、
画素電極１２１、ソース配線１１３およびドレイン配線
１１７を形成する。そして信号線１２３やパシベーショ
ン膜１３５等を形成して、ＴＦＴを完成する（ｃ）。
リクス８０１はゲート絶縁膜１０５の下層にゲート電極
１０３と同じ膜から形成されている。そして透明導電膜
１２９を成膜し、これにレジストを被着させて裏面露光
を行なう際にこのブラックマトリクス８０１がマスクと
なり、画素電極１２１の外縁部を規定するレジストパタ
ーン８０３が形成される。さらに図１１（ｂ）に示すよ
うに、フォトマスクを用いてレジストをパターニング
し、フォトリソグラフィにより不要な部分を除去して、
画素電極１２１、ソース配線１１３およびドレイン配線
１１７を形成する。そして信号線１２３やパシベーショ
ン膜１３５等を形成して、ＴＦＴを完成する（ｃ）。
【００６６】このようにブラックマトリクス８０１を画
素電極１２１などのセルフアラインマスクとして兼用し
ているので、位置合わせの際のパターンずれをリカバー
するためのブラックマトリクス８０１と画素電極１２１
とのオーバーラップが不要となり液晶表示装置の画素の
開口率を向上することができる。またセルフアラインに
より工程の簡略化が図れるので、ＴＦＴの製造工程の簡
易化ともあいまって製造コストの低廉化をさらに効果的
に実現できるので望ましい。
素電極１２１などのセルフアラインマスクとして兼用し
ているので、位置合わせの際のパターンずれをリカバー
するためのブラックマトリクス８０１と画素電極１２１
とのオーバーラップが不要となり液晶表示装置の画素の
開口率を向上することができる。またセルフアラインに
より工程の簡略化が図れるので、ＴＦＴの製造工程の簡
易化ともあいまって製造コストの低廉化をさらに効果的
に実現できるので望ましい。
【００６７】なお、ブラックマトリクス８０１のコーナ
ー（角）部分では裏面露光の際に若干露光量が少なくな
って画素電極１２１の端の形状が狭くなり、その部分近
傍のディスクリネーションを隠しきれなくなるので、対
向基板側に別のブラックマトリクスを設けたり、あるい
はブラックマトリクス８０１のコーナー部分の形状を丸
くしたりしてもよい。
ー（角）部分では裏面露光の際に若干露光量が少なくな
って画素電極１２１の端の形状が狭くなり、その部分近
傍のディスクリネーションを隠しきれなくなるので、対
向基板側に別のブラックマトリクスを設けたり、あるい
はブラックマトリクス８０１のコーナー部分の形状を丸
くしたりしてもよい。
【００６８】（実施例９）図１２は、第９の実施例を示
す図である。この実施例では、ゲート電極１０３の下に
絶縁膜９０１を介して遮光膜としての金属などからなる
ブラックマトリクス８０１を形成している。そしてブラ
ックマトリクス８０１のパターンはゲート電極１０３
（およびチャネル領域１１９）の下を横切るような形に
パターニングされている。このようにブラックマトリク
ス８０１を形成することにより、画素電極１２１との間
で絶縁膜９０１を介して補助容量を形成できるので好ま
しい。またゲート電極１０３や走査線１２７や信号線１
２３などと画素電極１２１との短絡不良などを避けるこ
とができるので好ましい。またさらにブラックマトリク
ス８０１は静電シールドとして働くので、前記の各種配
線と画素電極１２１との間の寄生容量を低減できるので
好ましい。ブラックマトリクス８０１の形状はこの図１
２に示すような形状だけでなく、例えばＴＦＴが走査線
１２７を跨ぐように形成されたものの場合などにも適用
することができる。
す図である。この実施例では、ゲート電極１０３の下に
絶縁膜９０１を介して遮光膜としての金属などからなる
ブラックマトリクス８０１を形成している。そしてブラ
ックマトリクス８０１のパターンはゲート電極１０３
（およびチャネル領域１１９）の下を横切るような形に
パターニングされている。このようにブラックマトリク
ス８０１を形成することにより、画素電極１２１との間
で絶縁膜９０１を介して補助容量を形成できるので好ま
しい。またゲート電極１０３や走査線１２７や信号線１
２３などと画素電極１２１との短絡不良などを避けるこ
とができるので好ましい。またさらにブラックマトリク
ス８０１は静電シールドとして働くので、前記の各種配
線と画素電極１２１との間の寄生容量を低減できるので
好ましい。ブラックマトリクス８０１の形状はこの図１
２に示すような形状だけでなく、例えばＴＦＴが走査線
１２７を跨ぐように形成されたものの場合などにも適用
することができる。
【００６９】なお、本実施例の製造プロセスは、ブラッ
クマトリクス８０１とゲート電極１０３の形成プロセス
を別け、またその層間に絶縁膜９０１を形成する工程を
付加するだけで、その他は前述の第１の実施例等と同様
に透明導電膜１２９をネガ型レジストを用いて裏面露光
してエッチング法によりパターニングして、ソース配線
１１３、ドレイン配線１１７、画素電極１２１を同プロ
セスで形成するものである。したがって、前述の実施例
と同様に製造工程の簡略化、画素開口率の向上などが実
現できる。
クマトリクス８０１とゲート電極１０３の形成プロセス
を別け、またその層間に絶縁膜９０１を形成する工程を
付加するだけで、その他は前述の第１の実施例等と同様
に透明導電膜１２９をネガ型レジストを用いて裏面露光
してエッチング法によりパターニングして、ソース配線
１１３、ドレイン配線１１７、画素電極１２１を同プロ
セスで形成するものである。したがって、前述の実施例
と同様に製造工程の簡略化、画素開口率の向上などが実
現できる。
【００７０】（実施例１０）図１３、図１４は第１０の
実施例を示す図である。この第１０の実施例では、シリ
サイド膜１００３をチャネル保護膜１０９から少し距離
をおいて配置している。
実施例を示す図である。この第１０の実施例では、シリ
サイド膜１００３をチャネル保護膜１０９から少し距離
をおいて配置している。
【００７１】実施例１等のようにゲート電極１０３、半
導体膜１０７、チャネル保護膜１０９を形成する前の絶
縁膜を積層し、ポジレジストを塗布して裏面露光および
マスクパターンを用いた表面からの露光の 2重露光によ
りパターン形成する。そしてチャネル保護膜１０９とし
てはプラズマＣＶＤ法などによるＳｉＮx 膜を用い、ゲ
ート絶縁膜１０５としてはＳｉＯx ／ＳｉＮx 積層膜と
した。続いてチャネル保護膜１０９をエッチングにより
形成し、レジストを剥離する。
導体膜１０７、チャネル保護膜１０９を形成する前の絶
縁膜を積層し、ポジレジストを塗布して裏面露光および
マスクパターンを用いた表面からの露光の 2重露光によ
りパターン形成する。そしてチャネル保護膜１０９とし
てはプラズマＣＶＤ法などによるＳｉＮx 膜を用い、ゲ
ート絶縁膜１０５としてはＳｉＯx ／ＳｉＮx 積層膜と
した。続いてチャネル保護膜１０９をエッチングにより
形成し、レジストを剥離する。
【００７２】続いて、露出している半導体膜１０７の表
面を洗浄して表面酸化膜を除去した後、金属膜１００１
を堆積する。ここでは金属膜１００１としてはＭｏを用
いたが、その他にも複数の膜を堆積した積層膜や、Ｃ
ｒ、Ｎｉ、Ｐｄなどの金属とＷとＭｏとの合金など、半
導体膜１０７と反応していわゆるシリサイドを形成する
材料を用いることができる。この合金としては、Ｃｏ、
Ｎｉ、Ｐｄのような低温でシリサイドを形成する材料と
Ｍｏ、Ｔａのような低温ではシリサイドを形成し難い高
融点金属との合金を用いることができる。このような合
金を用いれば上記の金属膜１００１に相当する膜の成膜
工程が簡易化できるので好ましい。
面を洗浄して表面酸化膜を除去した後、金属膜１００１
を堆積する。ここでは金属膜１００１としてはＭｏを用
いたが、その他にも複数の膜を堆積した積層膜や、Ｃ
ｒ、Ｎｉ、Ｐｄなどの金属とＷとＭｏとの合金など、半
導体膜１０７と反応していわゆるシリサイドを形成する
材料を用いることができる。この合金としては、Ｃｏ、
Ｎｉ、Ｐｄのような低温でシリサイドを形成する材料と
Ｍｏ、Ｔａのような低温ではシリサイドを形成し難い高
融点金属との合金を用いることができる。このような合
金を用いれば上記の金属膜１００１に相当する膜の成膜
工程が簡易化できるので好ましい。
【００７３】そして、図１３（ａ）に示すように、半導
体膜１０７と金属膜１００１との界面に薄いシリサイド
膜１００３（反応層）を形成する。また 200〜 300℃で
アニールしてもよい。このようにして得たシリサイド膜
１００３は、金属膜１００１として本実施例のＭｏを用
いた場合では膜厚が50〜 200オングストロームでシート
抵抗値が1013〜1016Ω／□であった。
体膜１０７と金属膜１００１との界面に薄いシリサイド
膜１００３（反応層）を形成する。また 200〜 300℃で
アニールしてもよい。このようにして得たシリサイド膜
１００３は、金属膜１００１として本実施例のＭｏを用
いた場合では膜厚が50〜 200オングストロームでシート
抵抗値が1013〜1016Ω／□であった。
【００７４】次に、図１３（ｂ）に示すように、反応し
なかった残りの金属膜１００１を除去してシリサイド膜
１００３を露出させ、チャネル保護膜１０９をわずかに
エッチングする。するとその形成時より全体的に内側に
パターンの端が移動する。したがってチャネル保護膜１
０９とシリサイド膜１００３とは少し距離をおいて配置
された状態になる。ここでシリサイド膜１００３を通し
て半導体膜１０７にドーピングを行ない不純物濃度の高
いソース領域１１１、ドレイン領域１１５を形成する。
この結果、シリサイド膜１００３の端部よりも内側まで
ドーピングされた不純物濃度の高い領域を形成できる。
本実施例ではシリサイド膜１００３が上層に被覆されて
いない半導体膜１０７の不純物濃度の高い領域の長さは
200〜1000オングストロームであった。ドーピングの方
法は、既述の実施例のようなプラズマドーピングを用い
れば大面積にわたって一度に処理できるので好ましい
が、その他の方法を用いてもよい。
なかった残りの金属膜１００１を除去してシリサイド膜
１００３を露出させ、チャネル保護膜１０９をわずかに
エッチングする。するとその形成時より全体的に内側に
パターンの端が移動する。したがってチャネル保護膜１
０９とシリサイド膜１００３とは少し距離をおいて配置
された状態になる。ここでシリサイド膜１００３を通し
て半導体膜１０７にドーピングを行ない不純物濃度の高
いソース領域１１１、ドレイン領域１１５を形成する。
この結果、シリサイド膜１００３の端部よりも内側まで
ドーピングされた不純物濃度の高い領域を形成できる。
本実施例ではシリサイド膜１００３が上層に被覆されて
いない半導体膜１０７の不純物濃度の高い領域の長さは
200〜1000オングストロームであった。ドーピングの方
法は、既述の実施例のようなプラズマドーピングを用い
れば大面積にわたって一度に処理できるので好ましい
が、その他の方法を用いてもよい。
【００７５】続いて図１３（ｃ）に示すようにレジスト
１００５を用いて半導体膜１０７およびシリサイド膜１
００３をエッチングしてパターン形成する。このパター
ニングされたシリサイド膜１００３がソース配線１１
３、ドレイン配線１１７となる。このパターニングは第
７の実施例等と同様に行なうことができる。そして画素
電極１２１を形成し（ｄ）、さらにコンタクトホールな
どを形成した後、ソース接続電極３０１、信号線１２３
などを形成する（ｅ）。このソース配線１１３などの配
線層の材料としては、本実施例ではＴｉ／Ａｌ／Ｍｏ
（またはＴｉ）の積層膜を用いたが、この他にもＭｏ／
Ａｌなどを用いてもよい。この配線層の堆積の前処理と
してシリサイド反応が起こりにくいものを選択する。そ
してその方法は第７の実施例と同様である。また、ｎ層
の上にはシリサイドができにくいＴｉなどの材料を配線
層の材料として用いてもよい。
１００５を用いて半導体膜１０７およびシリサイド膜１
００３をエッチングしてパターン形成する。このパター
ニングされたシリサイド膜１００３がソース配線１１
３、ドレイン配線１１７となる。このパターニングは第
７の実施例等と同様に行なうことができる。そして画素
電極１２１を形成し（ｄ）、さらにコンタクトホールな
どを形成した後、ソース接続電極３０１、信号線１２３
などを形成する（ｅ）。このソース配線１１３などの配
線層の材料としては、本実施例ではＴｉ／Ａｌ／Ｍｏ
（またはＴｉ）の積層膜を用いたが、この他にもＭｏ／
Ａｌなどを用いてもよい。この配線層の堆積の前処理と
してシリサイド反応が起こりにくいものを選択する。そ
してその方法は第７の実施例と同様である。また、ｎ層
の上にはシリサイドができにくいＴｉなどの材料を配線
層の材料として用いてもよい。
【００７６】そして他の実施例と同様にパシベーション
膜１３５などを形成するなどしてＴＦＴを完成する。
膜１３５などを形成するなどしてＴＦＴを完成する。
【００７７】従来のようなシリサイド膜４０１がチャネ
ル保護膜１０９まで接しているＴＦＴでは、チャネル保
護膜１０９からはみ出したチャネル領域１１９とシリサ
イド膜４０１とが直接接触する、あるいはシリサイド膜
４０１からチャネル領域１１９へと、十分なオーミック
コンタクトを経由しないで電流が流れてしまいオフ電流
が上昇してしまうという欠陥が発生するという問題があ
った。しかし本実施例のようにすれば、不純物ドープさ
れた半導体膜１０７のチャネル領域１１９はシリサイド
膜４０１に直接接触することがなくなり、また電流経路
はシリサイド膜４０１やオーミックコンタクト部分が形
成されたドレイン領域１１５の表面やソース領域１１１
の表面を介してチャネル領域１１９に流れるようになる
ので、オフ電流の上昇を抑えることができる。
ル保護膜１０９まで接しているＴＦＴでは、チャネル保
護膜１０９からはみ出したチャネル領域１１９とシリサ
イド膜４０１とが直接接触する、あるいはシリサイド膜
４０１からチャネル領域１１９へと、十分なオーミック
コンタクトを経由しないで電流が流れてしまいオフ電流
が上昇してしまうという欠陥が発生するという問題があ
った。しかし本実施例のようにすれば、不純物ドープさ
れた半導体膜１０７のチャネル領域１１９はシリサイド
膜４０１に直接接触することがなくなり、また電流経路
はシリサイド膜４０１やオーミックコンタクト部分が形
成されたドレイン領域１１５の表面やソース領域１１１
の表面を介してチャネル領域１１９に流れるようになる
ので、オフ電流の上昇を抑えることができる。
【００７８】特にゲート電圧がオフ方向（ｎチャネルＴ
ＦＴでは負電圧）になる場合に、オン時のキャリアとは
極性が逆のキャリア（ｎチャネルＴＦＴではホール）が
チャネル領域１１９に誘起されソース領域１１１に流れ
込むことによりリーク電流が流れることを抑制すること
ができることを確認した。この効果はシリサイド膜４０
１、半導体膜１０７のチャネル領域１１９、ソース領域
１１１、ドレイン領域１１５などの各部分の配置関係で
得られるものであり、この第１０の実施例の他の実施例
で示した場合についても上記のような本実施例の技術を
適用することができる。
ＦＴでは負電圧）になる場合に、オン時のキャリアとは
極性が逆のキャリア（ｎチャネルＴＦＴではホール）が
チャネル領域１１９に誘起されソース領域１１１に流れ
込むことによりリーク電流が流れることを抑制すること
ができることを確認した。この効果はシリサイド膜４０
１、半導体膜１０７のチャネル領域１１９、ソース領域
１１１、ドレイン領域１１５などの各部分の配置関係で
得られるものであり、この第１０の実施例の他の実施例
で示した場合についても上記のような本実施例の技術を
適用することができる。
【００７９】
【発明の効果】以上、詳細な説明で明示したように、本
発明によれば、製造時の歩留まりやスループットの低下
の問題を解消するとともに、投射型液晶表示装置などに
用いられるような場合のソース配線やドレイン配線やオ
ーミックコンタクト層での反射光に起因して発生するａ
−ＳｉＴＦＴの光リーク電流の問題を解消したＴＦＴを
提供することができる。
発明によれば、製造時の歩留まりやスループットの低下
の問題を解消するとともに、投射型液晶表示装置などに
用いられるような場合のソース配線やドレイン配線やオ
ーミックコンタクト層での反射光に起因して発生するａ
−ＳｉＴＦＴの光リーク電流の問題を解消したＴＦＴを
提供することができる。
【図１】本発明の第１の実施例のＴＦＴの構造を示す
図。
図。
【図２】本発明の第１の実施例のＴＦＴの製造工程を示
す図。
す図。
【図３】本発明の第１の実施例のＴＦＴの製造工程を示
す図。
す図。
【図４】本発明の第２の実施例のＴＦＴの製造工程を示
す図。
す図。
【図５】本発明の第３の実施例のＴＦＴの構造を示す
図。
図。
【図６】本発明の第４の実施例のＴＦＴの構造を示す
図。
図。
【図７】本発明の第５の実施例のＴＦＴの製造工程を示
す図。
す図。
【図８】本発明の第６の実施例のＴＦＴの製造工程を示
す図。
す図。
【図９】本発明の第７の実施例のＴＦＴの製造工程を示
す図。
す図。
【図１０】本発明の第７の実施例のＴＦＴの製造工程を
示す図。
示す図。
【図１１】本発明の第８の実施例のＴＦＴの製造工程を
示す図。
示す図。
【図１２】本発明の第９の実施例のＴＦＴの構造を示す
図。
図。
【図１３】本発明の第１０の実施例のＴＦＴの製造工程
を示す図。
を示す図。
【図１４】本発明の第１０の実施例のＴＦＴの製造工程
を示す図。
を示す図。
【図１５】従来のＴＦＴの構造を示す図。
【図１６】従来のシリサイド膜を用いたＴＦＴの構造を
示す図。
示す図。
１０１…透明ガラス基板、１０３…ゲート電極、１０５
…ゲート絶縁膜、１０７…半導体膜、１０９…チャネル
保護膜、１１１…ソース領域、１１３…ソース配線、１
１５…ドレイン領域、１１７…ドレイン配線、１１９…
チャネル領域、１２１…画素電極、１２３…信号線、４
０１…シリサイド膜
…ゲート絶縁膜、１０７…半導体膜、１０９…チャネル
保護膜、１１１…ソース領域、１１３…ソース配線、１
１５…ドレイン領域、１１７…ドレイン配線、１１９…
チャネル領域、１２１…画素電極、１２３…信号線、４
０１…シリサイド膜
Claims (2)
- 【請求項１】 透明絶縁性基板と、 前記絶縁性基板上に形成されたゲート電極と、 前記ゲート電極を被覆するように形成されたゲート絶縁
膜と、 不純物が添加されて少なくとも表面にオーミック接合部
が形成されたソース領域および不純物が添加されて少な
くとも表面にオーミック接合部が形成されたドレイン領
域と、前記ソース領域と前記ドレイン領域との間に形成
されたチャネル領域とを有する半導体膜と、 透明導電膜から形成され前記ソース領域の表面に被着さ
れて該ソース領域の表面にオーミック接合するソース配
線および透明導電膜から形成され前記ドレイン領域の表
面に被着されて該ドレイン領域の表面にオーミック接合
するドレイン配線とを具備することを特徴とする薄膜ト
ランジスタ。 - 【請求項２】 透明絶縁性基板の第１主面上にゲート電
極を形成する工程と、 前記ゲート電極を被覆するよう
にゲート絶縁膜を成膜する工程と、 前記ゲート絶縁膜上に半導体膜を形成する工程と、 前記半導体膜上にチャネル保護膜を形成する工程と、 前記チャネル保護膜から露出した半導体膜に不純物を添
加して、少なくとも表面にオーミックコンタクト部を有
するソース領域およびドレイン領域を形成するとともに
前記チャネル保護膜で被覆された部分の半導体膜をチャ
ネル領域とする工程と、 少なくとも前記チャネル保護膜および前記ソース領域お
よび前記ドレイン領域を覆うように透明導電膜を成膜す
る工程と、 少なくとも前記透明導電膜上にネガ型フォトレジストを
成膜する工程と、 前記絶縁性基板の第２主面側から光を照射して前記ネガ
型フォトレジストを裏面露光しレジストパターンを形成
する工程と、 前記レジストパターンに基づいて前記透明導電膜をパタ
ーニングして、前記ソース領域の表面に被着されたソー
ス配線および前記ドレイン領域の表面に被着されたドレ
イン配線を形成する工程とを具備することを特徴とする
薄膜トランジスタの製造方法。
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|---|---|---|---|
| JP31889592A JP3378280B2 (ja) | 1992-11-27 | 1992-11-27 | 薄膜トランジスタおよびその製造方法 |
| US08/158,825 US5614728A (en) | 1992-11-27 | 1993-11-26 | Thin film transistor and fabrication method thereof |
| KR93025548A KR970008456B1 (en) | 1992-11-27 | 1993-11-27 | Thin-film transistor & its manufacture |
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Family
ID=18104169
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| JP31889592A Expired - Fee Related JP3378280B2 (ja) | 1992-11-27 | 1992-11-27 | 薄膜トランジスタおよびその製造方法 |
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|---|---|
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