JPH0747876Y2 - 薄膜トラジスタ - Google Patents
薄膜トラジスタInfo
- Publication number
- JPH0747876Y2 JPH0747876Y2 JP1988135460U JP13546088U JPH0747876Y2 JP H0747876 Y2 JPH0747876 Y2 JP H0747876Y2 JP 1988135460 U JP1988135460 U JP 1988135460U JP 13546088 U JP13546088 U JP 13546088U JP H0747876 Y2 JPH0747876 Y2 JP H0747876Y2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- film
- thin film
- film transistor
- amorphous semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Thin Film Transistor (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、イメージセンサ、エレクトロルミネッセンス
ディスプレイ、液晶ディスプレイ等の駆動用に利用され
る薄膜トランジスタに係わり、特に、動作スピードの優
れた薄膜トランジスタの改良にに関するものである。
ディスプレイ、液晶ディスプレイ等の駆動用に利用され
る薄膜トランジスタに係わり、特に、動作スピードの優
れた薄膜トランジスタの改良にに関するものである。
［従来の技術］ この種の薄膜トランジスタとしては、第８図〜第９図に
示すようにガラス基板（ａ）と、このガラス基板（ａ）
上に形成されたゲート電極（ｂ）と、このゲート電極
（ｂ）を被覆するゲート絶縁膜（ｃ）と、このゲート絶
縁膜（ｃ）上に被着された第一アモルファス半導体層
（ｄ）と、必要に応じてこの第一アモルファス半導体層
（ｄ）上の上記ゲート電極（ｂ）に相当する部位に設け
られ第一アモルファス半導体層（ｄ）を保護するための
保護膜（ｅ）と、上記第一アモルファス半導体層（ｄ）
上に設けられた３価又は５価の原子が混入されたオーミ
ックコンタクト用の第二アモルファス半導体層（ｆ）と
この第二アモルファス半導体層（ｆ）上に設けられた配
線用金属（ｍ）の上記第一アモルファス半導体層（ｄ）
への拡散を防止する拡散防止層（ｊ）にて形成されるソ
ース・ドレイン電極（ｇ）（ｈ）とでその主要部を構成
する、通称『逆スタガー型』と称するものや、第11図〜
第12図に示すようにガラス基板（ａ）と、このガラス基
板上に設けられた金属層（ｊ）とこの金属層（ｊ）上に
設けられたオーミックコンタクト用の第二アモルファス
半導体層（ｆ）にて形成されその一部に配線部（ｍ）
（ｍ）が接続されたソース・ドレイン電極（ｇ）（ｈ）
と、これ等ソース・ドレイン電極（ｇ）（ｈ）上並びに
ソース電極（ｇ）とドレイン電極（ｈ）間のガラス基板
（ａ）上に被着された第一アモルファス半導体層（ｄ）
と、この第一アモルファス半導体層（ｄ）を被着する絶
縁膜（ｅ）と、この絶縁膜（ｅ）上に形成されたゲート
電極（ｂ）とでその主要部を構成する、通称『スタガー
型』と称するもの等が知られている。
示すようにガラス基板（ａ）と、このガラス基板（ａ）
上に形成されたゲート電極（ｂ）と、このゲート電極
（ｂ）を被覆するゲート絶縁膜（ｃ）と、このゲート絶
縁膜（ｃ）上に被着された第一アモルファス半導体層
（ｄ）と、必要に応じてこの第一アモルファス半導体層
（ｄ）上の上記ゲート電極（ｂ）に相当する部位に設け
られ第一アモルファス半導体層（ｄ）を保護するための
保護膜（ｅ）と、上記第一アモルファス半導体層（ｄ）
上に設けられた３価又は５価の原子が混入されたオーミ
ックコンタクト用の第二アモルファス半導体層（ｆ）と
この第二アモルファス半導体層（ｆ）上に設けられた配
線用金属（ｍ）の上記第一アモルファス半導体層（ｄ）
への拡散を防止する拡散防止層（ｊ）にて形成されるソ
ース・ドレイン電極（ｇ）（ｈ）とでその主要部を構成
する、通称『逆スタガー型』と称するものや、第11図〜
第12図に示すようにガラス基板（ａ）と、このガラス基
板上に設けられた金属層（ｊ）とこの金属層（ｊ）上に
設けられたオーミックコンタクト用の第二アモルファス
半導体層（ｆ）にて形成されその一部に配線部（ｍ）
（ｍ）が接続されたソース・ドレイン電極（ｇ）（ｈ）
と、これ等ソース・ドレイン電極（ｇ）（ｈ）上並びに
ソース電極（ｇ）とドレイン電極（ｈ）間のガラス基板
（ａ）上に被着された第一アモルファス半導体層（ｄ）
と、この第一アモルファス半導体層（ｄ）を被着する絶
縁膜（ｅ）と、この絶縁膜（ｅ）上に形成されたゲート
電極（ｂ）とでその主要部を構成する、通称『スタガー
型』と称するもの等が知られている。
そして、これ等の薄膜トランジスタにおいては上記ソー
ス・ドレイン電極（ｇ）（ｈ）間に電圧（VD）を印加
し、かつ、ゲート電極（ｂ）にゲート電圧（Vg）を印加
することで上記第一アモルファス半導体層（ｄ）にチャ
ンネルが形成されてトランジスタはON状態となり、一
方、上記ゲート電圧（Vg）を下げていくと第一アモルフ
ァス半導体層（ｄ）にチャンネルが形成されなくなって
トランジスタはOFF状態になるもので、上述したような
イメージセンサ、液晶ディスプレイの駆動用等に利用さ
れているものである。
ス・ドレイン電極（ｇ）（ｈ）間に電圧（VD）を印加
し、かつ、ゲート電極（ｂ）にゲート電圧（Vg）を印加
することで上記第一アモルファス半導体層（ｄ）にチャ
ンネルが形成されてトランジスタはON状態となり、一
方、上記ゲート電圧（Vg）を下げていくと第一アモルフ
ァス半導体層（ｄ）にチャンネルが形成されなくなって
トランジスタはOFF状態になるもので、上述したような
イメージセンサ、液晶ディスプレイの駆動用等に利用さ
れているものである。
ところで、従来におけるこれ等の薄膜トランジスタは第
10図（Ａ）〜（Ｃ）、あるいは第13図（Ａ）〜（Ｃ）に
示すような工程を経て製造されるものであった。
10図（Ａ）〜（Ｃ）、あるいは第13図（Ａ）〜（Ｃ）に
示すような工程を経て製造されるものであった。
すなわち、前者のタイプにあっては第10図（Ａ）に示す
ようにゲート電極（ｂ）、ゲート絶縁膜（ｃ）となる絶
縁皮膜（ｃ′）、第一アモルファス半導体層（ｄ）とな
る半導体皮膜（ｄ′）、保護膜（ｅ）、第二アモルファ
ス半導体層形成膜（ｆ′）、拡散防止層形成膜
（ｊ′）、並びにフォトレジスト膜（ｋ）等が形成され
た基板（ａ）上にフォトマスク（Ｍ）を介して光照射
し、その露光部位のフォトレジスト膜（ｋ）を現像処理
により除去してレジスト膜（k1）（k1）を形成すると共
に（第10図Ｂ参照）、このレジスト膜（k1）（k1）から
露出する拡散防止層形成膜（ｊ′）と第二アモルファス
半導体層形成膜（ｆ′）とをエッチング処理により除去
し第10図（Ｃ）に示すような第二アモルファス半導体層
（ｆ）と拡散防止層（ｊ）とで構成されるソース・ドレ
イン電極（ｇ）（ｈ）を形成するものであり、後者のタ
イプにあっては第13図（Ａ）に示すようにソース・ドレ
イン電極（ｇ）（ｈ）、第一アモルファス半導体層
（ｄ）、絶縁膜（ｅ）、ゲート電極形成膜（ｂ′）、並
びにフォトレジスト膜（ｋ）等が形成された基板（ａ）
上にフォトマスク（Ｍ）を介して光照射し、その露光部
位のフォトレジスト膜（ｋ）を現像処理により除去して
レジスト膜を形成すると共に（第13図Ｂ参照）、このレ
ジスト膜（ｋ′）から露出するゲート電極形成膜
（ｂ′）をエッチング処理により除去し第13図（Ｃ）に
示すようなゲート電極（ｂ）を形成するものであった。
ようにゲート電極（ｂ）、ゲート絶縁膜（ｃ）となる絶
縁皮膜（ｃ′）、第一アモルファス半導体層（ｄ）とな
る半導体皮膜（ｄ′）、保護膜（ｅ）、第二アモルファ
ス半導体層形成膜（ｆ′）、拡散防止層形成膜
（ｊ′）、並びにフォトレジスト膜（ｋ）等が形成され
た基板（ａ）上にフォトマスク（Ｍ）を介して光照射
し、その露光部位のフォトレジスト膜（ｋ）を現像処理
により除去してレジスト膜（k1）（k1）を形成すると共
に（第10図Ｂ参照）、このレジスト膜（k1）（k1）から
露出する拡散防止層形成膜（ｊ′）と第二アモルファス
半導体層形成膜（ｆ′）とをエッチング処理により除去
し第10図（Ｃ）に示すような第二アモルファス半導体層
（ｆ）と拡散防止層（ｊ）とで構成されるソース・ドレ
イン電極（ｇ）（ｈ）を形成するものであり、後者のタ
イプにあっては第13図（Ａ）に示すようにソース・ドレ
イン電極（ｇ）（ｈ）、第一アモルファス半導体層
（ｄ）、絶縁膜（ｅ）、ゲート電極形成膜（ｂ′）、並
びにフォトレジスト膜（ｋ）等が形成された基板（ａ）
上にフォトマスク（Ｍ）を介して光照射し、その露光部
位のフォトレジスト膜（ｋ）を現像処理により除去して
レジスト膜を形成すると共に（第13図Ｂ参照）、このレ
ジスト膜（ｋ′）から露出するゲート電極形成膜
（ｂ′）をエッチング処理により除去し第13図（Ｃ）に
示すようなゲート電極（ｂ）を形成するものであった。
従って、従来法により製造される薄膜トランジスタにお
いては第９図並びに第12図に示すように、製造時におけ
る基板（ａ）とフォトマスク（Ｍ）とのアライメント誤
差を考慮した技術的要請に基づきゲート電極（ｂ）とソ
ース・ドレイン電極（ｇ）（ｈ）間にオーバーラップ部
（OL）（OL）を形成する一方、上記フォトレジスト膜
（ｋ）の現像精度の限界、並びに拡散防止層形成膜
（ｊ′）、第二アモルファス半導体層形成膜（ｆ′）、
ゲート電極形成膜（ｂ′）等のエッチング精度の限界に
起因してソース・ドレイン電極（ｇ）（ｈ）間にギャッ
プ部（Ｇ）が形成されてしまうものであった。
いては第９図並びに第12図に示すように、製造時におけ
る基板（ａ）とフォトマスク（Ｍ）とのアライメント誤
差を考慮した技術的要請に基づきゲート電極（ｂ）とソ
ース・ドレイン電極（ｇ）（ｈ）間にオーバーラップ部
（OL）（OL）を形成する一方、上記フォトレジスト膜
（ｋ）の現像精度の限界、並びに拡散防止層形成膜
（ｊ′）、第二アモルファス半導体層形成膜（ｆ′）、
ゲート電極形成膜（ｂ′）等のエッチング精度の限界に
起因してソース・ドレイン電極（ｇ）（ｈ）間にギャッ
プ部（Ｇ）が形成されてしまうものであった。
そして、上記フォトマスク（Ｍ）のパターンを1:1の比
率で転写する通常の製造機器を使用した場合、上記ゲー
ト電極（ｂ）とソース・ドレイン電極（ｇ）（ｈ）のオ
ーバーラップ量については５μｍ程度となり、一方のソ
ース・ドレイン電極（ｇ）（ｈ）間のギャップ量は８μ
ｍ程度あり、これ等オーバーラップ量とギャップ量に基
づいて決定される第一アモルファス半導体層（ｄ）の最
小チャンネル長（Ｌ）は18μｍ程度になるものであっ
た。
率で転写する通常の製造機器を使用した場合、上記ゲー
ト電極（ｂ）とソース・ドレイン電極（ｇ）（ｈ）のオ
ーバーラップ量については５μｍ程度となり、一方のソ
ース・ドレイン電極（ｇ）（ｈ）間のギャップ量は８μ
ｍ程度あり、これ等オーバーラップ量とギャップ量に基
づいて決定される第一アモルファス半導体層（ｄ）の最
小チャンネル長（Ｌ）は18μｍ程度になるものであっ
た。
［考案が解決しようとする課題］ ところで、上記ゲート電極（ｂ）に交流電圧を印加して
ON、OFF駆動する薄膜トランジスタにおいて、この薄膜
トランジスタが機能する最大動作周波数（Ｆ）と上記最
小チャンネル長（Ｌ）とは Ｆ＝C/L2 （但し、Ｃは定数である） の式で示される関係となっている。
ON、OFF駆動する薄膜トランジスタにおいて、この薄膜
トランジスタが機能する最大動作周波数（Ｆ）と上記最
小チャンネル長（Ｌ）とは Ｆ＝C/L2 （但し、Ｃは定数である） の式で示される関係となっている。
従って、最大動作周波数（Ｆ）は最小チャンネル長
（Ｌ）の二乗に反比例し、最小チャンネル長（Ｌ）が大
きい程最大動作周波数（Ｆ）が小さくなって薄膜トラン
ジスタの動作スピードが遅くなる問題点があった。
（Ｌ）の二乗に反比例し、最小チャンネル長（Ｌ）が大
きい程最大動作周波数（Ｆ）が小さくなって薄膜トラン
ジスタの動作スピードが遅くなる問題点があった。
尚、上記フォトマスク（Ｍ）のパターンを縮小して転写
する最小ステッパを利用した場合、上記オーバーラップ
量とギャップ量が最小された分だけ小さくなるため最長
チャンネル長（Ｌ）を短めに設定できるが、上記ゲート
電極（ｂ）とソース・ドレイン電極（ｇ）（ｈ）間のオ
ーバーラップ部（OL）（OL）は依然として無くすことが
できず最小チャンネル長（Ｌ）の縮小化には限界があっ
た。
する最小ステッパを利用した場合、上記オーバーラップ
量とギャップ量が最小された分だけ小さくなるため最長
チャンネル長（Ｌ）を短めに設定できるが、上記ゲート
電極（ｂ）とソース・ドレイン電極（ｇ）（ｈ）間のオ
ーバーラップ部（OL）（OL）は依然として無くすことが
できず最小チャンネル長（Ｌ）の縮小化には限界があっ
た。
［課題を解決するための手段］ 本考案は以上の問題点に着目してなされたもので、その
課題とするところは、従来の加工レベルを前提に実質的
な最小チャンネル長の縮小化が図れて動作スピードの速
い薄膜トランジスタを提供することにある。
課題とするところは、従来の加工レベルを前提に実質的
な最小チャンネル長の縮小化が図れて動作スピードの速
い薄膜トランジスタを提供することにある。
すなわち本考案は、絶縁性基板と、この基板に設けられ
た半導体層と、この半導体層に接続されたソース・ドレ
イン電極と、絶縁層を介し上記半導体層に対向して配置
されたゲート電極とを備えた薄膜トランジスタを前提と
し、 上記ソース電極とドレイン電極間の半導体層の一部にの
み電気的に浮遊した良導電性の通電部を積層したことを
特徴とするものである。
た半導体層と、この半導体層に接続されたソース・ドレ
イン電極と、絶縁層を介し上記半導体層に対向して配置
されたゲート電極とを備えた薄膜トランジスタを前提と
し、 上記ソース電極とドレイン電極間の半導体層の一部にの
み電気的に浮遊した良導電性の通電部を積層したことを
特徴とするものである。
この様な技術的手段において上記絶縁性基板としてはガ
ラス等が使用でき、また、この基板に形成される半導体
層としてはアモルファスシリコン、多結晶シリコン等が
ある。
ラス等が使用でき、また、この基板に形成される半導体
層としてはアモルファスシリコン、多結晶シリコン等が
ある。
また、上記半導体に接続して配置されるソース・ドレイ
ン電極については、例えば、アルミニウム（Al）、クロ
ム（Cr）、チタン（Ti）、タングステン（Ｗ）、モリブ
デン（Mo）、ニッケル（Ni）、銅（Cu）、窒化チタン
（TiN）、チタンタングステン（TiW）、タンタル（Ta）
等の光不透過性の導電性材料や、あるいは、酸化インジ
ウム錫（ITO）、酸化錫（SnO2）、酸化インジウム（In2
O3）、酸化亜鉛（ZnO）等の光透過性の導電性材料でこ
れを構成することができる。尚、上記半導体層とのオー
ミックコンタクトを図るため、半導体層と上記導電性材
料間に３価又は５価の原子が混入されたアモルファスシ
リコン等のオーミックコンタクト用半導体層を介装し、
上記導電性材料とオーミックコンタクト用半導体層でも
ってソース・ドレイン電極を形成する構成にしてもよ
い。この場合、混入させる３価又は５価の原子として、
ガリウム（Ga）、ボロン（Ｂ）、インジウム（In）、ア
ルミニウム（Al）等の３価の原子や、リン（Ｐ）、アン
チモン（Sb）、ひ素（As）等の５価の原子等が使用でき
る。
ン電極については、例えば、アルミニウム（Al）、クロ
ム（Cr）、チタン（Ti）、タングステン（Ｗ）、モリブ
デン（Mo）、ニッケル（Ni）、銅（Cu）、窒化チタン
（TiN）、チタンタングステン（TiW）、タンタル（Ta）
等の光不透過性の導電性材料や、あるいは、酸化インジ
ウム錫（ITO）、酸化錫（SnO2）、酸化インジウム（In2
O3）、酸化亜鉛（ZnO）等の光透過性の導電性材料でこ
れを構成することができる。尚、上記半導体層とのオー
ミックコンタクトを図るため、半導体層と上記導電性材
料間に３価又は５価の原子が混入されたアモルファスシ
リコン等のオーミックコンタクト用半導体層を介装し、
上記導電性材料とオーミックコンタクト用半導体層でも
ってソース・ドレイン電極を形成する構成にしてもよ
い。この場合、混入させる３価又は５価の原子として、
ガリウム（Ga）、ボロン（Ｂ）、インジウム（In）、ア
ルミニウム（Al）等の３価の原子や、リン（Ｐ）、アン
チモン（Sb）、ひ素（As）等の５価の原子等が使用でき
る。
一方、上記ゲート電極、並びに半導体層の一部に積層さ
れる導電部については、ソース・ドレイン電極を構成す
る導電性材料をそのまま適用することができる。
れる導電部については、ソース・ドレイン電極を構成す
る導電性材料をそのまま適用することができる。
尚、上記導電部についてはソース・ドレイン電極と同
様、半導体層と上記導電性材料間に３価又は５価の原子
が混入されたアモルファスシリコン等のオーミックコン
タクト用半導体層を介装し、上記導電性材料とオーミッ
クコンタクト用半導体層でもって導電部を構成してもよ
い。また、導電部の配設位置については半導体層の上側
に設けても、あるいは下側に設けてもよく任意である。
様、半導体層と上記導電性材料間に３価又は５価の原子
が混入されたアモルファスシリコン等のオーミックコン
タクト用半導体層を介装し、上記導電性材料とオーミッ
クコンタクト用半導体層でもって導電部を構成してもよ
い。また、導電部の配設位置については半導体層の上側
に設けても、あるいは下側に設けてもよく任意である。
また、この技術的手段は基板側にゲート電極を備える
『逆スタガー型』の薄膜トランジスタ、及び基板側にソ
ース・ドレイン電極を備える『スタガー型』の薄膜トラ
ンジスタの両者に適用することができる。
『逆スタガー型』の薄膜トランジスタ、及び基板側にソ
ース・ドレイン電極を備える『スタガー型』の薄膜トラ
ンジスタの両者に適用することができる。
［作用］ 上述したような技術的手段によれば、ソース電極とドレ
イン電極間の半導体層の一部にのみ電気的に浮遊した良
導電性の通電部を積層しているため、この半導体層にチ
ャンネルが形成されるON状態時において上記半導体層と
通電部との積層領域ではキャリアである電子又は正孔の
大部分が抵抗値の低い通電部を瞬時に流れることとな
り、この通電部の長さ分だけ実質的に最小チャンネル長
の縮小化を図ることが可能となる。
イン電極間の半導体層の一部にのみ電気的に浮遊した良
導電性の通電部を積層しているため、この半導体層にチ
ャンネルが形成されるON状態時において上記半導体層と
通電部との積層領域ではキャリアである電子又は正孔の
大部分が抵抗値の低い通電部を瞬時に流れることとな
り、この通電部の長さ分だけ実質的に最小チャンネル長
の縮小化を図ることが可能となる。
なお、上記通電部は電気的に浮遊しているので、該通電
部から上記キャリアが薄膜トランジスタ外に漏れること
はない。
部から上記キャリアが薄膜トランジスタ外に漏れること
はない。
［実施例］ 以下、本考案の実施例について図面を参照して詳細に説
明する。
明する。
◎ 第一実施例 この実施例は本考案を『逆スタガー型』の薄膜トランジ
スタに適用したもので、第１図〜第２図に示すようにガ
ラス基板（１）と、この基板（１）上に形成されたクロ
ム（Cr）製のゲート電極（２）と、このゲート電極
（２）を被覆するSixNy製のゲート絶縁膜（３）と、こ
のゲート絶縁膜（３）上に設けられた良導電製のクロム
製金属膜（40）とｎ型アモルファスシリコン製のオーミ
ックコンタクト用半導体膜（41）で形成される通電部
（４）と、上記ゲート絶縁膜（３）並びに通電部（４）
を被覆するイントリンシックアモルファスシリコン製の
第一アモルファス半導体層（５）と、この第一アモルフ
ァス半導体層（５）上の上記ゲート電極（２）に相当す
る部位に設けられ第一アモルファス半導体層（５）を保
護するためのSixNy製保護層（６）と、上記第一アモル
ファス半導体層（５）上に設けられオーミックコンタク
ト用のｎ型アモルファスシリコン製第二アモルファス半
導体層（70）とクロム製の金属層（71）で形成されるソ
ース・ドレイン電極（７）（８）と、このソース・ドレ
イン電極（７）（８）に接続された配線用金属層（９）
（９）とでその主要部が構成されるものである。
スタに適用したもので、第１図〜第２図に示すようにガ
ラス基板（１）と、この基板（１）上に形成されたクロ
ム（Cr）製のゲート電極（２）と、このゲート電極
（２）を被覆するSixNy製のゲート絶縁膜（３）と、こ
のゲート絶縁膜（３）上に設けられた良導電製のクロム
製金属膜（40）とｎ型アモルファスシリコン製のオーミ
ックコンタクト用半導体膜（41）で形成される通電部
（４）と、上記ゲート絶縁膜（３）並びに通電部（４）
を被覆するイントリンシックアモルファスシリコン製の
第一アモルファス半導体層（５）と、この第一アモルフ
ァス半導体層（５）上の上記ゲート電極（２）に相当す
る部位に設けられ第一アモルファス半導体層（５）を保
護するためのSixNy製保護層（６）と、上記第一アモル
ファス半導体層（５）上に設けられオーミックコンタク
ト用のｎ型アモルファスシリコン製第二アモルファス半
導体層（70）とクロム製の金属層（71）で形成されるソ
ース・ドレイン電極（７）（８）と、このソース・ドレ
イン電極（７）（８）に接続された配線用金属層（９）
（９）とでその主要部が構成されるものである。
そして、この薄膜トランジスタにおいてはソース電極
（７）とドレイン電極（８）間の第一アモルファス半導
体層（５）の一部にのみ、良導電性のクロム製金属膜
（40）とｎ型アモルファスシリコン製のオーミックコン
タクト用半導体膜（41）で構成される良導電性の通電部
（４）を浮遊させて積層しているため、上記第一アモル
ファス半導体層（５）にチャンネルが形成されるON状態
時において上記第一アモルファス半導体層（５）と通電
部（４）との積層領域ではキャリアである電子又は正孔
の大部分が抵抗値の低い通電部（４）を瞬時に流れるこ
ととなる。
（７）とドレイン電極（８）間の第一アモルファス半導
体層（５）の一部にのみ、良導電性のクロム製金属膜
（40）とｎ型アモルファスシリコン製のオーミックコン
タクト用半導体膜（41）で構成される良導電性の通電部
（４）を浮遊させて積層しているため、上記第一アモル
ファス半導体層（５）にチャンネルが形成されるON状態
時において上記第一アモルファス半導体層（５）と通電
部（４）との積層領域ではキャリアである電子又は正孔
の大部分が抵抗値の低い通電部（４）を瞬時に流れるこ
ととなる。
なお、上記通電部は電気的に浮遊しているので、該通電
部から上記キャリアが薄膜トランジスタ外に漏れること
はない。
部から上記キャリアが薄膜トランジスタ外に漏れること
はない。
従って、上記通電部（４）の長さ（Ｌ′）分だけ第一ア
モルファス半導体層（５）の最小チャンネル長（Ｌ）を
実質的に短くすることができるため、薄膜トランジスタ
の最大動作周波数（Ｆ）が大きくなってその動作スピー
ドを速められる利点を有している。
モルファス半導体層（５）の最小チャンネル長（Ｌ）を
実質的に短くすることができるため、薄膜トランジスタ
の最大動作周波数（Ｆ）が大きくなってその動作スピー
ドを速められる利点を有している。
『薄膜トランジスタの製造工程』 この薄膜トランジスタは以下に示すような各工程を経て
製造されているものである。
製造されているものである。
まず、ガラス基板（商品名コーニング7059）（１）上に
スパッタリング法にて500〜1000オングストロームのク
ロム（Cr）膜を一様に形成し、かつ、その面上にフォト
レジスト膜を形成した後、硝酸第二セリウムアンモンと
過酸化水素と水との混合物で構成されるエッチング材を
用いてウェットエッチング処理を施し、第３図（Ａ）に
示すようなゲート電極（２）を形成する。
スパッタリング法にて500〜1000オングストロームのク
ロム（Cr）膜を一様に形成し、かつ、その面上にフォト
レジスト膜を形成した後、硝酸第二セリウムアンモンと
過酸化水素と水との混合物で構成されるエッチング材を
用いてウェットエッチング処理を施し、第３図（Ａ）に
示すようなゲート電極（２）を形成する。
次いで、上記フォトレジスト膜を除去した後第３図
（Ｂ）に示すように、真空条件下においてSiH4／NH3を
用いたプラズマCVD（ケミカル・ベイパー・デポジッシ
ョン、化学的気相成長法）法によりゲート絶縁膜用の厚
さ3000オングストロームのアモルファス窒化シリコン
（SixNy）製絶縁皮膜（３′）を着膜させ、かつ、スパ
ッタリング法により厚さ1000〜2000オングストロームの
クロム製金属皮膜（42）を着膜すると共に、SiH4／PH3
を用いたプラズマCVD法により厚さ1000〜2000オングス
トロームのアモルファスシリコン製半導体皮膜（43）を
連続的に被着する。
（Ｂ）に示すように、真空条件下においてSiH4／NH3を
用いたプラズマCVD（ケミカル・ベイパー・デポジッシ
ョン、化学的気相成長法）法によりゲート絶縁膜用の厚
さ3000オングストロームのアモルファス窒化シリコン
（SixNy）製絶縁皮膜（３′）を着膜させ、かつ、スパ
ッタリング法により厚さ1000〜2000オングストロームの
クロム製金属皮膜（42）を着膜すると共に、SiH4／PH3
を用いたプラズマCVD法により厚さ1000〜2000オングス
トロームのアモルファスシリコン製半導体皮膜（43）を
連続的に被着する。
次に、上記真空条件を解いた状態でスピンナ装置により
アモルファスシリコン製半導体膜（43）上にフォトレジ
スト膜（東京応化社製ポジ型レジスト材料 商品名OFPR
-800）（10）を均一に塗布し、かつ、第３図（Ｃ）に示
すようにフォトマスク（Ｍ）を介し光照射して露光部位
のフォトレジスト膜（10）を現像剤により溶解可能な性
質に変質させた後、現像剤（東京応化社製ノンメタルデ
ベロッパー 商品名NMD−３）により溶解除去して第３
図（Ｄ）に示すようにレジスト膜（11）を形成する。
アモルファスシリコン製半導体膜（43）上にフォトレジ
スト膜（東京応化社製ポジ型レジスト材料 商品名OFPR
-800）（10）を均一に塗布し、かつ、第３図（Ｃ）に示
すようにフォトマスク（Ｍ）を介し光照射して露光部位
のフォトレジスト膜（10）を現像剤により溶解可能な性
質に変質させた後、現像剤（東京応化社製ノンメタルデ
ベロッパー 商品名NMD−３）により溶解除去して第３
図（Ｄ）に示すようにレジスト膜（11）を形成する。
次いで、フッ酸と硝酸とリン酸とを重量比1:10:50の割
合いで混合させたエッチング剤を用いたウェットエッチ
ング法により露出するアモルファスシリコン製半導体皮
膜（43）を溶解除去し、かつ、硝酸第２セリウムアンモ
ンと過酸化水素と水との混合物で構成されるエッチング
材を用いてウェットエッチング処理により露出するクロ
ム製金属皮膜（42）を除去して、第３図（Ｄ）に示すよ
うなオーミックコンタクト用半導体膜（41）と金属膜
（40）で構成される通電部（４）を形成する。
合いで混合させたエッチング剤を用いたウェットエッチ
ング法により露出するアモルファスシリコン製半導体皮
膜（43）を溶解除去し、かつ、硝酸第２セリウムアンモ
ンと過酸化水素と水との混合物で構成されるエッチング
材を用いてウェットエッチング処理により露出するクロ
ム製金属皮膜（42）を除去して、第３図（Ｄ）に示すよ
うなオーミックコンタクト用半導体膜（41）と金属膜
（40）で構成される通電部（４）を形成する。
そして、上記レジスト膜（11）を除去しこのガラス基板
（１）表面について脱脂処理、洗浄処理等を施し、か
つ、窒素ガスにて満たされたCVD処理用の部屋へ導入す
ると共に、この部屋を減圧して真空状態にした後、SiH4
を用いたプラズマCVD法により厚さ500〜1000オングスト
ロームのイントリンシックアモルファスシリコン（ｉ−
Si）製半導体皮膜（５′）を形成し、更に、SiH4／NH3
を用いたプラズマCVD法により厚さ1000〜2000オングス
トロームのアモルファス窒化シリコン（SixNy）製保護
膜形成用皮膜（６′）を着膜させる（第３図Ｅ参照）。
（１）表面について脱脂処理、洗浄処理等を施し、か
つ、窒素ガスにて満たされたCVD処理用の部屋へ導入す
ると共に、この部屋を減圧して真空状態にした後、SiH4
を用いたプラズマCVD法により厚さ500〜1000オングスト
ロームのイントリンシックアモルファスシリコン（ｉ−
Si）製半導体皮膜（５′）を形成し、更に、SiH4／NH3
を用いたプラズマCVD法により厚さ1000〜2000オングス
トロームのアモルファス窒化シリコン（SixNy）製保護
膜形成用皮膜（６′）を着膜させる（第３図Ｅ参照）。
この後、第３図（Ｆ）に示すように上記と同様な方法に
て同様のフォトレジスト膜（12）を形成し、フォトマス
ク（Ｍ）を介し光照射して露光部位のフォトレジスト膜
（12）を現像材により溶解可能な性質に変質させると共
に、同様な現像剤により溶解除去して第３図（Ｇ）に示
すようにレジスト膜（13）を形成し、更に、バッファー
ドフッ酸（フッ酸とフッ化アンモンを重量比1:10の割合
いで混合させた混合物）のエッチング剤を用いたウェッ
トエッチング法により上記レジスト膜（13）から露出す
る保護膜形成用比膜（６′）を除去して保護膜（６）を
形成する。
て同様のフォトレジスト膜（12）を形成し、フォトマス
ク（Ｍ）を介し光照射して露光部位のフォトレジスト膜
（12）を現像材により溶解可能な性質に変質させると共
に、同様な現像剤により溶解除去して第３図（Ｇ）に示
すようにレジスト膜（13）を形成し、更に、バッファー
ドフッ酸（フッ酸とフッ化アンモンを重量比1:10の割合
いで混合させた混合物）のエッチング剤を用いたウェッ
トエッチング法により上記レジスト膜（13）から露出す
る保護膜形成用比膜（６′）を除去して保護膜（６）を
形成する。
次いで、上記レジスト膜（13）を除去し、保護膜（６）
の形成された基板（１）表面について脱脂処理、洗浄処
理を施した後、第３図（Ｈ）に示すようにSiH4／PH3を
用いたプラズマCVD法により厚さ1000〜2000オングスト
ロームのアモルファスシリコン製第二半導体皮膜（72）
を着膜し、更にスパッタリング法によりこの上面に1000
〜2000オングストローム厚のクロム製金属皮膜（73）を
着膜させる。
の形成された基板（１）表面について脱脂処理、洗浄処
理を施した後、第３図（Ｈ）に示すようにSiH4／PH3を
用いたプラズマCVD法により厚さ1000〜2000オングスト
ロームのアモルファスシリコン製第二半導体皮膜（72）
を着膜し、更にスパッタリング法によりこの上面に1000
〜2000オングストローム厚のクロム製金属皮膜（73）を
着膜させる。
更に、この面上にフォトレジスト膜（14）を塗布形成
し、上述したフォトリソグラフィー法により第３図
（Ｉ）に示すようなレジスト膜（15））（15）を形成し
た後、硝酸第二セリウムアンモンと過酸化水素と水との
混合物で構成されるエッチング剤を用いてウェットエッ
チング処理により露出するクロム製金属皮膜（73）を除
去し、かつ、フッ酸と硝酸とリン酸とを重量比1:10:50
の割合いで混合させたエッチング剤を用いたウェットエ
ッチング法により露出するアモルファスシリコン製第二
半導体皮膜（72）を溶解除去して、第３図（Ｊ）〜
（Ｋ）に示すような第二アモルファス半導体層（70）と
金属層（71）で構成されるソース・ドレイン電極（７）
（８）を形成する。
し、上述したフォトリソグラフィー法により第３図
（Ｉ）に示すようなレジスト膜（15））（15）を形成し
た後、硝酸第二セリウムアンモンと過酸化水素と水との
混合物で構成されるエッチング剤を用いてウェットエッ
チング処理により露出するクロム製金属皮膜（73）を除
去し、かつ、フッ酸と硝酸とリン酸とを重量比1:10:50
の割合いで混合させたエッチング剤を用いたウェットエ
ッチング法により露出するアモルファスシリコン製第二
半導体皮膜（72）を溶解除去して、第３図（Ｊ）〜
（Ｋ）に示すような第二アモルファス半導体層（70）と
金属層（71）で構成されるソース・ドレイン電極（７）
（８）を形成する。
そして、この面上に１μｍ厚のアルミニウム（Al）製金
属膜を一様に着膜し、上述したフォトリソグラフィー
法、並びにリン酸、硝酸、酢酸を用いたウェットエッチ
ング法により不要な金属膜を除去して金属層（９）
（９）を形成し、第３図（Ｌ）に示すような薄膜トラン
ジスタを得るものである。
属膜を一様に着膜し、上述したフォトリソグラフィー
法、並びにリン酸、硝酸、酢酸を用いたウェットエッチ
ング法により不要な金属膜を除去して金属層（９）
（９）を形成し、第３図（Ｌ）に示すような薄膜トラン
ジスタを得るものである。
◎ 第二実施例 この実施例に係る薄膜トランジスタは、第４図〜第５図
に示すように通電部（４）の配設位置が第一アモルファ
ス半導体層（５）の上側に設けられている点を除き第一
実施例の薄膜トランジスタと略同一である。
に示すように通電部（４）の配設位置が第一アモルファ
ス半導体層（５）の上側に設けられている点を除き第一
実施例の薄膜トランジスタと略同一である。
そして、この実施例に係る薄膜トランジスタにおいても
ソース電極（７）とドレイン電極（８）間の第一アモル
ファス半導体層（５）の一部にのみ、良導電性のクロム
製金属膜（40）とｎ型アモルファスシリコン製のオーミ
ックコンタクト用半導体膜（41）で構成される良導電性
の通電部（４）を浮遊させて積層しているため、上記第
一アモルファス半導体層（５）にチャンネルが形成され
るON状態時において上記第一アモルファス半導体層
（５）と通電部（４）との積層領域ではキャリアである
電子又は正孔の大部分が抵抗値の低い通電部（４）を瞬
時に流れることとなる。
ソース電極（７）とドレイン電極（８）間の第一アモル
ファス半導体層（５）の一部にのみ、良導電性のクロム
製金属膜（40）とｎ型アモルファスシリコン製のオーミ
ックコンタクト用半導体膜（41）で構成される良導電性
の通電部（４）を浮遊させて積層しているため、上記第
一アモルファス半導体層（５）にチャンネルが形成され
るON状態時において上記第一アモルファス半導体層
（５）と通電部（４）との積層領域ではキャリアである
電子又は正孔の大部分が抵抗値の低い通電部（４）を瞬
時に流れることとなる。
なお、上記通電部は電気的に浮遊しているので、該通電
部から上記キャリアが薄膜トランジスタ外に漏れること
はない。
部から上記キャリアが薄膜トランジスタ外に漏れること
はない。
従って、上記通電部（４）の長さ（Ｌ′）分だけ第一ア
モルファス半導体層（５）の最小チャンネル長（Ｌ）を
実質的に短くすることができるため、薄膜トランジスタ
の最大動作周波数（Ｆ）が大きくなってその動作スピー
ドを速められる利点を有している。
モルファス半導体層（５）の最小チャンネル長（Ｌ）を
実質的に短くすることができるため、薄膜トランジスタ
の最大動作周波数（Ｆ）が大きくなってその動作スピー
ドを速められる利点を有している。
尚、この実施例に係る薄膜トランジスタを製造するに際
し、第一アモルファス半導体層（５）とオーミックコン
タクト用半導体膜（41）がアモルファスシリコンで構成
される関係上同一のエッチング剤に溶解するため、上記
オーミックコンタクト用半導体膜（41）をエッチング加
工するときにその下面側に位置する第一アモルファス半
導体層（５）もエッチングされてしまう場合がある。
し、第一アモルファス半導体層（５）とオーミックコン
タクト用半導体膜（41）がアモルファスシリコンで構成
される関係上同一のエッチング剤に溶解するため、上記
オーミックコンタクト用半導体膜（41）をエッチング加
工するときにその下面側に位置する第一アモルファス半
導体層（５）もエッチングされてしまう場合がある。
従って、この薄膜トランジスタを製造するに際しては、
上記オーミックコンタクト用半導体膜（41）の膜厚を10
0〜200オングストローム程度の薄膜とし、かつ、エッチ
ング時間を極端に短く設定することにより第一アモルフ
ァス半導体層（５）の溶解なしにオーミックコンタクト
用半導体膜（41）を形成することが可能となる。
上記オーミックコンタクト用半導体膜（41）の膜厚を10
0〜200オングストローム程度の薄膜とし、かつ、エッチ
ング時間を極端に短く設定することにより第一アモルフ
ァス半導体層（５）の溶解なしにオーミックコンタクト
用半導体膜（41）を形成することが可能となる。
◎ 第三実施例 この実施例は本考案を『スタガー型』の薄膜トランジス
タに適用したもので、第６図〜第７図に示すようにガラ
ス基板（１）と、この基板（１）上に設けられオーミッ
クコンタクト用のｎ型アモルファスシリコン製第二アモ
ルファス半導体層（70）とクロム製の金属層（71）で形
成されるソース・ドレイン電極（７）（８）と、このソ
ース・ドレイン電極（７）（８）上並びにソース電極
（７）とドレイン電極（８）間のガラス基板（１）上に
形成されたイントリンシックアモルファスシリコン製の
第一アモルファス半導体層（５）と、この第一アモルフ
ァス半導体層（５）上に設けられ良導電性のクロム製金
属膜（40）をｎ型アモルファスシリコン製のオーミック
コンタクト用半導体膜（41）で形成される通電部（４）
と、この通電部（４）と第一アモルファス半導体層
（５）を被覆するSixNy製の絶縁膜（３）と、この絶縁
膜（３）上に形成されたクロム製のゲート電極（２）と
でその主要部が構成されるものである。
タに適用したもので、第６図〜第７図に示すようにガラ
ス基板（１）と、この基板（１）上に設けられオーミッ
クコンタクト用のｎ型アモルファスシリコン製第二アモ
ルファス半導体層（70）とクロム製の金属層（71）で形
成されるソース・ドレイン電極（７）（８）と、このソ
ース・ドレイン電極（７）（８）上並びにソース電極
（７）とドレイン電極（８）間のガラス基板（１）上に
形成されたイントリンシックアモルファスシリコン製の
第一アモルファス半導体層（５）と、この第一アモルフ
ァス半導体層（５）上に設けられ良導電性のクロム製金
属膜（40）をｎ型アモルファスシリコン製のオーミック
コンタクト用半導体膜（41）で形成される通電部（４）
と、この通電部（４）と第一アモルファス半導体層
（５）を被覆するSixNy製の絶縁膜（３）と、この絶縁
膜（３）上に形成されたクロム製のゲート電極（２）と
でその主要部が構成されるものである。
そして、この実施例に係る薄膜トランジスタにおいても
ソース電極（７）とドレイン電極（８）間の第一アモル
ファス半導体層（５）の一部にのみ、良導電製のクロム
製金属膜（40）とｎ型アモルファスシリコン製のオーミ
ックコンタクト用半導体膜（41）で構成される良導電性
の通電部（４）を浮遊させて積層しているため、上記第
一アモルファス半導体層（５）にチャンネルが形成され
るON状態時において上記第一アモルファス半導体層
（５）と通電部（４）との積層領域ではキャリアである
電子又は正孔の大部分が抵抗値の低い通電部（４）を瞬
時に流れることとなる。
ソース電極（７）とドレイン電極（８）間の第一アモル
ファス半導体層（５）の一部にのみ、良導電製のクロム
製金属膜（40）とｎ型アモルファスシリコン製のオーミ
ックコンタクト用半導体膜（41）で構成される良導電性
の通電部（４）を浮遊させて積層しているため、上記第
一アモルファス半導体層（５）にチャンネルが形成され
るON状態時において上記第一アモルファス半導体層
（５）と通電部（４）との積層領域ではキャリアである
電子又は正孔の大部分が抵抗値の低い通電部（４）を瞬
時に流れることとなる。
なお、上記通電部は電気的に浮遊しているので、該通電
部から上記キャリアが薄膜トランジスタ外に漏れること
はない。
部から上記キャリアが薄膜トランジスタ外に漏れること
はない。
従って、上記通電部（４）の長さ（Ｌ′）分だけ第一ア
モルファス半導体層（５）の最小チャンネル長（Ｌ）を
実質的に短くすることができるため、薄膜トランジスタ
の最大動作周波数（Ｆ）が大きくなってその動作スピー
ドを速められる利点を有している。
モルファス半導体層（５）の最小チャンネル長（Ｌ）を
実質的に短くすることができるため、薄膜トランジスタ
の最大動作周波数（Ｆ）が大きくなってその動作スピー
ドを速められる利点を有している。
尚、この実施例に係る薄膜トランジスタを製造するに際
しても、第一アモルファス半導体層（５）とオーミック
コンタクト用半導体膜（41）がアモルファスシリコンで
構成される関係上同一のエッチング剤に溶解するため、
第二実施例と同様上記オーミックコンタクト用半導体膜
（41）の膜厚を100〜200オングストローム程度の薄膜と
し、かつ、エッチング時間を極端に短く設定することに
より第６図〜第７図に示すようなオーミックコンタクト
用半導体膜（41）を形成することが可能となる。
しても、第一アモルファス半導体層（５）とオーミック
コンタクト用半導体膜（41）がアモルファスシリコンで
構成される関係上同一のエッチング剤に溶解するため、
第二実施例と同様上記オーミックコンタクト用半導体膜
（41）の膜厚を100〜200オングストローム程度の薄膜と
し、かつ、エッチング時間を極端に短く設定することに
より第６図〜第７図に示すようなオーミックコンタクト
用半導体膜（41）を形成することが可能となる。
［考案の効果］ 本考案は以上のように、ソース電極とドレイン電極側の
半導体層の一部にのみ電気的に浮遊した良導電性の通電
部を積層しているため、この半導体層にチャンネルが形
成されるON状態時において上記半導体層と通電部との積
層領域ではキャリアである電子又は正孔の大部分が抵抗
値の低い通電部を瞬時に流れることとなる。
半導体層の一部にのみ電気的に浮遊した良導電性の通電
部を積層しているため、この半導体層にチャンネルが形
成されるON状態時において上記半導体層と通電部との積
層領域ではキャリアである電子又は正孔の大部分が抵抗
値の低い通電部を瞬時に流れることとなる。
従って、上記通電部の長さ分だけ半導体層の最小チャン
ネル長を実質的に短くすることができるため、薄膜トラ
ンジスタの最大動作周波数が大きくなってその動作スピ
ードを速められる効果を有している。
ネル長を実質的に短くすることができるため、薄膜トラ
ンジスタの最大動作周波数が大きくなってその動作スピ
ードを速められる効果を有している。
第１図〜第３図は本考案の第一実施例を示しており、第
１図はこの実施例に係る薄膜トランジスタの構成斜視
図、第２図は第１図のII-II面断面図を示し、第３図
（Ａ）〜（Ｌ）は実施例に係る薄膜トランジスタの製造
工程説明図を夫々示し、第４図〜第５図は本考案の第二
実施例を示しており、第４図はこの実施例に係る薄膜ト
ランジスタの構成斜視図、第５図は第４図のＶ−Ｖ面断
面図を示し、第６図〜第７図は本考案の第三実施例を示
しており、第６図はこの実施例に係る薄膜トランジスタ
の構成斜視図、第７図は第６図のVII-VII面断面図を示
し、また、第８図及び第11図は従来における薄膜トラン
ジスタの構成斜視図、第９図は第８図のIX-IX面断面
図、第12図は第11図のXII-XII面断面図、第10図（Ａ）
〜（Ｃ）及び第13図（Ａ）〜（Ｃ）はこれ等薄膜トラン
ジスタの製造工程の一部を示す説明図である。 ［符号説明］ （１）……基板 （２）……ゲート電極 （３）……ゲート絶縁膜 （４）……通電部 （５）……第一アモルファス半導体層 （７）……ソース電極 （８）……ドレイン電極
１図はこの実施例に係る薄膜トランジスタの構成斜視
図、第２図は第１図のII-II面断面図を示し、第３図
（Ａ）〜（Ｌ）は実施例に係る薄膜トランジスタの製造
工程説明図を夫々示し、第４図〜第５図は本考案の第二
実施例を示しており、第４図はこの実施例に係る薄膜ト
ランジスタの構成斜視図、第５図は第４図のＶ−Ｖ面断
面図を示し、第６図〜第７図は本考案の第三実施例を示
しており、第６図はこの実施例に係る薄膜トランジスタ
の構成斜視図、第７図は第６図のVII-VII面断面図を示
し、また、第８図及び第11図は従来における薄膜トラン
ジスタの構成斜視図、第９図は第８図のIX-IX面断面
図、第12図は第11図のXII-XII面断面図、第10図（Ａ）
〜（Ｃ）及び第13図（Ａ）〜（Ｃ）はこれ等薄膜トラン
ジスタの製造工程の一部を示す説明図である。 ［符号説明］ （１）……基板 （２）……ゲート電極 （３）……ゲート絶縁膜 （４）……通電部 （５）……第一アモルファス半導体層 （７）……ソース電極 （８）……ドレイン電極
Claims (1)
- 【請求項１】絶縁性基板と、この基板に設けられた半導
体層と、この半導体層に接続されたソース・ドレイン電
極と、絶縁層を介し上記半導体層に対向して配置された
ゲート電極とを備える薄膜トランジスタにおいて、 上記ソース電極とドレイン電極間の半導体層の一部にの
み電気的に浮遊した良導電性の通電部を積層したことを
特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988135460U JPH0747876Y2 (ja) | 1988-10-19 | 1988-10-19 | 薄膜トラジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988135460U JPH0747876Y2 (ja) | 1988-10-19 | 1988-10-19 | 薄膜トラジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0256462U JPH0256462U (ja) | 1990-04-24 |
| JPH0747876Y2 true JPH0747876Y2 (ja) | 1995-11-01 |
Family
ID=31395107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988135460U Expired - Lifetime JPH0747876Y2 (ja) | 1988-10-19 | 1988-10-19 | 薄膜トラジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0747876Y2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI481029B (zh) | 2007-12-03 | 2015-04-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| US7812348B2 (en) * | 2008-02-29 | 2010-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and display device |
| US7968880B2 (en) * | 2008-03-01 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and display device |
| US8436350B2 (en) * | 2009-01-30 | 2013-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device using an oxide semiconductor with a plurality of metal clusters |
| CN104934444B (zh) * | 2015-05-11 | 2018-01-02 | 深圳市华星光电技术有限公司 | 共平面型氧化物半导体tft基板结构及其制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235569A (ja) * | 1985-08-09 | 1987-02-16 | Agency Of Ind Science & Technol | Ｍｉｓ型トランジスタ及びその製造方法 |
| JPS63258072A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 電界効果トランジスタ |
-
1988
- 1988-10-19 JP JP1988135460U patent/JPH0747876Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0256462U (ja) | 1990-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3940385B2 (ja) | 表示デバイスおよびその製法 | |
| JP4169896B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JPH1093102A (ja) | 薄膜トランジスタの製造方法 | |
| CN100499084C (zh) | 有源矩阵基片、显示装置及制造有源矩阵基片的方法 | |
| JP2001230321A (ja) | 配線の接触構造及びその形成方法並びにこれを含む薄膜トランジスタ基板及びその製造方法 | |
| JP2002055362A (ja) | 液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| JP4996789B2 (ja) | 配線の接触構造形成方法、薄膜トランジスタ基板の製造方法 | |
| US6558986B1 (en) | Method of crystallizing amorphous silicon thin film and method of fabricating polysilicon thin film transistor using the crystallization method | |
| US5366912A (en) | Fabrication method of thin-film transistor | |
| US5660971A (en) | Thin film device and a method for fabricating the same | |
| JPH06188265A (ja) | 半導体装置およびその製造方法 | |
| JP2678044B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH0747876Y2 (ja) | 薄膜トラジスタ | |
| US5202572A (en) | Thin film transistor | |
| JPS6132471A (ja) | 薄膜トランジスタ | |
| JPH06310492A (ja) | チタン系薄膜のエッチング液及び半導体装置の製造方法 | |
| JPH0824185B2 (ja) | 薄膜トランジスタ装置とその製造方法 | |
| JP2011209756A (ja) | 表示デバイスおよびその製法、ならびにスパッタリングターゲット | |
| US20220181356A1 (en) | Active matrix substrate and method for manufacturing same | |
| JPH03291973A (ja) | 薄膜半導体装置 | |
| JPH11264995A (ja) | 液晶表示装置の製造方法 | |
| JP4886285B2 (ja) | 表示デバイス | |
| JPH0650779B2 (ja) | 薄膜トランジスタ装置とその製造方法 | |
| JPH05109769A (ja) | 薄膜トランジスタの製造方法 | |
| JPH07254714A (ja) | 液晶表示装置 |