JP4169896B2 - 薄膜トランジスタとその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと記す）とその製造方法に関し、特にソース／ドレインの低抵抗配線材料として銅を用いたＴＦＴの構造に関するものである。
【０００２】
【従来の技術】
図６は、従来一般のＴＦＴ型液晶表示装置において、逆スタガ型のＴＦＴ、ゲート配線、ソース配線等を備えたＴＦＴアレイ基板の一構造例を示すものである。このＴＦＴアレイ基板では、図６に示すように、ガラス等からなる透明基板上に、ゲート配線５０とソース配線５１がマトリクス状に配設されている。そして、ゲート配線５０とソース配線５１とで囲まれた領域が一つの画素５２となり、各画素５２毎にＴＦＴ５３が設けられている。最近、この種の液晶表示装置、半導体デバイス等に用いられる配線材料として、低抵抗材料である銅の使用が脚光を浴びている。そこで、銅をＴＦＴアレイ基板に適用した一例を以下に示す。図４はこのＴＦＴアレイ基板を示す断面図、図５はその製造プロセスを示す工程断面図である。
【０００３】
このＴＦＴ５３は、図４に示すように、透明基板５４上にゲート配線５０から引き出されたゲート電極５５が設けられ、ゲート電極５５を覆うようにゲート絶縁膜５６が設けられている。ゲート電極５５上方のゲート絶縁膜５６上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体能動層５７が設けられ、リン等のｎ型不純物を含むアモルファスシリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層５８を介して半導体能動層５７上からゲート絶縁膜５６上にわたってソース配線５１から引き出されたソース電極５９およびドレイン電極６０が設けられている。これらソース配線５１、ソース電極５９、ドレイン電極６０は銅により形成されている。
【０００４】
ところで、ソース電極５９、ドレイン電極６０に銅を用いる場合、半導体能動層５７をなすシリコンと銅とを直接接触させると、シリコンと銅の密着性の低さに起因する銅の膜剥がれ、もしくはシリコン中への銅の拡散によるＴＦＴの特性劣化等の問題が生じてしまう。そこで、銅の下地としてチタン、モリブデン等の金属層をバリアメタル層６１として介在させ、ソース配線５１、ソース電極５９およびドレイン電極６０をバリアメタル／銅の２層構造としている。
【０００５】
そして、これらソース電極５９、ドレイン電極６０、ゲート電極５５等で構成されるＴＦＴ５３を覆うパッシベーション膜６２が設けられ、ドレイン電極６０上のパッシベーション膜６２にコンタクトホール６３が設けられている。さらに、このコンタクトホール６３を通じてドレイン電極６０と電気的に接続されるインジウム錫酸化物（Indium Tin Oxide，以下、ＩＴＯと記す）等の透明性導電膜からなる画素電極６４が設けられている。
【０００６】
また、図４における破断線より左側の部分は、表示領域外に位置するゲート配線端部のゲート端子パッド部６５の断面構造を示している。この図に示すように、透明基板５４上のゲート配線材料からなる下部パッド層６６上にゲート絶縁膜５６およびパッシベーション膜６２を貫通するコンタクトホール６７が設けられ、コンタクトホール６７を通じて下部パッド層６６と電気的に接続される画素電極６４と同一の透明性導電膜からなる上部パッド層６８が設けられている。
【０００７】
この薄膜トランジスタアレイ基板を製造する際には、まず、図５（ａ）に示すように、透明基板５４上に導電膜を成膜し、これをパターニングしてゲート電極５５およびゲート配線５０を形成する。また、ゲート端子パッド部６５に下部パッド層６６を形成する。
【０００８】
次に、図５（ｂ）に示すように、これらゲート電極５５およびゲート配線５０を覆うゲート絶縁膜５６を形成した後、ａ−Ｓｉ膜（半導体能動層５７となる）、ａ−Ｓｉ：ｎ+ 膜６９を順次成膜し、一つのフォトマスクを用いてこれらａ−Ｓｉ膜、ａ−Ｓｉ：ｎ+ 膜６９を一括してパターニングすることによりゲート電極５５上にゲート絶縁膜５６を介してアイランド７０を形成する。
【０００９】
次に、図５（ｃ）に示すように、全面にチタン、モリブデン等のバリアメタル膜６１、銅膜７１を順次成膜した後、これら銅膜７１、バリアメタル膜６１をパターニングしてドレイン電極６０、ソース電極５９およびソース配線５１を形成し、さらにａ−Ｓｉ膜のチャネル部上のａ−Ｓｉ：ｎ+ 膜６９を除去してａ−Ｓｉ：ｎ+ 膜６９からなるオーミックコンタクト層５８を形成する。
【００１０】
次に、図５（ｄ）に示すように、全面にパッシベーション膜６２を成膜し、これをパターニングすることによりドレイン電極６０上および下部パッド層６６上のパッシベーション膜６２を一部開口し、ドレイン電極６０と画素電極６４を電気的に接続するためのコンタクトホール６３、下部パッド層６６と上部パッド層６８を電気的に接続するためのコンタクトホール６７をそれぞれ形成する。
【００１１】
最後に、図５（ｅ）に示すように、全面にＩＴＯ膜を成膜し、これをパターニングすることにより画素電極６４および上部パッド層６８を形成する。このような工程を経て、図４に示す従来のＴＦＴアレイ基板が完成する。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来のＴＦＴアレイ基板においては、以下のような問題があった。
すなわち、ソース／ドレイン電極がバリアメタル層（チタン、モリブデン等）と銅の積層構造であるため、この積層膜をエッチング加工する際にチタンやモリブデン等と銅の間で電池反応が起こり、パターンの側面でバリアメタル層のアンダーカットが生じてしまう。この部分でアンダーカットが生じると、ＴＦＴのオフ電流が大きくなり、液晶表示装置に用いたときに残像が多くなるという問題が生じる。また、バリアメタル層のアンダーカットにより配線幅のコントロールが難しくなるため、ＴＦＴの所望の特性が得られないという問題もあった。さらに、せっかく低抵抗材料である銅を用いていながら、銅よりも抵抗が高いバリアメタル層が下地にあるため、低抵抗の銅の利点が充分に生かされなかった。
【００１３】
本発明は、上記の課題を解決するためになされたものであって、ソース／ドレイン電極材料に銅を用いた場合の加工時のバリアメタル層のアンダーカットに起因する特性不良を防止し、低抵抗配線が充分に実現できるＴＦＴの構造とその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明のＴＦＴは、基板上に設けられたゲート電極と、ゲート電極を覆うよう設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に対向して設けられた半導体能動層と、半導体能動層の両側端部上に離間してそれぞれ設けられた不純物半導体層からなるオーミックコンタクト層と、各オーミックコンタクト層を介して半導体能動層にそれぞれ電気的に接続されたソース電極およびドレイン電極とを有し、ソース電極およびドレイン電極が銅により形成され、これらソース電極およびドレイン電極の下面のうち、各オーミックコンタクト層の上面上に位置する領域にのみバリアメタル層が設けられたことを特徴とするものである。
【００１５】
従来のＴＦＴの構造において、ソース／ドレイン電極材料に銅を用いる場合、銅層の下面の全面にバリアメタル層が存在しており、電極（配線）全体が２層構造であるのが通常であった。これに対して、本発明のＴＦＴの構造は、ソース／ドレイン電極の下面のうち、オーミックコンタクト層の上面上に位置する領域にのみバリアメタル層を設け、それ以外の領域、すなわちゲート絶縁膜の上面上に位置する領域にはバリアメタル層を設けない構造とした。
【００１６】
この構造を実際に形成しようとすると、バリアメタル層と銅層とを一括してパターニングするわけにはいかず、バリアメタル層を一旦パターニングした後、銅層を成膜することになる。したがって、バリアメタル層と銅の積層膜を一括エッチング加工していた従来の場合と異なり、エッチング時の電池反応に起因したバリアメタル層のアンダーカットが生じることがない。その結果、バリアメタル層のアンダーカットにより生じるＴＦＴの特性不良を防止することができる。さらに、バリアメタル層が存在する部分がオーミックコンタクト層の形成領域のみであり、例えばソース配線の部分は銅のみで形成されているため、従来に比べて配線の低抵抗化を図ることができる。
【００１７】
前記バリアメタル層の材料としては、チタン、モリブデン、タンタル、クロム、タングステンの中から選ばれる一つの金属、または複数の金属からなる合金を使用することができる。
【００１８】
本発明のＴＦＴの製造方法は、基板上に導電膜を成膜しこれをパターニングすることによりゲート電極を形成し、ゲート電極を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜、およびバリアメタル膜を順次成膜し、バリアメタル膜、不純物半導体膜、および半導体膜をパターニングすることにより半導体膜からなる半導体能動層、不純物半導体膜、およびバリアメタル膜が積層されてなるアイランドを形成し、アイランドおよびゲート絶縁膜を覆う銅膜を成膜しこれをパターニングすることによりアイランド上からゲート絶縁膜上にわたって延在するソース電極およびドレイン電極を形成し、ついで、これらソース電極およびドレイン電極をマスクとしてバリアメタル膜および不純物半導体膜をエッチング、除去することにより半導体能動層上の両側端部上に不純物半導体膜からなるオーミックコンタクト層とバリアメタル膜とを残存させることを特徴とするものである。
【００１９】
このＴＦＴの製造方法によれば、本発明のＴＦＴの構造を形成することができる。上述したように、本発明のＴＦＴ構造の場合、バリアメタル膜のパターニングと銅膜のパターニングは別工程となるが、ゲート絶縁膜、半導体膜、不純物半導体膜、バリアメタル膜の４層を順次成膜した後、バリアメタル膜、不純物半導体膜、半導体膜のパターニングにより、半導体能動層、不純物半導体膜、バリアメタル膜が積層されてなるアイランドを形成する。すなわち、本発明のＴＦＴの製造方法の場合、バリアメタル膜はアイランド形成工程において半導体能動膜、不純物半導体膜とともにパターニングされるのであって、バリアメタル膜のみ個別でパターニングを行うわけではない。よって、従来の製造プロセスに比べても使用するフォトマスク数が増えずに済む。
【００２０】
また、上記の製造方法において、ゲート絶縁膜、半導体膜、不純物半導体膜、およびバリアメタル膜の成膜を、大気に接触させることなく連続的に行うことが望ましい。このように、４層連続成膜を行った場合、これら４層の膜の間に酸化膜が形成されることがなく、ＴＦＴの特性に悪影響を及ぼすことがない。また、酸化膜除去工程を省略することができ、工程数の低減を図ることができる。
【００２１】
この種の成膜は例えばＣＶＤ法を用いて実現することができ、１台のＣＶＤ装置において原料ガスの切換えにより、例えばシリコン酸化膜またはシリコン窒化膜からなるゲート絶縁膜、アモルファスシリコンまたは多結晶シリコンからなる半導体膜および不純物半導体膜、種々の金属からなるバリアメタル膜を成膜することが可能である。特に、バリアメタル膜に関しては、有機金属ＣＶＤ法（Metal Organic Chemical Vapor Deposition,以下、ＭＯＣＶＤ法と称する）を用いることにより、４層全ての膜をＣＶＤ法で形成することができる。
【００２２】
本発明の他の薄膜トランジスタは、上記本発明の薄膜トランジスタの基本構成において、前記バリアメタル層がチタンからなり、前記ソース電極および前記ドレイン電極と前記バリアメタル層との間にチタン酸化物層を有していることを特徴とするものである。
【００２３】
本発明の他の薄膜トランジスタの製造方法は、基板上に導電膜を成膜しこれをパターニングすることによりゲート電極を形成し、該ゲート電極を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜、およびチタンからなるバリアメタル膜を順次成膜し、前記バリアメタル膜、前記不純物半導体膜、および前記半導体膜をパターニングすることにより前記半導体膜からなる半導体能動層、前記不純物半導体膜、および前記バリアメタル膜が積層されてなるアイランドを形成し、該アイランドおよび前記ゲート絶縁膜を覆う銅膜を成膜し該銅膜と前記バリアメタル膜とを同一のエッチング剤を用いてパターニングすることにより前記アイランド上から前記ゲート絶縁膜上にわたって延在するソース電極およびドレイン電極を形成し、ついで、これらソース電極およびドレイン電極をマスクとして前記不純物半導体膜をエッチング、除去することにより前記半導体能動層上の両側端部上に前記不純物半導体膜からなるオーミックコンタクト層と前記バリアメタル膜とを残存させることを特徴とするものである。
【００２４】
本発明の薄膜トランジスタの基本構成において、特にバリアメタル層としてチタンを用いる場合、半導体能動層上のソース電極およびドレイン電極となる部分はチタン／銅の積層構造となる。本出願人は、チタン／銅からなる積層膜の一括エッチングが可能なエッチング剤（具体的には、ペルオキソ一硫酸一水素カリウムとフッ酸とを含有する水溶液、ペルオキソ硫酸塩とフッ酸と塩酸もしくは塩化物とを含有する水溶液、ペルオキソ硫酸塩とフッ化物とを含有する水溶液のいずれか）を発見した。そこで、上では、バリアメタル膜のパターニングと銅膜のパターニングを別工程とする旨を説明したが、この製造プロセスに代えて、本発明にこのエッチング剤を適用すれば、バリアメタル膜のパターニング（正確には、アイランド上のＴＦＴのチャネル領域の上方にあたる領域のバリアメタル膜の除去）とソース電極およびドレイン電極のパターニングが一括してできるとの知見を得た。
【００２５】
ただし、このエッチング剤を用いてチタン／銅の積層膜をエッチングする場合、オーミックコンタクト層やゲート絶縁膜上にチタンのエッチング残りが生じ、ＴＦＴ特性のバラツキや信頼性低下等の原因となる場合がある。その場合、チタンと銅の間にチタン酸化物層が介在したチタン／チタン酸化物層／銅の積層構造とすれば、一括エッチングを行う際の加工均一性が増し、上記の問題が生じる恐れをなくすことができる。
【００２６】
さらに、本発明の薄膜トランジスタの基本構成において、前記半導体能動層が、該半導体能動層の前記両側端部において前記ソース電極および前記ドレイン電極と直接接触し、前記半導体能動層の前記両側端部を、前記ゲート電極を前記ゲート絶縁膜に投影した位置から外れた位置に設ける構造とすることが望ましい。
【００２７】
本発明の薄膜トランジスタの場合、バリアメタル層がオーミックコンタクト層の上面上に位置する領域にしか存在しないため、半導体能動層の両側端部では半導体能動層とソース電極およびドレイン電極とが直接接触することになる。その場合、この接触点とゲート電極との距離が近いと、ゲート電極からの電界の影響が接触点に及び、ＴＦＴのオフ電流が大きくなるという問題を引き起こす。よって、ゲート電極をゲート絶縁膜に投影した位置から外れた箇所に上記接触点を位置させる、すなわち上記接触点をゲート電極の端部から電界が及ばない程度の距離だけ離すことが望ましい。これにより、オフ電流の増大の問題を回避することができる。
【００２８】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１ないし図３を参照して説明する。
本実施の形態のＴＦＴおよびその製造方法は、逆スタガ型のＴＦＴにおけるソース／ドレイン電極材料として銅を用いた例であり、製造プロセスを５枚マスクプロセスとした例である。
図１は液晶表示装置において液晶層を挟んで対向する一方の基板であるＴＦＴアレイ基板を示す断面図、図２はその製造プロセスを順を追って示す工程断面図である。
【００２９】
このＴＦＴ１は、図１に示すように、ガラス基板２上にゲート配線から引き出されたゲート電極３が設けられ、ゲート電極３を覆うようにＳｉＯx またはＳｉＮx からなるゲート絶縁膜４が設けられている。本実施の形態の場合、ゲート配線（電極）材料にはアルミニウムが用いられている。ゲート電極３上方のゲート絶縁膜４上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体能動層５が設けられ、リン等のｎ型不純物を含むアモルファスシリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層６を介して半導体能動層５上にはソース配線から引き出されたソース電極７とドレイン電極８が設けられている。
【００３０】
ソース配線、ソース電極７およびドレイン電極８は銅により形成されているが、ソース電極７およびドレイン電極８の下面のうち、各オーミックコンタクト層６の上面上に位置する領域にのみバリアメタル層９が設けられている。バリアメタル層９の材料には、チタン、モリブデン、タンタル、クロム、タングステンの中から選ばれる一種の金属、または複数種の金属からなる合金が用いられる。
【００３１】
これらソース電極７、ドレイン電極８、ゲート電極３等で構成されるＴＦＴ１を覆うＳｉＯx またはＳｉＮx からなるパッシベーション膜１０が設けられ、ドレイン電極８上のパッシベーション膜１０にコンタクトホール１１が設けられている。さらに、このコンタクトホール１１を通じてドレイン電極８と電気的に接続されたＩＴＯからなる画素電極１２が設けられている。
【００３２】
上記半導体能動層５の両側端部（側面）では、半導体能動層５とソース電極７およびドレイン電極８とが直接接触している。そして、平面視した際に、半導体能動層５とソース電極７およびドレイン電極８との接触点Ｃの位置がゲート電極の端部Ｔから離れた位置に設けられたラージアイランド構造を呈している。接触点Ｃとゲート電極の端部Ｔの間の距離は例えば少なくとも２μｍ程度である。この距離は、フォトリソグラフィー工程でのアライメント精度に制約を受けるものであり、アライメントが最もずれたとしても、ゲート電極の端部Ｔからの電界が接触点Ｃに影響を及ぼさない程度の距離に設定される。
【００３３】
また、図１における破断線より左側の部分は、表示領域外に位置するゲート配線端部のゲート端子パッド部１３の断面構造を示している。これらの図に示すように、ガラス基板２上のゲート配線材料からなる下部パッド層１４上にゲート絶縁膜４およびパッシベーション膜１０を貫通するコンタクトホール１５が設けられ、コンタクトホール１５を通じて下部パッド層１４と電気的に接続されたＩＴＯからなる上部パッド層１６が設けられている。
【００３４】
上記構成のＴＦＴアレイ基板を製造する際には、まず、図２（ａ）に示すように、ガラス基板２上にアルミニウム膜（導電膜）を成膜し、これを通常のフォトリソグラフィー工程によりパターニングしてゲート電極３およびゲート配線を形成する。また、ゲート端子パッド部１３に下部パッド層１４を形成する。
【００３５】
次に、図２（ｂ）に示すように、基板全面にＳｉＯx またはＳｉＮx 膜（ゲート絶縁膜４）、ａ−Ｓｉ膜（後に半導体能動層５となる）、ａ−Ｓｉ：ｎ+ 膜１７（不純物半導体膜）、バリアメタル膜１８の４層を基板全面に連続して成膜する。この際、１台のＣＶＤ装置を用いて基板を大気に触れさせることなく同一真空雰囲気中で連続成膜することもできる。それにはＣＶＤ装置に供給する原料ガスを切り換えればよく、ＳｉＯx またはＳｉＮx 膜、ａ−Ｓｉ膜、ａ−Ｓｉ：ｎ+ 膜は従来一般の原料ガスを用い、バリアメタル膜に関してはＭＯＣＶＤ法を用い、例えばモリブデン膜の場合はモリブデンヘキサカーボニル（Ｍｏ（ＣＯ）6）、クロム膜の場合はクロミウムヘキサカーボニル（Ｃｒ（ＣＯ）6）、タングステン膜の場合はタングステンヘキサカーボニル（Ｗ（ＣＯ）6）を用いるとよい。
【００３６】
４層成膜後、バリアメタル膜上にフォトレジスト（図示せず）を塗布した後、フォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとして、上記４層のうちバリアメタル膜１８、ａ−Ｓｉ：ｎ+ 膜１７、ａ−Ｓｉ膜の３層をエッチングする。このようにして、半導体能動層５、ａ−Ｓｉ：ｎ+ 膜１７、バリアメタル膜１８の３層の積層膜で構成されたアイランド１９を形成する。
【００３７】
これら各膜のエッチング時にはウェットエッチング、ドライエッチングの双方を用いることができる。ウェットエッチングの場合、ＳｉＯx 膜はＨＦとＮＨ4Ｆの混合液またはＨＦとＨ2Ｏの混合液、ＳｉＮx 膜はＨＦとＮＨ4Ｆの混合液または熱Ｈ3ＰＯ4、ａ−Ｓｉ膜およびａ−Ｓｉ：ｎ+ 膜はＨＦとＨＮＯ3の混合液（ＣＨ3ＣＯＯＨを含んでも可）、チタン膜はＨＦとＨＮＯ3の混合液、モリブデン膜はＨＦとＨＮＯ3の混合液（ＣＨ3ＣＯＯＨを含んでも可）、タンタル膜はＨＦとＨＮＯ3の混合液、クロム膜は（ＮＨ4）Ｃｅ（ＮＯ3）6とＨＮＯ3の混合液または（ＮＨ4）Ｃｅ（ＮＯ3）6とＨＣｌＯ4とＨ2Ｏの混合液、タングステン膜はＨＦとＨＮＯ3の混合液、を用いることができる。ドライエッチングの場合、ＳｉＯx 膜はＨＦガスまたはＣＦ4ガス（Ｏ2を含んでも可）またはＣＨＦ3とＯ2の混合ガス、ＳｉＮx 膜はＣＦ4ガス（Ｏ2を含んでも可）またはＣＨＦ3とＯ2の混合ガスまたはＳＦ6ガス、ａ−Ｓｉ膜およびａ−Ｓｉ：ｎ+ 膜はＣＦ4とＯ2の混合ガスまたはＣＣｌ4とＯ2の混合ガスまたはＳＦ6ガス、チタン膜はＣＦ4とＯ2の混合ガス、モリブデン膜はＣＦ4ガス（Ｏ2を含んでも可）、タンタル膜はＣＦ4とＯ2の混合ガス、クロム膜はＣＣｌ4ガス（Ｏ2を含んでも可）、タングステン膜はＣＦ4ガス（Ｏ2を含んでも可）、を用いることができる。
【００３８】
次に、図２（ｃ）に示すように、基板全面に銅膜３０を成膜し、これをフォトリソグラフィー工程によりパターニングして、ソース配線、ソース電極７およびドレイン電極８を形成する。ここでの銅のエッチャントには、（ＮＨ4）2Ｓ2Ｏ2９％、ＮＨ4Ｃｌ０．５％の水溶液を用いる。次いで、３層が積層されたアイランド１９のうち、チャネル領域上のバリアメタル膜１８とａ−Ｓｉ：ｎ+ 膜１７とをエッチング、除去する。これにより、半導体能動層５の両端のソース領域およびドレイン領域上にオーミックコンタクト層６が形成され、各オーミックコンタクト層６の上面にのみバリアメタル層９が残存した状態となる。
【００３９】
次に、図２（ｄ）に示すように、基板全面にＳｉＯx またはＳｉＮx 膜を成膜してパッシベーション膜１０とし、これをフォトリソグラフィー工程によりパターニングして、ドレイン電極８上のパッシベーション膜１０、およびゲート端子パッド部１３の下部パッド層１４上のパッシベーション膜１０およびゲート絶縁膜４を一部開口し、ドレイン電極８と画素電極１２を電気的に接続するためのコンタクトホール１１、下部パッド層１４と上部パッド層１６を電気的に接続するためのコンタクトホール１５をそれぞれ形成する。
【００４０】
次に、図２（ｅ）に示すように、全面にＩＴＯ膜を成膜し、これをフォトリソグラフィー工程によりパターニングして、画素電極１２とゲート端子パッド部１３の上部パッド層１６を形成する。このような工程を経て、ＴＦＴアレイ基板を作製することができる。そして、このＴＦＴアレイ基板と共通電極を形成した対向基板とを準備し、これら基板間に液晶を封入することによって液晶表示装置を作製することができる。
【００４１】
本実施の形態のＴＦＴの製造方法は、ソース／ドレイン電極形成時にバリアメタル層と銅の積層膜を一括してエッチング加工していた従来の場合と異なり、バリアメタル層９はその前のアイランド形成工程で一旦パターニングし、改めて銅膜３０を成膜し、銅膜３０をパターニングするものである。すなわち、バリアメタルのエッチングと銅のエッチングが別工程となるため、エッチング時の電池反応に起因したバリアメタル層のアンダーカットが生じることがない。その結果、バリアメタル層のアンダーカットにより生じるＴＦＴの特性不良を確実に防止することができる。さらに、バリアメタル層９が存在する部分がオーミックコンタクト層６の形成領域のみであり、ソース配線の部分は銅のみで形成されているため、従来に比べてソース配線の低抵抗化を図ることができる。
【００４２】
また、このＴＦＴの製造方法によれば、上述したように、バリアメタルのパターニングと銅のパターニングが別工程となっても、バリアメタル膜１８のパターニングがアイランド形成工程において行われ、バリアメタル膜のみ個別でパターニングするわけではないので、従来の製造プロセスと同様、５枚マスクプロセスとなり、使用フォトマスク数が増えずに済む。さらに、４層連続成膜を行うため、これら４層の膜の間に酸化膜が形成されることがなく、ＴＦＴの特性に悪影響を及ぼすことがない。また、酸化膜除去工程を省略することができ、工程数の低減を図ることができる。
【００４３】
さらに本実施の形態の場合、半導体能動層５とソース電極７およびドレイン電極８との接触点Ｃの位置がゲート電極の端部Ｔから例えば２μｍ程度離れた位置に設けられているため、ＴＦＴ駆動時のゲート電極の端部Ｔからの電界が接触点Ｃに影響を及ぼすことがなく、ＴＦＴのオフ電流を抑制することができる。
【００４４】
ところで、本発明者らは、下地にバリアメタル層を用いた銅配線の抵抗が製造プロセス中の熱処理（アニール）によってどのように変化するかを調査した。アニール条件は、Ｎ2ガス雰囲気、２時間、バリアメタル膜厚は５００Å、銅膜厚は１５００Åとし、バリアメタルの種類とアニール温度を種々に変えてアニールを行った後、配線のシート抵抗を測定した。その結果を図３に示す。図３において横軸はアニール温度（℃）、縦軸はシート抵抗（Ω／□）であり、「○」はＴｉ（バリアメタル）／Ｃｕ、「□」はＴｉＮ（バリアメタル）／Ｃｕ、「△」はＭｏ（バリアメタル）／Ｃｕ、「▽」はＣｒ（バリアメタル）／Ｃｕ、「◇」はＴｉＮ／Ｔｉ（２層バリアメタル）／Ｃｕ、の配線構造を示している。
【００４５】
図３に示すように、多くの配線構造においては温度６００℃までのアニールを経ても、シート抵抗は０．１〜０．２Ω／□の範囲でほとんど変化しない。ところが、バリアメタルがＴｉの場合のみ、アニール温度が３００℃を越えると、シート抵抗が急激に増加する傾向を示す。したがって、特にバリアメタル材料にＴｉを使った場合には配線形成後に３００℃を越えるアニール工程があると、配線抵抗が増加するという不具合がある。しかしながら、本発明のＴＦＴ構造によれば、バリアメタルがＴＦＴのオーミックコンタクト層形成領域にしか存在せず、実際の配線部分にはバリアメタルが存在しないため、高温のアニール工程があっても上記のような不具合が生じることなく、配線の低抵抗化が図れることが推定される。
【００４６】
［第２の実施の形態］
以下、本発明の第２の実施の形態を図７および図８を参照して説明する。
図７は液晶表示装置において液晶層を挟んで対向する一方の基板であるＴＦＴアレイ基板を示す断面図である。本実施の形態のＴＦＴの構造は第１の実施の形態のＴＦＴの構造とほぼ同様であり、バリアメタル層とソース・ドレイン電極との間に他の層が介在している点が異なるのみである。よって、図７において、図１と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
図８は製造プロセスを順を追って示す工程断面図である。
【００４７】
第１の実施の形態のＴＦＴでは、半導体能動層５上のオーミックコンタクト層６上のみに形成されたバリアメタル層９とソース電極７およびドレイン電極８とが直接接触していた。これに対して、本実施の形態のＴＦＴアレイ基板は、図７に示すように、バリアメタル層９’の材質がチタンであり、オーミックコンタクト層６上にチタンからなるバリアメタル層９’、チタン酸化物層２０が順次積層され、その上にソース電極７およびドレイン電極８が形成されている。したがって、オーミックコンタクト層６上は、チタン／チタン酸化物／銅の積層構造となっている。
【００４８】
次に、本実施の形態のＴＦＴアレイ基板の製造方法について説明する。
まず、図８（ａ）に示すように、ガラス基板２上にアルミニウム膜（導電膜）を成膜し、これを通常のフォトリソグラフィー工程によりパターニングしてゲート電極３およびゲート配線を形成する。この工程は第１の実施の形態と同様である。
【００４９】
次に、図８（ｂ）に示すように、基板全面にＳｉＯx またはＳｉＮx 膜（ゲート絶縁膜４）、ａ−Ｓｉ膜（後に半導体能動層５となる）、ａ−Ｓｉ：ｎ+ 膜１７（不純物半導体膜）、チタンからなるバリアメタル膜１８’、チタン酸化物層２０の５層を基板全面に成膜する。成膜方法は第１の実施の形態と同様でよい。なお、チタン酸化物層２０は、チタン膜表面に大気中で２００Ｗ／ｃｍ2程度の紫外線を１分間以上、数分間程度照射することにより形成する。
【００５０】
５層成膜後、チタン酸化物層２０上にレジストパターンを形成し、このレジストパターンをマスクとして、上記５層のうち、チタン酸化物層２０、バリアメタル膜１８’、ａ−Ｓｉ：ｎ+ 膜１７、ａ−Ｓｉ膜の４層をエッチングする。このようにして、半導体能動層５、ａ−Ｓｉ：ｎ+ 膜１７、バリアメタル膜１８’、チタン酸化物層２０の４層の積層膜で構成されたアイランド１９を形成する。
【００５１】
これら各膜のエッチングには、第１の実施の形態と同様、ウェットエッチング、ドライエッチングの双方を用いることができる。第１の実施の形態では用いられていないチタン酸化物層２０は、チタン膜と同様のエッチング法により加工することができる。
【００５２】
次に、図８（ｃ）に示すように、基板全面に銅膜３０を成膜し、銅膜３０上に形成したレジストパターンをマスクとしたウェットエッチングを行い、ソース配線、ソース電極７およびドレイン電極８を形成する。ここでのエッチング剤としては、ペルオキソ一硫酸一水素カリウムとフッ酸とを含有する水溶液、ペルオキソ硫酸塩とフッ酸と塩酸もしくは塩化物とを含有する水溶液、ペルオキソ硫酸塩とフッ化物とを含有する水溶液のいずれかを用いる。これらのエッチング剤を用いると、銅膜３０、チタン酸化物層２０、チタンからなるバリアメタル膜１８’の３層を一括してエッチングすることができる。したがって、ソース電極７およびドレイン電極８のパターニングと、ソース電極７、ドレイン電極８間のチャネル領域上方に位置するチタン酸化物層２０およびバリアメタル膜１８’の除去を同時に行うことができる。
【００５３】
次に、図８（ｄ）に示すように、ソース電極７、ドレイン電極８間のチャネル領域上方に位置するａ−Ｓｉ：ｎ+ 膜１７をエッチングにより除去し、ａ−Ｓｉ：ｎ+ 膜１７からなるオーミックコンタクト層６を形成する。その後は、第１の実施の形態と同様、パッシベーション膜１０の成膜、コンタクトホール１１、１５を形成する。
【００５４】
最後に、図８（ｅ）に示すように、ＩＴＯ膜の成膜およびパターニングにより画素電極１２、上部パッド層１６等を形成し、ＴＦＴアレイ基板が完成する。
【００５５】
本実施の形態においては、チタン／銅からなる積層膜の一括エッチングが可能なペルオキソ一硫酸一水素カリウムとフッ酸とを含有する水溶液、ペルオキソ硫酸塩とフッ酸と塩酸もしくは塩化物とを含有する水溶液、ペルオキソ硫酸塩とフッ化物とを含有する水溶液等のエッチング剤を用いたことにより、バリアメタル膜のパターニングとソース電極およびドレイン電極のパターニングを一括して行うことができる。この際、銅膜３０とバリアメタル膜１８’との間にチタン酸化物層２０を介在させた構造としたので、一括エッチングを行う際の加工均一性が増し、チタンからなるバリアメタル膜１８’のエッチング残りに伴うＴＦＴ特性のバラツキ、信頼性低下等の問題が生じる恐れをなくすことができる。
【００５６】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えばＴＦＴを構成する各膜の材料については、上記実施の形態で用いたもの以外にも適宜選択することができる。例えば半導体能動層にアモルファスシリコン成膜後にレーザアニールを施すことにより多結晶シリコンとしたり、ゲート電極材料にもＡｌ以外の金属を用いることができる。また、製造プロセスにおける種々の工程の処理条件等についても適宜選択が可能である。
【００５７】
【発明の効果】
以上、詳細に説明したように、本発明によれば、ソース／ドレイン形成工程でバリアメタル層のアンダーカットが生じることがないため、バリアメタル層のアンダーカットにより生じるＴＦＴの特性不良を防止することができる。さらに、バリアメタル層が存在する部分がオーミックコンタクト層の形成領域のみであり、ソース配線の部分は銅のみで形成されているため、従来に比べてソース配線の低抵抗化を図ることができる。特にバリアメタル層の材料にチタンを用いる場合、銅膜とチタン膜との間にチタン酸化物層を介在させた構造とすれば、一括エッチングを行う際の加工均一性が増し、チタンのエッチング残りに伴うＴＦＴ特性のバラツキ、信頼性低下等の問題が生じる恐れをなくすことができる。さらに、ゲート電極上から外れた箇所に半導体能動層とソース電極およびドレイン電極との接触点を位置させると、オフ電流の増大の問題を回避することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態であるＴＦＴアレイ基板の構造を示す断面図である。
【図２】 同、ＴＦＴアレイ基板の製造方法を順を追って示す工程断面図である。
【図３】 下地にバリアメタル層を用いた銅配線のシート抵抗とアニール温度との相関を示すグラフである。
【図４】 従来のＴＦＴアレイ基板の構造の一例を示す断面図である。
【図５】 同、ＴＦＴアレイ基板の製造方法を順を追って示す工程断面図である。
【図６】 同、ＴＦＴアレイ基板の平面図である。
【図７】 本発明の第２の実施の形態であるＴＦＴアレイ基板の構造を示す断面図である。
【図８】 同、ＴＦＴアレイ基板の製造方法を順を追って示す工程断面図である。
【符号の説明】
１ ＴＦＴ（薄膜トランジスタ）
２ ガラス基板
３ ゲート電極
４ ゲート絶縁膜
５ 半導体能動層
６ オーミックコンタクト層
７ ソース電極
８ ドレイン電極
９，９’ バリアメタル層
１８，１８’ バリアメタル膜
１９ アイランド
２０ チタン酸化物層
３０ 銅膜
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと記す）とその製造方法に関し、特にソース／ドレインの低抵抗配線材料として銅を用いたＴＦＴの構造に関するものである。
【０００２】
【従来の技術】
図６は、従来一般のＴＦＴ型液晶表示装置において、逆スタガ型のＴＦＴ、ゲート配線、ソース配線等を備えたＴＦＴアレイ基板の一構造例を示すものである。このＴＦＴアレイ基板では、図６に示すように、ガラス等からなる透明基板上に、ゲート配線５０とソース配線５１がマトリクス状に配設されている。そして、ゲート配線５０とソース配線５１とで囲まれた領域が一つの画素５２となり、各画素５２毎にＴＦＴ５３が設けられている。最近、この種の液晶表示装置、半導体デバイス等に用いられる配線材料として、低抵抗材料である銅の使用が脚光を浴びている。そこで、銅をＴＦＴアレイ基板に適用した一例を以下に示す。図４はこのＴＦＴアレイ基板を示す断面図、図５はその製造プロセスを示す工程断面図である。
【０００３】
このＴＦＴ５３は、図４に示すように、透明基板５４上にゲート配線５０から引き出されたゲート電極５５が設けられ、ゲート電極５５を覆うようにゲート絶縁膜５６が設けられている。ゲート電極５５上方のゲート絶縁膜５６上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体能動層５７が設けられ、リン等のｎ型不純物を含むアモルファスシリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層５８を介して半導体能動層５７上からゲート絶縁膜５６上にわたってソース配線５１から引き出されたソース電極５９およびドレイン電極６０が設けられている。これらソース配線５１、ソース電極５９、ドレイン電極６０は銅により形成されている。
【０００４】
ところで、ソース電極５９、ドレイン電極６０に銅を用いる場合、半導体能動層５７をなすシリコンと銅とを直接接触させると、シリコンと銅の密着性の低さに起因する銅の膜剥がれ、もしくはシリコン中への銅の拡散によるＴＦＴの特性劣化等の問題が生じてしまう。そこで、銅の下地としてチタン、モリブデン等の金属層をバリアメタル層６１として介在させ、ソース配線５１、ソース電極５９およびドレイン電極６０をバリアメタル／銅の２層構造としている。
【０００５】
そして、これらソース電極５９、ドレイン電極６０、ゲート電極５５等で構成されるＴＦＴ５３を覆うパッシベーション膜６２が設けられ、ドレイン電極６０上のパッシベーション膜６２にコンタクトホール６３が設けられている。さらに、このコンタクトホール６３を通じてドレイン電極６０と電気的に接続されるインジウム錫酸化物（Indium Tin Oxide，以下、ＩＴＯと記す）等の透明性導電膜からなる画素電極６４が設けられている。
【０００６】
また、図４における破断線より左側の部分は、表示領域外に位置するゲート配線端部のゲート端子パッド部６５の断面構造を示している。この図に示すように、透明基板５４上のゲート配線材料からなる下部パッド層６６上にゲート絶縁膜５６およびパッシベーション膜６２を貫通するコンタクトホール６７が設けられ、コンタクトホール６７を通じて下部パッド層６６と電気的に接続される画素電極６４と同一の透明性導電膜からなる上部パッド層６８が設けられている。
【０００７】
この薄膜トランジスタアレイ基板を製造する際には、まず、図５（ａ）に示すように、透明基板５４上に導電膜を成膜し、これをパターニングしてゲート電極５５およびゲート配線５０を形成する。また、ゲート端子パッド部６５に下部パッド層６６を形成する。
【０００８】
次に、図５（ｂ）に示すように、これらゲート電極５５およびゲート配線５０を覆うゲート絶縁膜５６を形成した後、ａ−Ｓｉ膜（半導体能動層５７となる）、ａ−Ｓｉ：ｎ+ 膜６９を順次成膜し、一つのフォトマスクを用いてこれらａ−Ｓｉ膜、ａ−Ｓｉ：ｎ+ 膜６９を一括してパターニングすることによりゲート電極５５上にゲート絶縁膜５６を介してアイランド７０を形成する。
【０００９】
次に、図５（ｃ）に示すように、全面にチタン、モリブデン等のバリアメタル膜６１、銅膜７１を順次成膜した後、これら銅膜７１、バリアメタル膜６１をパターニングしてドレイン電極６０、ソース電極５９およびソース配線５１を形成し、さらにａ−Ｓｉ膜のチャネル部上のａ−Ｓｉ：ｎ+ 膜６９を除去してａ−Ｓｉ：ｎ+ 膜６９からなるオーミックコンタクト層５８を形成する。
【００１０】
次に、図５（ｄ）に示すように、全面にパッシベーション膜６２を成膜し、これをパターニングすることによりドレイン電極６０上および下部パッド層６６上のパッシベーション膜６２を一部開口し、ドレイン電極６０と画素電極６４を電気的に接続するためのコンタクトホール６３、下部パッド層６６と上部パッド層６８を電気的に接続するためのコンタクトホール６７をそれぞれ形成する。
【００１１】
最後に、図５（ｅ）に示すように、全面にＩＴＯ膜を成膜し、これをパターニングすることにより画素電極６４および上部パッド層６８を形成する。このような工程を経て、図４に示す従来のＴＦＴアレイ基板が完成する。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来のＴＦＴアレイ基板においては、以下のような問題があった。
すなわち、ソース／ドレイン電極がバリアメタル層（チタン、モリブデン等）と銅の積層構造であるため、この積層膜をエッチング加工する際にチタンやモリブデン等と銅の間で電池反応が起こり、パターンの側面でバリアメタル層のアンダーカットが生じてしまう。この部分でアンダーカットが生じると、ＴＦＴのオフ電流が大きくなり、液晶表示装置に用いたときに残像が多くなるという問題が生じる。また、バリアメタル層のアンダーカットにより配線幅のコントロールが難しくなるため、ＴＦＴの所望の特性が得られないという問題もあった。さらに、せっかく低抵抗材料である銅を用いていながら、銅よりも抵抗が高いバリアメタル層が下地にあるため、低抵抗の銅の利点が充分に生かされなかった。
【００１３】
本発明は、上記の課題を解決するためになされたものであって、ソース／ドレイン電極材料に銅を用いた場合の加工時のバリアメタル層のアンダーカットに起因する特性不良を防止し、低抵抗配線が充分に実現できるＴＦＴの構造とその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明のＴＦＴは、基板上に設けられたゲート電極と、ゲート電極を覆うよう設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に対向して設けられた半導体能動層と、半導体能動層の両側端部上に離間してそれぞれ設けられた不純物半導体層からなるオーミックコンタクト層と、各オーミックコンタクト層を介して半導体能動層にそれぞれ電気的に接続されたソース電極およびドレイン電極とを有し、ソース電極およびドレイン電極が銅により形成され、これらソース電極およびドレイン電極の下面のうち、各オーミックコンタクト層の上面上に位置する領域にのみバリアメタル層が設けられたことを特徴とするものである。
【００１５】
従来のＴＦＴの構造において、ソース／ドレイン電極材料に銅を用いる場合、銅層の下面の全面にバリアメタル層が存在しており、電極（配線）全体が２層構造であるのが通常であった。これに対して、本発明のＴＦＴの構造は、ソース／ドレイン電極の下面のうち、オーミックコンタクト層の上面上に位置する領域にのみバリアメタル層を設け、それ以外の領域、すなわちゲート絶縁膜の上面上に位置する領域にはバリアメタル層を設けない構造とした。
【００１６】
この構造を実際に形成しようとすると、バリアメタル層と銅層とを一括してパターニングするわけにはいかず、バリアメタル層を一旦パターニングした後、銅層を成膜することになる。したがって、バリアメタル層と銅の積層膜を一括エッチング加工していた従来の場合と異なり、エッチング時の電池反応に起因したバリアメタル層のアンダーカットが生じることがない。その結果、バリアメタル層のアンダーカットにより生じるＴＦＴの特性不良を防止することができる。さらに、バリアメタル層が存在する部分がオーミックコンタクト層の形成領域のみであり、例えばソース配線の部分は銅のみで形成されているため、従来に比べて配線の低抵抗化を図ることができる。
【００１７】
前記バリアメタル層の材料としては、チタン、モリブデン、タンタル、クロム、タングステンの中から選ばれる一つの金属、または複数の金属からなる合金を使用することができる。
【００１８】
本発明のＴＦＴの製造方法は、基板上に導電膜を成膜しこれをパターニングすることによりゲート電極を形成し、ゲート電極を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜、およびバリアメタル膜を順次成膜し、バリアメタル膜、不純物半導体膜、および半導体膜をパターニングすることにより半導体膜からなる半導体能動層、不純物半導体膜、およびバリアメタル膜が積層されてなるアイランドを形成し、アイランドおよびゲート絶縁膜を覆う銅膜を成膜しこれをパターニングすることによりアイランド上からゲート絶縁膜上にわたって延在するソース電極およびドレイン電極を形成し、ついで、これらソース電極およびドレイン電極をマスクとしてバリアメタル膜および不純物半導体膜をエッチング、除去することにより半導体能動層上の両側端部上に不純物半導体膜からなるオーミックコンタクト層とバリアメタル膜とを残存させることを特徴とするものである。
【００１９】
このＴＦＴの製造方法によれば、本発明のＴＦＴの構造を形成することができる。上述したように、本発明のＴＦＴ構造の場合、バリアメタル膜のパターニングと銅膜のパターニングは別工程となるが、ゲート絶縁膜、半導体膜、不純物半導体膜、バリアメタル膜の４層を順次成膜した後、バリアメタル膜、不純物半導体膜、半導体膜のパターニングにより、半導体能動層、不純物半導体膜、バリアメタル膜が積層されてなるアイランドを形成する。すなわち、本発明のＴＦＴの製造方法の場合、バリアメタル膜はアイランド形成工程において半導体能動膜、不純物半導体膜とともにパターニングされるのであって、バリアメタル膜のみ個別でパターニングを行うわけではない。よって、従来の製造プロセスに比べても使用するフォトマスク数が増えずに済む。
【００２０】
また、上記の製造方法において、ゲート絶縁膜、半導体膜、不純物半導体膜、およびバリアメタル膜の成膜を、大気に接触させることなく連続的に行うことが望ましい。このように、４層連続成膜を行った場合、これら４層の膜の間に酸化膜が形成されることがなく、ＴＦＴの特性に悪影響を及ぼすことがない。また、酸化膜除去工程を省略することができ、工程数の低減を図ることができる。
【００２１】
この種の成膜は例えばＣＶＤ法を用いて実現することができ、１台のＣＶＤ装置において原料ガスの切換えにより、例えばシリコン酸化膜またはシリコン窒化膜からなるゲート絶縁膜、アモルファスシリコンまたは多結晶シリコンからなる半導体膜および不純物半導体膜、種々の金属からなるバリアメタル膜を成膜することが可能である。特に、バリアメタル膜に関しては、有機金属ＣＶＤ法（Metal Organic Chemical Vapor Deposition,以下、ＭＯＣＶＤ法と称する）を用いることにより、４層全ての膜をＣＶＤ法で形成することができる。
【００２２】
本発明の他の薄膜トランジスタは、上記本発明の薄膜トランジスタの基本構成において、前記バリアメタル層がチタンからなり、前記ソース電極および前記ドレイン電極と前記バリアメタル層との間にチタン酸化物層を有していることを特徴とするものである。
【００２３】
本発明の他の薄膜トランジスタの製造方法は、基板上に導電膜を成膜しこれをパターニングすることによりゲート電極を形成し、該ゲート電極を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜、およびチタンからなるバリアメタル膜を順次成膜し、前記バリアメタル膜、前記不純物半導体膜、および前記半導体膜をパターニングすることにより前記半導体膜からなる半導体能動層、前記不純物半導体膜、および前記バリアメタル膜が積層されてなるアイランドを形成し、該アイランドおよび前記ゲート絶縁膜を覆う銅膜を成膜し該銅膜と前記バリアメタル膜とを同一のエッチング剤を用いてパターニングすることにより前記アイランド上から前記ゲート絶縁膜上にわたって延在するソース電極およびドレイン電極を形成し、ついで、これらソース電極およびドレイン電極をマスクとして前記不純物半導体膜をエッチング、除去することにより前記半導体能動層上の両側端部上に前記不純物半導体膜からなるオーミックコンタクト層と前記バリアメタル膜とを残存させることを特徴とするものである。
【００２４】
本発明の薄膜トランジスタの基本構成において、特にバリアメタル層としてチタンを用いる場合、半導体能動層上のソース電極およびドレイン電極となる部分はチタン／銅の積層構造となる。本出願人は、チタン／銅からなる積層膜の一括エッチングが可能なエッチング剤（具体的には、ペルオキソ一硫酸一水素カリウムとフッ酸とを含有する水溶液、ペルオキソ硫酸塩とフッ酸と塩酸もしくは塩化物とを含有する水溶液、ペルオキソ硫酸塩とフッ化物とを含有する水溶液のいずれか）を発見した。そこで、上では、バリアメタル膜のパターニングと銅膜のパターニングを別工程とする旨を説明したが、この製造プロセスに代えて、本発明にこのエッチング剤を適用すれば、バリアメタル膜のパターニング（正確には、アイランド上のＴＦＴのチャネル領域の上方にあたる領域のバリアメタル膜の除去）とソース電極およびドレイン電極のパターニングが一括してできるとの知見を得た。
【００２５】
ただし、このエッチング剤を用いてチタン／銅の積層膜をエッチングする場合、オーミックコンタクト層やゲート絶縁膜上にチタンのエッチング残りが生じ、ＴＦＴ特性のバラツキや信頼性低下等の原因となる場合がある。その場合、チタンと銅の間にチタン酸化物層が介在したチタン／チタン酸化物層／銅の積層構造とすれば、一括エッチングを行う際の加工均一性が増し、上記の問題が生じる恐れをなくすことができる。
【００２６】
さらに、本発明の薄膜トランジスタの基本構成において、前記半導体能動層が、該半導体能動層の前記両側端部において前記ソース電極および前記ドレイン電極と直接接触し、前記半導体能動層の前記両側端部を、前記ゲート電極を前記ゲート絶縁膜に投影した位置から外れた位置に設ける構造とすることが望ましい。
【００２７】
本発明の薄膜トランジスタの場合、バリアメタル層がオーミックコンタクト層の上面上に位置する領域にしか存在しないため、半導体能動層の両側端部では半導体能動層とソース電極およびドレイン電極とが直接接触することになる。その場合、この接触点とゲート電極との距離が近いと、ゲート電極からの電界の影響が接触点に及び、ＴＦＴのオフ電流が大きくなるという問題を引き起こす。よって、ゲート電極をゲート絶縁膜に投影した位置から外れた箇所に上記接触点を位置させる、すなわち上記接触点をゲート電極の端部から電界が及ばない程度の距離だけ離すことが望ましい。これにより、オフ電流の増大の問題を回避することができる。
【００２８】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１ないし図３を参照して説明する。
本実施の形態のＴＦＴおよびその製造方法は、逆スタガ型のＴＦＴにおけるソース／ドレイン電極材料として銅を用いた例であり、製造プロセスを５枚マスクプロセスとした例である。
図１は液晶表示装置において液晶層を挟んで対向する一方の基板であるＴＦＴアレイ基板を示す断面図、図２はその製造プロセスを順を追って示す工程断面図である。
【００２９】
このＴＦＴ１は、図１に示すように、ガラス基板２上にゲート配線から引き出されたゲート電極３が設けられ、ゲート電極３を覆うようにＳｉＯx またはＳｉＮx からなるゲート絶縁膜４が設けられている。本実施の形態の場合、ゲート配線（電極）材料にはアルミニウムが用いられている。ゲート電極３上方のゲート絶縁膜４上にアモルファスシリコン（ａ−Ｓｉ）からなる半導体能動層５が設けられ、リン等のｎ型不純物を含むアモルファスシリコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層６を介して半導体能動層５上にはソース配線から引き出されたソース電極７とドレイン電極８が設けられている。
【００３０】
ソース配線、ソース電極７およびドレイン電極８は銅により形成されているが、ソース電極７およびドレイン電極８の下面のうち、各オーミックコンタクト層６の上面上に位置する領域にのみバリアメタル層９が設けられている。バリアメタル層９の材料には、チタン、モリブデン、タンタル、クロム、タングステンの中から選ばれる一種の金属、または複数種の金属からなる合金が用いられる。
【００３１】
これらソース電極７、ドレイン電極８、ゲート電極３等で構成されるＴＦＴ１を覆うＳｉＯx またはＳｉＮx からなるパッシベーション膜１０が設けられ、ドレイン電極８上のパッシベーション膜１０にコンタクトホール１１が設けられている。さらに、このコンタクトホール１１を通じてドレイン電極８と電気的に接続されたＩＴＯからなる画素電極１２が設けられている。
【００３２】
上記半導体能動層５の両側端部（側面）では、半導体能動層５とソース電極７およびドレイン電極８とが直接接触している。そして、平面視した際に、半導体能動層５とソース電極７およびドレイン電極８との接触点Ｃの位置がゲート電極の端部Ｔから離れた位置に設けられたラージアイランド構造を呈している。接触点Ｃとゲート電極の端部Ｔの間の距離は例えば少なくとも２μｍ程度である。この距離は、フォトリソグラフィー工程でのアライメント精度に制約を受けるものであり、アライメントが最もずれたとしても、ゲート電極の端部Ｔからの電界が接触点Ｃに影響を及ぼさない程度の距離に設定される。
【００３３】
また、図１における破断線より左側の部分は、表示領域外に位置するゲート配線端部のゲート端子パッド部１３の断面構造を示している。これらの図に示すように、ガラス基板２上のゲート配線材料からなる下部パッド層１４上にゲート絶縁膜４およびパッシベーション膜１０を貫通するコンタクトホール１５が設けられ、コンタクトホール１５を通じて下部パッド層１４と電気的に接続されたＩＴＯからなる上部パッド層１６が設けられている。
【００３４】
上記構成のＴＦＴアレイ基板を製造する際には、まず、図２（ａ）に示すように、ガラス基板２上にアルミニウム膜（導電膜）を成膜し、これを通常のフォトリソグラフィー工程によりパターニングしてゲート電極３およびゲート配線を形成する。また、ゲート端子パッド部１３に下部パッド層１４を形成する。
【００３５】
次に、図２（ｂ）に示すように、基板全面にＳｉＯx またはＳｉＮx 膜（ゲート絶縁膜４）、ａ−Ｓｉ膜（後に半導体能動層５となる）、ａ−Ｓｉ：ｎ+ 膜１７（不純物半導体膜）、バリアメタル膜１８の４層を基板全面に連続して成膜する。この際、１台のＣＶＤ装置を用いて基板を大気に触れさせることなく同一真空雰囲気中で連続成膜することもできる。それにはＣＶＤ装置に供給する原料ガスを切り換えればよく、ＳｉＯx またはＳｉＮx 膜、ａ−Ｓｉ膜、ａ−Ｓｉ：ｎ+ 膜は従来一般の原料ガスを用い、バリアメタル膜に関してはＭＯＣＶＤ法を用い、例えばモリブデン膜の場合はモリブデンヘキサカーボニル（Ｍｏ（ＣＯ）6）、クロム膜の場合はクロミウムヘキサカーボニル（Ｃｒ（ＣＯ）6）、タングステン膜の場合はタングステンヘキサカーボニル（Ｗ（ＣＯ）6）を用いるとよい。
【００３６】
４層成膜後、バリアメタル膜上にフォトレジスト（図示せず）を塗布した後、フォトマスクを用いてフォトレジストを感光、現像してレジストパターンを形成し、このレジストパターンをマスクとして、上記４層のうちバリアメタル膜１８、ａ−Ｓｉ：ｎ+ 膜１７、ａ−Ｓｉ膜の３層をエッチングする。このようにして、半導体能動層５、ａ−Ｓｉ：ｎ+ 膜１７、バリアメタル膜１８の３層の積層膜で構成されたアイランド１９を形成する。
【００３７】
これら各膜のエッチング時にはウェットエッチング、ドライエッチングの双方を用いることができる。ウェットエッチングの場合、ＳｉＯx 膜はＨＦとＮＨ4Ｆの混合液またはＨＦとＨ2Ｏの混合液、ＳｉＮx 膜はＨＦとＮＨ4Ｆの混合液または熱Ｈ3ＰＯ4、ａ−Ｓｉ膜およびａ−Ｓｉ：ｎ+ 膜はＨＦとＨＮＯ3の混合液（ＣＨ3ＣＯＯＨを含んでも可）、チタン膜はＨＦとＨＮＯ3の混合液、モリブデン膜はＨＦとＨＮＯ3の混合液（ＣＨ3ＣＯＯＨを含んでも可）、タンタル膜はＨＦとＨＮＯ3の混合液、クロム膜は（ＮＨ4）Ｃｅ（ＮＯ3）6とＨＮＯ3の混合液または（ＮＨ4）Ｃｅ（ＮＯ3）6とＨＣｌＯ4とＨ2Ｏの混合液、タングステン膜はＨＦとＨＮＯ3の混合液、を用いることができる。ドライエッチングの場合、ＳｉＯx 膜はＨＦガスまたはＣＦ4ガス（Ｏ2を含んでも可）またはＣＨＦ3とＯ2の混合ガス、ＳｉＮx 膜はＣＦ4ガス（Ｏ2を含んでも可）またはＣＨＦ3とＯ2の混合ガスまたはＳＦ6ガス、ａ−Ｓｉ膜およびａ−Ｓｉ：ｎ+ 膜はＣＦ4とＯ2の混合ガスまたはＣＣｌ4とＯ2の混合ガスまたはＳＦ6ガス、チタン膜はＣＦ4とＯ2の混合ガス、モリブデン膜はＣＦ4ガス（Ｏ2を含んでも可）、タンタル膜はＣＦ4とＯ2の混合ガス、クロム膜はＣＣｌ4ガス（Ｏ2を含んでも可）、タングステン膜はＣＦ4ガス（Ｏ2を含んでも可）、を用いることができる。
【００３８】
次に、図２（ｃ）に示すように、基板全面に銅膜３０を成膜し、これをフォトリソグラフィー工程によりパターニングして、ソース配線、ソース電極７およびドレイン電極８を形成する。ここでの銅のエッチャントには、（ＮＨ4）2Ｓ2Ｏ2９％、ＮＨ4Ｃｌ０．５％の水溶液を用いる。次いで、３層が積層されたアイランド１９のうち、チャネル領域上のバリアメタル膜１８とａ−Ｓｉ：ｎ+ 膜１７とをエッチング、除去する。これにより、半導体能動層５の両端のソース領域およびドレイン領域上にオーミックコンタクト層６が形成され、各オーミックコンタクト層６の上面にのみバリアメタル層９が残存した状態となる。
【００３９】
次に、図２（ｄ）に示すように、基板全面にＳｉＯx またはＳｉＮx 膜を成膜してパッシベーション膜１０とし、これをフォトリソグラフィー工程によりパターニングして、ドレイン電極８上のパッシベーション膜１０、およびゲート端子パッド部１３の下部パッド層１４上のパッシベーション膜１０およびゲート絶縁膜４を一部開口し、ドレイン電極８と画素電極１２を電気的に接続するためのコンタクトホール１１、下部パッド層１４と上部パッド層１６を電気的に接続するためのコンタクトホール１５をそれぞれ形成する。
【００４０】
次に、図２（ｅ）に示すように、全面にＩＴＯ膜を成膜し、これをフォトリソグラフィー工程によりパターニングして、画素電極１２とゲート端子パッド部１３の上部パッド層１６を形成する。このような工程を経て、ＴＦＴアレイ基板を作製することができる。そして、このＴＦＴアレイ基板と共通電極を形成した対向基板とを準備し、これら基板間に液晶を封入することによって液晶表示装置を作製することができる。
【００４１】
本実施の形態のＴＦＴの製造方法は、ソース／ドレイン電極形成時にバリアメタル層と銅の積層膜を一括してエッチング加工していた従来の場合と異なり、バリアメタル層９はその前のアイランド形成工程で一旦パターニングし、改めて銅膜３０を成膜し、銅膜３０をパターニングするものである。すなわち、バリアメタルのエッチングと銅のエッチングが別工程となるため、エッチング時の電池反応に起因したバリアメタル層のアンダーカットが生じることがない。その結果、バリアメタル層のアンダーカットにより生じるＴＦＴの特性不良を確実に防止することができる。さらに、バリアメタル層９が存在する部分がオーミックコンタクト層６の形成領域のみであり、ソース配線の部分は銅のみで形成されているため、従来に比べてソース配線の低抵抗化を図ることができる。
【００４２】
また、このＴＦＴの製造方法によれば、上述したように、バリアメタルのパターニングと銅のパターニングが別工程となっても、バリアメタル膜１８のパターニングがアイランド形成工程において行われ、バリアメタル膜のみ個別でパターニングするわけではないので、従来の製造プロセスと同様、５枚マスクプロセスとなり、使用フォトマスク数が増えずに済む。さらに、４層連続成膜を行うため、これら４層の膜の間に酸化膜が形成されることがなく、ＴＦＴの特性に悪影響を及ぼすことがない。また、酸化膜除去工程を省略することができ、工程数の低減を図ることができる。
【００４３】
さらに本実施の形態の場合、半導体能動層５とソース電極７およびドレイン電極８との接触点Ｃの位置がゲート電極の端部Ｔから例えば２μｍ程度離れた位置に設けられているため、ＴＦＴ駆動時のゲート電極の端部Ｔからの電界が接触点Ｃに影響を及ぼすことがなく、ＴＦＴのオフ電流を抑制することができる。
【００４４】
ところで、本発明者らは、下地にバリアメタル層を用いた銅配線の抵抗が製造プロセス中の熱処理（アニール）によってどのように変化するかを調査した。アニール条件は、Ｎ2ガス雰囲気、２時間、バリアメタル膜厚は５００Å、銅膜厚は１５００Åとし、バリアメタルの種類とアニール温度を種々に変えてアニールを行った後、配線のシート抵抗を測定した。その結果を図３に示す。図３において横軸はアニール温度（℃）、縦軸はシート抵抗（Ω／□）であり、「○」はＴｉ（バリアメタル）／Ｃｕ、「□」はＴｉＮ（バリアメタル）／Ｃｕ、「△」はＭｏ（バリアメタル）／Ｃｕ、「▽」はＣｒ（バリアメタル）／Ｃｕ、「◇」はＴｉＮ／Ｔｉ（２層バリアメタル）／Ｃｕ、の配線構造を示している。
【００４５】
図３に示すように、多くの配線構造においては温度６００℃までのアニールを経ても、シート抵抗は０．１〜０．２Ω／□の範囲でほとんど変化しない。ところが、バリアメタルがＴｉの場合のみ、アニール温度が３００℃を越えると、シート抵抗が急激に増加する傾向を示す。したがって、特にバリアメタル材料にＴｉを使った場合には配線形成後に３００℃を越えるアニール工程があると、配線抵抗が増加するという不具合がある。しかしながら、本発明のＴＦＴ構造によれば、バリアメタルがＴＦＴのオーミックコンタクト層形成領域にしか存在せず、実際の配線部分にはバリアメタルが存在しないため、高温のアニール工程があっても上記のような不具合が生じることなく、配線の低抵抗化が図れることが推定される。
【００４６】
［第２の実施の形態］
以下、本発明の第２の実施の形態を図７および図８を参照して説明する。
図７は液晶表示装置において液晶層を挟んで対向する一方の基板であるＴＦＴアレイ基板を示す断面図である。本実施の形態のＴＦＴの構造は第１の実施の形態のＴＦＴの構造とほぼ同様であり、バリアメタル層とソース・ドレイン電極との間に他の層が介在している点が異なるのみである。よって、図７において、図１と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
図８は製造プロセスを順を追って示す工程断面図である。
【００４７】
第１の実施の形態のＴＦＴでは、半導体能動層５上のオーミックコンタクト層６上のみに形成されたバリアメタル層９とソース電極７およびドレイン電極８とが直接接触していた。これに対して、本実施の形態のＴＦＴアレイ基板は、図７に示すように、バリアメタル層９’の材質がチタンであり、オーミックコンタクト層６上にチタンからなるバリアメタル層９’、チタン酸化物層２０が順次積層され、その上にソース電極７およびドレイン電極８が形成されている。したがって、オーミックコンタクト層６上は、チタン／チタン酸化物／銅の積層構造となっている。
【００４８】
次に、本実施の形態のＴＦＴアレイ基板の製造方法について説明する。
まず、図８（ａ）に示すように、ガラス基板２上にアルミニウム膜（導電膜）を成膜し、これを通常のフォトリソグラフィー工程によりパターニングしてゲート電極３およびゲート配線を形成する。この工程は第１の実施の形態と同様である。
【００４９】
次に、図８（ｂ）に示すように、基板全面にＳｉＯx またはＳｉＮx 膜（ゲート絶縁膜４）、ａ−Ｓｉ膜（後に半導体能動層５となる）、ａ−Ｓｉ：ｎ+ 膜１７（不純物半導体膜）、チタンからなるバリアメタル膜１８’、チタン酸化物層２０の５層を基板全面に成膜する。成膜方法は第１の実施の形態と同様でよい。なお、チタン酸化物層２０は、チタン膜表面に大気中で２００Ｗ／ｃｍ2程度の紫外線を１分間以上、数分間程度照射することにより形成する。
【００５０】
５層成膜後、チタン酸化物層２０上にレジストパターンを形成し、このレジストパターンをマスクとして、上記５層のうち、チタン酸化物層２０、バリアメタル膜１８’、ａ−Ｓｉ：ｎ+ 膜１７、ａ−Ｓｉ膜の４層をエッチングする。このようにして、半導体能動層５、ａ−Ｓｉ：ｎ+ 膜１７、バリアメタル膜１８’、チタン酸化物層２０の４層の積層膜で構成されたアイランド１９を形成する。
【００５１】
これら各膜のエッチングには、第１の実施の形態と同様、ウェットエッチング、ドライエッチングの双方を用いることができる。第１の実施の形態では用いられていないチタン酸化物層２０は、チタン膜と同様のエッチング法により加工することができる。
【００５２】
次に、図８（ｃ）に示すように、基板全面に銅膜３０を成膜し、銅膜３０上に形成したレジストパターンをマスクとしたウェットエッチングを行い、ソース配線、ソース電極７およびドレイン電極８を形成する。ここでのエッチング剤としては、ペルオキソ一硫酸一水素カリウムとフッ酸とを含有する水溶液、ペルオキソ硫酸塩とフッ酸と塩酸もしくは塩化物とを含有する水溶液、ペルオキソ硫酸塩とフッ化物とを含有する水溶液のいずれかを用いる。これらのエッチング剤を用いると、銅膜３０、チタン酸化物層２０、チタンからなるバリアメタル膜１８’の３層を一括してエッチングすることができる。したがって、ソース電極７およびドレイン電極８のパターニングと、ソース電極７、ドレイン電極８間のチャネル領域上方に位置するチタン酸化物層２０およびバリアメタル膜１８’の除去を同時に行うことができる。
【００５３】
次に、図８（ｄ）に示すように、ソース電極７、ドレイン電極８間のチャネル領域上方に位置するａ−Ｓｉ：ｎ+ 膜１７をエッチングにより除去し、ａ−Ｓｉ：ｎ+ 膜１７からなるオーミックコンタクト層６を形成する。その後は、第１の実施の形態と同様、パッシベーション膜１０の成膜、コンタクトホール１１、１５を形成する。
【００５４】
最後に、図８（ｅ）に示すように、ＩＴＯ膜の成膜およびパターニングにより画素電極１２、上部パッド層１６等を形成し、ＴＦＴアレイ基板が完成する。
【００５５】
本実施の形態においては、チタン／銅からなる積層膜の一括エッチングが可能なペルオキソ一硫酸一水素カリウムとフッ酸とを含有する水溶液、ペルオキソ硫酸塩とフッ酸と塩酸もしくは塩化物とを含有する水溶液、ペルオキソ硫酸塩とフッ化物とを含有する水溶液等のエッチング剤を用いたことにより、バリアメタル膜のパターニングとソース電極およびドレイン電極のパターニングを一括して行うことができる。この際、銅膜３０とバリアメタル膜１８’との間にチタン酸化物層２０を介在させた構造としたので、一括エッチングを行う際の加工均一性が増し、チタンからなるバリアメタル膜１８’のエッチング残りに伴うＴＦＴ特性のバラツキ、信頼性低下等の問題が生じる恐れをなくすことができる。
【００５６】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えばＴＦＴを構成する各膜の材料については、上記実施の形態で用いたもの以外にも適宜選択することができる。例えば半導体能動層にアモルファスシリコン成膜後にレーザアニールを施すことにより多結晶シリコンとしたり、ゲート電極材料にもＡｌ以外の金属を用いることができる。また、製造プロセスにおける種々の工程の処理条件等についても適宜選択が可能である。
【００５７】
【発明の効果】
以上、詳細に説明したように、本発明によれば、ソース／ドレイン形成工程でバリアメタル層のアンダーカットが生じることがないため、バリアメタル層のアンダーカットにより生じるＴＦＴの特性不良を防止することができる。さらに、バリアメタル層が存在する部分がオーミックコンタクト層の形成領域のみであり、ソース配線の部分は銅のみで形成されているため、従来に比べてソース配線の低抵抗化を図ることができる。特にバリアメタル層の材料にチタンを用いる場合、銅膜とチタン膜との間にチタン酸化物層を介在させた構造とすれば、一括エッチングを行う際の加工均一性が増し、チタンのエッチング残りに伴うＴＦＴ特性のバラツキ、信頼性低下等の問題が生じる恐れをなくすことができる。さらに、ゲート電極上から外れた箇所に半導体能動層とソース電極およびドレイン電極との接触点を位置させると、オフ電流の増大の問題を回避することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態であるＴＦＴアレイ基板の構造を示す断面図である。
【図２】 同、ＴＦＴアレイ基板の製造方法を順を追って示す工程断面図である。
【図３】 下地にバリアメタル層を用いた銅配線のシート抵抗とアニール温度との相関を示すグラフである。
【図４】 従来のＴＦＴアレイ基板の構造の一例を示す断面図である。
【図５】 同、ＴＦＴアレイ基板の製造方法を順を追って示す工程断面図である。
【図６】 同、ＴＦＴアレイ基板の平面図である。
【図７】 本発明の第２の実施の形態であるＴＦＴアレイ基板の構造を示す断面図である。
【図８】 同、ＴＦＴアレイ基板の製造方法を順を追って示す工程断面図である。
【符号の説明】
１ ＴＦＴ（薄膜トランジスタ）
２ ガラス基板
３ ゲート電極
４ ゲート絶縁膜
５ 半導体能動層
６ オーミックコンタクト層
７ ソース電極
８ ドレイン電極
９，９’ バリアメタル層
１８，１８’ バリアメタル膜
１９ アイランド
２０ チタン酸化物層
３０ 銅膜
Claims (5)
- 基板上に設けられたゲート電極と、該ゲート電極を覆うよう設けられたゲート絶縁膜と、該ゲート絶縁膜上に前記ゲート電極に対向して設けられた半導体能動層と、該半導体能動層の両側端部上に離間してそれぞれ設けられた不純物半導体層からなるオーミックコンタクト層と、該各々のオーミックコンタクト層を介して前記半導体能動層にそれぞれ電気的に接続されたソース電極およびドレイン電極とを有し、前記ソース電極および前記ドレイン電極が銅により形成され、これらソース電極およびドレイン電極の下面のうち、前記各オーミックコンタクト層の上面上に位置する領域にのみ設けられたチタンからなるバリアメタル層と、前記ソース電極および前記ドレイン電極と前記バリアメタル層との間に、チタン酸化物層を有していることを特徴とする薄膜トランジスタ。
- 基板上に導電膜を成膜しこれをパターニングすることによりゲート電極を形成する段階と、
該ゲート電極を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜、およびチタンからなるバリアメタル膜を順次成膜する段階と、
前記バリアメタル膜上にチタン酸化物層を形成する段階と、
前記チタン酸化物層、前記バリアメタル膜、前記不純物半導体膜、および前記半導体膜をパターニングすることにより前記半導体膜からなる半導体能動層、前記不純物半導体膜、および前記バリアメタル膜が積層されてなるアイランドを形成する段階と、
該アイランドおよび前記ゲート絶縁膜を覆う銅膜を成膜しこれをパターニングすることにより前記アイランド上から前記ゲート絶縁膜上にわたって延在するソース電極およびドレイン電極を形成する段階と、
前記ソース電極およびドレイン電極をマスクとして前記バリアメタル膜および前記不純物半導体膜をエッチング、除去することにより前記半導体能動層上の両側端部上に前記不純物半導体膜からなるオーミックコンタクト層と前記バリアメタル膜とを残存させる段階を含むことを特徴とする薄膜トランジスタの製造方法。 - 前記ゲート絶縁膜、前記半導体膜、前記不純物半導体膜、および前記バリアメタル膜の成膜を、大気に接触させることなく連続的に行うことを特徴とする請求項２記載の薄膜トランジスタの製造方法。
- 前記半導体能動層が、該半導体能動層の前記両側端部において前記ソース電極および前記ドレイン電極と直接接触しており、前記半導体能動層の前記両側端部が、前記ゲート電極を前記ゲート絶縁膜に投影した位置から外れた位置に設けられていることを特徴とする請求項１記載の薄膜トランジスタ。
- 基板上に導電膜を成膜しこれをパターニングすることによりゲート電極を形成する段階と、
該ゲート電極を覆うゲート絶縁膜、半導体膜、不純物を添加した不純物半導体膜、およびチタンからなるバリアメタル膜を順次成膜する段階と、
前記バリアメタル膜、前記不純物半導体膜、および前記半導体膜をパターニングすることにより前記半導体膜からなる半導体能動層、前記不純物半導体膜、および前記バリアメタル膜が積層されてなるアイランドを形成する段階と、
該アイランドおよび前記ゲート絶縁膜を覆う銅膜を成膜し該銅膜と前記バリアメタル膜とを同一のエッチング剤を用いてパターニングすることにより前記アイランド上から前記ゲート絶縁膜上にわたって延在するソース電極およびドレイン電極を形成する段階と、
前記ソース電極およびドレイン電極をマスクとして前記不純物半導体膜をエッチング、除去することにより前記半導体能動層上の両側端部上に前記不純物半導体膜からなるオーミックコンタクト層と前記バリアメタル膜とを残存させる段階を含むことを特徴とする薄膜トランジスタの製造方法。
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