JP2006148050A - 薄膜トランジスタ、電気光学装置、及び電子機器 - Google Patents

薄膜トランジスタ、電気光学装置、及び電子機器 Download PDF

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Abstract

【課題】 液相法を用いて形成され、優れた動作信頼性を具備するとともに、高歩留まりに製造可能な薄膜トランジスタを提供する。
【解決手段】 液相法を用いて形成されてなる電極部材を具備した薄膜トランジスタであって、前記電極部材が、ともに金属材料からなるバリア層と基体層とを積層してなる積層構造を備えており、前記バリア層を構成する金属材料が、Ｎｉ，Ｔｉ，Ｗ，Ｍｎから選ばれる１種又は２種以上の金属材料からなる構成とした。例えば、ＴＦＴ（薄膜トランジスタ）６０は、バリア金属膜６１ａ（バリア層）とソース電極膜６６（基体層）との積層構造を有するソース電極３４と、バリア金属膜６１ａ（バリア層）と、ドレイン電極膜６７（基体層）との積層構造を有するドレイン電極３５とを備えている。
【選択図】 図４

Description

本発明は、薄膜トランジスタ、電気光学装置、及び電子機器に関するものである。
液晶装置等の電気光学装置に使われるスイッチング素子である薄膜トランジスタ（ＴＦＴ）を製造する際、電極又は配線等を形成する工程においてフォトリソグラフィ法が用いられている。このフォトリソグラフィ法は、予めスパッタ法、メッキ、もしくはＣＶＤ法等の成膜法によりベタ状の薄膜を形成する工程と、この薄膜上にレジストと呼ばれる感光材を塗布する工程と、前記レジストを露光、現像する工程と、得られたレジストパターンに応じて導電膜をエッチングする工程と、によって機能薄膜の電極又は配線パターンを形成するものである。この一連のフォトリソグラフィ法を利用した機能薄膜の形成、パターンニングは、成膜処理及びエッチング処理時に真空装置等の大掛かりな設備と複雑な工程を必要とし、また材料使用効率が数％程度とそのほとんどを廃棄せざるを得ず、製造コストが高いのみならず、生産性も低い。
これに対して、液体吐出ヘッドから液体材料を液滴状に吐出する液滴吐出法（いわゆるインクジェット法）を用いて、基板上に電極パターン又は配線パターン（薄膜パターン）を形成する方法が提案されている（例えば、特許文献１参照）。この方法では、金属微粒子等の導電性微粒子若しくはその前駆体を分散させた液体材料である薄膜パターン用インクを基板に直接パターン塗布し、その後熱処理やレーザ照射を行って薄膜の導電膜パターンに変換する。この方法によれば、従来の複雑な成膜処理、フォトリソグラフィ、及びエッチング工程が不要となり、プロセスが大幅に簡単なものになるとともに、原材料の使用量が少なく、生産性の向上を図れるといったメリットがある。
特開２００３−３１７９４５号公報
ところで、上記従来技術文献に記載の技術では、形成する薄膜パターンに応じたバンクを形成し、このバンクに囲まれる領域内にインクを吐出した後、乾燥ないし焼成することで薄膜パターンを得るようになっている。しかしながら、係る技術を基板上に積層構造を形成するＴＦＴの製造に適用しようとすると、基板上に異種材料を積層するとともに、その積層体を加熱する工程を含むプロセスであるために、隣接する層間で元素が拡散することがあり、例えば、ＴＦＴのソース／ドレイン電極ないしゲート電極に配線材料として用いた金属材料が同電極と電気的に接続される半導体層に拡散し、ＴＦＴの特性変化を起こす場合があった。
本発明は、上記従来技術の問題点に鑑み成されたものであって、液相法を用いて形成され、優れた動作信頼性を具備するとともに、高歩留まりに製造可能な薄膜トランジスタを提供することを目的としている。また本発明は、上記薄膜トランジスタを具備し、優れた動作信頼性を得られる電気光学装置を提供することを目的としている。
本発明は、基板上に、半導体層と液相法により形成された電極部材とを具備してなる薄膜トランジスタであって、前記電極部材は、金属材料からなる基体層と、前記基体層の少なくとも一面側において当該基体層と積層関係をなす外面層と、を備え、前記外面層は、前記基体層をなす金属材料に比べて、シリコンないしシリコン化合物と固溶しにくい金属材料で形成されていることを特徴とする。
この発明の構成によれば、外面層によって、基体層を構成する材料が隣接するシリコンないしシリコン化合物層に拡散するのを防止することができ、薄膜トランジスタの性能低下や特性変化が生じるのを防止することができる。したがって本構成によれば、液相法を用いて電極部材を形成したことによる製造コストの低減と、動作信頼性の向上とを実現した薄膜トランジスタを提供することができる。
本発明は、上記課題を解決するために、基板上に形成された半導体層と電極部材とを具備した薄膜トランジスタであって、前記電極部材が、ともに金属材料からなるバリア層と基体層とを、液相法を用いて順に積層形成してなる構造を備えており、前記バリア層を構成する金属材料が、Ｎｉ，Ｔｉ，Ｗ，Ｍｎから選ばれる１種又は２種以上の金属材料であることを特徴とする薄膜トランジスタを提供する。
この構成によれば、前記電極部材のうち下層に形成されたバリア層によって、基体層を構成する材料が、薄膜トランジスタの積層構造中の隣接層に対して拡散するのを防止することができ、薄膜トランジスタの性能低下や特性変化が生じるのを防止することができる。したがって本構成によれば、液相法を用いて電極部材を形成したことによる製造コストの低減と、動作信頼性の向上とを実現した薄膜トランジスタを提供することができる。
本発明の薄膜トランジスタは、前記基体層を構成する金属材料が、Ａｇ，Ｃｕ，Ａｌから選ばれる１種又は２種以上の金属材料であることが好ましい。これらの金属材料で基体層を形成することで、電極部材の電気抵抗を低減することができる。
本発明の薄膜トランジスタは、半導体層と、該半導体層に導電接続されたソース電極及びドレイン電極を具備しており、前記ソース電極及び／又はドレイン電極が、前記バリア層と基体層との積層構造を備えている構成とすることが好ましい。この構成によれば、前記ソース電極ないしドレイン電極においても基体層の構成元素が隣接層へ拡散するのを防止することができる。典型的には上記ソース電極及び／又はドレイン電極はＴＦＴを構成する半導体層と電気的に接続されるものであるので、前記バリア層が設けられていることで、基体層の構成元素が半導体層へ拡散するのを効果的に防止することができ、動作信頼性に優れた薄膜トランジスタを得ることができる。
本発明は、上記課題を解決するために、基板上に形成された半導体層と電極部材とを具備した薄膜トランジスタであって、前記電極部材が、ともに金属材料からなる基体層と被覆層とを液相法を用いて順に積層形成してなる構造を備えており、前記被覆層を構成する金属材料が、Ｎｉ，Ｔｉ，Ｗ，Ｍｎから選ばれる１種又は２種以上の金属材料であることを特徴とする薄膜トランジスタを提供する。
この構成によれば、前記電極部材の上層部に形成された被覆層によって、基体層を構成する材料が薄膜トランジスタの積層構造中の隣接層に対して拡散するのを防止することができ、薄膜トランジスタの性能低下や特性変化が生じるのを防止することができる。したがって本構成によれば、液相法を用いて電極部材を形成したことによる製造コストの低減と、動作信頼性の向上とを実現した薄膜トランジスタを提供することができる。
本発明の薄膜トランジスタは、前記基体層を構成する金属材料が、Ａｇ，Ｃｕ，Ａｌから選ばれる１種又は２種以上の金属材料であることが好ましい。これらの金属材料で基体層を形成することで、電極部材の電気抵抗を低減することができる。
本発明の薄膜トランジスタは、半導体層と、該半導体層と基板との間に形成されたゲート電極とを具備したボトムゲート型であり、前記ゲート電極が、前記基体層と被覆層との積層構造を備えている構成とすることが好ましい。この構成によれば、ゲート電極の半導体層側に前記被覆層が配置されるので、ゲート電極を構成する基体層の構成元素が、半導体層ないし半導体層との間に設けられるゲート絶縁膜に拡散するのを防止することができ、薄膜トランジスタの性能低下等が生じるのを効果的に防止することができる。
本発明の薄膜トランジスタは、半導体層と、該半導体層に導電接続されたソース電極及びドレイン電極を具備しており、前記ソース電極及び／又はドレイン電極が、前記基体層と被覆層との積層構造を備えている構成とすることが好ましい。この構成によれば、前記ソース電極ないしドレイン電極においても基体層の構成元素が隣接層へ拡散するのを防止することができる。したがって、例えば電子デバイスへの実装では、当該薄膜トランジスタと隣接して他の構成部材が設けられることになるが、上記構成を採用することで他の構成部材に対して電極の構成元素が拡散するのを効果的に防止することができ、電子デバイスの動作信頼性確保に大いに寄与するものである。
本発明の薄膜トランジスタは、少なくとも前記半導体層の形成後において、２５０℃以下で熱処理されてなることを特徴とする。
この構成によれば、熱処理の影響による半導体層の水素脱離が効果的に抑えられ、当該水素脱離に起因するＯＮ抵抗の上昇やキャリア移動度の低下を防止できることから、動作信頼性に優れた薄膜トランジスタを製造することができる。
本発明の電気光学装置は、先に記載の本発明の薄膜トランジスタを具備したことを特徴とする。この構成によれば、動作信頼性に優れたスイッチング素子を具備し、また安価に製造可能な電気光学装置が提供される。
本発明の電子機器は、先に記載の本発明の電気光学装置を具備したことを特徴とする。
この構成によれば、優れた信頼性を具備し、かつ安価に提供可能な電子機器が得られる。
（液晶表示装置）
図１は、本発明の電気光学装置の一実施の形態である液晶表示装置１００を示す等価回路図である。本実施の形態の液晶表示装置１００において、画像表示領域を構成するマトリクス状に配置された複数のドットには、画素電極１９と当該画素電極１９を制御するためのスイッチング素子であるＴＦＴ６０とがそれぞれ形成されており、画像信号が供給されるデータ線（電極配線）１６が当該ＴＦＴ６０のソースに電気的に接続されている。データ線１６に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線１６に対してグループ毎に供給される。また、走査線（電極配線）１８ａがＴＦＴ６０のゲートに電気的に接続されており、複数の走査線１８ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極１９はＴＦＴ６０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ６０を一定期間だけオンすることにより、データ線１６から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
画素電極１９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。そして、この印加される電圧レベルに応じて液晶の分子集合の配向や秩序が変化するのを利用して光を変調し、任意の階調表示を可能にしている。また各ドットには、液晶に書き込まれた画像信号がリークするのを防止するために、画素電極１９と共通電極との間に形成される液晶容量と並列に蓄積容量１７が付加されている。符号１８ｂはこの蓄積容量１７の一側の電極に接続された容量線である。
次に、図２は、液晶表示装置１００の全体構成図である。液晶表示装置１００は、ＴＦＴアレイ基板１０と、対向基板２５とが、平面視略矩形枠状のシール材５２を介して貼り合わされた構成を備えており、前記両基板１０，２５の間に挟持された液晶が、シール材５２によって前記基板間に封入されたものとなっている。なお、図２では、対向基板２５の外周端が、シール材５２の外周端に平面視で一致するように表示している。
シール材５２の内側の領域には、遮光性材料からなる遮光膜（周辺見切り）５３が矩形枠状に形成されている。シール材５２の外側の周辺回路領域には、データ線駆動回路２０１と実装端子２０２とがＴＦＴアレイ基板１０の一辺に沿って配設されており、この一辺と隣接する２辺に沿ってそれぞれ走査線駆動回路１０４，１０４が設けられている。ＴＦＴアレイ基板１０の残る一辺には、前記走査線駆動回路１０４，１０４間を接続する複数の配線１０５が形成されている。また、対向基板２５の角部には、ＴＦＴアレイ基板１０と対向基板２５との間で電気的導通をとるための複数の基板間導通材１０６が配設されている。
次に、図３は、液晶表示装置１００の画素構成を示す平面構成図である。図３に示すように、液晶表示装置１００の表示領域には、複数の走査線１８ａが図示左右方向に延在しており、これらの走査線に交差する方向に複数のデータ線１６が延在している。図３において、走査線１８ａとデータ線１６とに囲まれた平面視矩形状の領域がドット領域である。１つのドット領域に対応して３原色のうち１色のカラーフィルタが形成され、図示した３つのドット領域で３色の着色部２２Ｒ，２２Ｇ，２２Ｂを有する１つの画素領域を形成している。これらの着色部２２Ｒ，２２Ｇ，２２Ｂは、液晶表示装置１００の表示領域内に周期的に配列されている。
図３に示す各ドット領域内には、ＩＴＯ（インジウム錫酸化物）等の透光性の導電膜からなる平面視略矩形状の画素電極１９が設けられており、画素電極１９と、走査線１８ａ、データ線１６との間に、ＴＦＴ６０が介挿されている。ＴＦＴ６０は、半導体層３３と、半導体層３３の下層側（基板側）に設けられたゲート電極８０ａと、半導体層３３の上層側に設けられたソース電極３４と、ドレイン電極３５とを備えて構成されている。半導体層３３とゲート電極８０ａとが対向する領域には、ＴＦＴ６０のチャネル領域が形成されており、その両側の半導体層には、ソース領域、及びドレイン領域が形成されている。
ゲート電極８０ａは、走査線１８ａの一部をデータ線１６の延在方向に分岐して形成されており、その先端部において、半導体層３３と図示略の絶縁膜（ゲート絶縁膜）を介して紙面垂直方向に対向している。ソース電極３４は、データ線１６の一部を走査線１８ａの延在方向に分岐して形成されており、半導体層３３（ソース領域）と電気的に接続されている。ドレイン電極３５の一端（図示左端）側は、前記半導体層３３（ドレイン領域）と電気的に接続されており、ドレイン電極３５の他端（図示右端）側は画素電極１９と電気的に接続されている。
上記構成のもとＴＦＴ６０は、走査線１８ａを介して入力されるゲート信号により所定期間だけオン状態とされることで、データ線１６を介して供給される画像信号を、所定のタイミングで液晶に対して書き込むスイッチング素子として機能するようになっている。
図４は、図３のＢ−Ｂ'線に沿うＴＦＴアレイ基板１０の断面構成図である。同図に示す断面構造をみると、ＴＦＴアレイ基板１０は、ガラス基板Ｐの内面側（図示上面側）に形成されたＴＦＴ６０と、画素電極１９とを主体として構成されている。ガラス基板Ｐ上に、一部が開口されたバンク３０が形成され、このバンク３０の開口部にゲート電極８０ａが埋設されている。ゲート電極８０ａは、ガラス基板Ｐ上に、Ａｇ，Ｃｕ，Ａｌ等の金属材料からなる第１電極層（基体層）８１と、Ｎｉ，Ｔｉ，Ｗ，Ｍｎ等の金属材料からなる第２電極層（被覆層、外面層）８２とを積層してなる構成を備えている。
バンク３０上のゲート電極８０ａを含む領域に、酸化シリコンや窒化シリコン等からなるゲート絶縁膜８３が形成されており、このゲート絶縁膜８３上であってゲート電極８０ａと平面的に重なる位置に半導体層３３が形成されている。半導体層３３は、アモルファスシリコン層８４と、このアモルファスシリコン層８４上に積層されたＮ+シリコン層８５とからなる。Ｎ+シリコン層８５は、アモルファスシリコン層８４上で平面的に離間された２つの部位に分割されており、一方（図示左側）のＮ+シリコン層８５は、ゲート絶縁膜８３上と当該Ｎ+シリコン層８５上とに跨って形成されたソース電極３４と電気的に接続され、他方のＮ+シリコン層８５は、ゲート絶縁膜８３上と当該Ｎ+シリコン層８５とに跨って形成されたドレイン電極３５と電気的に接続されている。
ソース電極３４は、バリア金属膜（バリア層、外面層）６１ａと、ソース電極膜（基体層）６６と、被覆金属膜（被覆層、外面層）６８ａとを積層してなる３層構造の電極部材であり、ドレイン電極３５は、バリア金属膜（バリア層、外面層）６１ａと、ドレイン電極膜（基体層）６７と、被覆金属膜（被覆層、外面層）６８ａとを積層してなる３層構造の電極部材である。バリア金属膜６１ａは、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｍｎ（マンガン）等から選ばれる１種又は２種以上の金属材料を用いて形成され、ソース電極膜６６及びドレイン電極膜６７は、Ａｇ（銀）、Ｃｕ（銅）、Ａｌ（アルミニウム）等から選ばれる１種又は２種以上の金属材料を用いて形成され、被覆金属膜６８ａは、上記バリア金属膜６１ａと同様、Ｎｉ，Ｔｉ，Ｗ，Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成されている。
なお、図３に示したように、データ線１６とソース電極３４、及び走査線１８ａとゲート電極８０ａとは、それぞれ一体に形成されているので、データ線１６はソース電極３４と同様の３層構造を備えた電極部材となっており、走査線１８ａはゲート電極８０ａと同様の２層構造を備えた電極部材となっている。
ドレイン電極３５の一部表面と、ソース電極３４とを覆うように、バンク３１ｃが形成されている。このバンク３１ｃは、実際には、図３に示した各画素電極１９に対応する開口部を具備した平面視略格子状を成してガラス基板Ｐ上に形成されており、液晶表示装置１００の製造時に、液相法を用いて画素電極１９をパターン形成するための仕切部材として用いられるものである。画素電極１９は、図４に示すように、絶縁膜３１ｃから図示右側へ突出しているドレイン電極３５の上面及び側面と当接するように形成され、ドレイン電極３５と電気的に接続されている。
なお、実際には、画素電極１９及び絶縁膜３１ｃの表面には、液晶の初期配向状態を制御するための配向膜が形成されており、ガラス基板Ｐの外面側には、液晶層に入射する光の偏光状態を制御するための位相差板や偏光板が設けられている。さらに、ＴＦＴアレイ基板１０の外側（パネル背面側）には、透過型ないし半透過反射型の液晶表示装置の場合の照明手段として用いられるバックライトが設けられている。
対向基板２５については、詳細な図示は省略するが、ガラス基板Ｐと同様の基板の内面（ＴＦＴアレイ基板１０との対向面）側に、図３に示した着色部２２Ｒ、２２Ｇ、２２Ｂを配列形成してなるカラーフィルタ層と、平面ベタ状の透光性導電膜からなる対向電極とを積層した構成を備えている。また、前記対向電極上にＴＦＴアレイ基板１０と同様の配向膜が形成されており、基板外面側には、必要に応じて位相差板や偏光板が配設されたものとなっている。
また、ＴＦＴアレイ基板１０と対向基板２５との間に封止された液晶層は、主として液晶分子で構成されている。この液晶層を構成する液晶分子としては、ネマチック液晶、スメクチック液晶など配向し得るものであればいかなる液晶分子を用いても構わないが、ＴＮ型液晶パネルの場合、ネマチック液晶を形成させるものが好ましく、例えば、フェニルシクロヘキサン誘導体液晶、ビフェニル誘導体液晶、ビフェニルシクロヘキサン誘導体液晶、テルフェニル誘導体液晶、フェニルエーテル誘導体液晶、フェニルエステル誘導体液晶、ビシクロヘキサン誘導体液晶、アゾメチン誘導体液晶、アゾキシ誘導体液晶、ピリミジン誘導体液晶、ジオキサン誘導体液晶、キュバン誘導体液晶等が挙げられる。
以上の構成を備えた本実施形態の液晶表示装置１００は、バックライトから入射した光を、電圧印加により配向状態を制御された液晶層で変調することで、任意の階調表示を行えるようになっている。また各ドットに着色部２２Ｒ、２２Ｇ、２２Ｂが設けられているので、各画素毎に３原色（Ｒ，Ｇ，Ｂ）の色光を混色して任意のカラー表示を行えるようになっている。
本実施形態の液晶表示装置１００では、ＴＦＴ６０のゲート電極８０ａ、ソース電極３４、ドレイン電極３５、及び画素電極１９が液相法を用いてパターン形成されたものとなっている。そして、ソース電極３４が、基体層であるソース電極膜６６上に被覆層（外面層）である被覆金属膜６８ａを積層した構造を備える一方、ドレイン電極３５が基体層であるドレイン電極膜６７上に被覆層（外面層）である被覆金属膜６８ａを積層した構造を備えていることで、前記被覆金属膜６８ａによって、上記電極膜６６，６７を構成するＡｇ，Ｃｕ，Ａｌ等の金属材料が絶縁膜３１ｃへ拡散するのを効果的に防止できるようになっている。なお、この被覆金属膜６８ａは、拡散が問題にならない場合には、省略することができる。
また、ソース電極３４及びドレイン電極３５は、バリア金属膜６１ａ上に、基体層であるソース電極膜６６及びドレイン電極膜６７をそれぞれ積層した構造を具備している。これにより、基体層である電極膜６６，６７を構成するＡｇやＣｕ、Ａｌ等がＮ+シリコン層８５やアモルファスシリコン層８４に拡散するのを、上記バリア金属膜６１ａによって良好に防止することができ、前記拡散によってＴＦＴ６０の動作不良や性能低下が生じるのを防止することができる。
また、液晶表示装置１００では、ドットを構成するＴＦＴ６０や画素電極１９に液相法を用いて形成された電極部材が使用されているので、高価な真空装置を用いたプロセスを減らし、また材料の使用効率を高めることができ、液晶表示装置の低コスト化を図ることができる。
また、ゲート電極８０ａが、第１電極層８１と第２電極層８２とを積層した２層構造となっているので、被覆層（外面層）である第２電極層８２によって、基体層である第１電極層８１を構成するＡｇやＣｕ，Ａｌがゲート絶縁膜８３へ拡散するのを効果的に防止することができる。これにより、前記拡散によってＴＦＴ６０に動作不良や移動度の低下等が生じるのを防止することができる。
また本実施形態の液晶表示装置１００では、実装端子２０２…が、ソース電極３４（データ線１６）又はゲート電極８０ａ（走査線１８ａ）と同様の構成を具備して同層に形成されていてもよい。すなわち、実装端子２０２が、ソース電極３４ないしゲート電極８０ａの形成工程にてこれらと同時に形成されたものであってもよい。このような構成とするならば、実装端子２０２が、その表面にＮｉ，Ｔｉ，Ｗ等からなる被覆層を有するものとなり、当該実装端子２０２に対して外部回路のハンダ接合を行う場合に、良好な接合性を得ることができる。これは、実装端子２０２の表面に基体層を構成するＡｇ，Ｃｕ，Ａｌ等が露出している場合と、前記Ｎｉ等からなる被覆層が形成されている場合とでは、後者の構成の方が、良好な濡れ性をもってハンダを付着させることができるからである。
なお、本実施形態ではゲート電極８０ａを、第１電極層８１と第２電極層８２とからなる２層構造としているが、第１電極層８１とガラス基板Ｐとの間に、両者の密着性を向上させるための密着層を設けてもよい。この密着層は、例えばＭｎにより形成することができ、Ｍｎ微粒子を分散させた液体材料を用いた液相法によって形成することができる。
（薄膜トランジスタの製造方法）
次に、本発明の薄膜トランジスタの製造方法を含むＴＦＴアレイ基板の製造方法について、その実施形態を図５から図１１を参照しつつ説明する。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
［液滴吐出装置］
まず、本製造方法の複数の工程で用いられる液滴吐出装置について説明する。本製造方法では、液滴吐出装置に備えられた液滴吐出ヘッドのノズルから導電性微粒子を含むインク（液体材料）を液滴状に吐出し、薄膜トランジスタを構成する各電極部材や電極を形成するものとしている。本実施形態で用いる液滴吐出装置としては、図５に示した構成のものを採用することができる。
図５（ａ）は、本実施形態で用いる液滴吐出装置ＩＪの概略構成を示す斜視図である。
液滴吐出装置ＩＪは、液滴吐出ヘッド３０１と、Ｘ軸方向駆動軸３０４と、Ｙ軸方向ガイド軸３０５と、制御装置ＣＯＮＴと、ステージ３０７と、クリーニング機構３０８と、基台３０９と、ヒータ３１５とを備えている。
ステージ３０７は、この液滴吐出装置ＩＪによりインク（液体材料）を設けられる基板Ｐを支持するものであって、基板Ｐを基準位置に固定する不図示の固定機構を備えている。
液滴吐出ヘッド３０１は、複数の吐出ノズルを備えたマルチノズルタイプの液滴吐出ヘッドであり、長手方向とＹ軸方向とを一致させている。複数の吐出ノズルは、液滴吐出ヘッド３０１の下面にＹ軸方向に並んで一定間隔で設けられている。液滴吐出ヘッド３０１の吐出ノズルからは、ステージ３０７に支持されている基板Ｐに対して、上述した導電性微粒子を含むインクが吐出される。
Ｘ軸方向駆動軸３０４には、Ｘ軸方向駆動モータ３０２が接続されている。Ｘ軸方向駆動モータ３０２はステッピングモータ等であり、制御装置ＣＯＮＴからＸ軸方向の駆動信号が供給されると、Ｘ軸方向駆動軸３０４を回転させる。Ｘ軸方向駆動軸３０４が回転すると、液滴吐出ヘッド３０１はＸ軸方向に移動する。
Ｙ軸方向ガイド軸３０５は、基台３０９に対して動かないように固定されている。ステージ３０７は、Ｙ軸方向駆動モータ３０３を備えている。Ｙ軸方向駆動モータ３０３はステッピングモータ等であり、制御装置ＣＯＮＴからＹ軸方向の駆動信号が供給されると、ステージ３０７をＹ軸方向に移動する。
制御装置ＣＯＮＴは、液滴吐出ヘッド３０１に液滴の吐出制御用の電圧を供給する。また、Ｘ軸方向駆動モータ３０２に液滴吐出ヘッド３０１のＸ軸方向の移動を制御する駆動パルス信号を、Ｙ軸方向駆動モータ３０３にステージ３０７のＹ軸方向の移動を制御する駆動パルス信号を供給する。
クリーニング機構３０８は、液滴吐出ヘッド３０１をクリーニングするものである。クリーニング機構３０８には、図示しないＹ軸方向の駆動モータが備えられている。このＹ軸方向の駆動モータの駆動により、クリーニング機構は、Ｙ軸方向ガイド軸３０５に沿って移動する。クリーニング機構３０８の移動も制御装置ＣＯＮＴにより制御される。
ヒータ３１５は、ここではランプアニールにより基板Ｐを熱処理する手段であり、基板Ｐ上に塗布された液体材料に含まれる溶媒の蒸発及び乾燥を行う。このヒータ３１５の電源の投入及び遮断も制御装置ＣＯＮＴにより制御される。
液滴吐出装置ＩＪは、液滴吐出ヘッド３０１と基板Ｐを支持するステージ３０７とを相対的に走査しつつ基板Ｐに対して液滴を吐出する。ここで、以下の説明において、Ｘ軸方向を走査方向、Ｘ軸方向と直交するＹ軸方向を非走査方向とする。したがって、液滴吐出ヘッド３０１の吐出ノズルは、非走査方向であるＹ軸方向に一定間隔で並んで設けられている。なお、図５（ａ）では、液滴吐出ヘッド３０１は、基板Ｐの進行方向に対し直角に配置されているが、液滴吐出ヘッド３０１の角度を調整し、基板Ｐの進行方向に対して交差させるようにしてもよい。このようにすれば、液滴吐出ヘッド３０１の角度を調整することで、ノズル間のピッチを調節することができる。また、基板Ｐとノズル面との距離を任意に調節できるようにしてもよい。
図５（ｂ）は、ピエゾ方式による液体材料の吐出原理を説明するための液滴吐出ヘッドの概略構成図である。
図５（ｂ）において、液体材料（インク；機能液）を収容する液体室３２１に隣接してピエゾ素子３２２が設置されている。液体室３２１には、液体材料を収容する材料タンクを含む液体材料供給系３２３を介して液体材料が供給される。ピエゾ素子３２２は駆動回路３２４に接続されており、この駆動回路３２４を介してピエゾ素子３２２に電圧を印加し、ピエゾ素子３２２を変形させて液体室３２１を弾性変形させる。そして、この弾性変形時の内容積の変化によってノズル３２５から液体材料が吐出されるようになっている。
この場合、印加電圧の値を変化させることにより、ピエゾ素子３２２の歪み量を制御することができる。また、印加電圧の周波数を変化させることにより、ピエゾ素子３２２の歪み速度を制御することができる。ピエゾ方式による液滴吐出は材料に熱を加えないため、材料の組成に影響を与えにくいという利点を有する。
［インク（液体材料）］
ここで、本実施形態に係る製造方法で用いられる、液滴吐出ヘッド３０１からの吐出に好適なインク（液体材料）について説明する。
本実施形態で用いる電極部材形成用のインク（液体材料）は、導電性微粒子を分散媒に分散させた分散液、若しくはその前駆体からなるものである。導電性微粒子として、例えば金、銀、銅、パラジウム、ニオブ及びニッケル等を含有する金属微粒子の他、これらの前駆体、合金、酸化物、並びに導電性ポリマーやインジウム錫酸化物等の微粒子などが用いられる。これらの導電性微粒子は、分散性を向上させるために表面に有機物などをコーティングして使うこともできる。導電性微粒子の粒径は１ｎｍ〜０．１μｍ程度であることが好ましい。０．１μｍより大きいと、後述する液体吐出ヘッド３０１のノズルに目詰まりが生じるおそれがあるだけでなく、得られる膜の緻密性が悪化する可能性がある。また、１ｎｍより小さいと、導電性微粒子に対するコーティング剤の体積比が大きくなり、得られる膜中の有機物の割合が過多となる。
分散媒としては、上記の導電性微粒子を分散できるもので、凝集を起こさないものであれば特に限定されない。例えば、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、ｎ−ヘプタン、ｎ−オクタン、デカン、ドデカン、テトラデカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系化合物、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系化合物、さらにプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性化合物を例示できる。これらのうち、微粒子の分散性と分散液の安定性、また液滴吐出法（インクジェット法）への適用の容易さの点で、水、アルコール類、炭化水素系化合物、エーテル系化合物が好ましく、より好ましい分散媒としては、水、炭化水素系化合物を挙げることができる。
上記導電性微粒子の分散液の表面張力は０．０２Ｎ／ｍ〜０．０７Ｎ／ｍの範囲内であることが好ましい。インクジェット法にて液体を吐出する際、表面張力が０．０２Ｎ／ｍ未満であると、インク組成物のノズル面に対する濡れ性が増大するため飛行曲りが生じやすくなり、０．０７Ｎ／ｍを超えるとノズル先端でのメニスカスの形状が安定しないため吐出量や、吐出タイミングの制御が困難になる。表面張力を調整するため、上記分散液には、基板との接触角を大きく低下させない範囲で、フッ素系、シリコーン系、ノニオン系などの表面張力調節剤を微量添加するとよい。ノニオン系表面張力調節剤は、液体の基板への濡れ性を向上させ、膜のレベリング性を改良し、膜の微細な凹凸の発生などの防止に役立つものである。上記表面張力調節剤は、必要に応じて、アルコール、エーテル、エステル、ケトン等の有機化合物を含んでもよい。
上記分散液の粘度は１ｍＰａ・ｓ〜５０ｍＰａ・ｓであることが好ましい。インクジェット法を用いて液体材料を液滴として吐出する際、粘度が１ｍＰａ・ｓより小さい場合にはノズル周辺部がインクの流出により汚染されやすく、また粘度が５０ｍＰａ・ｓより大きい場合は、ノズル孔での目詰まり頻度が高くなり円滑な液滴の吐出が困難となるだけでなく、液滴の吐出量が減少する。
［ＴＦＴアレイ基板の製造方法］
以下、図６から図１０を参照してＴＦＴアレイ基板の各製造工程について説明する。図６から図１０は、本実施形態の製造方法における一連の工程を示す断面工程図である。
本実施形態の製造方法は、ガラス基板上にバンクを形成し、このバンクに囲まれた領域に液滴吐出装置を用いた液滴吐出法により電極パターン及び配線パターンを形成することで薄膜トランジスタを作製し、ＴＦＴアレイ基板を製造する方法である。
＜ゲート電極形成工程＞
まず、図６の各図に示すように、基体となるガラス基板Ｐを用意し、その一面側にバンク３０を形成した後、バンク３０に設けた開口部３０ａに対し所定のインクを滴下することで、開口部３０ａ内にゲート電極８０ａを形成する。このゲート電極形成工程は、バンク形成工程と、撥液化処理工程と、第１電極層形成工程と、第２電極層形成工程と、焼成工程と、を含むものとなっている。
｛バンク形成工程｝
まず、ゲート電極８０ａ（及び走査線１８ａ）をガラス基板上に所定パターンで形成するために、図６（ａ）に示すように、ガラス基板Ｐ上に所定パターンの開口部３０ａを有するバンク３０を形成する。バンク３０は、基板面を平面的に区画する仕切部材であり、このバンクの形成にはフォトリソグラフィ法や印刷法等、任意の方法を用いることができる。例えば、フォトリソグラフィ法を使用する場合は、スピンコート、スプレーコート、ロールコート、ダイコート、ディップコート等所定の方法で、ガラス基板Ｐ上に形成するバンクの高さに合わせてアクリル樹脂等の有機系感光性材料を塗布して感光性材料層を形成する。そして、形成したいバンク形状に合わせて感光性材料層に対して紫外線を照射することで、ゲート電極用の開口部３０ａを備えたバンク３０を形成する。また、バンク３０は、ポリシラザンを含む液体材料等を用いて形成した無機物の構造体であってもよい。
｛撥液化処理工程｝
次に、バンク３０に対し撥液化処理を行い、その表面に撥液性を付与する。撥液化処理としては、例えば大気雰囲気中でテトラフルオロメタンを処理ガスとするプラズマ処理法（ＣＦ4プラズマ処理法）を採用することができる。ＣＦ4プラズマ処理の条件は、例えばプラズマパワーが５０ｋＷ〜１０００ｋＷ、４フッ化メタンガス流量が５０ｍｌ／ｍｉｎ〜１００ｍｌ／ｍｉｎ、プラズマ放電電極に対する基板搬送速度が０．５ｍｍ／ｓｅｃ〜１０２０ｍｍ／ｓｅｃ、基板温度が７０℃〜９０℃である。なお、処理ガスとしては、テトラフルオロメタン（四フッ化炭素）に限らず、他のフルオロカーボン系のガスを用いることもできる。
このような撥液化処理を行うことにより、バンク３０には、これを構成する樹脂中にフッ素基が導入され、高い撥液性が付与される。
また、上記撥液化処理に先立って、開口部３０ａの底面に露出されたガラス基板Ｐの表面を清浄化する目的で、Ｏ2プラズマを用いたアッシング処理やＵＶ（紫外線）照射処理を行っておくことが好ましい。この処理を行うことで、ガラス基板Ｐ表面のバンクの残渣を除去することができ、撥液化処理後のバンク３０の接触角と当該基板表面の接触角との差を大きくすることができ、後段の工程で開口部３０ａ内に配される液滴を正確に開口部３０ａの内側に閉じ込めることができる。また、バンク３０がアクリル樹脂やポリイミド樹脂からなるものである場合、ＣＦ4プラズマ処理に先立ってバンク３０をＯ2プラズマに曝しておくと、よりフッ素化（撥液化）されやすくなるという性質があるので、バンク３０をこれらの樹脂材料で形成している場合には、ＣＦ4プラズマ処理に先立ってＯ2アッシング処理を施すことが好ましい。
上記Ｏ2アッシング処理は、具体的には、基板Ｐに対しプラズマ放電電極からプラズマ状態の酸素を照射することで行う。処理条件としては、例えばプラズマパワーが５０Ｗ〜１０００Ｗ、酸素ガス流量が５０ｍｌ／ｍｉｎ〜１００ｍｌ／ｍｉｎ、プラズマ放電電極に対する基板Ｐの板搬送速度が０．５１０ｍｍ／ｓｅｃ〜１０ｍｍ／ｓｅｃ、基板温度が７０℃〜９０℃である。
なお、バンク３０に対する撥液化処理（ＣＦ4プラズマ処理）により、先に行われた残渣処理により親液化された基板Ｐ表面に対し多少は影響があるものの、特に基板Ｐがガラス等からなる場合には、撥液化処理によるフッ素基の導入が起こりにくいため、基板Ｐの親液性、すなわち濡れ性が実質上損なわれることはない。また、バンク３０については、撥液性を有する材料（例えばフッ素基を有する樹脂材料）によって形成することにより、その撥液処理を省略するようにしてもよい。
｛第１電極層形成工程｝
次に、図６（ｂ）に示すように、開口部３０ａに対して、液滴吐出装置ＩＪの液滴吐出ヘッド３０１から第１電極層形成用インク８１ａを滴下する。ここでは、導電性微粒子としてＡｇ（銀）を用い、溶媒（分散媒）としてジエチレングリコールジエチルエールを用いたインク８１ａを吐出配置する。このとき、バンク３０の表面には撥液性が付与されており、開口部３０ａの底面部の基板表面には親液性が付与されているので、吐出された液滴の一部がバンク３０に載っても、バンク表面で弾かれて開口部３０ａ内に滑り込むようになっている。
次いで、電極形成用インクからなる液滴を吐出した後、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。本実施形態では、例えば１８０℃で６０分間程度の加熱を行う。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、特に限定されないが、赤外線ランプ、キセノンランプ、ＹＡＧレーザ、アルゴンレーザ、炭酸ガスレーザ、ＸｅＦ、ＸｅＣｌ、ＸｅＢｒ、ＫｒＦ、ＫｒＣｌ、ＡｒＦ、ＡｒＣｌなどのエキシマレーザなどを光源として使用することができる。これらの光源は一般には、出力１０Ｗ〜５０００Ｗの範囲のものが用いられるが、本実施形態では１００Ｗ〜１０００Ｗの範囲で十分である。この中間乾燥工程を行うことにより、図６（ｃ）に示すように、固体の第１電極層８１が形成される。
｛第２電極層形成工程｝
次に、図６（ｃ）に示すように、液滴吐出装置による液滴吐出法を用いて、第２電極層形成用インク８２ａを、バンク３０の開口部３０ａに配置する。ここでは、導電性微粒子としてＮｉ（ニッケル）を用い、溶媒（分散媒）として水およびジエタノールアミンを用いたインク（液体材料）を吐出配置する。このとき、バンク３０の表面には撥液性が付与されており、開口部３０ａの底面部の基板表面には親液性が付与されているので、吐出された液滴の一部がバンク３０に載っても、バンク表面で弾かれて開口部３０ａ内に滑り込むようになっている。ただし、開口部３０ａの内部に先に形成されている第１電極層８１の表面は、本工程で滴下するインク８２ａに対して高い親和性を有しているとは限らないため、インク８２ａの滴下に先立って、第１電極層８１上にインク８２ａの濡れ性を改善するための中間層を形成してもよい。この中間層は、インク８２ａを構成する分散媒の種類に応じて適宜選択されるが、本実施形態のようにインク８２ａが水系の分散媒を用いている場合には、例えば酸化チタンからなる中間層を形成しておけば、中間層表面で極めて良好な濡れ性が得られる。
液滴を吐出した後、分散媒の除去のため、必要に応じて乾燥処理をする。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱についても、窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先の第１電極層形成工程後の中間乾燥工程で挙げたものを用いることができる。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。この中間乾燥工程を行うことにより、図６（ｄ）に示すように、第１電極層８１上に固体の第２電極層８２が形成される。
｛焼成工程｝
吐出工程後の乾燥膜は、微粒子間の電気的接触を向上させるために、分散媒を完全に除去する必要がある。また、液中での分散性を向上させるために有機物などのコーティング剤が導電性微粒子の表面にコーティングされている場合には、このコーティング剤も除去する必要がある。そのため、吐出工程後の基板には熱処理及び／又は光処理が施される。
この熱処理及び／又は光処理は通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定されるが、係る構成でも、前記第１電極層及び第２電極層が先に挙げた材料を用いて形成されているので、２５０℃以下の焼成温度とすることができる。ただし本工程では、基板Ｐ上に半導体層は設けられていないので、バンク３０の耐熱温度の範囲内で焼成温度を高めることができ、例えば２５０℃以上、あるいは３００℃程度の焼成温度とすることでさらに良好な導電性を具備した金属配線を形成することができる。
以上の工程により、吐出工程後の乾燥膜は微粒子間の電気的接触が確保され、導電性膜に変換され、バンク３０の開口部３０ａに第１電極層８１と第２電極層８２とを積層してなるゲート電極８０ａが形成される。また、図３に示したように、ゲート電極８０ａと一体の走査線１８ａも上記工程によってガラス基板Ｐ上に形成される。
また焼成工程後の第１電極層８１の膜厚は５００ｎｍ〜１５００ｎｍ程度、第２電極層８２の膜厚は、２０ｎｍ〜４００ｎｍ程度とすることが好ましい。第２電極層８２の膜厚が２０ｎｍ未満では、第１電極層８１からゲート絶縁膜８３への金属元素の拡散を十分に防止することができず、４００ｎｍを超える膜厚では、ゲート電極８０ａ（及び走査線１８ａ）の抵抗が上昇するため好ましくない。
なお、上記各工程では、Ａｇからなる第１電極層８１と、Ｎｉからなる第２導電層８２とを形成し、これら第１電極層８１と第２電極層８２の積層体によりゲート電極８０ａを形成しているが、これら第１電極層８１は、Ａｇ以外の金属、例えばＣｕやＡｌ、あるいはこれらの金属を主成分とする合金であっても構わない。また、第２電極層８２は、Ｎｉ以外のＴｉやＷ、Ｍｎ、あるいはこれらの金属を主成分とする合金であっても構わない。
＜ゲート絶縁膜形成工程＞
次に、ゲート電極８０ａおよびバンク３０上に窒化珪素からなるゲート絶縁膜８３を形成する。このゲート絶縁膜８３は、例えばプラズマＣＶＤ法により全面成膜した後、フォトリソグラフィ法により適宜パターニングすることで形成することができる。ＣＶＤ工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ2Ｈ5）4）と酸素、ジシランとアンモニア等が好適で、形成するゲート絶縁膜８３の膜厚は１５０ｎｍ〜４００ｎｍ程度である。
＜半導体層形成工程＞
次に、図７（ａ）に示す半導体層３３をゲート絶縁膜８３上に形成する。この半導体層３３は、ゲート絶縁膜８３を形成した基板Ｐの全面に、１５０ｎｍ〜２５０ｎｍ程度の膜厚のアモルファスシリコン膜と、膜厚５０ｎｍ〜１００ｎｍ程度のＮ+シリコン膜とをプラズマＣＶＤ法等により積層形成し、フォトリソグラフィ法により所定形状にパターニングすることで得られる。アモルファスシリコン膜の形成工程で用いる原料ガスとしては、ジシランやモノシランが好適である。続くＮ+シリコン膜の形成工程では、上記アモルファスシリコン膜の形成で用いた成膜装置に、Ｎ+シリコン層形成用の原料ガスを導入して成膜を行うことができる。
その後、上記アモルファスシリコン膜およびＮ+シリコン膜を、フォトリソグラフィ法により図７（ａ）に示す形状にパターニングすることで、ゲート絶縁膜８３上に所定平面形状のアモルファスシリコン層８４とＮ+シリコン層８５とが積層された半導体層３３が得られる。パターニングに際しては、Ｎ+シリコン膜の表面に、図示の半導体層３３の側断面形状と同様の略凹形のレジストを選択配置し、係るレジストをマスクにしてエッチングを行う。このようなパターニング法によりゲート電極８０ａと平面的に重なる領域にてＮ+シリコン層８５が選択的に除去されて２つの領域に分割され、これらのＮ+シリコン層８５，８５が、それぞれソースコンタクト領域及びドレインコンタクト領域を形成する。
＜電極形成工程＞
次に、半導体層３３が形成されたガラス基板Ｐ上に、図４に示したソース電極３４及びドレイン電極３５を形成する。この電極形成工程は、バンク形成工程と、撥液化工程と、バリア金属膜形成工程と、電極膜形成工程と、被覆金属膜形成工程と、焼成工程と、を含むものである。
｛バンク形成工程｝
アモルファスシリコン層８４、Ｎ+シリコン層８５を形成したならば、ソース電極及びドレイン電極を形成するためのバンクをガラス基板Ｐ上に形成する。バンクの形成はフォトリソグラフィ法や印刷法等、任意の方法で行うことができる。例えば、フォトリソグラフィ法を使用する場合は、スピンコート、スプレーコート、ロールコート、ダイコート、ディップコート等所定の方法で、形成するバンクの高さに合わせてアクリル樹脂等を主体とする有機系感光性材料を塗布して感光性材料層を形成し、その後バンク形状に合わせて感光性材料層に対して紫外線を照射する。
ここでは、２種類のバンク、つまり第１バンク部３１ｂと第２バンク部３１ａとを形成するものとしているが、まず第１バンク部３１ｂは、図７（ｂ）に示すように、アモルファスシリコン層８４及びＮ+シリコン層８５上であって、アモルファスシリコン層８４の略中央部に位置するように紫外線照射による感光を行う。すなわち、この第１バンク部３１ｂは、後段の工程で形成するソース電極とドレイン電極とを平面的に区画する仕切部材として形成される。一方、第２バンク部３１ａは、図７（ｂ）に示すように、アモルファスシリコン層８４の外側の領域に、アモルファスシリコン層８４を取り囲むように形成する。
また、バンク部３１ａ、３１ｂは、ポリシラザンを含む液体材料等を用いて形成した無機物の構造体であってもよい。無機材料のバンクを形成する場合、樹脂材料等の有機材料を用いてバンクを形成するのに比べ、硬化時の加熱温度が高くなる場合が多いが、上記ポリシラザンを含む液体材料では硬化温度は２５０℃以下でよい。このように硬化温度が２５０℃以下であるので、基板Ｐ上に既設の半導体層３３において水素脱離を生じることがなく、この水素脱離に起因する薄膜トランジスタのＯＮ抵抗の上昇やキャリア移動度の低下を防止することができるようになっている。
なお、各バンク部３１ａ、３１ｂ間におけるバンク形成時のレジスト（有機物）残渣を除去するために、残渣処理を施すことが好ましい。この残渣処理としては、紫外線を照射することにより残渣処理を行うＵＶ照射処理や大気雰囲気中で酸素を処理ガスとするＯ2アッシング処理等を選択できるが、ここではＯ2アッシング処理を実施する。アッシング処理の条件は、先のバンク３０のパターニング時に用いた条件と同等の条件でよい。
｛撥液化処理工程｝
続いて、各バンク部３１ａ、３１ｂに対し撥液化処理を行い、その表面に撥液性を付与する。撥液化処理としては、例えば大気雰囲気中でテトラフルオロメタンを処理ガスとするプラズマ処理法（ＣＦ4プラズマ処理法）を採用することができる。ＣＦ4プラズマ処理の条件は、バンク部３１ａ、３１ｂが先のバンク３０と同様の材質であれば、バンク３０に対するプラズマ処理の条件と同等でよい。このような撥液化処理を行うことにより、各バンク部３１ａ、３１ｂには、これを構成する樹脂中にフッ素基が導入され、高い撥液性が付与される。
なお、各バンク部３１ａ、３１ｂに対する撥液化処理により、先に行われた残渣処理により親液化されたゲート絶縁膜８３の表面に多少は影響があるものの、ゲート絶縁膜８３には撥液化処理によるフッ素基の導入が起こりにくいため、その親液性（濡れ性）を損なうことはない。また、各バンク部３１ａ、３１ｂを、撥液性を有する材料（例えばフッ素基を有する樹脂材料）によって形成している場合には撥液処理を省略することができる。
｛バリア金属膜形成工程｝
次に、図７（ｃ）に示すように、液滴吐出装置による液滴吐出法を用いて、図４に示したバリア金属膜６１ａを形成するためのインク（液体材料）６１を第１バンク部３１ｂと第２バンク部３１ａとに囲まれた領域に塗布する。ここでは、導電性微粒子としてＮｉを用い、溶媒（分散媒）として水およびジエタノールアミンを用いたインクを吐出する。
このバリア金属膜形成工程では、液滴吐出装置ＩＪの液滴吐出ヘッド３０１からバリア金属膜形成用のインク６１を液滴にして吐出し、第１バンク部３１ｂと第２バンク部３１ａとによって囲まれた領域に配置する。このとき、各バンク部３１ａ、３１ｂには撥液性が付与されているため、吐出された液滴の一部がバンク部上に載っても、バンク表面が撥液性となっていることによりバンク部表面で弾かれ、滴下されたインク（液滴）６１は、図７（ｃ）に示すように第１バンク部３１ｂと第２バンク部３１ａとに囲まれた領域に流れ落ちる。
次いで、バリア金属膜形成用インクの液滴を吐出配置した後、分散媒の除去のため、必要に応じて乾燥処理をする。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。本実施形態では、例えば１８０℃加熱を６０分間程度行う。この加熱はＮ2雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先の第１電極層形成工程後の中間乾燥工程で挙げたものを用いることができる。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。この中間乾燥工程を行うことにより、図８（ａ）に示すように、所望のバリア金属膜６１ａ、６１ａが、ゲート絶縁膜８３とＮ+シリコン層８５とに跨って形成される。
バリア金属膜６１ａ、６１ａは、それぞれソース電極、ドレイン電極の一部を成すものである。
｛電極膜形成工程｝
次に、図８（ｂ）に示すように、液滴吐出装置ＩＪによる液滴吐出法を用いて、電極膜形成用のインク６５を上記バリア金属膜６１ａ上に塗布する。ここでは、導電性微粒子として銀を用い、溶媒（分散媒）としてジエチレングリコールジエチルエーテルを用いたインクを吐出する。
この電極膜工程では、液滴吐出ヘッドから電極膜形成用のインク６５を液滴にして吐出し、その液滴を基板Ｐ上の第１バンク部３１ｂ、第２バンク部３１ａに囲まれた領域に配置する。このとき、バンク部３１ａ、３１ｂには撥液性が付与されているため、吐出された液滴の一部がバンク部３１ａ、３１ｂ上に載っても、バンク表面が撥液性となっていることによりバンク部３１ａ、３１ｂの表面で弾かれ、滴下された液状体は前記領域に流れ落ちる。
なお、この電極膜形成工程に先立って、先に形成されているバリア金属膜６１ａの表面に、前記インク６５の濡れ性を改善するための中間層を形成してもよい。この中間層としては、例えばＭｎ等を用いることができ、その成膜に際しては、電極膜６６，６７と同様の液滴吐出法を用いることができる。
液滴を吐出した後、分散媒の除去のため、必要に応じて乾燥処理をする。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。本実施形態では、例えば１８０℃加熱を６０分間程度行う。この加熱はＮ2雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先の第１電極層形成工程後の中間乾燥工程で挙げたものを用いることができる。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。この中間乾燥工程を行うことにより、図８（ｃ）に示すように、バリア金属膜６１ａ、６１ａ上に、それぞれソース電極膜６６とドレイン電極膜６７とが形成される。
｛被覆金属膜形成工程｝
次に、図９（ａ）に示すように、液滴吐出装置ＩＪによる液滴吐出法を用いて、図４に示した被覆金属膜６８ａを形成するためのインク（液体材料）６８を第１バンク部３１ｂと第２バンク部３１ａとに囲まれた領域（ソース電極膜６６及びドレイン電極膜６７の上面）に塗布する。ここでは、導電性微粒子としてＮｉを用い、溶媒（分散媒）として水およびジエタノールアミンを用いたインクを吐出する。
この被覆金属膜形成工程では、液滴吐出装置ＩＪの液滴吐出ヘッド３０１から被覆金属膜形成のインク６８を液滴にして吐出し、第１バンク部３１ｂと第２バンク部３１ａとによって囲まれた領域に配置する。このとき、各バンク部３１ａ、３１ｂには撥液性が付与されているため、吐出された液滴の一部がバンク部上に載っても、バンク表面が撥液性となっていることによりバンク部表面で弾かれ、滴下されたインク（液滴）６８は、前記領域に流れ落ちる。
なお、この被覆金属膜形成工程に先立って、先に形成されている電極膜６６，６７の表面に、前記インク６８の濡れ性を改善するための中間層を形成してもよい。この中間層としては、例えば酸化チタンを含む薄膜を用いることができ、その成膜に際しては、被覆金属膜６８ａと同様の液滴吐出法を用いることができる。
次いで、電極形成用インクからなる液滴を吐出した後、分散媒の除去のため、必要に応じて乾燥処理をする。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。本実施形態では、例えば１８０℃加熱を６０分間程度行う。この加熱はＮ2雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先の第１電極層形成工程後の中間乾燥工程で挙げたものを用いることができる。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。この中間乾燥工程を行うことにより、図９（ｂ）に示すように、ソース電極膜６６及びドレイン電極膜６７上に、被覆金属膜６８ａ，６８ａが形成される。これらの被覆金属膜６８ａ、６８ａは、それぞれソース電極、ドレイン電極の一部を成すものである。
｛焼成工程｝
吐出工程後の乾燥膜は、微粒子間の電気的接触をよくするために、分散媒を完全に除去する必要がある。また、導電性微粒子の表面に分散性を向上させるために有機物などのコーティング剤がコーティングされている場合には、このコーティング剤も除去する必要がある。そのため、吐出工程後の基板には熱処理及び／又は光処理が施される。
熱処理及び／又は光処理は通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。
本実施形態では、ソース電極３４及びドレイン電極３５の積層構造を構成する金属材料が、上述した金属材料とされていることで、この焼成工程における熱処理を２５０℃以下で行うことができるようになっている。すなわち、２５０℃以下の加熱であっても良好な導電性を具備した電極部材を形成することができるようになっている。これにより、半導体層３３における水素脱離に起因して薄膜トランジスタにＯＮ抵抗の上昇やキャリア移動度の低下が生じるのを良好に防止することができ、形成される薄膜トランジスタの動作信頼性を維持できるようになっている。
以上の工程により、吐出工程後の乾燥膜は微粒子間の電気的接触が確保され、導電性膜に変換される。そして、ガラス基板Ｐ上に、３層構造のソース電極３４及びドレイン電極３５が形成される。また、図３に示したようにソース電極３４と一体のデータ線１６も上記工程により基板Ｐ上に形成される。
また焼成工程後のバリア金属膜６１ａ及び被覆金属膜６８ａの膜厚は、それぞれ２０ｎｍ〜４００ｎｍ程度とすることが好ましく、電極膜６６，６７の膜厚は、５００ｎｍ〜１５００ｎｍ程度とすることが好ましい。バリア金属膜６１ａの膜厚が２０ｎｍ未満では、電極膜６６，６７から半導体層３３への金属元素の拡散を十分に防止することができず、４００ｎｍを超える膜厚では、ソース電極３４（及びデータ線１６）、ドレイン電極３５の抵抗が上昇するため好ましくない。また、被覆金属膜６８ａの膜厚が２０ｎｍ未満では、電極膜６６，６７からバンク３１ｃ（図４参照）及び液晶層への金属元素の拡散を十分に防止することができず、４００ｎｍを超える膜厚では、ソース電極３４（及びデータ線１６）、ドレイン電極３５の抵抗が上昇するため好ましくない。
なお、上記各工程では、基体層としてＡｇからなる電極膜６６，６７を形成し、バリア層としてＮｉからなるバリア金属膜６１ａを形成し、被覆層としてＮｉからなる被覆金属膜６８ａを形成しているが、これらの金属膜を構成する材料は、Ａｇ及びＮｉに限定されず、電極膜６６，６７は、例えばＣｕやＡｌ、あるいはこれらの金属を主成分とする合金であっても構わない。また、バリア金属膜６１ａ及び被覆金属膜６８ａは、ＴｉやＷ、Ｍｎ、あるいはこれらの金属を主成分とする合金であっても構わない。
＜バンク除去工程＞
次に、ガラス基板Ｐ上に設けられているバンクのうち、第１バンク部３１ｂと第２バンク部３１ａとを選択除去する。この除去工程では、プラズマアッシングやオゾンアッシング等のアッシング処理により前記バンク部３１ａ、３１ｂを除去する。プラズマアッシングは、プラズマ化した酸素ガス等のガスとバンクとを反応させ、バンクを気化させて除去する方法である。また、オゾンアッシングは、オゾン（Ｏ3）を分解して活性酸素とし、活性酸素とバンクとを反応させることでバンクを気化させて除去する方法である。このバンク除去工程により、図９（ｃ）に示すように、ガラス基板Ｐ上に形成された薄膜トランジスタ（ＴＦＴ）６０を得ることができる。
＜画素電極形成工程＞
次に、ＴＦＴ６０が形成されたガラス基板Ｐ上に、図４に示した画素電極１９を形成する。この画素電極形成工程は、バンク形成工程と、撥液化処理工程と、液体材料配置工程と、焼成工程と、を含むものである。
｛バンク形成工程｝
次に、図１０（ａ）に示すように、基板Ｐ上の所定位置に画素電極１９を形成するためのバンクを形成する。このバンク３１ｃは、図１０に示すようにＴＦＴ６０を部分的に覆って形成され、平面的には図４に示した各画素電極１９を取り囲む略格子状に形成される。バンクの形成はフォトリソグラフィ法や印刷法等、任意の方法で行うことができる。例えば、フォトリソグラフィ法を使用する場合は、スピンコート、スプレーコート、ロールコート、ダイコート、ディップコート等所定の方法で、形成するバンクの高さに合わせてアクリル樹脂等を主体とする有機系感光性材料を塗布して感光性材料層を形成し、その後バンク形状に合わせて感光性材料層に対して紫外線を照射する。
ここでは、ＴＦＴ６０の構成部材のうち、ドレイン電極３５が、バンク３１ｃに囲まれる領域内に突出するようにバンク３１ｃをパターン形成する。またこのバンク３１ｃのパターニングにおいて、基板Ｐ上に既設のドレイン電極３５の表面部分には被覆金属膜６８ａが形成されているので、エッチング液が電極膜６６，６７に進入してこれらを侵食するのを防止することができる。
また、バンク３１ｃは、ポリシラザンを含む液体材料等を用いて形成した無機物の構造体であってもよい。無機材料のバンクを形成する場合、樹脂材料等の有機材料を用いてバンクを形成するのに比べ、硬化時の加熱温度が高くなる場合が多いが、上記材料を用いることでバンク３１ｃの硬化温度を２５０℃以下とすることができる。これにより、半導体層３３での水素脱離を効果的に防止することができ、もって形成される薄膜トランジスタのＯＮ抵抗の上昇やキャリア移動度の低下を防止することができる。
なお、バンク３１ｃに囲まれる領域におけるバンク形成時のレジスト（有機物）残渣を除去するために、残渣処理を施すことが好ましい。この残渣処理としては、紫外線を照射することにより残渣処理を行うＵＶ照射処理や大気雰囲気中で酸素を処理ガスとするＯ2アッシング処理等を選択できるが、ここではＯ2アッシング処理を実施する。アッシング処理の条件は、先のバンク３０のパターニング時に用いた条件と同等の条件でよい。
｛撥液化処理工程｝
続いて、バンク３１ｃに対し撥液化処理を行い、その表面に撥液性を付与する。撥液化処理としては、先に述べた撥液化処理と同様の処理方法を用いることができる。
なお、バンク３１ｃに対する撥液化処理により、先に行われた残渣処理により親液化されたゲート絶縁膜８３の表面に多少は影響があるものの、ゲート絶縁膜８３には撥液化処理によるフッ素基の導入が起こりにくいため、その親液性（濡れ性）を損なうことはない。また、バンク３１ｃを、撥液性を有する材料（例えばフッ素基を有する樹脂材料）によって形成している場合には撥液処理を省略することができる。
｛液体材料配置形成工程｝
次に、図１０（ｂ）に示すように、液滴吐出装置ＩＪによる液滴吐出法を用いて、画素電極を形成するためのインク（液体材料）をバンク３１ｃに囲まれた領域に塗布する。ここでは、ＩＴＯ、ＩＺＯ、ＦＴＯ等の透光性導電材料の微粒子を溶媒（分散媒）に分散させたインクを吐出する。
本実施形態では特に、焼成温度２５０℃以下でも良好な透光性と導電性を得られる透光性導電膜形成用の液体材料が用いられる。このような液体材料としては、ＩＴＯ微粒子とシリコン有機化合物とを含む液体材料や、ＩＴＯ微粒子とインジウム有機化合物と錫有機化合物とを含む液体材料を例示することができる。これらの液体材料を用いることで、ＩＴＯ微粒子同士が前記金属有機化合物から生成したＳｉＯ2やＩＴＯのマトリクスで強固に接着された構造の透光性導電膜を形成することができ、焼成温度が低温であってもＩＴＯ微粒子が緻密に配置され、微粒子間で良好な導電性が得られる透光性導電膜を形成することができる。
この画素電極形成工程では、液滴吐出装置ＩＪの液滴吐出ヘッド３０１から画素電極形成材料を含むインク６９を液滴にして吐出し、バンク３１ｃによって囲まれた領域に配置する。このとき、バンク３１ｃには撥液性が付与されているため、吐出された液滴の一部がバンク部上に載っても、バンク表面が撥液性となっていることによりバンク表面で弾かれ、滴下されたインク（液滴）６９は、図１０（ｂ）に示すようにバンク３１ｃに囲まれた領域３１ｄに流れ落ちる。
次いで、電極形成用インクからなる液滴を吐出した後、分散媒の除去のため、必要に応じて乾燥処理をする。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。本実施形態では、例えば１８０℃加熱を６０分間程度行う。この加熱はＮ2雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先の第１電極層形成工程後の中間乾燥工程で挙げたものを用いることができる。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。この中間乾燥工程を行うことにより、図１０（ｃ）に示すように、所望の画素電極１９が形成される。
｛焼成工程｝
吐出工程後の乾燥膜は、微粒子間の電気的接触をよくするために、分散媒を完全に除去する必要がある。また、導電性微粒子の表面に分散性を向上させるために有機物などのコーティング剤がコーティングされている場合には、このコーティング剤も除去する必要がある。そのため、吐出工程後の基板には熱処理及び／又は光処理が施される。
熱処理及び／又は光処理は通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。
本実施形態では、画素電極１９を形成するための液体材料が、上述した構成の液体材料とされていることで、この焼成工程における熱処理を２５０℃以下で行うことができるようになっている。これにより、半導体層３３における水素脱離に起因して薄膜トランジスタにＯＮ抵抗の上昇やキャリア移動度の低下が生じるのを良好に防止することができ、形成される薄膜トランジスタの動作信頼性を維持できるようになっている。
焼成温度２５０℃以下でも、良好な透光性と導電性を得られる透光性導電膜形成用の液体材料としては、ＩＴＯ微粒子とＳｉ前駆体とを含む液体材料や、ＩＴＯ微粒子とＩＴＯ前駆体とを含む液体材料を例示することができる。これらの液体材料を用いることで、ＩＴＯ微粒子同士が前記前駆体から生成したＳｉＯ2やＩＴＯのマトリクスで強固に接着された構造の透光性導電膜を形成することができ、焼成温度が低温であってもＩＴＯ微粒子が緻密に配置され、微粒子間で良好な導電性が得られる透光性導電膜を形成することができる。
以上の工程により、吐出工程後の乾燥膜は微粒子間の電気的接触が確保され、導電性膜に変換される結果、基板Ｐ上に画素電極１９が形成され、図４に示した薄膜トランジスタを具備したＴＦＴアレイ基板１０を製造することができる。
そして、本実施形態の製造方法によれば、半導体層３３がガラス基板Ｐ上に形成された後の加熱処理における加熱温度が２５０℃以下とされているので、半導体層３３における水素脱離を効果的に防止することができる。これにより、ＯＮ抵抗の上昇やキャリア移動度の低下を防止することができ、動作信頼性に優れたＴＦＴ６０、及び高信頼性のＴＦＴアレイ基板１０を得ることができる。
上記実施形態では、ソース電極３４及びドレイン電極３５を形成するに際して、バリア金属膜６１ａ、電極膜６６，６７、被覆金属膜６８ａの焼成を同時に行うようにした場合について説明したが、各々の金属膜の焼成を順次行うようにすることもできる。つまり、バリア金属膜６１ａを焼成した後、電極膜６６，６７を形成するためのインクを吐出配置して電極膜を形成し、電極膜６６，６７の焼成を行った後に被覆金属膜６１ａを形成するためのインクを吐出配置する方法も採用することができる。この場合、基板Ｐ上に既設の金属膜の溶媒（分散媒）に対する安定性が向上することとなる。
なお、上記実施形態では、液滴（液体材料）を配置するために液滴吐出装置を用いた液滴吐出法を採用しているが、その他の方法として、例えば図１１に示すようなＣａｐコート法を採用することもできる。Ｃａｐコート法は毛細管現象を利用した成膜法で、塗布液７０にスリット７１を差し込み、その状態で塗布液面を上昇させるとスリット７１の上端に液盛７２が生成される。この液盛７２に対して基板Ｐを接触させ、所定方向に基板Ｐを平行移動させることにより、塗布液７０を基板Ｐ面に塗布することができる。
さらに、各実施形態で示した薄膜トランジスタの製造方法は、薄膜トランジスタを具備した各種電気光学装置の製造方法に適用することができる。例えば、液晶装置、有機エレクトロルミネッセンス表示装置、プラズマ表示装置等の薄膜トランジスタを形成する際に採用するのが好適である。
（電子機器）
図１２は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、本発明の液晶表示装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上記各実施の形態の電気光学装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、映像モニタ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができる。このような電子機器は、安価でありながら信頼性に優れたものとなる。
実施形態に係る液晶表示装置の等価回路図。 同、全体構成を示す平面図。 同、１画素領域を示す平面構成図。 同、ＴＦＴアレイ基板の部分断面構成図。 （ａ）は液滴吐出装置の一例を示す図、（ｂ）は吐出ヘッドの概略図。 薄膜トランジスタの製造方法を説明するための断面工程図。 薄膜トランジスタの製造方法を説明するための断面工程図。 薄膜トランジスタの製造方法を説明するための断面工程図。 薄膜トランジスタの製造方法を説明するための断面工程図。 薄膜トランジスタの製造方法を説明するための断面工程図。 Ｃａｐコート法を説明するための概略断面図。 電子機器の一例を示す斜視構成図。
符号の説明
Ｐ…ガラス基板（基板）、８０ａ…ゲート電極（電極部材）、８１…第１電極層（基体層）、８２…被覆層（外面層）としての第２電極層、８３…ゲート絶縁膜、８４…半導体層、８５…Ｎ+シリコン層、３０，３１ｃ…バンク、３１ｂ…第１バンク部、３１ａ…第２バンク部、３４…ソース電極（電極部材）、３５…ドレイン電極（電極部材）、６０…ＴＦＴ（薄膜トランジスタ）、６１ａ…バリア層（外面層）としてのバリア金属膜、６６…ソース電極膜（基体層）、６７…ドレイン電極膜（基体層）、６８ａ…被覆層（外面層）としての被覆金属膜。

Claims (11)

  1. 基板上に、半導体層と液相法により形成された電極部材とを具備してなる薄膜トランジスタであって、
    前記電極部材は、金属材料からなる基体層と、前記基体層の少なくとも一面側において当該基体層と積層関係をなす外面層と、を備え、
    前記外面層は、前記基体層をなす金属材料に比べて、シリコンないしシリコン化合物と固溶しにくい金属材料で形成されていることを特徴とする薄膜トランジスタ。
  2. 基板上に形成された半導体層と電極部材とを具備した薄膜トランジスタであって、
    前記電極部材が、ともに金属材料からなるバリア層と基体層とを、液相法を用いて順に積層形成してなる構造を備えており、
    前記バリア層を構成する金属材料が、Ｎｉ，Ｔｉ，Ｗ，Ｍｎから選ばれる１種又は２種以上の金属材料であることを特徴とする薄膜トランジスタ。
  3. 前記基体層を構成する金属材料が、Ａｇ，Ｃｕ，Ａｌから選ばれる１種又は２種以上の金属材料であることを特徴とする請求項１に記載の薄膜トランジスタ。
  4. 半導体層と、該半導体層に導電接続されたソース電極及びドレイン電極を具備しており、
    前記ソース電極及び／又はドレイン電極が、前記バリア層と基体層との積層構造を備えていることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
  5. 基板上に形成された半導体層と、電極部材とを具備した薄膜トランジスタであって、
    前記電極部材が、ともに金属材料からなる基体層と被覆層とを、液相法を用いて順に積層形成してなる構造を備えており、
    前記被覆層を構成する金属材料が、Ｎｉ，Ｔｉ，Ｗ，Ｍｎから選ばれる１種又は２種以上の金属材料であることを特徴とする薄膜トランジスタ。
  6. 前記基体層を構成する金属材料が、Ａｇ，Ｃｕ，Ａｌから選ばれる１種又は２種以上の金属材料であることを特徴とする請求項５に記載の薄膜トランジスタ。
  7. 半導体層と、該半導体層と基板との間に形成されたゲート電極とを具備したボトムゲート型であり、
    前記ゲート電極が、前記基体層と被覆層との積層構造を備えていることを特徴とする請求項５又は６に記載の薄膜トランジスタ。
  8. 半導体層と、該半導体層に導電接続されたソース電極及びドレイン電極を具備しており、
    前記ソース電極及び／又はドレイン電極が、前記基体層と被覆層との積層構造を備えていることを特徴とする請求項５ないし７のいずれか１項に記載の薄膜トランジスタ。
  9. 少なくとも前記半導体層の形成後において、２５０℃以下で熱処理されてなることを特徴とする請求項１ないし８のいずれか１項に記載の薄膜トランジスタ。
  10. 請求項１ないし９のいずれか１項に記載の薄膜トランジスタを具備したことを特徴とする電気光学装置。
  11. 請求項１０に記載の電気光学装置を具備したことを特徴とする電子機器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017126408A1 (ja) * 2016-01-22 2018-11-15 ショーダテクトロン株式会社 端面塗布装置
KR20200031587A (ko) * 2008-07-31 2020-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4254743B2 (ja) * 2005-05-13 2009-04-15 セイコーエプソン株式会社 薄膜トランジスタの製造方法
US7566899B2 (en) * 2005-12-21 2009-07-28 Palo Alto Research Center Incorporated Organic thin-film transistor backplane with multi-layer contact structures and data lines
JP4565572B2 (ja) * 2006-09-05 2010-10-20 株式会社フューチャービジョン 液晶表示パネルの製造方法
JP4565573B2 (ja) * 2006-09-07 2010-10-20 株式会社フューチャービジョン 液晶表示パネルの製造方法
JP2008235780A (ja) * 2007-03-23 2008-10-02 Toshiba Corp 薄膜トランジスタおよびその製造方法
CN103426935A (zh) 2009-11-27 2013-12-04 株式会社半导体能源研究所 半导体装置和及其制造方法
JP5588007B2 (ja) 2010-08-25 2014-09-10 パナソニック株式会社 有機発光素子とその製造方法、および有機表示パネルと有機表示装置
WO2012025961A1 (ja) * 2010-08-25 2012-03-01 パナソニック株式会社 有機発光素子とその製造方法、および有機表示パネルと有機表示装置
JP2012191008A (ja) * 2011-03-10 2012-10-04 Sony Corp 表示装置および電子機器
KR101860861B1 (ko) 2011-06-13 2018-05-25 삼성디스플레이 주식회사 배선의 제조방법, 박막트랜지스터의 제조방법 및 평판표시장치의 제조방법
JP5756422B2 (ja) * 2012-03-05 2015-07-29 富士フイルム株式会社 パターン形成方法
KR20130139438A (ko) 2012-06-05 2013-12-23 삼성디스플레이 주식회사 박막 트랜지스터 기판
CN103761014B (zh) * 2013-11-20 2018-05-01 京东方科技集团股份有限公司 触摸屏及其驱动方法和显示装置
KR102263122B1 (ko) 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
CN110174786B (zh) * 2019-05-05 2022-03-22 Oppo广东移动通信有限公司 显示模组和电子装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62259471A (ja) * 1986-05-02 1987-11-11 Fuji Xerox Co Ltd 薄膜トランジスタの製造方法
JP2000194012A (ja) * 1998-12-25 2000-07-14 Fujitsu Ltd 薄膜トランジスタマトリクスの製造方法と薄膜トランジスタマトリクス
JP2000196092A (ja) * 1998-12-25 2000-07-14 Fujitsu Ltd 積層金属配線及び薄膜トランジスタ基板、並びにそれらの製造方法
JP2001196371A (ja) * 2000-01-12 2001-07-19 Furontekku:Kk 銅配線基板及びその製造方法並びに液晶表示装置
JP2002353222A (ja) * 2001-05-29 2002-12-06 Sharp Corp 金属配線、それを備えた薄膜トランジスタおよび表示装置
JP2004133422A (ja) * 2002-09-03 2004-04-30 Lg Philips Lcd Co Ltd 液晶表示装置用アレイ基板とその製造方法
JP2004146430A (ja) * 2002-10-22 2004-05-20 Konica Minolta Holdings Inc 有機薄膜トランジスタ、有機ｔｆｔ装置およびそれらの製造方法
JP2004247704A (ja) * 2002-08-30 2004-09-02 Sharp Corp Ｔｆｔアレイ基板、液晶表示装置、ｔｆｔアレイ基板の製造方法および液晶表示装置の製造方法、並びに電子装置
WO2004086487A1 (ja) * 2003-03-26 2004-10-07 Semiconductor Energy Laboratory Co. Ltd. 半導体装置およびその作製方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6807952A (ja) * 1967-07-06 1969-01-08
US5187604A (en) * 1989-01-18 1993-02-16 Hitachi, Ltd. Multi-layer external terminals of liquid crystal displays with thin-film transistors
JPH06188265A (ja) * 1992-12-22 1994-07-08 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3440291B2 (ja) * 1995-05-25 2003-08-25 独立行政法人産業技術総合研究所 微結晶シリコン薄膜トランジスタ
US6015724A (en) * 1995-11-02 2000-01-18 Semiconductor Energy Laboratory Co. Manufacturing method of a semiconductor device
KR0161462B1 (ko) * 1995-11-23 1999-01-15 김광호 액정 디스플레이에서의 게이트 패드 형성방법
KR100241287B1 (ko) * 1996-09-10 2000-02-01 구본준 액정표시소자 제조방법
JP2985124B2 (ja) * 1997-06-12 1999-11-29 株式会社日立製作所 液晶表示装置
US6121660A (en) * 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
US6013930A (en) * 1997-09-24 2000-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having laminated source and drain regions and method for producing the same
US6218219B1 (en) * 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
EP0940652B1 (en) * 1998-03-05 2004-12-22 Nippon Telegraph and Telephone Corporation Surface shape recognition sensor and method of fabricating the same
US6049365A (en) * 1998-05-07 2000-04-11 Mitsubishi Denki Kabushiki Kaisha Liquid crystal displaying apparatus with a converter not exposed to liquid crystal
US6331476B1 (en) * 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
JP4246298B2 (ja) * 1998-09-30 2009-04-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 液晶ディスプレイパネルの製造方法
US6512271B1 (en) * 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4674926B2 (ja) * 1999-02-12 2011-04-20 エーユー オプトロニクス コーポレイション 液晶ディスプレイパネル及びその製造方法
JP4169896B2 (ja) * 1999-06-23 2008-10-22 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタとその製造方法
JP2001194676A (ja) * 2000-01-07 2001-07-19 Hitachi Ltd 液晶表示装置
JP2002202527A (ja) * 2000-12-28 2002-07-19 Nec Corp アクティブマトリクス型液晶表示装置
KR100870697B1 (ko) * 2002-03-07 2008-11-27 엘지디스플레이 주식회사 저저항 구리배선 형성방법
JP2003317945A (ja) 2002-04-19 2003-11-07 Seiko Epson Corp デバイスの製造方法、デバイス、及び電子機器
JP3823981B2 (ja) * 2003-05-12 2006-09-20 セイコーエプソン株式会社 パターンと配線パターン形成方法、デバイスとその製造方法、電気光学装置、電子機器及びアクティブマトリクス基板の製造方法
KR100938885B1 (ko) * 2003-06-30 2010-01-27 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
TWI242099B (en) * 2003-08-28 2005-10-21 Ind Tech Res Inst Method of manufacturing a TFT array panel for a LCD
KR101012491B1 (ko) * 2003-12-04 2011-02-08 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP4254743B2 (ja) * 2005-05-13 2009-04-15 セイコーエプソン株式会社 薄膜トランジスタの製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62259471A (ja) * 1986-05-02 1987-11-11 Fuji Xerox Co Ltd 薄膜トランジスタの製造方法
JP2000194012A (ja) * 1998-12-25 2000-07-14 Fujitsu Ltd 薄膜トランジスタマトリクスの製造方法と薄膜トランジスタマトリクス
JP2000196092A (ja) * 1998-12-25 2000-07-14 Fujitsu Ltd 積層金属配線及び薄膜トランジスタ基板、並びにそれらの製造方法
JP2001196371A (ja) * 2000-01-12 2001-07-19 Furontekku:Kk 銅配線基板及びその製造方法並びに液晶表示装置
JP2002353222A (ja) * 2001-05-29 2002-12-06 Sharp Corp 金属配線、それを備えた薄膜トランジスタおよび表示装置
JP2004247704A (ja) * 2002-08-30 2004-09-02 Sharp Corp Ｔｆｔアレイ基板、液晶表示装置、ｔｆｔアレイ基板の製造方法および液晶表示装置の製造方法、並びに電子装置
JP2004133422A (ja) * 2002-09-03 2004-04-30 Lg Philips Lcd Co Ltd 液晶表示装置用アレイ基板とその製造方法
JP2004146430A (ja) * 2002-10-22 2004-05-20 Konica Minolta Holdings Inc 有機薄膜トランジスタ、有機ｔｆｔ装置およびそれらの製造方法
WO2004086487A1 (ja) * 2003-03-26 2004-10-07 Semiconductor Energy Laboratory Co. Ltd. 半導体装置およびその作製方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200031587A (ko) * 2008-07-31 2020-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US10937897B2 (en) 2008-07-31 2021-03-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102243686B1 (ko) 2008-07-31 2021-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JPWO2017126408A1 (ja) * 2016-01-22 2018-11-15 ショーダテクトロン株式会社 端面塗布装置
US10875036B2 (en) 2016-01-22 2020-12-29 Shoda Techtron Corp. End face coating apparatus

Also Published As

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