KR100726273B1 - 박막트랜지스터, 전기 광학 장치, 및 전자 기기 - Google Patents

박막트랜지스터, 전기 광학 장치, 및 전자 기기 Download PDF

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Abstract

본 발명은 액상법을 이용하여 형성되고, 우수한 동작 신뢰성을 구비하는 동시에, 높은 제조 수율로 제조 가능한 박막트랜지스터를 제공하는 것을 과제로 한다.
액상법을 이용하여 형성되어 이루어지는 전극 부재를 구비한 박막트랜지스터로서, 상기 전극 부재가 모두 금속 재료로 이루어지는 배리어층과 기체층을 적층하여 이루어지는 적층 구조를 구비하고 있으며, 상기 배리어층을 구성하는 금속 재료가 Ni, Ti, W, Mn에서 선택되는 1종 또는 2종 이상의 금속 재료로 이루어지는 구성으로 했다. 예를 들어 TFT(박막트랜지스터)(60)는, 배리어 금속막(61a)(배리어층)과 소스 전극막(66)(기체층)의 적층 구조를 갖는 소스 전극(34)과, 배리어 금속막(61a)(배리어층)과 드레인 전극막(67)(기체층)의 적층 구조를 갖는 드레인 전극(35)을 구비하고 있다.
액상법, 박막, 전극막, 금속막, 적층

Description

박막트랜지스터, 전기 광학 장치, 및 전자 기기{THIN FILM TRANSISTOR, ELECTRO-OPTICAL DEVICE AND ELECTRONIC APPARATUS}
도 1은 실시예에 따른 액정 표시 장치의 등가회로도.
도 2는 실시예에 따른 액정 표시 장치의 전체 구성을 나타내는 평면도.
도 3은 실시예에 따른 액정 표시 장치의 일 화소 영역을 나타내는 평면 구성도.
도 4는 실시예에 따른 액정 표시 장치의 TFT 어레이 기판의 부분 단면 구성도.
도 5의 (a)는 액적 토출 장치의 일례를 나타내는 도면, (b)는 토출 헤드의 개략도.
도 6은 박막트랜지스터의 제조 방법을 설명하기 위한 단면 공정도.
도 7은 박막트랜지스터의 제조 방법을 설명하기 위한 단면 공정도.
도 8은 박막트랜지스터의 제조 방법을 설명하기 위한 단면 공정도.
도 9는 박막트랜지스터의 제조 방법을 설명하기 위한 단면 공정도.
도 10은 박막트랜지스터의 제조 방법을 설명하기 위한 단면 공정도.
도 11은 Cap 코팅법(coating method)을 설명하기 위한 개략 단면도.
도 12는 전자 기기의 일례를 나타내는 사시 구성도.
*도면의 주요 부분에 대한 부호의 설명*
P : 유리 기판(기판)
80a : 게이트 전극(전극 부재)
81 : 제 1 전극층(기체층(基體層))
82 : 피복층(외면층)으로서의 제 2 전극층
83 : 게이트 절연막
84 : 반도체층
85 : N+ 실리콘층
30, 31c : 뱅크
31b : 제 1 뱅크부
31a : 제 2 뱅크부
34 : 소스 전극(전극 부재)
35 : 드레인 전극(전극 부재)
60 : TFT(박막트랜지스터)
61a : 배리어층(외면층)으로서의 배리어 금속막
66 : 소스 전극막(기체층)
67 : 드레인 전극막(기체층)
68a : 피복층(외면층)으로서의 피복 금속막
본 발명은 박막트랜지스터, 전기 광학 장치, 및 전자 기기에 관한 것이다.
액정 장치 등의 전기 광학 장치에 사용되는 스위칭 소자인 박막트랜지스터(TFT)를 제조할 때, 전극 또는 배선 등을 형성하는 공정에서 포토리소그래피법이 이용되고 있다. 이 포토리소그래피법은 미리 스퍼터링법, 도금, 또는 CVD법 등의 성막법에 의해 블랭킷(blanket) 형상의 박막을 형성하는 공정과, 이 박막 위에 레지스트라고 불리는 감광재를 도포하는 공정과, 상기 레지스트를 노광 및 현상하는 공정과, 얻어진 레지스트 패턴에 따라 도전막을 에칭하는 공정에 의해 기능 박막의 전극 또는 배선 패턴을 형성하는 것이다. 이 일련의 포토리소그래피법을 이용한 기능 박막의 형성 및 패터닝은 성막 처리 및 에칭 처리 시에 진공 장치 등의 대규모 설비와 복잡한 공정을 필요로 하고, 또한 재료 사용 효율이 몇% 정도로 그 대부분을 폐기해야만 하기 때문에, 제조 비용이 높을 뿐만 아니라 생산성도 낮다.
이것에 대하여, 액체 토출 헤드로부터 액체 재료를 액적 형상으로 토출하는 액적 토출법(소위 잉크젯법)을 이용하여 기판 위에 전극 패턴 또는 배선 패턴(박막 패턴)을 형성하는 방법이 제안되어 있다(예를 들어 특허문헌 1 참조). 이 방법에서는, 금속 미립자 등의 도전성 미립자 또는 그 전구체(前驅體)를 분산시킨 액체 재료인 박막 패턴용 잉크를 기판에 직접 패턴 도포하고, 그 후 열처리나 레이저 조사를 행하여 박막의 도전막 패턴으로 변환한다. 이 방법에 의하면, 종래의 복잡한 성막 처리, 포토리소그래피, 및 에칭 공정이 불필요해져, 프로세스가 대폭으로 간 단해지는 동시에, 원재료의 사용량이 적어, 생산성의 향상을 도모할 수 있다는 이점(利點)이 있다.
[특허문헌 1] 일본국 공개특허2003-317945호 공보
그런데, 상기 종래 기술 문헌에 기재된 기술에서는, 형성하는 박막 패턴에 따른 뱅크를 형성하고, 이 뱅크에 의해 둘러싸인 영역 내에 잉크를 토출한 후, 건조 내지 소성(燒成)함으로써 박막 패턴을 얻게 되어 있다. 그러나, 이러한 기술을 기판 위에 적층 구조를 형성하는 TFT의 제조에 적용하고자 하면, 기판 위에 이종(異種) 재료를 적층하는 동시에, 그 적층체를 가열하는 공정을 포함하는 프로세스이기 때문에, 인접하는 층간(層間)에서 원소가 확산되는 경우가 있고, 예를 들어 TFT의 소스/드레인 전극 내지 게이트 전극에 배선 재료로서 사용한 금속 재료가 상기 전극과 전기적으로 접속되는 반도체층에 확산되어, TFT의 특성 변화를 일으키는 경우가 있었다.
본 발명은 상기 종래 기술의 문제점을 감안하여 안출된 것으로서, 액상법을 이용하여 형성되고, 우수한 동작 신뢰성을 구비하는 동시에, 높은 제조 수율로 제조 가능한 박막트랜지스터를 제공하는 것을 목적으로 한다. 또한, 본 발명은 상기 박막트랜지스터를 구비하고, 우수한 동작 신뢰성을 얻을 수 있는 전기 광학 장치를 제공하는 것을 목적으로 한다.
본 발명은 기판 위에 반도체층과 액상법에 의해 형성된 전극 부재를 구비하 여 이루어지는 박막트랜지스터로서, 상기 전극 부재는, 금속 재료로 이루어지는 기체층과, 상기 기체층의 적어도 일면(一面) 측에서 상기 기체층과 적층 관계를 이루는 외면층을 구비하고, 상기 외면층은, 상기 기체층을 이루는 금속 재료에 비하여 실리콘 내지 실리콘 화합물과 고용(固溶)되기 어려운 금속 재료로 형성되어 있는 것을 특징으로 한다.
본 발명의 구성에 의하면, 외면층에 의해, 기체층을 구성하는 재료가 인접하는 실리콘 내지 실리콘 화합물층에 확산되는 것을 방지할 수 있어, 박막트랜지스터의 성능 저하나 특성 변화가 생기는 것을 방지할 수 있다. 따라서, 본 구성에 의하면, 액상법을 이용하여 전극 부재를 형성한 것에 의한 제조 비용의 저감과, 동작 신뢰성의 향상을 실현한 박막트랜지스터를 제공할 수 있다.
본 발명은, 상기 과제를 해결하기 위해, 기판 위에 형성된 반도체층과 전극 부재를 구비한 박막트랜지스터로서, 상기 전극 부재가 모두 금속 재료로 이루어지는 배리어층과 기체층을 액상법을 이용하여 차례로 적층 형성하여 이루어지는 구조를 구비하고 있으며, 상기 배리어층을 구성하는 금속 재료가 Ni, Ti, W, Mn에서 선택되는 1종 또는 2종 이상의 금속 재료인 것을 특징으로 하는 박막트랜지스터를 제공한다.
이 구성에 의하면, 상기 전극 부재 중 하층에 형성된 배리어층에 의해, 기체층을 구성하는 재료가 박막트랜지스터의 적층 구조 중의 인접층에 대하여 확산되는 것을 방지할 수 있어, 박막트랜지스터의 성능 저하나 특성 변화가 생기는 것을 방지할 수 있다. 따라서, 본 구성에 의하면, 액상법을 이용하여 전극 부재를 형성한 것에 의한 제조 비용의 저감과, 동작 신뢰성의 향상을 실현한 박막트랜지스터를 제공할 수 있다.
본 발명의 박막트랜지스터는, 상기 기체층을 구성하는 금속 재료가 Ag, Cu, Al에서 선택되는 1종 또는 2종 이상의 금속 재료인 것이 바람직하다. 이들 금속 재료로 기체층을 형성함으로써, 전극 부재의 전기 저항을 저감시킬 수 있다.
본 발명의 박막트랜지스터는 반도체층과, 상기 반도체층에 도전 접속된 소스 전극 및 드레인 전극을 구비하고 있으며, 상기 소스 전극 및/또는 드레인 전극이 상기 배리어층과 기체층의 적층 구조를 구비하고 있는 구성으로 하는 것이 바람직하다. 이 구성에 의하면, 상기 소스 전극 내지 드레인 전극에서도 기체층의 구성 원소가 인접층에 확산되는 것을 방지할 수 있다. 전형적으로는 상기 소스 전극 및/또는 드레인 전극은 TFT를 구성하는 반도체층과 전기적으로 접속되는 것이기 때문에, 상기 배리어층이 설치되어 있음으로써, 기체층의 구성 원소가 반도체층에 확산되는 것을 효과적으로 방지할 수 있어, 동작 신뢰성이 우수한 박막트랜지스터를 얻을 수 있다.
본 발명은, 상기 과제를 해결하기 위해, 기판 위에 형성된 반도체층과 전극 부재를 구비한 박막트랜지스터로서, 상기 전극 부재가 모두 금속 재료로 이루어지는 기체층과 피복층을 액상법을 이용하여 차례로 적층 형성하여 이루어지는 구조를 구비하고 있으며, 상기 피복층을 구성하는 금속 재료가 Ni, Ti, W, Mn에서 선택되는 1종 또는 2종 이상의 금속 재료인 것을 특징으로 하는 박막트랜지스터를 제공한다.
이 구성에 의하면, 상기 전극 부재의 상층부에 형성된 피복층에 의해, 기체층을 구성하는 재료가 박막트랜지스터의 적층 구조 중의 인접층에 대하여 확산되는 것을 방지할 수 있어, 박막트랜지스터의 성능 저하나 특성 변화가 생기는 것을 방지할 수 있다. 따라서, 본 구성에 의하면, 액상법을 이용하여 전극 부재를 형성한 것에 의한 제조 비용의 저감과, 동작 신뢰성의 향상을 실현한 박막트랜지스터를 제공할 수 있다.
본 발명의 박막트랜지스터는, 상기 기체층을 구성하는 금속 재료가 Ag, Cu, Al에서 선택되는 1종 또는 2종 이상의 금속 재료인 것이 바람직하다. 이들 금속 재료로 기체층을 형성함으로써, 전극 부재의 전기 저항을 저감시킬 수 있다.
본 발명의 박막트랜지스터는 반도체층과, 상기 반도체층과 기판 사이에 형성된 게이트 전극을 구비한 보텀(bottom) 게이트형이며, 상기 게이트 전극이 상기 기체층과 피복층의 적층 구조를 구비하고 있는 구성으로 하는 것이 바람직하다. 이 구성에 의하면, 게이트 전극의 반도체층 측에 상기 피복층이 배치되기 때문에, 게이트 전극을 구성하는 기체층의 구성 원소가 반도체층 내지 반도체층과의 사이에 설치되는 게이트 절연막에 확산되는 것을 방지할 수 있어, 박막트랜지스터의 성능 저하 등이 생기는 것을 효과적으로 방지할 수 있다.
본 발명의 박막트랜지스터는 반도체층과, 상기 반도체층에 도전 접속된 소스 전극 및 드레인 전극을 구비하고 있으며, 상기 소스 전극 및/또는 드레인 전극이 상기 기체층과 피복층의 적층 구조를 구비하고 있는 구성으로 하는 것이 바람직하다. 이 구성에 의하면, 상기 소스 전극 내지 드레인 전극에서도 기체층의 구성 원 소가 인접층에 확산되는 것을 방지할 수 있다. 따라서, 예를 들어 전자 디바이스로의 실장(實裝)에서는, 상기 박막트랜지스터와 인접하여 다른 구성 부재가 설치되지만, 상기 구성을 채용함으로써 다른 구성 부재에 대하여 전극의 구성 원소가 확산되는 것을 효과적으로 방지할 수 있어, 전자 디바이스의 동작 신뢰성 확보에 크게 기여하는 것이다.
본 발명의 박막트랜지스터는, 적어도 상기 반도체층의 형성 후에 250℃ 이하에서 열처리되어 이루어지는 것을 특징으로 한다.
이 구성에 의하면, 열처리의 영향에 의한 반도체층의 수소 이탈이 효과적으로 억제되어, 상기 수소 이탈에 기인하는 ON 저항의 상승이나 캐리어 이동도의 저하를 방지할 수 있기 때문에, 동작 신뢰성이 우수한 박막트랜지스터를 제조할 수 있다.
본 발명의 전기 광학 장치는 상술한 본 발명의 박막트랜지스터를 구비한 것을 특징으로 한다. 이 구성에 의하면, 동작 신뢰성이 우수한 스위칭 소자를 구비하고, 또한 저렴하게 제조 가능한 전기 광학 장치가 제공된다.
본 발명의 전자 기기는 상술한 본 발명의 전기 광학 장치를 구비한 것을 특징으로 한다. 이 구성에 의하면, 우수한 신뢰성을 구비하고, 또한 저렴하게 제공 가능한 전자 기기가 얻어진다.
(액정 표시 장치)
도 1은 본 발명의 전기 광학 장치의 일 실시예인 액정 표시 장치(100)를 나타내는 등가회로도이다. 본 실시예의 액정 표시 장치(100)에 있어서, 화상 표시 영역을 구성하는 매트릭스 형상으로 배치된 복수의 도트에는 화소 전극(19)과 상기 화소 전극(19)을 제어하기 위한 스위칭 소자인 TFT(60)가 각각 형성되어 있고, 화상 신호가 공급되는 데이터선(전극 배선)(16)이 상기 TFT(60)의 소스에 전기적으로 접속되어 있다. 데이터선(16)에 기입하는 화상 신호(S1, S2, …, Sn)는 이 순서에 의해 선순차(線順次)로 공급되거나, 또는 서로 인접하는 복수의 데이터선(16)에 대하여 그룹마다 공급된다. 또한, 주사선(전극 배선)(18a)이 TFT(60)의 게이트에 전기적으로 접속되어 있고, 복수의 주사선(18a)에 대하여 주사 신호(G1, G2, …, Gm)가 소정의 타이밍에서 펄스적으로 선순차에 의해 인가된다. 또한, 화소 전극(19)은 TFT(60)의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 TFT(60)를 일정 기간만 온(on)함으로써, 데이터선(16)으로부터 공급되는 화상 신호(S1, S2, …, Sn)를 소정의 타이밍에서 기입한다.
화소 전극(19)을 통하여 액정에 기입된 소정 레벨의 화상 신호(S1, S2, …, Sn)는 후술하는 공통 전극과의 사이에서 일정 기간 유지된다. 그리고, 이 인가되는 전압 레벨에 따라 액정의 분자 집합의 배향이나 질서가 변화하는 것을 이용하여 광을 변조하고, 임의의 계조 표시를 가능하게 하고 있다. 또한, 각 도트에는, 액정에 기입된 화상 신호가 누설되는 것을 방지하기 위해, 화소 전극(19)과 공통 전극 사이에 형성되는 액정 용량과 병렬로 축적 용량(17)이 부가되어 있다. 부호 18b는 이 축적 용량(17)의 한쪽 전극에 접속된 용량선이다.
다음으로, 도 2는 액정 표시 장치(100)의 전체 구성도이다. 액정 표시 장치(100)는 TFT 어레이 기판(10)과 대향 기판(25)이 평면으로부터 보아 대략 사각형 프레임 형상의 밀봉재(52)를 통하여 접합된 구성을 구비하고 있으며, 상기 양 기판(10, 25)의 사이에 삽입된 액정이 밀봉재(52)에 의해 상기 기판 사이에 봉입(封入)된 것으로 되어 있다. 또한, 도 2에서는 대향 기판(25)의 외주단(外周端)이 밀봉재(52)의 외주단과 평면으로부터 보아 일치하도록 표시하고 있다.
밀봉재(52)의 내측 영역에는 차광성 재료로 이루어지는 차광막(주변 구획)(53)이 사각형 프레임 형상으로 형성되어 있다. 밀봉재(52) 외측의 주변 회로 영역에는 데이터선 구동 회로(201)와 실장 단자(202)가 TFT 어레이 기판(10)의 1변을 따라 배열 설치되어 있고, 이 1변과 인접하는 2변을 따라 각각 주사선 구동 회로(104, 104)가 설치되어 있다. TFT 어레이 기판(10)의 나머지 1변에는 상기 주사선 구동 회로(104, 104) 사이를 접속하는 복수의 배선(105)이 형성되어 있다. 또한, 대향 기판(25)의 코너(corner)에는 TFT 어레이 기판(10)과 대향 기판(25) 사이에서 전기적 도통을 취하기 위한 복수의 기판간 도통재(106)가 배열 설치되어 있다.
다음으로, 도 3은 액정 표시 장치(100)의 화소 구성을 나타내는 평면 구성도이다. 도 3에 나타낸 바와 같이, 액정 표시 장치(100)의 표시 영역에는 복수의 주사선(18a)이 도시 좌우 방향으로 연장되어 있고, 이들 주사선과 교차하는 방향으로 복수의 데이터선(16)이 연장되어 있다. 도 3에 있어서, 주사선(18a)과 데이터선(16)에 의해 둘러싸인 평면으로부터 보아 사각형 형상의 영역이 도트 영역이다. 1개의 도트 영역에 대응하여 3원색 중 1색의 컬러 필터가 형성되고, 도시한 3개의 도트 영역에 의해 3색의 착색부(22R, 22G, 22B)를 갖는 1개의 화소 영역을 형성하고 있다. 이들 착색부(22R, 22G, 22B)는 액정 표시 장치(100)의 표시 영역 내에 주기적으로 배열되어 있다.
도 3에 나타낸 각 도트 영역 내에는 ITO(인듐 주석 산화물) 등의 투광성 도전막으로 이루어지는 평면으로부터 보아 대략 사각형 형상의 화소 전극(19)이 설치되어 있고, 화소 전극(19)과 주사선(18a) 사이, 화소 전극(19)과 데이터선(16) 사이에 TFT(60)가 개재되어 있다. TFT(60)는 반도체층(33)과, 반도체층(33)의 하층 측(기판 측)에 설치된 게이트 전극(80a)과, 반도체층(33)의 상층 측에 설치된 소스 전극(34)과, 드레인 전극(35)을 구비하여 구성되어 있다. 반도체층(33)과 게이트 전극(80a)이 대향하는 영역에는 TFT(60)의 채널 영역이 형성되어 있고, 그 양측의 반도체층에는 소스 영역 및 드레인 영역이 형성되어 있다.
게이트 전극(80a)은 주사선(18a)의 일부를 데이터선(16)의 연장 방향으로 분기(分岐)하여 형성되어 있고, 그 선단부에서 반도체층(33)과 절연막(도시 생략)(게이트 절연막)을 통하여 지면(紙面) 수직 방향으로 대향하고 있다. 소스 전극(34)은 데이터선(16)의 일부를 주사선(18a)의 연장 방향으로 분기하여 형성되어 있고, 반도체층(33)(소스 영역)과 전기적으로 접속되어 있다. 드레인 전극(35)의 한쪽 끝(도시 좌측)은 상기 반도체층(33)(드레인 영역)과 전기적으로 접속되어 있고, 드레인 전극(35)의 다른쪽 끝(도시 우측)은 화소 전극(19)과 전기적으로 접속되어 있다.
상기 구성 하에서 TFT(60)는, 주사선(18a)을 통하여 입력되는 게이트 신호에 의해 소정 기간만 온(on) 상태로 됨으로써, 데이터선(16)을 통하여 공급되는 화상 신호를 소정의 타이밍에서 액정에 대하여 기입하는 스위칭 소자로서 기능하게 되어 있다.
도 4는 도 3의 B-B'선에 따른 TFT 어레이 기판(10)의 단면 구성도이다. 도 4에 나타낸 단면 구조를 살펴보면, TFT 어레이 기판(10)은 유리 기판(P)의 내면 측(도시 상면 측)에 형성된 TFT(60)와, 화소 전극(19)을 주체(主體)로 하여 구성되어 있다. 유리 기판(P) 위에 일부가 개구된 뱅크(30)가 형성되고, 이 뱅크(30)의 개구부에 게이트 전극(80a)이 매설(埋設)되어 있다. 게이트 전극(80a)은 유리 기판(P) 위에 Ag, Cu, Al 등의 금속 재료로 이루어지는 제 1 전극층(기체층)(81)과, Ni, Ti, W, Mn 등의 금속 재료로 이루어지는 제 2 전극층(피복층, 외면층)(82)을 적층하여 이루어지는 구성을 구비하고 있다.
뱅크(30) 위의 게이트 전극(80a)을 포함하는 영역에 산화실리콘이나 질화실리콘 등으로 이루어지는 게이트 절연막(83)이 형성되어 있고, 이 게이트 절연막(83) 위로서 게이트 전극(80a)과 평면적으로 겹치는 위치에 반도체층(33)이 형성되어 있다. 반도체층(33)은 비정질 실리콘층(84)과, 이 비정질 실리콘층(84) 위에 적층된 N+ 실리콘층(85)으로 이루어진다. N+ 실리콘층(85)은 비정질 실리콘층(84) 위에서 평면적으로 이간(離間)된 2개의 부위로 분할되어 있으며, 한쪽(도시 좌측)의 N+ 실리콘층(85)은 게이트 절연막(83) 위와 상기 N+ 실리콘층(85) 위에 걸쳐 형성된 소스 전극(34)과 전기적으로 접속되고, 다른쪽 N+ 실리콘층(85)은 게이트 절연막(83) 위와 상기 N+ 실리콘층(85)에 걸쳐 형성된 드레인 전극(35)과 전기적으로 접 속되어 있다.
소스 전극(34)은 배리어 금속막(배리어층, 외면층)(61a)과, 소스 전극막(기체층)(66)과, 피복 금속막(피복층, 외면층)(68a)을 적층하여 이루어지는 3층 구조의 전극 부재이고, 드레인 전극(35)은 배리어 금속막(배리어층, 외면층)(61a)과, 드레인 전극막(기체층)(67)과, 피복 금속막(피복층, 외면층)(68a)을 적층하여 이루어지는 3층 구조의 전극 부재이다. 배리어 금속막(61a)은 Ni(니켈), Ti(티타늄), W(텅스텐), Mn(망간) 등에서 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성되고, 소스 전극막(66) 및 드레인 전극막(67)은 Ag(은), Cu(구리), Al(알루미늄) 등에서 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성되며, 피복 금속막(68a)은 상기 배리어 금속막(61a)과 동일하게 Ni, Ti, W, Mn 등에서 선택되는 1종 또는 2종 이상의 금속 재료를 사용하여 형성되어 있다.
또한, 도 3에 나타낸 바와 같이, 데이터선(16)과 소스 전극(34), 및 주사선(18a)과 게이트 전극(80a)은 각각 일체로 형성되어 있기 때문에, 데이터선(16)은 소스 전극(34)과 동일한 3층 구조를 구비한 전극 부재로 되어 있고, 주사선(18a)은 게이트 전극(80a)과 동일한 2층 구조를 구비한 전극 부재로 되어 있다.
드레인 전극(35)의 일부 표면과 소스 전극(34)을 덮도록 뱅크(31c)가 형성되어 있다. 이 뱅크(31c)는, 실제로는, 도 3에 나타낸 각 화소 전극(19)에 대응하는 개구부를 구비한 평면으로부터 보아 대략 격자 형상을 이루어 유리 기판(P) 위에 형성되어 있고, 액정 표시 장치(100)의 제조 시에, 액상법을 이용하여 화소 전극(19)을 패턴 형성하기 위한 구획 부재로서 사용되는 것이다. 화소 전극(19)은, 도 4에 나타낸 바와 같이, 절연막(31c)으로부터 도시 우측으로 돌출되어 있는 드레인 전극(35)의 상면 및 측면과 맞닿도록 형성되고, 드레인 전극(35)과 전기적으로 접속되어 있다.
또한, 실제로는, 화소 전극(19) 및 절연막(31c)의 표면에는 액정의 초기 배향 상태를 제어하기 위한 배향막이 형성되어 있고, 유리 기판(P)의 외면 측에는 액정층에 입사하는 광의 편광 상태를 제어하기 위한 위상차판이나 편광판이 설치되어 있다. 또한, TFT 어레이 기판(10)의 외측(패널 배면(背面) 측)에는, 투과형 내지 반투과반사형 액정 표시 장치의 경우의 조명 수단으로서 사용되는 백라이트가 설치되어 있다.
대향 기판(25)에 대해서는, 상세한 도시는 생략하지만, 유리 기판(P)과 동일한 기판의 내면(TFT 어레이 기판(10)과의 대향면) 측에, 도 3에 나타낸 착색부(22R, 22G, 22B)를 배열 형성하여 이루어지는 컬러 필터층과, 평면 블랭킷 형상의 투광성 도전막으로 이루어지는 대향 전극을 적층한 구성을 구비하고 있다. 또한, 상기 대향 전극 위에 TFT 어레이 기판(10)과 동일한 배향막이 형성되어 있고, 기판 외면 측에는 필요에 따라 위상차판이나 편광판이 배열 설치된 것으로 되어 있다.
또한, TFT 어레이 기판(10)과 대향 기판(25) 사이에 밀봉된 액정층은 주로 액정 분자로 구성되어 있다. 이 액정층을 구성하는 액정 분자로서는, 네마틱(nematic) 액정, 스멕팅(smectic) 액정 등 배향할 수 있는 것이면 어떠한 액정 분자를 사용하여도 상관없지만, TN형 액정 패널의 경우, 네마틱 액정을 형성시키는 것이 바람직하고, 예를 들어 페닐시클로헥산 유도체 액정, 비페닐 유도체 액정, 비 페닐시클로헥산 유도체 액정, 터페닐 유도체 액정, 페닐에테르 유도체 액정, 페닐에스테르 유도체 액정, 비시클로헥산 유도체 액정, 아조메틴 유도체 액정, 아족시 유도체 액정, 피리미딘 유도체 액정, 디옥산 유도체 액정, 쿠반 유도체 액정 등을 들 수 있다.
이상의 구성을 구비한 본 실시예의 액정 표시 장치(100)는, 백라이트로부터 입사한 광을 전압 인가에 의해 배향 상태가 제어된 액정층에 의해 변조함으로써, 임의의 계조 표시를 행할 수 있게 되어 있다. 또한, 각 도트에 착색부(22R, 22G, 22B)가 설치되어 있기 때문에, 각 화소마다 3원색(R, G, B)의 색광(色光)을 혼색(混色)하여 임의의 컬러 표시를 행할 수 있게 되어 있다.
본 실시예의 액정 표시 장치(100)에서는, TFT(60)의 게이트 전극(80a), 소스 전극(34), 드레인 전극(35), 및 화소 전극(19)이 액상법을 이용하여 패턴 형성된 것으로 되어 있다. 그리고, 소스 전극(34)이 기체층인 소스 전극막(66) 위에 피복층(외면층)인 피복 금속막(68a)을 적층한 구조를 구비하는 한편, 드레인 전극(35)이 기체층인 드레인 전극막(67) 위에 피복층(외면층)인 피복 금속막(68a)을 적층한 구조를 구비하고 있음으로써, 상기 피복 금속막(68a)에 의해, 상기 전극막(66, 67)을 구성하는 Ag, Cu, Al 등의 금속 재료가 절연막(31c)에 확산되는 것을 효과적으로 방지할 수 있게 되어 있다. 또한, 이 피복 금속막(68a)은, 확산이 문제시되지 않을 경우에는 생략할 수 있다.
또한, 소스 전극(34) 및 드레인 전극(35)은 배리어 금속막(61a) 위에 기체층인 소스 전극막(66) 및 드레인 전극막(67)을 각각 적층한 구조를 구비하고 있다. 이것에 의해, 기체층인 전극막(66, 67)을 구성하는 Ag이나 Cu, Al 등이 N+ 실리콘층(85)이나 비정질 실리콘층(84)에 확산되는 것을 상기 배리어 금속막(61a)에 의해 양호하게 방지할 수 있어, 상기 확산에 의해 TFT(60)의 동작 불량이나 성능 저하가 생기는 것을 방지할 수 있다.
또한, 액정 표시 장치(100)에서는, 도트를 구성하는 TFT(60)나 화소 전극(19)에 액상법을 이용하여 형성된 전극 부재가 사용되어 있기 때문에, 고가의 진공 장치를 이용한 프로세스를 저감시키고, 또한 재료의 사용 효율을 높일 수 있어, 액정 표시 장치의 저비용화를 도모할 수 있다.
또한, 게이트 전극(80a)이 제 1 전극층(81)과 제 2 전극층(82)을 적층한 2층 구조로 되어 있기 때문에, 피복층(외면층)인 제 2 전극층(82)에 의해, 기체층인 제 1 전극층(81)을 구성하는 Ag이나 Cu, Al이 게이트 절연막(83)에 확산되는 것을 효과적으로 방지할 수 있다. 이것에 의해, 상기 확산에 의해 TFT(60)에 동작 불량이나 이동도 저하 등이 생기는 것을 방지할 수 있다.
또한, 본 실시예의 액정 표시 장치(100)에서는, 실장 단자(202, …)가 소스 전극(34)(데이터선(16)) 또는 게이트 전극(80a)(주사선(18a))과 동일한 구성을 구비하여 동층(同層)에 형성되어 있을 수도 있다. 즉, 실장 단자(202)가 소스 전극(34) 내지 게이트 전극(80a)의 형성 공정에서 이들과 동시에 형성된 것일 수도 있다. 이러한 구성으로 하면, 실장 단자(202)가 그 표면에 Ni, Ti, W 등으로 이루어지는 피복층을 갖는 것으로 되고, 상기 실장 단자(202)에 대하여 외부 회로의 땜납 접합을 행할 경우에, 양호한 접합성을 얻을 수 있다. 이것은, 실장 단자(202)의 표면에 기체층을 구성하는 Ag, Cu, Al 등이 노출되어 있는 경우와, 상기 Ni 등으로 이루어지는 피복층이 형성되어 있는 경우에는, 후자의 구성이 보다 양호한 습윤성으로 땜납을 부착시킬 수 있기 때문이다.
또한, 본 실시예에서는 게이트 전극(80a)을 제 1 전극층(81)과 제 2 전극층(82)으로 이루어지는 2층 구조로 하고 있지만, 제 1 전극층(81)과 유리 기판(P) 사이에 양자의 밀착성을 향상시키기 위한 밀착층을 설치할 수도 있다. 이 밀착층은 예를 들어 Mn에 의해 형성할 수 있고, Mn 미립자를 분산시킨 액체 재료를 사용한 액상법에 의해 형성할 수 있다.
(박막트랜지스터의 제조 방법)
다음으로, 본 발명의 박막트랜지스터의 제조 방법을 포함하는 TFT 어레이 기판의 제조 방법에 대해서, 그 실시예를 도 5 내지 도 11을 참조하면서 설명한다. 또한, 각 도면에서는 각 층이나 각 부재를 도면 상에서 인식 가능한 정도의 크기로 하기 위해, 각 층이나 각 부재마다 축척을 다르게 한다.
[액적 토출 장치]
우선, 본 제조 방법의 복수의 공정에서 사용되는 액적 토출 장치에 대해서 설명한다. 본 제조 방법에서는, 액적 토출 장치에 구비된 액적 토출 헤드의 노즐로부터 도전성 미립자를 함유하는 잉크(액체 재료)를 액적 형상으로 토출하여, 박막트랜지스터를 구성하는 각 전극 부재나 전극을 형성하는 것으로 하고 있다. 본 실시예에서 이용하는 액적 토출 장치로서는, 도 5에 나타낸 구성의 것을 채용할 수 있다.
도 5의 (a)는 본 실시예에서 이용하는 액적 토출 장치(IJ)의 개략 구성을 나타내는 사시도이다. 액적 토출 장치(IJ)는 액적 토출 헤드(301)와, X축 방향 구동축(304)과, Y축 방향 가이드축(305)과, 제어 장치(CONT)와, 스테이지(307)와, 클리닝 기구(308)와, 베이스(base)(309)와, 히터(315)를 구비하고 있다.
스테이지(307)는 이 액적 토출 장치(IJ)에 의해 잉크(액체 재료)가 공급되는 기판(P)을 지지하는 것으로서, 기판(P)을 기준 위치에 고정시키는 고정 기구(도시 생략)를 구비하고 있다.
액적 토출 헤드(301)는 복수의 토출 노즐을 구비한 멀티노즐(multi-nozzle) 타입의 액적 토출 헤드이며, 길이 방향과 X축 방향을 일치시키고 있다. 복수의 토출 노즐은 액적 토출 헤드(301)의 하면(下面)에 Y축 방향으로 나란히 일정 간격에 의해 설치되어 있다. 액적 토출 헤드(301)의 토출 노즐로부터는, 스테이지(307)에 의해 지지되어 있는 기판(P)에 대하여, 상술한 도전성 미립자를 함유하는 잉크가 토출된다.
X축 방향 구동축(304)에는 X축 방향 구동 모터(302)가 접속되어 있다. X축 방향 구동 모터(302)는 스테핑 모터(stepping motor) 등이며, 제어 장치(CONT)로부터 X축 방향의 구동 신호가 공급되면, X축 방향 구동축(304)을 회전시킨다. X축 방향 구동축(304)이 회전하면, 액적 토출 헤드(301)는 X축 방향으로 이동한다.
Y축 방향 가이드축(305)은 베이스(309)에 대하여 움직이지 않도록 고정되어 있다. 스테이지(307)는 Y축 방향 구동 모터(303)를 구비하고 있다. Y축 방향 구 동 모터(303)는 스테핑 모터 등이며, 제어 장치(CONT)로부터 Y축 방향의 구동 신호가 공급되면, 스테이지(307)를 Y축 방향으로 이동한다.
제어 장치(CONT)는 액적 토출 헤드(301)에 액적 토출 제어용 전압을 공급한다. 또한, X축 방향 구동 모터(302)에 액적 토출 헤드(301)의 X축 방향 이동을 제어하는 구동 펄스 신호를, Y축 방향 구동 모터(303)에 스테이지(307)의 Y축 방향 이동을 제어하는 구동 펄스 신호를 공급한다.
클리닝 기구(308)는 액적 토출 헤드(301)를 클리닝하는 것이다. 클리닝 기구(308)에는 Y축 방향 구동 모터(도시 생략)가 구비되어 있다. 이 Y축 방향 구동 모터의 구동에 의해, 클리닝 기구는 Y축 방향 가이드축(305)을 따라 이동한다. 클리닝 기구(308)의 이동도 제어 장치(CONT)에 의해 제어된다.
히터(315)는 여기서는 램프 어닐링에 의해 기판(P)을 열처리하는 수단이며, 기판(P) 위에 도포된 액체 재료에 함유되는 용매의 증발 및 건조를 행한다. 이 히터(315)의 전원 투입 및 차단도 제어 장치(CONT)에 의해 제어된다.
액적 토출 장치(IJ)는 액적 토출 헤드(301)와 기판(P)을 지지하는 스테이지(307)를 상대적으로 주사하면서 기판(P)에 대하여 액적을 토출한다. 여기서, 이하의 설명에서 Y축 방향을 주사 방향, Y축 방향과 직교하는 X축 방향을 비주사 방향으로 한다. 따라서, 액적 토출 헤드(301)의 토출 노즐은 비주사 방향인 Y축 방향으로 일정 간격에 의해 나란히 설치되어 있다. 또한, 도 5의 (a)에서는, 액적 토출 헤드(301)는 기판(P)의 진행 방향에 대하여 직각으로 배치되어 있지만, 액적 토출 헤드(301)의 각도를 조정하여 기판(P)의 진행 방향에 대하여 교차시키도록 할 수도 있다. 이렇게 하면, 액적 토출 헤드(301)의 각도를 조정함으로써, 노즐간의 피치를 조절할 수 있다. 또한, 기판(P)과 노즐면의 거리를 임의로 조절할 수 있게 할 수도 있다.
도 5의 (b)는 피에조 방식에 의한 액체 재료의 토출 원리를 설명하기 위한 액적 토출 헤드의 개략 구성도이다.
도 5의 (b)에 있어서, 액체 재료(잉크; 기능액)를 수용하는 액체실(321)에 인접하여 피에조 소자(322)가 설치되어 있다. 액체실(321)에는 액체 재료를 수용하는 재료 탱크를 포함하는 액체 재료 공급계(323)를 통하여 액체 재료가 공급된다. 피에조 소자(322)는 구동 회로(324)에 접속되어 있으며, 이 구동 회로(324)를 통하여 피에조 소자(322)에 전압을 인가하고, 피에조 소자(322)를 변형시켜 액체실(321)을 탄성 변형시킨다. 그리고, 이 탄성 변형 시의 내용적(內容積) 변화에 의해 노즐(325)로부터 액체 재료가 토출되게 되어 있다. 이 경우, 인가 전압의 값을 변화시킴으로써, 피에조 소자(322)의 왜곡량을 제어할 수 있다. 또한, 인가 전압의 주파수를 변화시킴으로써, 피에조 소자(322)의 왜곡 속도를 제어할 수 있다. 피에조 방식에 의한 액적 토출은 재료에 열을 가하지 않기 때문에, 재료의 조성에 영향을 주기 어렵다는 이점(利點)을 갖는다.
[잉크(액체 재료)]
여기서, 본 실시예에 따른 제조 방법에서 사용되는, 액적 토출 헤드(301)로부터의 토출에 적합한 잉크(액체 재료)에 대해서 설명한다.
본 실시예에서 사용하는 전극 부재 형성용 잉크(액체 재료)는 도전성 미립자 를 분산매에 분산시킨 분산액, 또는 그 전구체로 이루어지는 것이다. 도전성 미립자로서, 예를 들어 금, 은, 구리, 팔라듐, 니오븀 및 니켈 등을 함유하는 금속 미립자 이외에, 이들의 전구체, 합금, 산화물, 및 도전성 폴리머나 인듐 주석 산화물 등의 미립자 등이 사용된다. 이들 도전성 미립자는 분산성을 향상시키기 위해 표면에 유기물 등을 코팅하여 사용할 수도 있다. 도전성 미립자의 입경(粒徑)은 1㎚∼0.1㎛ 정도인 것이 바람직하다. 0.1㎛보다 크면, 후술하는 액적 토출 헤드(301)의 노즐에 막힘이 생길 우려가 있을 뿐만 아니라, 얻어지는 막의 치밀성이 악화될 가능성이 있다. 또한, 1㎚보다 작으면, 도전성 미립자에 대한 코팅제의 부피비가 커지고, 얻어지는 막 중의 유기물 비율이 과다해진다.
분산매로서는, 상기 도전성 미립자를 분산할 수 있는 것이며, 응집(凝集)을 일으키지 않는 것이면 특별히 한정되지 않는다. 예를 들어 물 이외에, 메탄올, 에탄올, 프로판올, 부탄올 등의 알코올류, n-헵탄, n-옥탄, 데칸, 도데칸, 테트라데칸, 톨루엔, 크실렌, 시멘, 듀렌, 인덴, 디펜텐, 테트라히드로나프탈렌, 데카히드로나프탈렌, 시클로헥실벤젠 등의 탄화수소계 화합물, 또한 에틸렌글리콜디메틸에테르, 에틸렌글리콜디에틸에테르, 에틸렌글리콜메틸에틸에테르, 디에틸렌글리콜디메틸에테르, 디에틸렌글리콜디에틸에테르, 디에틸렌글리콜메틸에틸에테르, 1,2-디메톡시에탄, 비스(2-메톡시에틸)에테르, p-디옥산 등의 에테르계 화합물, 또한 프로필렌카보네이트, γ-부티로락톤, N-메틸-2-피롤리돈, 디메틸포름아미드, 디메틸 설폭시드, 시클로헥사논 등의 극성 화합물을 예시할 수 있다. 이들 중 미립자의 분산성과 분산액의 안정성, 또한 액적 토출법(잉크젯법)에 대한 적용의 용이성 측 면에서 물, 알코올류, 탄화수소계 화합물, 에테르계 화합물이 바람직하며, 보다 바람직한 분산매로서는, 물, 탄화수소계 화합물을 들 수 있다.
상기 도전성 미립자의 분산액의 표면장력은 0.02N/m∼0.07N/m의 범위 내인 것이 바람직하다. 잉크젯법에 의해 액체를 토출할 때, 표면장력이 0.02N/m 미만이면, 잉크 조성물의 노즐면에 대한 습윤성이 증대하기 때문에 비행 구부러짐(flight deflection)이 생기기 쉬워지고, 0.07N/m를 초과하면, 노즐 선단(先端)에서의 메니스커스 형상이 안정되지 않기 때문에 토출량이나 토출 타이밍의 제어가 곤란해진다. 표면장력을 조정하기 위해, 상기 분산액에는 기판과의 접촉각을 크게 저하시키지 않는 범위에서 불소계, 실리콘계, 노니온계 등의 표면장력 조절제를 미량 첨가하는 것이 좋다. 노니온계 표면장력 조절제는 액체의 기판에 대한 습윤성을 향상시키고, 막의 레벨링성을 개량하여, 막의 미세한 요철(凹凸) 발생 등의 방지에 도움이 되는 것이다. 상기 표면장력 조절제는 필요에 따라, 알코올, 에테르, 에스테르, 케톤 등의 유기 화합물을 함유할 수도 있다.
상기 분산액의 점도(粘度)는 1mPa·s∼50mPa·s인 것이 바람직하다. 잉크젯법을 이용하여 액체 재료를 액적으로서 토출할 때, 점도가 1mPa·s보다 작을 경우에는 노즐 주변부가 잉크의 유출에 의해 오염되기 쉽고, 또한 점도가 50mPa·s보다 클 경우는, 노즐 구멍에서의 막힘 빈도가 높아져 원활한 액적의 토출이 곤란해질 뿐만 아니라, 액적의 토출량이 감소한다.
[TFT 어레이 기판의 제조 방법]
이하, 도 6 내지 도 10을 참조하여 TFT 어레이 기판의 각 제조 공정에 대해 서 설명한다. 도 6 내지 도 10은 본 실시예의 제조 방법에서의 일련의 공정을 나타내는 단면 공정도이다.
본 실시예의 제조 방법은, 유리 기판 위에 뱅크를 형성하고, 이 뱅크에 둘러싸인 영역에 액적 토출 장치를 이용한 액적 토출법에 의해 전극 패턴 및 배선 패턴을 형성함으로써 박막트랜지스터를 제조하여, TFT 어레이 기판을 제조하는 방법이다.
<게이트 전극 형성 공정>
우선, 도 6의 각 도면에 나타낸 바와 같이, 기체(基體)로 되는 유리 기판(P)을 준비하고, 그 일면 측에 뱅크(30)를 형성한 후, 뱅크(30)에 설치한 개구부(30a)에 대하여 소정의 잉크를 적하(滴下)함으로써 개구부(30a) 내에 게이트 전극(80a)을 형성한다. 이 게이트 전극 형성 공정은 뱅크 형성 공정과, 발액화 처리 공정과, 제 1 전극층 형성 공정과, 제 2 전극층 형성 공정과, 소성 공정을 포함하는 것으로 되어 있다.
{뱅크 형성 공정}
우선, 게이트 전극(80a)(및 주사선(18a))을 유리 기판 위에 소정 패턴으로 형성하기 위해, 도 6의 (a)에 나타낸 바와 같이, 유리 기판(P) 위에 소정 패턴의 개구부(30a)를 갖는 뱅크(30)를 형성한다. 뱅크(30)는 기판면을 평면적으로 구획하는 구획 부재이며, 이 뱅크의 형성에는 포토리소그래피법이나 인쇄법 등 임의의 방법을 이용할 수 있다. 예를 들어 포토리소그래피법을 이용할 경우는, 스핀(spin) 코팅, 스프레이(spray) 코팅, 롤(roll) 코팅, 다이(die) 코팅, 딥(dip) 코 팅 등 소정의 방법에 의해, 유리 기판(P) 위에 형성하는 뱅크의 높이에 맞추어 아크릴 수지 등의 유기계 감광성 재료를 도포하여 감광성 재료층을 형성한다. 그리고, 형성하고자 하는 뱅크 형상에 맞추어 감광성 재료층에 대하여 자외선을 조사함으로써, 게이트 전극용 개구부(30a)를 구비한 뱅크(30)를 형성한다. 또한, 뱅크(30)는 폴리실라잔을 함유하는 액체 재료 등을 사용하여 형성한 무기물 구조체일 수도 있다.
{발액화 처리 공정}
다음으로, 뱅크(30)에 대하여 발액화 처리를 행하고, 그 표면에 발액성을 부여한다. 발액화 처리로서는, 예를 들어 대기 분위기 중에서 테트라플루오로메탄을 처리 가스로 하는 플라즈마 처리법(CF4 플라즈마 처리법)을 채용할 수 있다. CF4 플라즈마 처리의 조건은 예를 들어 플라즈마 파워가 50㎾∼1000㎾, 테트라플루오로메탄 가스 유량이 50㎖/min∼100㎖/min, 플라즈마 방전 전극에 대한 기판 반송 속도가 0.5㎜/sec∼1020㎜/sec, 기판 온도가 70℃∼90℃이다. 또한, 처리 가스로서는, 테트라플루오로메탄(테트라플루오로카본)에 한정되지 않아, 다른 플루오로카본계 가스를 사용할 수도 있다.
이러한 발액화 처리를 행함으로써, 뱅크(30)에는 이것을 구성하는 수지 중에 불소기가 도입되고, 높은 발액성이 부여된다.
또한, 상기 발액화 처리에 앞서, 개구부(30a)의 저면(底面)에 노출된 유리 기판(P)의 표면을 청정화하기 위해, O2 플라즈마를 이용한 에싱(ashing) 처리나 UV( 자외선) 조사 처리를 행하여 두는 것이 바람직하다. 이 처리를 행함으로써, 유리 기판(P) 표면의 뱅크 잔사(殘渣)를 제거할 수 있어, 발액화 처리 후의 뱅크(30)의 접촉각과 상기 기판 표면의 접촉각의 차를 크게 할 수 있고, 후단(後段)의 공정에서 개구부(30a) 내에 배치되는 액적을 정확하게 개구부(30a) 내측에 가둘 수 있다. 또한, 뱅크(30)가 아크릴 수지나 폴리이미드 수지로 이루어지는 것일 경우, CF4 플라즈마 처리에 앞서 뱅크(30)를 O2 플라즈마에 노출시켜 두면, 불소화(발액화)되기 쉬워진다는 성질이 있기 때문에, 뱅크(30)를 이들 수지 재료로 형성하고 있을 경우에는, CF4 플라즈마 처리에 앞서 O2 에싱 처리를 실시하는 것이 바람직하다.
상기 O2 에싱 처리는, 구체적으로는, 기판(P)에 대하여 플라즈마 방전 전극으로부터 플라즈마 상태의 산소를 조사함으로써 행한다. 처리 조건으로서는, 예를 들어 플라즈마 파워가 50W∼1000W, 산소 가스 유량이 50㎖/min∼100㎖/min, 플라즈마 방전 전극에 대한 기판(P)의 반송 속도가 0.510㎜/sec∼10㎜/sec, 기판 온도가 70℃∼90℃이다.
또한, 뱅크(30)에 대한 발액화 처리(CF4 플라즈마 처리)에 의해, 앞서 실행된 잔사 처리가 의해 친액화된 기판(P) 표면에 대하여 다소 영향이 있기는 하지만, 특히 기판(P)이 유리 등으로 이루어질 경우에는, 발액화 처리에 의한 불소기의 도입이 일어나기 어렵기 때문에, 기판(P)의 친액성, 즉, 습윤성이 실질상 손상되지 않는다. 또한, 뱅크(30)에 대해서는, 발액성을 갖는 재료(예를 들어 불소기를 갖 는 수지 재료)에 의해 형성함으로써, 그 발액 처리를 생략하도록 할 수도 있다.
{제 1 전극층 형성 공정}
다음으로, 도 6의 (b)에 나타낸 바와 같이, 개구부(30a)에 대하여 액적 토출 장치(IJ)의 액적 토출 헤드(301)로부터 제 1 전극층 형성용 잉크(81a)를 적하한다. 여기서는, 도전성 미립자로서 Ag(은)을 사용하고, 용매(분산매)로서 디에틸렌글리콜디에틸에테르를 사용한 잉크(81a)를 토출 배치한다. 이 때, 뱅크(30)의 표면에는 발액성이 부여되어 있고, 개구부(30a) 저면부의 기판 표면에는 친액성이 부여되어 있기 때문에, 토출된 액적의 일부가 뱅크(30)에 실려도 뱅크 표면에서 튕겨져 개구부(30a) 내에 미끄러져 들어가게 되어 있다.
이어서, 전극 형성용 잉크로 이루어지는 액적을 토출한 후, 분산매의 제거를 위해, 필요에 따라 건조 처리를 행한다. 건조 처리는 예를 들어 기판(P)을 가열하는 통상의 핫플레이트 및 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 본 실시예에서는 예를 들어 180℃에서 60분간 정도의 가열을 행한다. 이 가열은 질소 가스 분위기 하 등 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로서는, 특별히 한정되지 않지만, 적외선 램프, 크세논 램프, YAG 레이저, 아르곤 레이저, 탄산 가스 레이저, XeF, XeCl, XeBr, KrF, KrCl, ArF, ArCl 등의 엑시머 레이저 등을 광원으로서 사용할 수 있다. 이들 광원은, 일반적으로는, 출력 10W∼5000W 범위의 것이 사용되지만, 본 실시예에서는 100W∼1000W의 범위로 충분하다. 이 중간 건조 공정을 행함으로써, 도 6의 (c)에 나타낸 바와 같 이, 고체의 제 1 전극층(81)이 형성된다.
{제 2 전극층 형성 공정}
다음으로, 도 6의 (c)에 나타낸 바와 같이, 액적 토출 장치에 의한 액적 토출법을 이용하여 제 2 전극층 형성용 잉크(82a)를 뱅크(30)의 개구부(30a)에 배치한다. 여기서는, 도전성 미립자로서 Ni(니켈)을 사용하고, 용매(분산매)로서 물 및 디에탄올아민을 사용한 잉크(액체 재료)를 토출 배치한다. 이 때, 뱅크(30)의 표면에는 발액성이 부여되어 있고, 개구부(30a) 저면부의 기판 표면에는 친액성이 부여되어 있기 때문에, 토출된 액적의 일부가 뱅크(30)에 실려도 뱅크 표면에서 튕겨져 개구부(30a) 내에 미끄러져 들어가게 되어 있다. 다만, 개구부(30a)의 내부에 앞서 형성되어 있는 제 1 전극층(81)의 표면은 본 공정에서 적하하는 잉크(82a)에 대하여 높은 친화성을 갖고 있다고 단정할 수는 없기 때문에, 잉크(82a)의 적하에 앞서, 제 1 전극층(81) 위에 잉크(82a)의 습윤성을 개선하기 위한 중간층을 형성할 수도 있다. 이 중간층은 잉크(82a)를 구성하는 분산매의 종류에 따라 적절히선택되지만, 본 실시예와 같이 잉크(82a)가 수계(水系)의 분산매를 사용하고 있을 경우에는, 예를 들어 산화티타늄으로 이루어지는 중간층을 형성하여 두면, 중간층 표면에서 상당히 양호한 습윤성이 얻어진다.
액적을 토출한 후, 분산매의 제거를 위해, 필요에 따라 건조 처리를 한다. 건조 처리는 예를 들어 기판(P)을 가열하는 통상의 핫플레이트 및 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 처리 조건은 예를 들어 가열 온도 180℃, 가열 시간 60분간 정도이다. 이 가열에 대해서도, 질소 가스 분위기 하 등 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로서는, 상술한 제 1 전극층 형성 공정 후의 중간 건조 공정에서 예시한 것을 사용할 수 있다. 또한, 가열 시의 출력도 마찬가지로 100W∼1000W의 범위로 할 수 있다. 이 중간 건조 공정을 행함으로써, 도 6의 (d)에 나타낸 바와 같이, 제 1 전극층(81) 위에 고체의 제 2 전극층(82)이 형성된다.
{소성 공정}
토출 공정 후의 건조막은, 미립자 사이의 전기적 접촉을 향상시키기 위해, 분산매를 완전히 제거할 필요가 있다. 또한, 액체 중에서의 분산성을 향상시키기 위해 유기물 등의 코팅제가 도전성 미립자의 표면에 코팅되어 있을 경우에는, 이 코팅제도 제거할 필요가 있다. 이 때문에, 토출 공정 후의 기판에는 열처리 및/또는 광처리가 실시된다.
이 열처리 및/또는 광처리는 통상 대기 중에서 실행되지만, 필요에 따라, 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행할 수도 있다. 열처리 및/또는 광처리의 처리 온도는 분산매의 비점(沸點)(증기압), 분위기 가스의 종류나 압력, 미립자의 분산성이나 산화성 등의 열적 거동, 코팅제의 유무나 양, 기재의 내열 온도 등을 고려하여 적절히 결정되지만, 이러한 구성에서도, 상기 제 1 전극층 및 제 2 전극층이 앞서 예시한 재료를 사용하여 형성되어 있기 때문에, 250℃ 이하의 소성 온도로 할 수 있다. 다만, 본 공정에서는 기판(P) 위에 반도체층이 설치되어 있지 않기 때문에, 뱅크(30)의 내열 온도의 범위 내에서 소성 온도를 높일 수 있고, 예를 들어 250℃ 이상 또는 300℃ 정도의 소성 온도로 함으로써, 보다 양호한 도전성을 구비한 금속 배선을 형성할 수 있다.
이상의 공정에 의해, 토출 공정 후의 건조막은 미립자 사이의 전기적 접촉이 확보되어, 도전성 막으로 변환되고, 뱅크(30)의 개구부(30a)에 제 1 전극층(81)과 제 2 전극층(82)을 적층하여 이루어지는 게이트 전극(80a)이 형성된다. 또한, 도 3에 나타낸 바와 같이, 게이트 전극(80a)과 일체인 주사선(18a)도 상기 공정에 의해 유리 기판(P) 위에 형성된다.
또한, 소성 공정 후의 제 1 전극층(81)의 막 두께는 500㎚∼1500㎚ 정도, 제 2 전극층(82)의 막 두께는 20㎚∼400㎚ 정도로 하는 것이 바람직하다. 제 2 전극층(82)의 막 두께가 20㎚ 미만일 경우에는, 제 1 전극층(81)으로부터 게이트 절연막(83)으로의 금속 원소 확산을 충분히 방지할 수 없고, 400㎚를 초과하는 막 두께에서는, 게이트 전극(80a)(및 주사선(18a))의 저항이 상승하기 때문에 바람직하지 않다.
또한, 상기 각 공정에서는, Ag으로 이루어지는 제 1 전극층(81)과 Ni로 이루어지는 제 2 전극층(82)을 형성하여, 이들 제 1 전극층(81)과 제 2 전극층(82)의 적층체에 의해 게이트 전극(80a)을 형성하고 있지만, 이들 제 1 전극층(81)은 Ag 이외의 금속 예를 들어 Cu나 Al, 또는 이들 금속을 주성분으로 하는 합금이어도 상관없다. 또한, 제 2 전극층(82)은 Ni 이외의 Ti이나 W, Mn, 또는 이들 금속을 주성분으로 하는 합금이어도 상관없다.
<게이트 절연막 형성 공정>
다음으로, 게이트 전극(80a) 및 뱅크(30) 위에 질화실리콘으로 이루어지는 게이트 절연막(83)을 형성한다. 이 게이트 절연막(83)은 예를 들어 플라즈마 CVD법에 의해 전면(全面) 성막한 후, 포토리소그래피법에 의해 적절히 패터닝함으로써 형성할 수 있다. CVD 공정에서 사용하는 원료 가스로서는, 모노실란과 일산화이질소의 혼합 가스나, TEOS(테트라에톡시실란, Si(OC2H5)4)과 산소, 디실란과 암모늄 등이 적합하며, 형성하는 게이트 절연막(83)의 막 두께는 150㎚∼400㎚ 정도이다.
<반도체층 형성 공정>
다음으로, 도 7의 (a)에 나타낸 반도체층(33)을 게이트 절연막(83) 위에 형성한다. 이 반도체층(33)은, 게이트 절연막(83)을 형성한 기판(P)의 전면에, 150㎚∼250㎚ 정도의 막 두께의 비정질 실리콘막과 막 두께 50㎚∼100㎚ 정도의 N+ 실리콘막을 플라즈마 CVD법 등에 의해 적층 형성하고, 포토리소그래피법에 의해 소정 형상으로 패터닝함으로써 얻어진다. 비정질 실리콘막의 형성 공정에서 사용하는 원료 가스로서는, 디실란이나 모노실란이 적합하다. 연속되는 N+ 실리콘막의 형성 공정에서는, 상기 비정질 실리콘막의 형성에서 이용한 성막 장치에 N+ 실리콘층 형성용의 원료 가스를 도입하여 성막을 행할 수 있다.
그 후, 상기 비정질 실리콘막 및 N+ 실리콘막을 포토리소그래피법에 의해 도 7의 (a)에 나타낸 형상으로 패터닝함으로써, 게이트 절연막(83) 위에 소정 평면 형상의 비정질 실리콘층(84)과 N+ 실리콘층(85)이 적층된 반도체층(33)이 얻어진다. 패터닝 시에는, N+ 실리콘막의 표면에 도시한 반도체층(33)의 측단면 형상과 동일한 대략 오목형의 레지스트를 선택 배치하고, 이러한 레지스트를 마스크로 하여 에칭을 행한다. 이러한 패터닝법에 의해 게이트 전극(80a)과 평면적으로 겹치는 영역에서 N+ 실리콘층(85)이 선택적으로 제거되어 2개의 영역으로 분할되고, 이들 N+ 실리콘층(85, 85)이 각각 소스 컨택트 영역 및 드레인 컨택트 영역을 형성한다.
<전극 형성 공정>
다음으로, 반도체층(33)이 형성된 유리 기판(P) 위에 도 4에 나타낸 소스 전극(34) 및 드레인 전극(35)을 형성한다. 이 전극 형성 공정은 뱅크 형성 공정과, 발액화 공정과, 배리어 금속막 형성 공정과, 전극막 형성 공정과, 피복 금속막 형성 공정과, 소성 공정을 포함하는 것이다.
{뱅크 형성 공정}
비정질 실리콘층(84), N+ 실리콘층(85)을 형성한 후, 소스 전극 및 드레인 전극을 형성하기 위한 뱅크를 유리 기판(P) 위에 형성한다. 뱅크의 형성은 포토리소그래피법이나 인쇄법 등 임의의 방법에 의해 행할 수 있다. 예를 들어 포토리소그래피법을 사용할 경우는, 스핀 코팅, 스프레이 코팅, 롤 코팅, 다이 코팅, 딥 코팅 등 소정의 방법에 의해, 형성하는 뱅크의 높이에 맞추어 아크릴 수지 등을 주체로 하는 유기계 감광성 재료를 도포하여 감광성 재료층을 형성하고, 그 후, 뱅크 형상에 맞추어 감광성 재료층에 대하여 자외선을 조사한다.
여기서는, 2종류의 뱅크, 즉, 제 1 뱅크부(31b)와 제 2 뱅크부(31a)를 형성 하는 것으로 하고 있지만, 우선, 제 1 뱅크부(31b)는, 도 7의 (b)에 나타낸 바와 같이, 비정질 실리콘층(84) 및 N+ 실리콘층(85) 위로서 비정질 실리콘층(84)의 대략 중앙부에 위치하도록 자외선 조사에 의한 감광을 행한다. 즉, 이 제 1 뱅크부(31b)는 후단(後段)의 공정에서 형성하는 소스 전극과 드레인 전극을 평면적으로 구획하는 구획 부재로서 형성된다. 한편, 제 2 뱅크부(31a)는, 도 7의 (b)에 나타낸 바와 같이, 비정질 실리콘층(84)의 외측 영역에 비정질 실리콘층(84)을 둘러싸도록 형성한다.
또한, 뱅크부(31a, 31b)는 폴리실라잔을 함유하는 액체 재료 등을 사용하여 형성한 무기물 구조체일 수도 있다. 무기 재료의 뱅크를 형성할 경우, 수지 재료 등의 유기 재료를 사용하여 뱅크를 형성하는 것에 비하여 경화(硬化) 시의 가열 온도가 높아지는 경우가 많지만, 상기 폴리실라잔을 함유하는 액체 재료에서는 경화 온도가 250℃ 이하이면 된다. 이렇게 경화 온도가 250℃ 이하이기 때문에, 기판(P) 위에 기설(旣設)된 반도체층(33)에서 수소 이탈을 일으키지 않아, 이 수소 이탈에 기인하는 박막트랜지스터의 ON 저항의 상승이나 캐리어 이동도의 저하를 방지할 수 있게 되어 있다.
또한, 각 뱅크부(31a, 31b) 사이에서의 뱅크 형성 시의 레지스트(유기물) 잔사를 제거하기 위해, 잔사 처리를 실시하는 것이 바람직하다. 이 잔사 처리로서는, 자외선을 조사함으로써 잔사 처리를 행하는 UV 조사 처리나 대기 분위기 중에서 산소를 처리 가스로 하는 O2 에싱 처리 등을 선택할 수 있지만, 여기서는 O2 에 싱 처리를 실시한다. 에싱 처리의 조건은 상술한 뱅크(30)의 패터닝 시에 이용한 조건과 동등한 조건이면 된다.
{발액화 처리 공정}
이어서, 각 뱅크부(31a, 31b)에 대하여 발액화 처리를 행하고, 그 표면에 발액성을 부여한다. 발액화 처리로서는, 예를 들어 대기 분위기 중에서 테트라플루오로메탄을 처리 가스로 하는 플라즈마 처리법(CF4 플라즈마 처리법)을 채용할 수 있다. CF4 플라즈마 처리의 조건은, 뱅크부(31a, 31b)가 상술한 뱅크(30)와 동일한 재질일 경우, 뱅크(30)에 대한 플라즈마 처리의 조건과 동등하면 된다. 이러한 발액화 처리를 행함으로써, 각 뱅크부(31a, 31b)에는 이것을 구성하는 수지 중에 불소기가 도입되어, 높은 발액성이 부여된다.
또한, 각 뱅크부(31a, 31b)에 대한 발액화 처리에 의해, 앞서 실행된 잔사 처리에 의해 친액화된 게이트 절연막(83)의 표면에 다소 영향이 있기는 있지만, 게이트 절연막(83)에는 발액화 처리에 의한 불소기의 도입이 일어나기 어렵기 때문에, 그 친액성(습윤성)을 손상시키지 않는다. 또한, 각 뱅크부(31a, 31b)를 발액성을 갖는 재료(예를 들어 불소기를 갖는 수지 재료)에 의해 형성하고 있을 경우에는 발액 처리를 생략할 수 있다.
{배리어 금속막 형성 공정}
다음으로, 도 7의 (c)에 나타낸 바와 같이, 액적 토출 장치에 의한 액적 토출법을 이용하여, 도 4에 나타낸 배리어 금속막(61a)을 형성하기 위한 잉크(액체 재료)(61)를 제 1 뱅크부(31b)와 제 2 뱅크부(31a)에 의해 둘러싸인 영역에 도포한다. 여기서는, 도전성 미립자로서 Ni을 사용하고, 용매(분산매)로서 물 및 디에탄올아민을 사용한 잉크를 토출한다.
이 배리어 금속막 형성 공정에서는, 액적 토출 장치(IJ)의 액적 토출 헤드(301)로부터 배리어 금속막 형성용 잉크(61)를 액적으로서 토출하고, 제 1 뱅크부(31b)와 제 2 뱅크부(31a)에 의해 둘러싸인 영역에 배치한다. 이 때, 각 뱅크부(31a, 31b)에는 발액성이 부여되어 있기 때문에, 토출된 액적의 일부가 뱅크부 위에 실려도 뱅크 표면이 발액성으로 되어 있음으로써 뱅크부 표면에서 튕겨지고, 적하된 잉크(액적)(61)는 도 7의 (c)에 나타낸 바와 같이 제 1 뱅크부(31b)와 제 2 뱅크부(31a)에 의해 둘러싸인 영역에 흘러내린다.
이어서, 배리어 금속막 형성용 잉크의 액적을 토출 배치한 후, 분산매의 제거를 위해, 필요에 따라 건조 처리를 한다. 건조 처리는 예를 들어 기판(P)을 가열하는 통상의 핫플레이트 및 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 본 실시예에서는 예를 들어 180℃ 가열을 60분간 정도 행한다. 이 가열은 N2 분위기 하 등 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로서는, 상술한 제 1 전극층 형성 공정 후의 중간 건조 공정에서 예시한 것을 사용할 수 있다. 또한, 가열 시의 출력도 마찬가지로 100W∼1000W의 범위로 할 수 있다. 이 중간 건조 공정을 행함으로써, 도 8의 (a)에 나타 낸 바와 같이, 원하는 배리어 금속막(61a, 61a)이 게이트 절연막(83)과 N+ 실리콘층(85)에 걸쳐 형성된다. 배리어 금속막(61a, 61a)은 각각 소스 전극, 드레인 전극의 일부를 이루는 것이다.
{전극막 형성 공정}
다음으로, 도 8의 (b)에 나타낸 바와 같이, 액적 토출 장치(IJ)에 의한 액적 토출법을 이용하여 전극막 형성용 잉크(65)를 상기 배리어 금속막(61a) 위에 도포한다. 여기서는, 도전성 미립자로서 은을 사용하고, 용매(분산매)로서 디에틸렌글리콜디에틸에테르를 사용한 잉크를 토출한다.
이 전극막 형성 공정에서는, 액적 토출 헤드로부터 전극막 형성용 잉크(65)를 액적으로서 토출하고, 그 액적을 기판(P) 위의 제 1 뱅크부(31b)와 제 2 뱅크부(31a)에 의해 둘러싸인 영역에 배치한다. 이 때, 뱅크부(31a, 31b)에는 발액성이 부여되어 있기 때문에, 토출된 액적의 일부가 뱅크부(31a, 31b) 위에 실려도 뱅크 표면이 발액성으로 되어 있음으로써 뱅크부(31a, 31b) 표면에서 튕겨지고, 적하된 액상체는 상기 영역에 흘러내린다.
또한, 이 전극막 형성 공정에 앞서, 앞서 형성되어 있는 배리어 금속막(61a)의 표면에 상기 잉크(65)의 습윤성을 개선하기 위한 중간층을 형성할 수도 있다. 이 중간층으로서는, 예를 들어 Mn 등을 사용할 수 있고, 그 성막 시에는, 전극막(66, 67)과 동일한 액적 토출법을 이용할 수 있다.
액적을 토출한 후, 분산매의 제거를 위해, 필요에 따라 건조 처리를 한다. 건조 처리는 예를 들어 기판(P)을 가열하는 통상의 핫플레이트 및 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 본 실시예에서는 예를 들어 180℃ 가열을 60분간 정도 행한다. 이 가열은 N2 분위기 하 등 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로서는, 상술한 제 1 전극층 형성 공정 후의 중간 건조 공정에서 예시한 것을 사용할 수 있다. 또한, 가열 시의 출력도 마찬가지로 100W∼1000W의 범위로 할 수 있다. 이 중간 건조 공정을 행함으로써, 도 8의 (c)에 나타낸 바와 같이, 배리어 금속막(61a, 61a) 위에 각각 소스 전극막(66)과 드레인 전극막(67)이 형성된다.
{피복 금속막 형성 공정}
다음으로, 도 9의 (a)에 나타낸 바와 같이, 액적 토출 장치(IJ)에 의한 액적 토출법을 이용하여, 도 4에 나타낸 피복 금속막(68a)을 형성하기 위한 잉크(액체 재료)(68)를 제 1 뱅크부(31b)와 제 2 뱅크부(31a)에 의해 둘러싸인 영역(소스 전극막(66) 및 드레인 전극막(67)의 상면)에 도포한다. 여기서는, 도전성 미립자로서 Ni을 사용하고, 용매(분산매)로서 물 및 디에탄올아민을 사용한 잉크를 토출한다.
이 피복 금속막 형성 공정에서는, 액적 토출 장치(IJ)의 액적 토출 헤드(301)로부터 피복 금속막 형성용 잉크(68)를 액적으로서 토출하고, 제 1 뱅크부 (31b)와 제 2 뱅크부(31a)에 의해 둘러싸인 영역에 배치한다. 이 때, 각 뱅크부(31a, 31b)에는 발액성이 부여되어 있기 때문에, 토출된 액적의 일부가 뱅크부 위에 실려도 뱅크 표면이 발액성으로 되어 있음으로써 뱅크부 표면에서 튕겨지고, 적하된 잉크(액적)(68)는 상기 영역에 흘러내린다.
또한, 이 피복 금속막 형성 공정에 앞서, 앞서 형성되어 있는 전극막(66, 67)의 표면에 상기 잉크(68)의 습윤성을 개선하기 위한 중간층을 형성할 수도 있다. 이 중간층으로서는, 예를 들어 산화티타늄을 함유하는 박막을 사용할 수 있고, 그 성막 시에는, 피복 금속막(68a)과 동일한 액적 토출법을 이용할 수 있다.
이어서, 전극 형성용 잉크로 이루어지는 액적을 토출한 후, 분산매의 제거를 위해, 필요에 따라 건조 처리를 한다. 건조 처리는 예를 들어 기판(P)을 가열하는 통상의 핫플레이트 및 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 본 실시예에서는 예를 들어 180℃ 가열을 60분간 정도 행한다. 이 가열은 N2 분위기 하 등 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로서는, 상술한 제 1 전극층 형성 공정 후의 중간 건조 공정에서 예시한 것을 사용할 수 있다. 또한, 가열 시의 출력도 마찬가지로 100W∼1000W의 범위로 할 수 있다. 이 중간 건조 공정을 행함으로써, 도 9의 (b)에 나타낸 바와 같이, 소스 전극막(66) 및 드레인 전극막(67) 위에 피복 금속막(68a, 68a)이 형성된다. 이들 피복 금속막(68a, 68a)은 각각 소스 전극과 드레인 전극의 일 부를 이루는 것이다.
{소성 공정}
토출 공정 후의 건조막은, 미립자 사이의 전기적 접촉을 향상시키기 위해, 분산매를 완전히 제거할 필요가 있다. 또한, 도전성 미립자의 표면에 분산성을 향상시키기 위해 유기물 등의 코팅제가 코팅되어 있을 경우에는, 이 코팅제도 제거할 필요가 있다. 이 때문에, 토출 공정 후의 기판에는 열처리 및/또는 광처리가 실시된다.
열처리 및/또는 광처리는 통상 대기 중에서 실행되지만, 필요에 따라, 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행할 수도 있다. 열처리 및/또는 광처리의 처리 온도는 분산매의 비점(증기압), 분위기 가스의 종류나 압력, 미립자의 분산성이나 산화성 등의 열적 거동, 코팅제의 유무나 양, 기재의 내열 온도 등을 고려하여 적절히 결정된다.
본 실시예에서는 소스 전극(34) 및 드레인 전극(35)의 적층 구조를 구성하는 금속 재료가 상술한 금속 재료로 되어 있음으로써, 이 소성 공정에서의 열처리를 250℃ 이하에서 행할 수 있게 되어 있다. 즉, 250℃ 이하의 가열일지라도 양호한 도전성을 구비한 전극 부재를 형성할 수 있게 되어 있다. 이것에 의해, 반도체층(33)에서의 수소 이탈에 기인하여 박막트랜지스터에 ON 저항의 상승이나 캐리어 이동도의 저하가 생기는 것을 양호하게 방지할 수 있어, 형성되는 박막트랜지스터의 동작 신뢰성을 유지할 수 있게 되어 있다.
이상의 공정에 의해, 토출 공정 후의 건조막은 미립자 사이의 전기적 접촉이 확보되어, 도전성 막으로 변환된다. 그리고, 유리 기판(P) 위에 3층 구조의 소스 전극(34) 및 드레인 전극(35)이 형성된다. 또한, 도 3에 나타낸 바와 같이 소스 전극(34)과 일체인 데이터선(16)도 상기 공정에 의해 기판(P) 위에 형성된다.
또한, 소성 공정 후의 배리어 금속막(61a) 및 피복 금속막(68a)의 막 두께는 각각 20㎚∼400㎚ 정도로 하는 것이 바람직하고, 전극막(66, 67)의 막 두께는 500㎚∼1500㎚ 정도로 하는 것이 바람직하다. 배리어 금속막(61a)의 막 두께가 20㎚ 미만일 경우에는, 전극막(66, 67)으로부터 반도체층(33)으로의 금속 원소 확산을 충분히 방지할 수 없고, 400㎚를 초과하는 막 두께에서는, 소스 전극(34)(및 데이터선(16)), 드레인 전극(35)의 저항이 상승하기 때문에 바람직하지 않다. 또한, 피복 금속막(68a)의 막 두께가 20㎚ 미만일 경우에는, 전극막(66, 67)으로부터 뱅크(31c)(도 4 참조) 및 액정층으로의 금속 원소 확산을 충분히 방지할 수 없고, 400㎚를 초과하는 막 두께에서는, 소스 전극(34)(및 데이터선(16)), 드레인 전극(35)의 저항이 상승하기 때문에 바람직하지 않다.
또한, 상기 각 공정에서는, 기체층으로서 Ag으로 이루어지는 전극막(66, 67)을 형성하고, 배리어층으로서 Ni로 이루어지는 배리어 금속막(61a)을 형성하며, 피복층으로서 Ni로 이루어지는 피복 금속막(68a)을 형성하고 있지만, 이들 금속막을 구성하는 재료는 Ag 및 Ni에 한정되지 않아, 전극막(66, 67)은 예를 들어 Cu나 Al, 또는 이들 금속을 주성분으로 하는 합금이어도 상관없다. 또한, 배리어 금속막(61a) 및 피복 금속막(68a)은 Ti이나 W, Mn, 또는 이들 금속을 주성분으로 하는 합금이어도 상관없다.
<뱅크 제거 공정>
다음으로, 유리 기판(P) 위에 설치되어 있는 뱅크 중 제 1 뱅크부(31b)와 제 2 뱅크부(31a)를 선택 제거한다. 이 제거 공정에서는, 플라즈마 에싱이나 오존 에싱 등의 에싱 처리에 의해 상기 뱅크부(31a, 31b)를 제거한다. 플라즈마 에싱은 플라즈마화한 산소 가스 등의 가스와 뱅크를 반응시키고, 뱅크를 기화(氣化)시켜 제거하는 방법이다. 또한, 오존 에싱은 오존(O3)을 분해하여 활성 산소로 하고, 활성 산소와 뱅크를 반응시킴으로써 뱅크를 기화시켜 제거하는 방법이다. 이 뱅크 제거 공정에 의해, 도 9의 (c)에 나타낸 바와 같이, 유리 기판(P) 위에 형성된 박막트랜지스터(TFT)(60)를 얻을 수 있다.
<화소 전극 형성 공정>
다음으로, TFT(60)가 형성된 유리 기판(P) 위에 도 4에 나타낸 화소 전극(19)을 형성한다. 이 화소 전극 형성 공정은 뱅크 형성 공정과, 발액화 처리 공정과, 액체 재료 배치 공정과, 소성 공정을 포함하는 것이다.
{뱅크 형성 공정}
다음으로, 도 10의 (a)에 나타낸 바와 같이, 기판(P) 위의 소정 위치에 화소 전극(19)을 형성하기 위한 뱅크를 형성한다. 이 뱅크(31c)는 도 10에 나타낸 바와 같이 TFT(60)를 부분적으로 덮어 형성되고, 평면적으로는 도 4에 나타낸 각 화소 전극(19)을 둘러싸는 대략 격자 형상으로 형성된다. 뱅크의 형성은 포토리소그래피법이나 인쇄법 등 임의의 방법에 의해 행할 수 있다. 예를 들어 포토리소그래피 법을 사용할 경우는, 스핀 코팅, 스프레이 코팅, 롤 코팅, 다이 코팅, 딥 코팅 등 소정의 방법에 의해, 형성하는 뱅크의 높이에 맞추어 아크릴 수지 등을 주체로 하는 유기계 감광성 재료를 도포하여 감광성 재료층을 형성하고, 그 후, 뱅크 형상에 맞추어 감광성 재료층에 대하여 자외선을 조사한다.
여기서는, TFT(60)의 구성 부재 중 드레인 전극(35)이 뱅크(31c)에 의해 둘러싸인 영역 내에 돌출되도록 뱅크(31c)를 패턴 형성한다. 또한, 이 뱅크(31c)의 패터닝에 있어서, 기판(P) 위에 기설된 드레인 전극(35)의 표면 부분에는 피복 금속막(68a)이 형성되어 있기 때문에, 에칭액이 전극막(67)에 진입하여 이들을 침식시키는 것을 방지할 수 있다.
또한, 뱅크(31c)는 폴리실라잔을 함유하는 액체 재료 등을 사용하여 형성한 무기물 구조체일 수도 있다. 무기 재료의 뱅크를 형성할 경우, 수지 재료 등의 유기 재료를 사용하여 뱅크를 형성하는 것에 비하여 경화 시의 가열 온도가 높아지는 경우가 많지만, 상기 재료를 사용함으로써 뱅크(31c)의 경화 온도를 250℃ 이하로 할 수 있다. 이것에 의해, 반도체층(33)에서의 수소 이탈을 효과적으로 방지할 수 있기 때문에, 형성되는 박막트랜지스터의 ON 저항의 상승이나 캐리어 이동도의 저하를 방지할 수 있다.
또한, 뱅크(31c)에 의해 둘러싸인 영역에서의 뱅크 형성 시의 레지스트(유기물) 잔사를 제거하기 위해, 잔사 처리를 실시하는 것이 바람직하다. 이 잔사 처리로서는, 자외선을 조사함으로써 잔사 처리를 행하는 UV 조사 처리나 대기 분위기 중에서 산소를 처리 가스로 하는 O2 에싱 처리 등을 선택할 수 있지만, 여기서는 O2 에싱 처리를 실시한다. 에싱 처리의 조건은 상술한 뱅크(30)의 패터닝 시에 이용한 조건과 동등한 조건이면 된다.
{발액화 처리 공정}
이어서, 뱅크(31c)에 대하여 발액화 처리를 행하고, 그 표면에 발액성을 부여한다. 발액화 처리로서는, 상술한 발액화 처리와 동일한 처리 방법을 이용할 수 있다.
또한, 뱅크(31c)에 대한 발액화 처리에 의해, 앞서 실행된 잔사 처리에 의해 친액화된 게이트 절연막(83)의 표면에 다소 영향이 있기는 있지만, 게이트 절연막(83)에는 발액화 처리에 의한 불소기의 도입이 일어나기 어렵기 때문에, 그 친액성(습윤성)을 손상시키지 않는다. 또한, 뱅크(31c)를 발액성을 갖는 재료(예를 들어 불소기를 갖는 수지 재료)에 의해 형성하고 있을 경우에는 발액 처리를 생략할 수 있다.
{액체 재료 배치 공정}
다음으로, 도 10의 (b)에 나타낸 바와 같이, 액적 토출 장치(IJ)에 의한 액적 토출법을 이용하여 화소 전극을 형성하기 위한 잉크(액체 재료)를 뱅크(31c)에 의해 둘러싸인 영역에 도포한다. 여기서는, ITO, IZO, FTO 등의 투광성 도전 재료의 미립자를 용매(분산매)에 분산시킨 잉크를 토출한다.
본 실시예에서는, 특히 소성 온도 250℃ 이하에서도 양호한 투광성과 도전성 을 얻을 수 있는 투광성 도전막 형성용의 액체 재료가 사용된다. 이러한 액체 재료로서는, ITO 미립자와 실리콘 유기 화합물을 함유하는 액체 재료나, ITO 미립자와 인듐 유기 화합물과 주석 유기 화합물을 함유하는 액체 재료를 예시할 수 있다. 이들 액체 재료를 사용함으로써, ITO 미립자끼리가 상기 실리콘 유기 화합물이나 상기 금속 유기 화합물로부터 생성한 SiO2이나 ITO의 매트릭스에서 강고하게 접착된 구조의 투광성 도전막을 형성할 수 있어, 소성 온도가 저온일지라도 ITO 미립자가 치밀하게 배치되고, 미립자 사이에서 양호한 도전성이 얻어지는 투광성 도전막을 형성할 수 있다.
이 화소 전극 형성 공정에서는, 액적 토출 장치(IJ)의 액적 토출 헤드(301)로부터 화소 전극 형성 재료를 함유하는 잉크(69)를 액적으로서 토출하고, 뱅크(31c)에 의해 둘러싸인 영역에 배치한다. 이 때, 뱅크(31c)에는 발액성이 부여되어 있기 때문에, 토출된 액적의 일부가 뱅크부 위에 실려도 뱅크 표면이 발액성으로 되어 있음으로써 뱅크 표면에서 튕겨지고, 적하된 잉크(액적)(69)는 도 10의 (b)에 나타낸 바와 같이 뱅크(31c)에 의해 둘러싸인 영역(31d)에 흘러내린다.
이어서, 전극 형성용 잉크로 이루어지는 액적을 토출한 후, 분산매의 제거를 위해, 필요에 따라 건조 처리를 한다. 건조 처리는 예를 들어 기판(P)을 가열하는 통상의 핫플레이트 및 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 본 실시예에서는 예를 들어 180℃ 가열을 60분간 정도 행한다. 이 가열은 N2 분위기 하 등 반드시 대기 중에서 행할 필요는 없다.
또한, 이 건조 처리는 램프 어닐링에 의해 행할 수도 있다. 램프 어닐링에 사용하는 광의 광원으로서는, 상술한 제 1 전극층 형성 공정 후의 중간 건조 공정에서 예시한 것을 사용할 수 있다. 또한, 가열 시의 출력도 마찬가지로 100W∼1000W의 범위로 할 수 있다. 이 중간 건조 공정을 행함으로써, 도 10의 (c)에 나타낸 바와 같이, 원하는 화소 전극(19)이 형성된다.
{소성 공정}
토출 공정 후의 건조막은, 미립자 사이의 전기적 접촉을 향상시키기 위해, 분산매를 완전히 제거할 필요가 있다. 또한, 도전성 미립자의 표면에 분산성을 향상시키기 위해 유기물 등의 코팅제가 코팅되어 있을 경우에는, 이 코팅제도 제거할 필요가 있다. 이 때문에, 토출 공정 후의 기판에는 열처리 및/또는 광처리가 실시된다.
열처리 및/또는 광처리는 통상 대기 중에서 실행되지만, 필요에 따라, 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행할 수도 있다. 열처리 및/또는 광처리의 처리 온도는 분산매의 비점(증기압), 분위기 가스의 종류나 압력, 미립자의 분산성이나 산화성 등의 열적 거동, 코팅제의 유무나 양, 기재의 내열 온도 등을 고려하여 적절히 결정된다.
본 실시예에서는, 화소 전극(19)을 형성하기 위한 액체 재료가 상술한 구성의 액체 재료로 되어 있음으로써, 이 소성 공정에서의 열처리를 250℃ 이하에서 행할 수 있게 되어 있다. 이것에 의해, 반도체층(33)에서의 수소 이탈에 기인하여 박막트랜지스터에 ON 저항의 상승이나 캐리어 이동도의 저하가 생기는 것을 양호하 게 방지할 수 있어, 형성되는 박막트랜지스터의 동작 신뢰성을 유지할 수 있게 되어 있다.
소성 온도 250℃ 이하에서도 양호한 투광성과 도전성을 얻을 수 있는 투광성 도전막 형성용의 액체 재료로서는, ITO 미립자와 Si 전구체를 함유하는 액체 재료나, ITO 미립자와 ITO 전구체를 함유하는 액체 재료를 예시할 수 있다. 이들 액체 재료를 사용함으로써, ITO 미립자끼리가 상기 전구체로부터 생성한 SiO2이나 ITO의 매트릭스에서 강고하게 접착된 구조의 투광성 도전막을 형성할 수 있어, 소성 온도가 저온일지라도 ITO 미립자가 치밀하게 배치되고, 미립자 사이에서 양호한 도전성이 얻어지는 투광성 도전막을 형성할 수 있다.
이상의 공정에 의해, 토출 공정 후의 건조막은 미립자 사이의 전기적 접촉이 확보되어, 도전성 막으로 변환되는 결과, 기판(P) 위에 화소 전극(19)이 형성되고, 도 4에 나타낸 박막트랜지스터를 구비한 TFT 어레이 기판(10)을 제조할 수 있다.
그리고, 본 실시예의 제조 방법에 의하면, 반도체층(33)이 유리 기판(P) 위에 형성된 후의 가열 처리에서의 가열 온도가 250℃ 이하로 되어 있기 때문에, 반도체층(33)에서의 수소 이탈을 효과적으로 방지할 수 있다. 이것에 의해, ON 저항의 상승이나 캐리어 이동도의 저하를 방지할 수 있어, 동작 신뢰성이 우수한 TFT(60) 및 높은 신뢰성의 TFT 어레이 기판(10)을 얻을 수 있다.
상기 실시예에서는, 소스 전극(34) 및 드레인 전극(35)의 형성 시에, 배리어 금속막(61a), 전극막(66, 67), 피복 금속막(68a)의 소성을 동시에 행하도록 한 경 우에 대해서 설명했지만, 각각의 금속막의 소성을 차례로 행하도록 할 수도 있다. 즉, 배리어 금속막(61a)을 소성한 후, 전극막(66, 67)을 형성하기 위한 잉크를 토출 배치하여 전극막을 형성하고, 전극막(66, 67)의 소성을 행한 후에 피복 금속막(61a)을 형성하기 위한 잉크를 토출 배치하는 방법도 채용할 수 있다. 이 경우, 기판(P) 위에 기설된 금속막의 용매(분산매)에 대한 안정성이 향상된다.
또한, 상기 실시예에서는, 액적(액체 재료)을 배치하기 위해 액적 토출 장치를 이용한 액적 토출법을 채용하고 있지만, 그 이외의 방법으로서, 예를 들어 도 11에 나타낸 바와 같은 Cap 코팅법을 채용할 수도 있다. Cap 코팅법은 모세관현상을 이용한 성막법이며, 도포액(70)에 슬릿(71)을 삽입하고, 그 상태에서 도포액 면을 상승시키면 슬릿(71)의 상단(上端)에 액체 상승부(72)가 생성된다. 이 액체 상승부(72)에 대하여 기판(P)을 접촉시키고, 소정 방향으로 기판(P)을 평행 이동시킴으로써, 도포액(70)을 기판(P) 면에 도포할 수 있다.
또한, 각 실시예에서 나타낸 박막트랜지스터의 제조 방법은, 박막트랜지스터를 구비한 각종 전기 광학 장치의 제조 방법에 적용할 수 있다. 예를 들어 액정 장치, 유기 일렉트로루미네선스 표시 장치, 플라즈마 표시 장치 등의 박막트랜지스터를 형성할 때에 채용하는 것이 적합하다.
(전자 기기)
도 12는 본 발명에 따른 전자 기기의 일례를 나타내는 사시도이다. 도 12에 나타낸 휴대 전화(1300)는 본 발명의 액정 표시 장치를 소형의 표시부(1301)로서 구비하고, 복수의 조작 버튼(1302), 수화구(1303), 및 송화구(1304)를 구비하여 구 성되어 있다.
상기 각 실시예의 전기 광학 장치는, 상기 휴대 전화에 한정되지 않아, 전자북, 퍼스널 컴퓨터, 디지털 스틸 카메라, 영상 모니터, 뷰파인더형 또는 모니터 직시형 비디오 테이프 리코더, 카 네비게이션(car navigation) 장치, 소형 무선 호출기, 전자수첩, 전자계산기, 워드프로세서, 워크스테이션, 텔레비전 전화, POS 단말, 터치패널을 구비한 기기 등의 화상 표시 수단으로서 적합하게 사용할 수 있다. 이러한 전자 기기는 저렴하면서 신뢰성이 우수한 것으로 된다.
본 발명에 따르면, 액상법을 이용하여 형성되고, 우수한 동작 신뢰성을 구비하는 동시에, 높은 제조 수율로 제조 가능한 박막트랜지스터를 제공할 수 있다.
또한, 본 발명에 따르면, 박막트랜지스터를 구비하고, 우수한 동작 신뢰성을 얻을 수 있는 전기 광학 장치를 제공할 수 있다.

Claims (11)

  1. 기판 위에 반도체층과 액상법(液相法)에 의해 형성된 전극 부재를 구비하여 이루어지는 박막트랜지스터로서,
    상기 전극 부재는 금속 재료로 이루어지는 기체층(基體層)과, 상기 기체층의 적어도 일면(一面) 측에서 상기 기체층과 적층 관계를 이루는 외면층(外面層)을 구비하고,
    상기 외면층은 상기 기체층을 이루는 금속 재료에 비하여 실리콘 또는 실리콘 화합물에 확산되기 어려운 금속 재료로 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
  2. 기판 위에 형성된 반도체층과 전극 부재를 구비한 박막트랜지스터로서,
    상기 전극 부재가 모두 금속 재료로 이루어지는 배리어층과 기체층을 액상법을 이용하여 차례로 적층 형성하여 이루어지는 구조를 구비하고 있으며,
    상기 배리어층을 구성하는 금속 재료가 Ni, Ti, W, Mn에서 선택되는 1종 또는 2종 이상의 금속 재료인 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 기체층을 구성하는 금속 재료가 Ag, Cu, Al에서 선택되는 1종 또는 2종 이상의 금속 재료인 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    반도체층과, 상기 반도체층에 도전 접속된 소스 전극 및 드레인 전극을 구비하고 있으며,
    상기 소스 전극 또는 드레인 전극의 적어도 한쪽이 상기 배리어층과 기체층의 적층 구조를 구비하고 있는 것을 특징으로 하는 박막트랜지스터.
  5. 기판 위에 형성된 반도체층과 전극 부재를 구비한 박막트랜지스터로서,
    상기 전극 부재가 모두 금속 재료로 이루어지는 기체층과 피복층을 액상법을 이용하여 차례로 적층 형성하여 이루어지는 구조를 구비하고 있으며,
    상기 피복층을 구성하는 금속 재료가 Ni, Ti, W, Mn에서 선택되는 1종 또는 2종 이상의 금속 재료인 것을 특징으로 하는 박막트랜지스터.
  6. 제 5 항에 있어서,
    상기 기체층을 구성하는 금속 재료가 Ag, Cu, Al에서 선택되는 1종 또는 2종 이상의 금속 재료인 것을 특징으로 하는 박막트랜지스터.
  7. 제 5 항 또는 제 6 항에 있어서,
    반도체층과, 상기 반도체층과 기판 사이에 형성된 게이트 전극을 구비한 보텀(bottom) 게이트형이며,
    상기 게이트 전극이 상기 기체층과 피복층의 적층 구조를 구비하고 있는 것을 특징으로 하는 박막트랜지스터.
  8. 제 5 항에 있어서,
    반도체층과, 상기 반도체층에 도전 접속된 소스 전극 및 드레인 전극을 구비하고 있으며,
    상기 소스 전극 또는 드레인 전극의 적어도 한쪽이 상기 기체층과 피복층의 적층 구조를 구비하고 있는 것을 특징으로 하는 박막트랜지스터.
  9. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 반도체층의 형성 후에 250℃ 이하에서 열처리되어 이루어지는 것을 특징으로 하는 박막트랜지스터.
  10. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 기재된 박막트랜지스터를 구비한 것을 특징으로 하는 전기 광학 장치.
  11. 제 10 항에 기재된 전기 광학 장치를 구비한 것을 특징으로 하는 전자 기기.
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Publication number Priority date Publication date Assignee Title
JP4254743B2 (ja) * 2005-05-13 2009-04-15 セイコーエプソン株式会社 薄膜トランジスタの製造方法
US7566899B2 (en) * 2005-12-21 2009-07-28 Palo Alto Research Center Incorporated Organic thin-film transistor backplane with multi-layer contact structures and data lines
JP4565572B2 (ja) * 2006-09-05 2010-10-20 株式会社フューチャービジョン 液晶表示パネルの製造方法
JP4565573B2 (ja) * 2006-09-07 2010-10-20 株式会社フューチャービジョン 液晶表示パネルの製造方法
JP2008235780A (ja) * 2007-03-23 2008-10-02 Toshiba Corp 薄膜トランジスタおよびその製造方法
TWI711182B (zh) 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR101943051B1 (ko) 2009-11-27 2019-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
WO2012025961A1 (ja) * 2010-08-25 2012-03-01 パナソニック株式会社 有機発光素子とその製造方法、および有機表示パネルと有機表示装置
CN102960065B (zh) 2010-08-25 2016-03-16 株式会社日本有机雷特显示器 有机发光元件及其制造方法以及有机显示面板和有机显示装置
JP2012191008A (ja) * 2011-03-10 2012-10-04 Sony Corp 表示装置および電子機器
KR101860861B1 (ko) 2011-06-13 2018-05-25 삼성디스플레이 주식회사 배선의 제조방법, 박막트랜지스터의 제조방법 및 평판표시장치의 제조방법
JP5756422B2 (ja) * 2012-03-05 2015-07-29 富士フイルム株式会社 パターン形成方法
KR20130139438A (ko) 2012-06-05 2013-12-23 삼성디스플레이 주식회사 박막 트랜지스터 기판
CN103761014B (zh) * 2013-11-20 2018-05-01 京东方科技集团股份有限公司 触摸屏及其驱动方法和显示装置
DE112017000475T5 (de) * 2016-01-22 2018-10-04 Shoda Techtron Corp. Endflächen-Beschichtungsvorrichtung
KR102263122B1 (ko) 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
CN110174786B (zh) * 2019-05-05 2022-03-22 Oppo广东移动通信有限公司 显示模组和电子装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040097901A (ko) * 2003-05-12 2004-11-18 세이코 엡슨 가부시키가이샤 패턴과 그 형성 방법, 디바이스와 그 제조 방법, 전기광학 장치, 전자 기기 및 액티브 매트릭스 기판의 제조 방법

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6807952A (ko) * 1967-07-06 1969-01-08
JPH0622245B2 (ja) * 1986-05-02 1994-03-23 富士ゼロックス株式会社 薄膜トランジスタの製造方法
US5187604A (en) * 1989-01-18 1993-02-16 Hitachi, Ltd. Multi-layer external terminals of liquid crystal displays with thin-film transistors
JPH06188265A (ja) * 1992-12-22 1994-07-08 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3440291B2 (ja) * 1995-05-25 2003-08-25 独立行政法人産業技術総合研究所 微結晶シリコン薄膜トランジスタ
US6015724A (en) * 1995-11-02 2000-01-18 Semiconductor Energy Laboratory Co. Manufacturing method of a semiconductor device
KR0161462B1 (ko) * 1995-11-23 1999-01-15 김광호 액정 디스플레이에서의 게이트 패드 형성방법
KR100241287B1 (ko) * 1996-09-10 2000-02-01 구본준 액정표시소자 제조방법
JP2985124B2 (ja) * 1997-06-12 1999-11-29 株式会社日立製作所 液晶表示装置
US6121660A (en) * 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
US6013930A (en) * 1997-09-24 2000-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having laminated source and drain regions and method for producing the same
US6218219B1 (en) * 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
EP0940652B1 (en) * 1998-03-05 2004-12-22 Nippon Telegraph and Telephone Corporation Surface shape recognition sensor and method of fabricating the same
US6049365A (en) * 1998-05-07 2000-04-11 Mitsubishi Denki Kabushiki Kaisha Liquid crystal displaying apparatus with a converter not exposed to liquid crystal
US6331476B1 (en) * 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
JP4246298B2 (ja) * 1998-09-30 2009-04-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 液晶ディスプレイパネルの製造方法
US6512271B1 (en) * 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4197206B2 (ja) * 1998-12-25 2008-12-17 シャープ株式会社 積層金属配線及び薄膜トランジスタ基板、並びにそれらの製造方法
JP2000194012A (ja) * 1998-12-25 2000-07-14 Fujitsu Ltd 薄膜トランジスタマトリクスの製造方法と薄膜トランジスタマトリクス
JP4674926B2 (ja) * 1999-02-12 2011-04-20 エーユー オプトロニクス コーポレイション 液晶ディスプレイパネル及びその製造方法
JP4169896B2 (ja) * 1999-06-23 2008-10-22 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタとその製造方法
JP2001194676A (ja) * 2000-01-07 2001-07-19 Hitachi Ltd 液晶表示装置
JP4238956B2 (ja) * 2000-01-12 2009-03-18 エルジー ディスプレイ カンパニー リミテッド 銅配線基板及びその製造方法並びに液晶表示装置
JP2002202527A (ja) * 2000-12-28 2002-07-19 Nec Corp アクティブマトリクス型液晶表示装置
JP2002353222A (ja) * 2001-05-29 2002-12-06 Sharp Corp 金属配線、それを備えた薄膜トランジスタおよび表示装置
KR100870697B1 (ko) * 2002-03-07 2008-11-27 엘지디스플레이 주식회사 저저항 구리배선 형성방법
JP2003317945A (ja) 2002-04-19 2003-11-07 Seiko Epson Corp デバイスの製造方法、デバイス、及び電子機器
JP2004146430A (ja) * 2002-10-22 2004-05-20 Konica Minolta Holdings Inc 有機薄膜トランジスタ、有機ｔｆｔ装置およびそれらの製造方法
JP4615197B2 (ja) * 2002-08-30 2011-01-19 シャープ株式会社 Ｔｆｔアレイ基板の製造方法および液晶表示装置の製造方法
KR100866976B1 (ko) * 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP4869601B2 (ja) * 2003-03-26 2012-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
KR100938885B1 (ko) * 2003-06-30 2010-01-27 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
TWI242099B (en) * 2003-08-28 2005-10-21 Ind Tech Res Inst Method of manufacturing a TFT array panel for a LCD
KR101012491B1 (ko) * 2003-12-04 2011-02-08 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP4254743B2 (ja) * 2005-05-13 2009-04-15 セイコーエプソン株式会社 薄膜トランジスタの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040097901A (ko) * 2003-05-12 2004-11-18 세이코 엡슨 가부시키가이샤 패턴과 그 형성 방법, 디바이스와 그 제조 방법, 전기광학 장치, 전자 기기 및 액티브 매트릭스 기판의 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1020040097901

Also Published As

Publication number Publication date
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