KR100805870B1 - 뱅크 구조, 배선 패턴 형성 방법, 디바이스, 전기 광학장치, 및 전자 기기 - Google Patents

뱅크 구조, 배선 패턴 형성 방법, 디바이스, 전기 광학장치, 및 전자 기기 Download PDF

Info

Publication number
KR100805870B1
KR100805870B1 KR1020060043030A KR20060043030A KR100805870B1 KR 100805870 B1 KR100805870 B1 KR 100805870B1 KR 1020060043030 A KR1020060043030 A KR 1020060043030A KR 20060043030 A KR20060043030 A KR 20060043030A KR 100805870 B1 KR100805870 B1 KR 100805870B1
Authority
KR
South Korea
Prior art keywords
formation region
pattern formation
bank
pattern
region
Prior art date
Application number
KR1020060043030A
Other languages
English (en)
Other versions
KR20060118340A (ko
Inventor
가츠유키 모리야
도시미츠 히라이
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20060118340A publication Critical patent/KR20060118340A/ko
Application granted granted Critical
Publication of KR100805870B1 publication Critical patent/KR100805870B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1288Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1292Multistep manufacturing methods using liquid deposition, e.g. printing
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • G02F1/136295Materials; Compositions; Manufacture processes

Abstract

본 발명은 배선 폭이 상이한 배선 패턴에서의 막 두께 차를 없앤 뱅크 구조, 막 패턴 형성 방법, 디바이스, 전기 광학 장치, 및 전자 기기를 제공하는 것을 과제로 한다.
기능액(L)이 배치되는 패턴 형성 영역(P)을 구획하는 뱅크 구조(1)이다. 패턴 형성 영역(P)은 제 1 패턴 형성 영역(55)과, 제 1 패턴 형성 영역(55)에 접속되고, 또한 제 1 패턴 형성 영역(55)보다도 폭이 좁은 제 2 패턴 형성 영역(56)을 구비하여 이루어진다. 제 2 패턴 형성 영역(56)을 구획하는 뱅크(34b)의 내측면부(56b)에서의 높이는 제 1 패턴 형성 영역(55)을 구획하는 뱅크(34a)의 내측면부(55a)에서의 높이보다도 낮게 되어 있다.
기능액, 패턴 형성 영역, 뱅크 구조

Description

뱅크 구조, 배선 패턴 형성 방법, 디바이스, 전기 광학 장치, 및 전자 기기{BANK STRUCTURE, WIRING PATTERN FORMING METHOD, DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
도 1은 본 발명의 액적 토출 장치의 개략 구성을 나타낸 사시도.
도 2는 피에조 방식에 의한 액상체의 토출 원리를 설명하기 위한 도면.
도 3의 (a)는 뱅크 구조의 평면도, (b) 및 (c)는 (a)의 측단면도.
도 4의 (a) 내지 (d)는 뱅크 구조를 형성하는 공정을 나타낸 측단면도.
도 5의 (a) 내지 (c)는 배선 패턴의 형성 공정을 설명하기 위한 측단면도.
도 6은 표시 영역인 1화소를 모식적으로 나타낸 평면도.
도 7의 (a) 내지 (e)는 1화소의 형성 공정을 나타낸 단면도.
도 8은 액정 표시 장치를 대향 기판 측으로부터 본 평면도.
도 9는 도 8의 H-H'선에 따른 액정 표시 장치의 단면도.
도 10은 액정 표시 장치의 등가회로도.
도 11은 유기 EL 장치의 부분 확대 단면도.
도 12는 본 발명의 전자 기기의 구체적인 예를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
L : 기능액 M : 하프톤(half-tone) 마스크
H1, H2, H5, H6 : 폭 1 : 뱅크 구조
34 : 뱅크 34a, 34b, 34c, 34d, 34e : 뱅크
35 : 뱅크층(뱅크 형성 재료) 40 : 게이트 배선(막 패턴)
41 : 게이트 전극(막 패턴) 42 : 소스 배선(막 패턴)
43 : 소스 전극(막 패턴) 55 : 제 1 패턴 형성 영역
55a : 내측면부 56 : 제 2 패턴 형성 영역
56b : 내측면부 57 : 교축부(간섭부)
57c : 내측면부 250 : 화소 구조(디바이스)
600 : 휴대 전화(전자 기기)
본 발명은 뱅크 구조, 패턴 형성 방법, 디바이스, 전기 광학 장치, 및 전자 기기에 관한 것이다.
전자 회로 또는 집적 회로 등에 사용되는 소정 패턴으로 이루어지는 배선 등을 형성하는 방법으로서는, 예를 들어 포토리소그래피법이 널리 이용되고 있다. 이 포토리소그래피법은 진공 장치, 노광 장치 등의 대규모 설비가 필요하게 된다. 그리고, 상기 장치에서는 소정 패턴으로 이루어지는 배선 등을 형성하기 위해, 복잡한 공정을 필요로 하고, 또한 재료 사용 효율도 수% 정도로 그 대부분을 폐기해야만 하여, 제조 비용이 높다는 과제가 있다.
이것에 대하여, 액체 토출 헤드로부터 액체 재료를 액적 형상으로 토출하는 액적 토출법, 소위 잉크젯법을 이용하여 기판 위에 소정 패턴으로 이루어지는 배선 등을 형성하는 방법이 제안되어 있다(예를 들어 특허문헌 1, 특허문헌 2 참조). 이 잉크젯법에서는 패턴용 액체 재료(기능액)를 기판에 직접 패턴 배치하고, 그 후, 열처리나 레이저 조사를 행하여 원하는 패턴을 형성한다. 따라서, 이 방법에 의하면, 포토리소그래피 공정이 불필요해져 프로세스가 대폭 간략화되는 동시에, 패턴 위치에 원재료를 직접 배치할 수 있기 때문에, 사용량도 삭감할 수 있다는 이점이 있다.
그런데, 최근 디바이스를 구성하는 회로의 고밀도화가 진행되어, 예를 들어 배선에 대해서도 미세화 및 세선화(細線化)가 한층 더 요구되고 있다. 그러나, 상술한 액적 토출법을 이용한 패턴 형성 방법에서는, 토출한 액적이 착탄(着彈) 후에 기판 위에서 확장되기 때문에, 미세한 패턴을 안정적으로 형성하는 것이 곤란했다. 특히 패턴을 도전막으로 할 경우에는, 상술한 액적의 확장에 의해, 액체 풀(pool)(bulge)이 생기고, 그것이 단선(斷線)이나 단락(短絡) 등의 결점의 발생 원인으로 될 우려가 있었다. 그래서, 폭이 넓은 배선 형성 영역(패턴 형성 영역)과, 이 배선 형성 영역에 연속하여 형성되는, 토출되는 기능액의 비상(飛翔) 직경보다도 폭이 좁은 미세한 배선 형성 영역(패턴 형성 영역)을 뱅크에 의해 구획하는 뱅크 구조를 이용한다. 이 뱅크 구조는 그 표면이 발액화되어 있어, 상기 폭이 넓은 배선 형성 영역에 토출된 기능액을 모세관 현상에 의해 폭이 좁은 미세한 배선 형성 영역에 유입시킴으로써, 미세한 배선 패턴(막 패턴)을 형성하는 기술도 제안되 어 있다(예를 들어 특허문헌 3 참조).
미세한 배선 형성 영역의 폭과 기능액이 토출되는 배선 형성 영역의 폭이 소정의 비보다 커지면, 기능액은 폭이 넓은 배선 형성 영역 내를 흐르기 때문에, 모세관 현상에 의한 미세한 배선 형성 영역으로의 유입량이 부족해진다. 그리하면, 형성된 미세한 배선 패턴의 막 두께는 다른 배선 패턴에 비하여 얇아진다는 문제가 있다.
그래서, 예를 들어 폭이 넓은 배선 형성 영역의 일부분의 폭을 좁힘으로써, 이 배선 형성 영역으로부터 미세한 배선 형성 영역으로의 기능액 유입량을 증가시켜, 미세한 배선 패턴의 후막화(厚膜化)를 도모하는 방법을 생각할 수 있다.
[특허문헌 1] 일본국 공개특허평11-274671호 공보
[특허문헌 2] 일본국 공개특허2000-216330호 공보
[특허문헌 3] 일본국 공개특허2005-12181호 공보
그러나, 상술한 바와 같이 배선 형성 영역의 일부의 폭을 좁혀 미세 배선 패턴 부분에 유입되는 기능액의 양을 증가시킬 경우, 기능액의 유입량을 적절히 조절하는 것이 어려우며, 예를 들어 미세한 배선 형성 영역에 기능액이 지나치게 많이 유입되면, 미세한 배선 패턴은 다른 배선 패턴에 비하여 막 두께가 두꺼워져, 미세한 배선 부분과 그 이외의 배선 부분 사이에서 막 두께의 차가 생기게 된다.
그리하면, 예를 들어 이 기술을 게이트 배선과 이것에 연속되는 게이트 전극의 형성에 응용하고자 했을 경우에, 이들 게이트 배선과 게이트 전극 사이에서 막 두께가 상이하게 됨으로써, 안정된 트랜지스터 특성을 얻기 어려워진다.
본 발명은 상기 과제를 감안하여 안출된 것으로서, 배선 폭이 상이한 배선 패턴에서의 막 두께 차를 없앤 뱅크 구조, 막 패턴 형성 방법, 디바이스, 전기 광학 장치, 및 전자 기기를 제공하는 것을 목적으로 한다.
본 발명의 뱅크 구조는, 기능액이 배치되는 패턴 형성 영역을 구획하는 뱅크 구조에 있어서, 상기 패턴 형성 영역은 제 1 패턴 형성 영역과, 상기 제 1 패턴 형성 영역에 접속되고, 또한 상기 제 1 패턴 형성 영역보다도 폭이 좁은 제 2 패턴 형성 영역을 구비하여 이루어지고, 상기 제 2 패턴 형성 영역을 구획하는 뱅크의 내측면부에서의 높이는 상기 제 1 패턴 형성 영역을 구획하는 뱅크의 내측면부에서의 높이보다도 낮게 되어 있는 것을 특징으로 한다.
액적 토출법에 의해 기능액을 토출하여 제 1 패턴 형성 영역에 배치하면, 기능액은 모세관 현상에 의해 상기 제 1 패턴 형성 영역으로부터 폭이 좁은 제 2 패턴 형성 영역에 유입된다. 여기서, 예를 들어 상기 제 1 패턴 형성 영역에 기능액의 흐름을 조절하는 간섭부를 설치함으로써, 기능액을 제 2 패턴 형성 영역에 보다 많이 유입시키면, 기능액은 뱅크의 내벽면을 따라 제 2 패턴 형성 영역에 유입된다. 이 때, 종래의 구성은 폭이 좁은 패턴과 폭이 넓은 패턴을 구획하는 뱅크의 높이가 동일한 구성으로 되어 있기 때문에, 동일한 양의 기능액이 유입되어도, 폭이 좁은 패턴 내에 형성되는 막 패턴의 두께가 폭이 넓은 패턴 내에 형성되는 막 패턴보다 더 두껍게 되어 있었다.
그래서, 본 발명의 뱅크 구조를 채용하면, 폭이 좁은 제 2 패턴 형성 영역을 구획하는 뱅크의 내측면부의 높이를 폭이 넓은 제 1 패턴 형성 영역을 구획하는 뱅크의 내측면부의 높이보다도 낮게 한 뱅크 구조를 갖고 있기 때문에, 상기 제 2 패턴 형성 영역에 유입되는 기능액과 뱅크의 접촉 면적을 작게 함으로써, 기능액의 유입량을 조절할 수 있다.
따라서, 폭이 좁은 제 2 패턴 형성 영역에 형성되는 막 패턴의 두께와 폭이 넓은 제 1 패턴 형성 영역에 형성되는 막 패턴의 두께를 대략 동일하게 할 수 있다.
상기 뱅크 구조에서는, 상기 제 1 패턴 형성 영역에는 상기 제 1 패턴 형성 영역에 배치된 기능액의 상기 제 2 패턴 형성 영역으로의 유입량을 조절하는 간섭부가 설치되고, 상기 간섭부는 상기 제 1 패턴 형성 영역의 상기 간섭부가 설치되지 않은 부분에 비하여 폭이 좁게 형성되고, 또한 상기 간섭부를 구획하는 뱅크에서의 내면부의 높이는 상기 제 1 패턴 형성 영역의 상기 간섭부가 설치되지 않은 부분을 구획하는 뱅크에서의 내면부의 높이보다도 낮게 되어 있는 것이 바람직하다.
제 1 패턴 형성 영역에 제 2 패턴 형성 영역으로의 기능액의 흐름을 조절하는 간섭부를 설치한 경우에도, 상술한 바와 같이 본 발명을 채용함으로써, 상기 제 1 패턴 형성 영역에 형성하는 막 패턴의 막 두께와 상기 제 2 패턴 형성 영역에 형성하는 막 패턴의 막 두께를 대략 동일하게 할 수 있다.
또한, 상기 제 1 패턴 형성 영역의 상기 간섭부가 설치되지 않은 부분을 구 획하는 뱅크에서의 내면부의 높이보다도 낮게 되어 있기 때문에, 상기 간섭부에 유입되는 기능액과 뱅크의 접촉 면적을 작게 하여, 기능액의 유입량을 조절할 수 있다. 따라서, 상기 간섭부에 형성되는 막 패턴의 두께와 상기 간섭부가 설치되지 않은 제 1 패턴 형성 영역 내에 형성되는 막 패턴의 두께를 대략 동일하게 할 수 있다.
본 발명의 막 패턴의 형성 방법은, 기능액을 기판 위에 배치하여 막 패턴을 형성하는 방법으로서, 상기 기판 위에 뱅크 형성 재료를 설치하는 공정과, 상기 뱅크 형성 재료로부터, 뱅크에 의해 구획된 홈 형상의 제 1 패턴 형성 영역과, 상기 제 1 패턴 형성 영역에 연속되는 동시에, 상기 제 1 패턴 형성 영역보다도 폭이 좁고, 상기 제 1 패턴 형성 영역을 구획하는 뱅크의 내측면부에서의 높이보다도 낮은 뱅크에 의해 구획되는 홈 형상의 제 2 패턴 형성 영역을 포함하는 뱅크 구조를 형성하는 공정과, 상기 제 1 패턴 형성 영역에 기능액을 배치함으로써, 모세관 현상에 의해, 상기 기능액을 상기 제 1 패턴 형성 영역으로부터 상기 제 2 패턴 형성 영역으로 배치시키는 공정과, 상기 제 1 패턴 형성 영역 및 상기 제 2 패턴 형성 영역에 배치된 기능액을 경화(硬化) 처리하여 막 패턴으로 하는 공정을 구비한 것을 특징으로 한다.
본 발명의 막 패턴의 형성 방법에서는, 기판 위에 제 1 패턴 형성 영역과, 이 제 1 패턴 형성 영역보다 폭이 좁은 제 2 패턴 형성 영역을 형성하고 있다. 여기서, 상기 제 2 패턴 형성 영역을 구획하는 뱅크의 내측면에서의 높이는 상기 제 1 패턴 형성 영역을 구획하는 뱅크의 내측면의 높이보다도 낮게 되어 있다. 따라 서, 상기 제 1 패턴 형성 영역에 배치된 기능액은 모세관 현상에 의해 상기 제 2 패턴 형성 영역에 유입된다. 그리하면, 기능액은 상기 제 2 패턴 형성 영역을 구획하는 뱅크의 내측면을 따라 상기 제 2 패턴 형성 영역에 유입된다. 이 제 2 패턴 형성 영역을 구획하는 뱅크의 내측면의 높이는 낮기 때문에, 상기 제 2 패턴 형성 영역에 유입되는 기능액의 양을 억제할 수 있다.
따라서, 폭이 좁은 제 2 패턴 형성 영역에 형성되는 막 패턴의 두께와 폭이 넓은 제 1 패턴 형성 영역에 형성되는 막 패턴의 두께를 대략 동일하게 할 수 있다.
상기 막 패턴의 형성 방법에서는, 포토리소그래피법에 의해 상기 뱅크를 형성할 경우, 상기 제 2 패턴 형성 영역을 구획하는 뱅크의 내측면부에 하프톤(half-tone) 마스크를 사용하여 노광한 후, 현상 처리를 행하는 것이 바람직하다.
이와 같이 하면, 노광 공정에서 하프톤 마스크를 사용하고 있기 때문에, 제 2 패턴 형성 영역의 내면부의 노광량을 선택적으로 조절함으로써, 상술한 바와 같이 상기 제 2 패턴 형성 영역을 구획하는 뱅크의 내측면부에서의 높이를 상기 제 1 패턴 형성 영역을 구획하는 뱅크의 내측면부에서의 높이보다 낮게 형성할 수 있다.
또한, 하프톤 마스크는 제 1 패턴 형성 영역에 대응한 마스크부와 제 2 패턴 형성 영역에 대응한 마스크부를 동일한 마스크 위에 구비하고 있기 때문에, 1회의 노광 공정에 의해 상기 제 1 패턴 형성 영역과 상기 제 2 패턴 형성 영역이 형성되어, 포토리소그래피법에 의한 공정의 간략화를 도모할 수 있다.
본 발명의 디바이스는, 상기 뱅크 구조와, 상기 뱅크 구조에서의 상기 제 1 패턴 형성 영역 및 상기 제 2 패턴 형성 영역에 형성된 막 패턴을 구비하는 것을 특징으로 한다.
본 발명의 디바이스에 의하면, 상술한 바와 같은 뱅크 구조에 의해 구획된 영역에 막 패턴이 형성되어 있기 때문에, 제 1 패턴 형성 영역 및 제 2 패턴 형성 영역에 배치된 기능액으로 이루어지는 막 패턴에서의 막 두께 차를 대략 없앨 수 있다. 따라서, 이 막 패턴 위에 예를 들어 다른 박막 패턴을 적층한 경우의 단선, 단락을 방지한 전기적 특성이 우수한 것으로 된다.
상기 디바이스에서는, 상기 제 1 패턴 형성 영역에 형성된 막 패턴을 게이트 배선으로 하고, 상기 제 2 패턴 형성 영역에 형성된 막 패턴을 게이트 전극으로 하는 것이 바람직하다.
이와 같이 하면, 상술한 뱅크 구조를 이용함으로써, 게이트 배선과 게이트 전극의 막 두께를 대략 동일하게 할 수 있다. 이것에 의해, 트랜지스터 특성을 안정시킬 수 있어, 이 트랜지스터를 구비한 디바이스는 신뢰성이 높은 것으로 된다.
상기 디바이스에서는, 상기 제 1 패턴 형성 영역에 형성된 막 패턴을 소스 배선으로 하고, 상기 제 2 패턴 형성 영역에 형성된 막 패턴을 소스 전극으로 하는 것이 바람직하다.
이와 같이 하면, 상술한 뱅크 구조를 이용함으로써, 소스 배선과 소스 전극의 막 두께를 대략 동일하게 할 수 있다. 이것에 의해, 트랜지스터 특성을 안정시킬 수 있어, 이 트랜지스터를 구비한 디바이스는 신뢰성이 높은 것으로 된다.
본 발명의 전기 광학 장치는 상기 디바이스를 구비하는 것을 특징으로 한다.
본 발명의 전기 광학 장치에 의하면, 고정밀도의 전기적 특성 등을 갖는 디바이스를 구비하기 때문에, 품질이나 성능의 향상을 도모한 전기 광학 장치를 실현할 수 있다.
여기서, 본 발명에서의 전기 광학 장치는 전계에 의해 물질의 굴절률이 변화하여 광의 투과율을 변화시키는 전기 광학 효과를 갖는 것 이외에, 전기 에너지를 광학 에너지로 변환하는 것 등도 포함하여 총칭하고 있다. 구체적으로는, 전기 광학 물질로서 액정을 사용하는 액정 표시 장치, 전기 광학 물질로서 유기 EL(Electro-Luminescence)을 사용하는 유기 EL 장치, 무기 EL을 사용하는 무기 EL 장치, 전기 광학 물질로서 플라스마용 가스를 사용하는 플라스마 디스플레이 장치 등이 있다. 또한, 전기 영동 디스플레이 장치(EPD: Electro Phoretic Display), 필드 이미션 디스플레이 장치(FED: 전계 방출 표시 장치: Field Emission Display) 등이 있다.
본 발명의 전자 기기는 상기 전기 광학 장치를 구비하는 것을 특징으로 한다.
본 발명의 전자 기기에 의하면, 품질이나 성능 향상이 도모된 전기 광학 장치를 구비함으로써, 신뢰성이 높은 것으로 된다.
(제 1 실시예)
이하, 본 발명의 일 실시예에 대해서 도면을 참조하여 설명한다. 또한, 이하에 설명하는 실시예는 본 발명의 일부 형태를 나타내는 것으로서, 본 발명을 한정하지는 않는다. 또한, 이하의 설명에 사용하는 각 도면에서는 각층이나 각 부재 를 도면상에서 인식 가능한 정도의 크기로 하기 위해, 각층이나 각 부재마다 축척을 적절히 변경하고 있다.
(액적 토출 장치)
우선, 본 실시예에 있어서, 막 패턴을 형성하기 위한 액적 토출 장치에 대해서 도 1을 참조하여 설명한다.
도 1은 본 발명의 막 패턴 형성 방법에 사용되는 장치의 일례로서, 액적 토출법에 의해 기판 위에 액체 재료를 배치하는 액적 토출 장치(잉크젯 장치)(IJ)의 개략 구성을 나타낸 사시도이다.
액적 토출 장치(IJ)는 액적 토출 헤드(1)와, X축 방향 구동축(4)과, Y축 방향 가이드축(5)과, 제어 장치(CONT)와, 스테이지(7)와, 클리닝 기구(8)와, 베이스(9)와, 히터(15)를 구비하고 있다.
스테이지(7)는 이 액적 토출 장치(IJ)에 의해 잉크(액체 재료)가 배치되는 후술하는 기판(48)을 지지하는 것으로서, 기판(48)을 기준 위치에 고정시키는 고정 기구(도시 생략)를 구비하고 있다.
액적 토출 헤드(1)는 복수의 토출 노즐을 구비한 멀티노즐 타입의 액적 토출 헤드이며, 길이 방향과 Y축 방향을 일치시키고 있다. 복수의 토출 노즐은 액적 토출 헤드(1)의 하면(下面)에 Y축 방향으로 나란히 일정한 간격에 의해 설치되어 있다. 액적 토출 헤드(1)의 토출 노즐로부터는 스테이지(7)에 지지되어 있는 기판(48)에 대하여 상술한 도전성 미립자를 함유하는 잉크가 토출된다.
X축 방향 구동축(4)에는 X축 방향 구동 모터(2)가 접속되어 있다. X축 방향 구동 모터(2)는 스테핑 모터 등이며, 제어 장치(CONT)로부터 X축 방향의 구동 신호가 공급되면, X축 방향 구동축(4)을 회전시킨다. X축 방향 구동축(4)이 회전하면, 액적 토출 헤드(1)는 X축 방향으로 이동한다.
Y축 방향 가이드축(5)은 베이스(9)에 대하여 움직이지 않게 고정되어 있다. 스테이지(7)는 Y축 방향 구동 모터(3)를 구비하고 있다. Y축 방향 구동 모터(3)는 스테핑 모터 등이며, 제어 장치(CONT)로부터 Y축 방향의 구동 신호가 공급되면, 스테이지(7)를 Y축 방향으로 이동시킨다.
제어 장치(CONT)는 액적 토출 헤드(1)에 액적의 토출 제어용 전압을 공급한다. 또한, X축 방향 구동 모터(2)에 액적 토출 헤드(1)의 X축 방향 이동을 제어하는 구동 펄스 신호를, Y축 방향 구동 모터(3)에 스테이지(7)의 Y축 방향 이동을 제어하는 구동 펄스 신호를 공급한다.
클리닝 기구(8)는 액적 토출 헤드(1)를 클리닝하는 것이다. 클리닝 기구(8)에는 Y축 방향의 구동 모터(도시 생략)가 구비되어 있다. 이 Y축 방향의 구동 모터의 구동에 의해, 클리닝 기구(8)는 Y축 방향 가이드축(5)을 따라 이동한다. 클리닝 기구(8)의 이동도 제어 장치(CONT)에 의해 제어된다.
히터(15)는, 여기서는 램프 어닐링에 의해 기판(48)을 열처리하는 수단이며, 기판(48) 위에 도포된 액체 재료에 함유되는 용매의 증발 및 건조를 행한다. 이 히터(15)의 전원 투입 및 차단도 제어 장치(CONT)에 의해 제어된다.
액적 토출 장치(IJ)는 액적 토출 헤드(1)와 기판(48)을 지지하는 스테이지(7)를 상대적으로 주사하면서 기판(48)에 대하여 액적을 토출한다. 여기서, 이하 의 설명에 있어서, X축 방향을 주사 방향, X축 방향과 직교하는 Y축 방향을 비(非)주사 방향으로 한다. 따라서, 액적 토출 헤드(1)의 토출 노즐은 비주사 방향인 Y축 방향으로 일정 간격에 의해 나란히 설치되어 있다. 또한, 도 1에서는 액적 토출 헤드(1)는 기판(48)의 진행 방향에 대하여 직각으로 배치되어 있지만, 액적 토출 헤드(1)의 각도를 조정하여 기판(48)의 진행 방향에 대하여 교차시키도록 할 수도 있다. 이와 같이 하면, 액적 토출 헤드(1)의 각도를 조정함으로써, 노즐간의 피치를 조절할 수 있다. 또한, 기판(48)과 노즐면의 거리를 임의로 조절할 수 있게 할 수도 있다.
도 2는 피에조 방식에 의한 액체 재료의 토출 원리를 설명하기 위한 도면이다.
도 2에 있어서, 액체 재료(배선 패턴용 잉크, 기능액)를 수용하는 액체실(21)에 인접하여 피에조 소자(22)가 설치되어 있다. 액체실(21)에는 액체 재료를 수용하는 재료 탱크를 포함하는 액체 재료 공급계(23)를 통하여 액체 재료가 공급된다.
피에조 소자(22)는 구동 회로(24)에 접속되어 있으며, 이 구동 회로(24)를 통하여 피에조 소자(22)에 전압을 인가하여 피에조 소자(22)를 변형시킴으로써, 액체실(21)이 변형하여 노즐(25)로부터 액체 재료가 토출된다. 이 경우, 인가 전압의 값을 변화시킴으로써, 피에조 소자(22)의 왜곡량이 제어된다. 또한, 인가 전압의 주파수를 변화시킴으로써, 피에조 소자(22)의 왜곡 속도가 제어된다.
또한, 액체 재료의 토출 원리로서는, 상술한 압전체 소자인 피에조 소자를 사용하여 잉크를 토출시키는 피에조 방식 이외에도, 액체 재료를 가열하여 발생한 기포(버블)에 의해 액체 재료를 토출시키는 버블 방식 등 공지의 다양한 기술을 적용할 수 있다. 이 중에서 상술한 피에조 방식에서는, 액체 재료에 열을 가하지 않기 때문에, 재료의 조성(組成) 등에 영향을 주지 않는다는 이점을 갖는다.
여기서, 기능액(L)은 도전성 미립자를 분산매에 분산시킨 분산액이나 유기 은 화합물이나 산화 은나노 입자를 용매(분산매)에 분산시킨 용액으로 이루어지는 것이다.
도전성 미립자로서는, 예를 들어 금, 은, 구리, 팔라듐, 및 니켈 중 어느 것을 함유하는 금속 미립자 이외에, 이들의 산화물, 및 도전성 폴리머나 초전도체의 미립자 등이 사용된다.
이들 도전성 미립자는, 분산성을 향상시키기 위해, 표면에 유기물 등을 코팅하여 사용할 수도 있다. 도전성 미립자의 표면에 코팅하는 코팅제로서는, 예를 들어 크실렌, 톨루엔 등의 유기 용제나 쿠엔산 등을 들 수 있다.
도전성 미립자의 입경은 1㎚ 이상 0.1㎛ 이하인 것이 바람직하다. 0.1㎛보다 크면, 후술하는 액체 토출 헤드의 노즐에 막힘이 생길 우려가 있다. 또한, 1㎚보다 작으면, 도전성 미립자에 대한 코팅제의 부피비가 커져 얻어지는 막 중의 유기물 비율이 과다해진다.
분산매로서는, 상기 도전성 미립자를 분산시킬 수 있는 것으로서, 응집을 일으키지 않는 것이면 특별히 한정되지 않는다. 예를 들어 물 이외에, 메탄올, 에탄올, 프로판올, 부탄올 등의 알코올류, n-헵탄, n-옥탄, 데칸, 도데칸, 테트라데칸, 톨루엔, 크실렌, 시멘, 듀렌, 인덴, 디펜텐, 테트라히드로나프탈렌, 데카히드로나프탈렌, 시클로헥실벤젠 등의 탄화수소계 화합물, 또한 에틸렌글리콜디메틸에테르, 에틸렌글리콜디에틸에테르, 에틸렌글리콜메틸에틸에테르, 디에틸렌글리콜디메틸에테르, 디에틸렌글리콜디에틸에테르, 디에틸렌글리콜메틸에틸에테르, 1,2-디메톡시에탄, 비스(2-메톡시에틸)에테르, p-디옥산 등의 에테르계 화합물, 또한 프로필렌카보네이트, γ-부티로락톤, N-메틸-2-피롤리돈, 디메틸포름아미드, 디메틸설폭시드, 시클로헥산 등의 극성(極性) 화합물을 예시할 수 있다. 이들 중 미립자의 분산성과 분산액의 안정성, 또한 액적 토출법(잉크젯법)에 대한 적용의 용이성 면에서 물, 알코올류, 탄화수소계 화합물, 에테르계 화합물이 바람직하고, 보다 바람직한 분산매로서는, 물, 탄화수소계 화합물을 들 수 있다.
상기 도전성 미립자의 분산액의 표면장력은 0.02N/m 이상 0.07N/m 이하의 범위 내인 것이 바람직하다. 액적 토출법에 의해 액체를 토출할 때, 표면장력이 0.02N/m 미만이면, 잉크 조성물의 노즐면에 대한 습윤성이 증대하기 때문에 비행 구부러짐이 생기기 쉽고, 0.07N/m를 초과하면, 노즐 선단(先端)에서의 메니스커스 형상이 안정되지 않기 때문에 토출량이나 토출 타이밍의 제어가 곤란해진다. 표면장력을 조정하기 위해, 상기 분산액에는 기판과의 접촉각을 크게 저하시키지 않는 범위에서 불소계, 실리콘계, 노니온계 등의 표면장력 조절제를 미량 첨가하는 것이 좋다. 노니온계 표면장력 조절제는 액체의 기판에 대한 습윤성을 향상시키고, 막의 레벨링성을 개량하여 막의 미세한 요철(凹凸) 발생 등의 방지에 도움이 되는 것이다. 상기 표면장력 조절제는 필요에 따라 알코올, 에테르, 에스테르, 케톤 등의 유기 화합물을 함유할 수도 있다.
상기 분산액의 점도(粘度)는 1mPa·s 이상 50mPa·s 이하인 것이 바람직하다. 액적 토출법을 이용하여 액체 재료를 액적으로서 토출할 때, 점도가 1mPa·s보다 작을 경우에는 노즐 주변부가 잉크의 유출에 의해 오염되기 쉽고, 또한 점도가 50mPa·s보다 클 경우는 노즐 구멍에서의 막힘 빈도가 높아져 원활한 액적 토출이 곤란해진다.
(뱅크 구조)
다음으로, 본 실시예에서의 기능액(잉크)을 배치하는 뱅크 구조에 대해서 도 3의 (a) 및 (b)를 참조하여 설명한다.
도 3의 (a)는 뱅크 구조(1)의 개략 구성을 나타낸 평면도이다. 또한, 도 3의 (b)는 도 3의 (a)의 A-A'선에 따른 상기 뱅크 구조의 측단면도이다. 또한, 도 3의 (c)는 도 3의 (a)의 B-B'선에 따른 상기 뱅크 구조의 측단면도이다.
본 실시예의 뱅크 구조(1)는, 도 3의 (a)∼(c)에 나타낸 바와 같이, 기판(48) 위에는 뱅크(34)가 형성되어 있어, 이 뱅크(34)는 기능액이 배치되는 영역으로 되는 패턴 형성 영역(P)을 구획하는 것이다. 또한, 본 실시예의 패턴 형성 영역은 후술하는 TFT를 구성하는 게이트 배선을 형성하는 뱅크 구조에 의해 구획된 기판(48) 위의 영역이다.
상기 패턴 형성 영역(P)은 게이트 배선(막 패턴)에 대응하여 형성되는 홈 형상의 제 1 패턴 형성 영역(55)과, 이 제 1 패턴 형성 영역(55)에 접속되고, 게이트 전극(막 패턴)에 대응하여 형성되는 제 2 패턴 형성 영역(56)으로 구성되어 있다. 또한, 상기 제 2 패턴 형성 영역(56)의 폭은 상기 제 1 패턴 형성 영역(55)의 폭 보다도 좁게 되어 있다. 여기서, 각 패턴 형성 영역(55, 56)에서의 폭은, 각 패턴(55, 56)이 연장되는 방향에 대하여 직교하는 방향의 패턴의 단부간 길이를 나타낸다.
구체적으로는, 도 3의 (a)에 나타낸 바와 같이, 제 1 패턴 형성 영역(55)은 도 1 중의 X축 방향으로 연장되어 형성되고, 이 제 1 패턴 형성 영역(55)은 폭 H1을 갖고 있다. 여기서, 제 1 패턴 형성 영역(55)의 폭 H1은 상술한 액적 토출 장치(IJ)로부터 토출되는 기능액의 비상 직경(도 3의 (a) 중의 2점쇄선)과 동일하거나, 또는 커지게 형성되어 있다.
또한, 제 2 패턴 형성 영역(56)은 제 1 패턴 형성 영역(55)에 대하여 대략 수직으로 접속되고, 도 1 중의 Y축 방향으로 연장되어 형성되어 있다. 이 제 2 패턴 형성 영역(56)은 폭 H2를 가지며, 제 1 패턴 형성 영역(55)의 폭 H1보다도 좁게 형성되어 있다. 이러한 뱅크 구조(1)를 채용함으로써, 상기 제 1 패턴 형성 영역(55)에 토출된 기능액(L)을 모세관 현상을 이용하여 미세 패턴인 제 2 패턴 형성 영역(56)에 유입시킬 수 있게 되어 있다. 또한, 본 실시예에서는 상기 제 1 패턴 형성 영역(55)은 게이트 배선에 대응하고, 상기 제 2 패턴 형성 영역(56)은 게이트 배선에 비하여 폭이 좁은 게이트 전극에 대응하는 것으로 되어 있다.
여기서, 이하에 설명하는 뱅크(34)에서의 내측면부의 높이는, 기판(48)의 상면으로부터 각 패턴 형성 영역(55, 56)을 구획하는 뱅크(34)의 내측면(55a, 56b)에서의 높이를 의미한다. 따라서, 상기 제 2 패턴 형성 영역(56)을 구획하는 뱅크 (34b)의 내측면부(56b)에서의 높이에는 상기 제 1 패턴 형성 영역(55)을 구획하는 뱅크(34a)의 두께는 포함되지 않는 것으로 한다.
도 3의 (c)에 나타낸 바와 같이, 상기 제 2 패턴 형성 영역(56)을 구획하는 뱅크(34b)의 내측면부(56b)에서의 높이는 상기 제 1 패턴 형성 영역(55)을 구획하는 뱅크(34a)의 내측면부(55a)에서의 높이보다도 낮게 되어 있다.
여기서, 기능액은 상기 각 패턴 형성 영역을 구획하는 뱅크(34)의 내측면부에 접촉한 상태에서 상기 각 영역(55, 56) 내에 유입되게 되어 있다. 따라서, 제 2 패턴 형성 영역(56)을 구획하는 뱅크(34b)의 내측면부(56b)에서의 높이를 억제함으로써, 상기 제 2 패턴 형성 영역(56)에 유입되는 기능액의 양을 감소시킬 수 있다.
또한, 도 3의 (b)에 나타낸 바와 같이, 상기 제 1 패턴 형성 영역(55)에는, 상기 제 1 패턴 형성 영역(55)에 배치된 기능액의 상기 제 2 패턴 형성 영역(56)으로의 유입량을 조절하기 위해, 다른 제 1 패턴 형성 영역(55)에 비하여 그 폭이 좁게 형성된 교축부(간섭부)(57)가 설치되어 있다. 또한, 본 실시예에서는 상기 교축부(57)의 폭이 상기 제 2 패턴 형성 영역(56)의 폭과 동일한 것으로 한다.
이 교축부(57)는 게이트 배선에 대하여 소스 배선이 교차하는 부분(교차 부분)에 대응하는 것이며, 마찬가지로 교차 부분의 소스 배선 측에도 교축부가 설치되어 있다. 이와 같이, 게이트 배선과 소스 배선의 교차 부분에서 각각의 배선 폭을 좁게 함으로써, 교차 부분에서 용량이 축적되는 것을 방지하게 되어 있다.
또한, 상기 교축부(57)를 구획하는 뱅크(34c)에서의 내측면부(57c)의 높이는 상기 제 1 패턴 형성 영역(55)을 구획하는 다른 뱅크(34a)에서의 내측면부(55a)의 높이보다도 낮게 되어 있다. 이와 같이, 상기 교축부(57)를 구획하는 뱅크(34c)에서의 내측면부(57c)에서의 높이가 다른 제 1 패턴 형성 영역(55)에 비하여 낮기 때문에, 기능액(L)과 뱅크(34c)의 접촉 면적을 작게 하여, 상기 교축부(57)에 유입되는 기능액의 양을 조절한다. 따라서, 상기 교축부(57)에 형성되는 막 패턴의 두께와 다른 제 1 패턴 형성 영역(55)에 형성되는 막 패턴의 두께를 대략 동일하게 할 수 있다.
이와 같이, 제 1 패턴 형성 영역(55)에 제 2 패턴 형성 영역(56)으로의 기능액 유입량을 조절하는 교축부(57)를 설치한 경우, 종래의 뱅크 구조에서는 기능액(L)이 폭이 넓은 패턴 형성 영역보다도 폭이 좁은 패턴 형성 영역에 다량 유입되어, 이들 패턴 형성 영역 사이에서 그 막 두께에 차가 생기게 될 우려가 있었다.
그래서, 본 발명을 채용하면, 폭이 좁은 제 2 패턴 형성 영역(56)을 구획하는 뱅크(34b)의 내측면부(56b)의 높이를 폭이 넓은 제 1 패턴 형성 영역(55)을 구획하는 뱅크(34a)의 내측면부(55a)의 높이보다도 낮게 한 뱅크 구조(1)를 갖고 있기 때문에, 상기 제 2 패턴 형성 영역(56)에 유입되는 기능액(L)과 뱅크(34)의 접촉 면적을 작게 함으로써, 기능액(L)의 유입량을 조절할 수 있다.
따라서, 폭이 좁은 제 2 패턴 형성 영역(56)에 형성되는 막 패턴의 두께와 폭이 넓은 제 1 패턴 형성 영역(55)에 형성되는 막 패턴의 두께를 대략 동일하게 할 수 있다.
(뱅크 구조 및 막 패턴의 형성 방법)
다음으로, 본 실시예에서의 뱅크 구조(1)의 형성 방법, 및 이 뱅크 구조(1)에 의해 구획된 패턴 형성 영역(P)에 막 패턴으로서 게이트 배선을 형성하는 방법에 대해서 설명한다.
도 4의 (a) 내지 (d)는 뱅크 구조(1)의 형성 공정을 차례로 나타낸 측부 단면도이다. 도 4의 (a) 내지 (d)는 도 3의 (c)의 B-B'선에 따른 측단면을 따라 제 1 패턴 형성 영역(55), 및 제 2 패턴 형성 영역(56)으로 이루어지는 패턴 형성 영역(P)을 형성하는 공정을 나타낸 도면이다. 또한, 도 5의 (a) 및 (b)는 도 4의 (a) 내지 (d)에 나타낸 제조 공정에서 형성된 뱅크 구조(1)에 막 패턴(게이트 배선)을 형성하는 공정을 나타낸 단면도이다.
(뱅크재 도포 공정)
우선, 도 4의 (a)에 나타낸 바와 같이, 스핀 코팅법에 의해, 기판(48)의 전면(全面)에 뱅크 형성 재료를 도포하여 뱅크층(35)을 형성한다. 상기 뱅크 형성 재료의 도포 방법으로서, 스프레이 코팅, 롤 코팅, 다이 코팅, 딥 코팅 등의 각종 방법을 적용할 수 있다.
또한, 기판(48)으로서는, 유리, 석영 유리, Si 웨이퍼, 플라스틱 필름, 금속판 등의 각종 재료를 사용할 수 있다. 또한, 뱅크 형성 재료는 감광성 아크릴 수지나 폴리이미드 등으로 이루어지는 절연 재료 및 친액성 재료를 함유한다. 이것에 의해, 뱅크 형성 재료가 레지스트 기능을 겸비하기 때문에, 포토레지스트 도포 공정을 생략할 수 있다. 또한, 뱅크 형성 재료에 후술하는 공정에 의해 홈 형상의 패턴 형성 영역(P)을 형성한 경우, 이 패턴 형성 영역(P)을 구획하는 뱅크의 내측 면 표면을 미리 친액성으로 할 수 있다.
또한, 상기 기판(48)의 기판 표면에 반도체막, 금속막, 유전체막, 유기막 등의 하지층(下地層)을 형성할 수도 있다.
(발액화 처리 공정)
다음으로, 기판(48)의 전면에 도포한 뱅크층(35)의 표면에 CF4, SF5, CHF3 등의 불소 함유 가스를 처리 가스로 한 플라스마 처리를 행한다. 이 플라스마 처리에 의해 뱅크층(35)의 표면을 발액성으로 한다. 발액화 처리법으로서는, 예를 들어 대기 분위기 중에서 테트라플루오로메탄을 처리 가스로 하는 플라스마 처리법(CF4 플라스마 처리법)을 채용할 수 있다. CF4 플라스마 처리 조건은 예를 들어 플라스마 파워가 50W 내지 1000W, 사불화메탄 가스 유량이 50㎖/min 내지 100㎖/min, 플라스마 방전 전극에 대한 기체(基體) 반송 속도가 0.5㎜/sec 내지 1020㎜/sec, 기체 온도가 70℃ 내지 90℃로 된다.
또한, 상기 처리 가스로서는, 테트라플루오로메탄(사불화탄소)에 한정되지 않아, 다른 플루오로카본계 가스를 사용할 수도 있다. 또한, 상기 발액화 처리는 후술하는 뱅크재에 소정 패턴의 홈부를 형성한 후에 행하는 것도 바람직하다. 이 경우, 마이크로컨택트 프린팅법도 채용할 수 있다. 또한, 이러한 처리 대신에, 뱅크의 소재 자체에 미리 발액 성분(불소기 등)을 충전하여 두는 것도 바람직하다. 이 경우에는, CF4 플라스마 처리 등을 생략할 수 있다.
또한, 예를 들어 플루오로알킬실란(FAS)을 사용함으로써, 막 표면에 플루오 로알킬기가 위치하도록 각 화합물이 배향되는 자기(自己) 조직화막을 형성할 수도 있다. 이 경우도 뱅크재의 표면에 균일한 발액성이 부여된다.
자기 조직화막을 형성하는 화합물로서는, 헵타데카플루오로-1,1,2,2테트라히드로데실트리에톡시실란, 헵타데카플루오로-1,1,2,2테트라히드로데실트리메톡시실란, 헵타데카플루오로-1,1,2,2테트라히드로데실트리클로로실란, 트리데카플루오로-1,1,2,2테트라히드로옥틸트리에톡시실란, 트리데카플루오로-1,1,2,2테트라히드로옥틸트리메톡시실란, 트리데카플루오로-1,1,2,2테트라히드로옥틸트리클로로실란, 트리플루오로프로필트리메톡시실란 등의 플루오로알킬실란(이하 「FAS」라고 함)을 예시할 수 있다. 이들 화합물은 단독으로 사용할 수도 있고, 2종 이상을 조합시켜 사용할 수도 있다. 유기 분자막 등으로 이루어지는 자기 조직화막은 상기 원료 화합물과 기판을 동일한 밀폐 용기 중에 넣어 두고, 실온에서 2일 내지 3일 정도 방치함으로써 기판 위에 형성된다. 이들은 기상(氣相)으로부터의 형성법이지만, 액상(液相)으로부터도 자기 조직화막을 형성할 수 있다. 예를 들어 원료 화합물을 함유하는 용액 중에 기판을 침지(浸漬)하고, 세정 및 건조시킴으로써 기판 위에 자기 조직화막이 형성된다.
(노광 공정)
다음으로, 도 4의 (b)에 나타낸 바와 같이, 포토리소그래피법에 의해, 노광 장치로부터의 광을 하프톤 마스크(M)를 통하여 상기 뱅크층(35)에 조사시킴으로써, 제 1 패턴 형성 영역(55), 제 2 패턴 형성 영역(56), 및 교축부(57)를 형성한다. 또한, 이하의 포토리소그래피에 의한 현상 처리에 사용되고 있는 광화학반응으로서 는, 포지티브형 레지스트를 전제로 한다. 따라서, 노광된 뱅크층(35)은 후술하는 현상 공정에 의해 제거되어, 상술한 패턴 형성 영역(P)을 가진 뱅크 구조(1)로 된다.
상기 패턴 형성 영역(P)에서의 제 2 패턴 형성 영역(56)을 노광할 때에, 하프톤 마스크(M)를 사용하고 있다. 하프톤 마스크(M)는 노광 장치로부터 조사되는 노광광을 완전히 차단하는 마스크부(M3)와, 노광광을 완전히 투과시키는 마스크부(M2)와, 노광광을 부분적으로 투과시키는 마스크부(M1)를 갖는 마스크이다. 그리고, 부분적으로 노광광을 투과시키는 마스크부(M1)에는 슬릿(slit)으로 이루어지는 회절격자 등의 패턴이 설치되어, 노광광이 투과되는 광강도를 제어할 수 있게 되어 있다. 따라서, 상기 각 마스크부(M1, M2, M3)를 투과한 광에 의해, 노광량에 따라 현상 처리에 의한 뱅크층(35)의 용해도를 변화시킬 수 있다. 그리고, 기판(48) 위에 설치된 뱅크층(35)에 형성하는 홈 형상의 패턴 형성 영역의 깊이(뱅크 높이)를 조절할 수 있게 된다.
상기 노광광을 완전히 투과시키는 마스크부(M2)를 통하여 뱅크층(35) 위에 조사되는 광은, 도 4의 (b)에 나타낸 바와 같이, 기판(48) 위까지 도달한다. 따라서, 상기 마스크부(M2)를 통하여 노광되는 영역은 제 2 패턴 형성 영역(56)으로 된다. 또한, 노광광을 부분적으로 투과시키는 상기 마스크부(M1)를 통하여 뱅크층(35) 위에 조사되는 광은 상기 마스크부(M2)에 비하여 광량이 적기 때문에, 도 4의 (b)에 나타낸 바와 같이, 뱅크층(35)의 도중까지 도달하여 기판(48) 상면(上面)에 도달하지 않는다. 이와 같이 하여 노광된 제 2 패턴 형성 영역(56)은, 후술하는 현상 공정(도 4의 (c) 및 (d) 참조)에서, 상기 제 2 패턴 형성 영역(56)을 구획하는 영역에서의 뱅크(34b)의 내측면의 높이를 상기 마스크부(M2)만큼 낮게 할 수 있다.
한편, 제 1 패턴 형성 영역(55)을 형성할 때에 사용하는 마스크는 노광광을 완전히 투과시키는 마스크부(M2)만으로 구성되어 있다.
따라서, 노광광을 완전히 투과시키는 상기 마스크부(M2)를 통한 광은 상술한 바와 같이 기판(48) 위까지 도달한다.
그리하면, 도 4의 (b)에서의 2점쇄선으로 나타낸 바와 같이, 상기 제 2 패턴 형성 영역(56)을 구획하는 뱅크(34)의 내측면부에서의 높이를 상기 제 1 패턴 형성 영역(55)을 구획하는 뱅크(34)의 내측면부에서의 높이보다 선택적으로 낮게 하도록 상기 뱅크층(35)을 노광할 수 있다.
하프톤 마스크(M)는 상기 제 2 패턴 형성 영역을 형성하는 마스크부(M1, M2)와, 상기 제 1 패턴 형성 영역을 형성하는 마스크부(M2)를 동일한 마스크 위에 구비하고 있기 때문에, 1회의 노광 공정에 의해 상기 제 1 패턴 형성 영역(55)과 상기 제 2 패턴 형성 영역(56)을 형성하여 노광 공정의 간략화가 가능하게 되어 있다.
(현상 공정)
이어서, 상술한 노광 공정 후, 도 4의 (c)에 나타낸 바와 같이, 노광된 뱅크층(35)을 예를 들어 TMAH(테트라메틸암모늄히드록시드) 현상액에 의해 현상 처리하여, 피(被)노광부를 선택적으로 제거한다.
따라서, 도 4의 (d)에 나타낸 바와 같이, 상기 제 2 패턴 형성 영역(56)을 구획하는 뱅크(34b)의 내측면부(56b)에서의 높이가 상기 제 1 패턴 형성 영역(55)을 구획하는 뱅크(34a)의 내측면부(55a)에서의 높이보다도 낮아지는 패턴 형성 영역(P)을 형성할 수 있다.
또한, 제 1 패턴 형성 영역(55)의 폭은 H1로 되고, 제 2 패턴 형성 영역(56)의 폭은 H2로 되어 있어, 도 3에 나타낸 바와 같이, 상기 제 1 패턴 형성 영역(55)은 상기 제 2 패턴 형성 영역(56)에 비하여 폭이 넓게 되어 있다(H1>H2). 또한, 뱅크(34a)의 내측면(55a)은 상술한 바와 같이 뱅크 형성 재료에 친액성 재료를 사용하고 있기 때문에 친액성을 갖고 있다. 여기서, 기능액이 유입되는 상기 제 2 패턴 형성 영역(56)을 구획하는 뱅크(34b)의 상면을 선택적으로 발액 처리하여 두는 것이 바람직하다. 또한, 상기 제 1 패턴 형성 영역(55)을 구획하는 뱅크(34a)의 상면은 상술한 바와 같이 발액 처리가 실시되어 있기 때문에 발액성을 갖고 있다.
또한, 본 실시예에서는, 도 3에 나타낸 바와 같이, 상기 제 1 패턴 형성 영역(55)에는, 상기 제 1 패턴 형성 영역(55)에 배치된 기능액의 상기 제 2 패턴 형성 영역(56)으로의 유입량을 조절하기 위해, 다른 제 1 패턴 형성 영역(55)에 비하여 그 폭이 좁게 형성된 교축부(간섭부)(57)가 설치되어 있다. 그리고, 상기 교축부(57)의 폭은 상기 제 2 패턴 형성 영역(56)의 폭과 동일하게 한다. 또한, 상기 교축부(57)를 구획하는 뱅크(34c)에서의 내측면부(57c)의 높이는 상기 제 1 패턴 형성 영역(55)을 구획하는 다른 뱅크(55a)에서의 내측면부(55a)의 높이보다도 낮게 되어 있다(도 3 참조).
따라서, 상술한 제 2 패턴 형성 영역(56)과 동일하게 하여, 하프톤 마스크(M)를 사용하여 노광 및 현상 처리를 행함으로써, 상기 교축부(57)를 형성할 수 있으며, 형성 공정에서의 도시 및 설명에 대해서는 생략하기로 한다.
이와 같이 하여 형성된 교축부(57)는 소스 배선과 게이트 배선의 교차 부분에서 용량이 축적되는 것을 방지할 수 있다.
(기능액 배치 공정)
다음으로, 상술한 공정에 의해 얻어진 뱅크 구조(1)에 의해 형성되는 패턴 형성 영역(P)에 상기 액적 토출 장치(IJ)를 사용하여 기능액을 토출하여 게이트 배선(막 패턴)을 형성하는 공정에 대해서 설명한다. 여기서, 본 실시예에 있어서, 제 2 패턴 형성 영역(56)은 미세 배선 패턴이기 때문에, 기능액(L)을 직접 배치하는 것이 곤란하다. 따라서, 제 2 패턴 형성 영역(56)으로의 기능액(L) 배치는, 상술한 바와 같이, 제 1 패턴 형성 영역(55)에 배치한 기능액(L)을 모세관 현상에 의해 제 2 패턴 형성 영역(56)에 유입시키는 방법에 의해 행하는 것으로 한다.
우선, 도 5의 (a)에 나타낸 바와 같이, 액적 토출 장치(IJ)에 의해, 제 1 패턴 형성 영역(55)에 배선 패턴 형성 재료로서의 기능액(L)을 토출한다.
액적 토출 장치(IJ)에 의해 제 1 패턴 형성 영역(55)에 배치된 기능액(L)은, 도 5의 (a)에 나타낸 바와 같이, 제 1 패턴 형성 영역(55) 내부에서 습윤 확장된다. 여기서, 본 실시예에서는, 상기 제 1 패턴 형성 영역(55)에 설치된 교축부(57)에 의해 상기 제 2 패턴 형성 영역(56)에 유입되는 기능액(L)의 양을 증가시키 도록 한다.
또한, 도 5의 (b)는 상기 제 1 패턴 형성 영역(55)에 토출된 기능액(L)이 각 패턴 형성 영역(55, 56) 내에 습윤 확장된 상태를 나타내는, 도 3의 (c)와 동일한 측단면도이다.
구체적으로는, 제 1 패턴 형성 영역(55)의 저면에 배치된 기능액(L)은 상기 교축부(57)의 장벽(간섭부)에 의해 일시적으로 저지된다. 그리고, 저지된 기능액(L)은 장벽이 설치되지 않은 제 2 패턴 형성 영역(56) 방향으로 유동한다. 이러한 공정에 의해, 제 2 패턴 형성 영역(56)으로의 모세관 현상을 촉진시키며, 제 1 패턴 형성 영역(55)에는 게이트 배선으로 되는 제 1 배선 패턴(40)이 형성되고, 제 2 패턴 형성 영역(56)에는 게이트 전극으로 되는 제 2 배선 패턴(41)을 형성하도록 한다.
이와 같이, 제 1 패턴 형성 영역(55)에 제 2 패턴 형성 영역(56)으로의 기능액 유입량을 조절하는 교축부(57)를 설치한 경우, 종래의 뱅크 구조에서는 기능액(L)이 폭이 넓은 패턴 형성 영역보다도 폭이 좁은 패턴 형성 영역에 다량 유입되어, 이들 패턴 형성 영역 사이에서 그 막 두께에 차가 생기게 되는 경우가 있었다.
그래서, 본 실시예에서는 폭이 좁은 제 2 패턴 형성 영역(56)을 구획하는 뱅크(34b)의 내측면부(56b)의 높이를 폭이 넓은 제 1 패턴 형성 영역(55)을 구획하는 뱅크(34a)의 내측면부(55a)의 높이보다도 낮게 한 뱅크 구조(1)를 형성하고 있다.
또한, 상술한 바와 같이, 상기 교축부(57)를 구획하는 뱅크(34c)에서의 내측면부(57c)의 높이는 상기 제 1 패턴 형성 영역(55)의 상기 교축부(57)가 설치되지 않은 부분을 구획하는 뱅크(55a)에서의 내측면부(55a)의 높이보다도 낮게 되어 있다. 이와 같이, 상기 교축부(57)를 구획하는 뱅크(34c)에서의 내측면부(57c)에서의 높이가 다른 제 1 패턴 형성 영역(55)에 비하여 낮기 때문에, 기능액(L)과 뱅크(34c)의 접촉 면적을 작게 하여, 상기 교축부(57)로의 기능액 유입량을 억제한다.
(중간 건조 공정)
제 1 패턴 형성 영역(55) 및 제 2 패턴 형성 영역(56)에 기능액(L)을 배치하여 제 1 및 제 2 배선 패턴(40, 41)을 형성한 후, 필요에 따라 건조 처리를 행한다. 이것에 의해, 기능액(L)의 분산매 제거 및 패턴의 막 두께를 확보할 수 있다. 건조 처리는 예를 들어 기판(48)을 가열하는 통상의 핫플레이트, 전기로, 램프 어닐링 그 이외의 각종 방법에 의해 행하는 것이 가능하다. 여기서, 램프 어닐링에 사용하는 광의 광원(光源)으로서는, 특별히 한정되지 않지만, 적외선 램프, 크세논 램프, YAG 레이저, 아르곤 레이저, 탄산 가스 레이저, XeF, XeCl, XeBr, KrF, KrCl, ArF, ArCl 등의 엑시머 레이저 등을 광원으로서 사용할 수 있다. 이들 광원은 일반적으로는 출력 10W 이상 5000W 이하의 범위의 것이 사용되지만, 본 실시예에서는 100W 이상 1000W 이하의 범위로 충분하다. 또한, 원하는 막 두께로 하기 위해, 중간 건조 공정 후에 필요에 따라 기능액 배치 공정을 반복할 수도 있다.
(소성 공정)
기능액(L)을 배치한 후, 기능액(L)의 도전성 재료가 예를 들어 유기 은 화합물일 경우, 도전성을 얻기 위해, 열처리를 행하고, 유기 은 화합물의 유기분을 제거하여 은 입자를 잔류시킬 필요가 있다. 그 때문에, 기능액(L)을 배치한 후의 기 판에는 열처리나 광처리를 실시하는 것이 바람직하다. 열처리나 광처리는 통상 대기 중에서 행해지지만, 필요에 따라 수소, 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행할 수도 있다. 열처리나 광처리의 처리 온도는 분산매의 비점(沸點)(증기압), 분위기 가스의 종류나 압력, 미립자나 유기 은 화합물의 분산성이나 산화성 등의 열적(熱的) 거동, 코팅제의 유무나 양, 기재(基材)의 내열 온도 등을 고려하여 적절히 결정된다. 예를 들어 유기 은 화합물의 유기분을 제거하기 위해서는, 약 200℃에서 소성하는 것이 필요하다. 또한, 플라스틱 등의 기판을 사용할 경우에는, 실온 이상 100℃ 이하에서 행하는 것이 바람직하다.
이상의 공정에 의해 기능액(L)의 도전성 재료(유기 은 화합물)인 은 입자가 잔류되어 도전성막으로 변환됨으로써, 도 5의 (c)에 나타낸 바와 같이, 서로의 막 두께 차가 거의 없는 연속되는 도전막 패턴, 즉, 게이트 배선으로서 기능하는 제 1 배선 패턴(40), 및 게이트 전극으로서 기능하는 제 2 배선 패턴(41)을 얻을 수 있다.
이와 같이, 게이트 배선과 게이트 전극 사이에서의 막 두께 차를 대략 없앰으로써, 트랜지스터 특성을 안정시킬 수 있다.
(디바이스)
다음으로, 본 발명의 뱅크 구조를 이용하여 형성된 막 패턴을 구비하는 디바이스에 대해서 설명한다. 본 실시예에서는 게이트 배선을 구비하는 화소(디바이스) 및 그 화소의 형성 방법에 대해서 도 6 내지 도 8을 참조하여 설명한다.
본 실시예에서는 본 발명의 뱅크 구조 및 막 패턴의 형성 방법을 이용하여 보텀 게이트형 TFT(30)의 게이트 전극, 소스 전극, 드레인 전극 등을 갖는 화소를 형성한다. 또한, 이하의 설명에서는 상술한 도 3 내지 도 5에 나타낸 패턴 형성 공정과 동일한 공정에 대한 설명은 생략한다. 또한, 상기 실시예에 나타낸 구성요소와 공통인 구성요소에 대해서는 동일한 부호를 첨부한다.
(화소의 구조)
우선, 본 실시예에 의해 형성된 막 패턴을 구비하는 화소 구조(디바이스)(250)에 대해서 설명한다.
도 6은 본 실시예의 화소 구조를 나타낸 도면이다.
도 6에 나타낸 바와 같이, 화소 구조(250)는 기판(48) 위에 게이트 배선(40)(제 1 배선 패턴)과, 이 게이트 배선(40)으로부터 연장 돌출되어 형성되는 게이트 전극(41)(제 2 배선 패턴)과, 소스 배선(42)과, 이 소스 배선(42)으로부터 연장 돌출되어 형성되는 소스 전극(43)과, 드레인 전극(44)과, 드레인 전극(44)에 전기적으로 접속되는 화소 전극(45)을 구비하고 있다. 게이트 배선(40)은 X축 방향으로 연장되어 형성되고, 소스 배선(42)은 게이트 배선(40)과 교차하여 Y축 방향으로 연장되어 형성된다. 그리고, 게이트 배선(40)과 소스 배선(42)의 교차점 근방에는 스위칭 소자인 TFT가 형성되어 있다. 이 TFT가 온(on) 상태로 됨으로써, TFT에 접속되는 화소 전극(45)에 구동 전류가 공급되게 되어 있다.
여기서, 도 6에 나타낸 바와 같이, 게이트 전극(41)의 폭 H2는 게이트 배선(40)의 폭 H1보다도 좁게 형성되어 있다. 예를 들어 게이트 전극(41)의 폭 H2는 10㎛이고, 게이트 배선(40)의 폭 H1은 20㎛이다. 이 게이트 배선(40) 및 게이트 전극(41)은 상술한 실시예에 의해 형성된 것이다.
또한, 소스 전극(43)의 폭 H5는 소스 배선(42)의 폭 H6보다도 좁게 형성되어 있다. 예를 들어 소스 전극(43)의 폭 H5는 10㎛이고, 소스 배선(42)의 폭 H6은 20㎛이다. 본 실시예에서는 막 패턴 형성 방법을 적용함으로써, 미세 패턴인 소스 전극(43)에 모세관 현상에 의해 기능액을 유입시켜 형성하고 있다.
또한, 도 6에 나타낸 바와 같이, 게이트 배선(40)의 일부에는 배선 폭이 다른 영역에 비하여 좁아진 교축부(57)가 설치되어 있다. 그리고, 이 교축부(57) 위로서, 게이트 배선(40)과 교차하는 소스 배선(42) 측에도 동일한 교축부가 설치되어 있다. 이와 같이, 게이트 배선과 소스 배선의 교차 부분에서 각각의 배선 폭을 좁게 형성함으로써, 이 교차 부분에서 용량이 축적되는 것을 방지하게 되어 있다.
(화소 구조의 형성 방법)
도 7의 (a) 내지 (e)는 도 6에 나타낸 C-C'선에 따른 화소 구조(250)의 형성 공정을 나타낸 단면도이다.
도 7의 (a)에 나타낸 바와 같이, 상기 제 1 실시예에 의해 형성된 게이트 배선(40)을 포함하는 뱅크(34) 면 위에 플라스마 CVD법 등에 의해 게이트 절연막(39)을 성막(成膜)한다. 여기서, 게이트 절연막(39)은 질화실리콘으로 이루어진다. 다음으로, 게이트 절연막(39) 위에 활성층을 성막한다. 이어서, 포토리소그래피 처리 및 에칭 처리에 의해, 도 7의 (a)에 나타낸 바와 같이 소정 형상으로 패터닝하여 비정질 실리콘막(46)을 형성한다.
다음으로, 비정질 실리콘막(46) 위에 컨택트층(47)을 성막한다. 이어서, 포 토리소그래피 처리 및 에칭 처리에 의해, 도 7의 (a)에 나타낸 바와 같이 소정 형상으로 패터닝한다. 또한, 컨택트층(47)은 n+형 실리콘막을 원료 가스나 플라스마 조건을 변화시킴으로써 형성한다.
다음으로, 도 7의 (b)에 나타낸 바와 같이, 스핀 코팅법 등에 의해 컨택트층(47) 위를 포함하는 전면에 뱅크재를 도포한다. 여기서, 뱅크재를 구성하는 재료로서는, 형성 후에 광투과성과 발액성을 구비할 필요가 있기 때문에, 아크릴 수지, 폴리이미드 수지, 올레핀 수지, 멜라민 수지 등의 고분자 재료가 적합하게 사용된다. 보다 바람직하게는, 무기 골격을 갖는 폴리실라잔이 소성 공정에서의 내열성, 투과율이라는 점에서 사용된다. 그리고, 이 뱅크재에 발액성을 부여하기 위해 CF4 플라스마 처리 등(불소 성분을 갖는 가스를 사용한 플라스마 처리)을 실시한다. 또한, 이러한 처리 대신에, 뱅크의 소재 자체에 미리 발액 성분(불소기 등)을 충전하여 두는 것도 바람직하다. 이 경우에는, CF4 플라스마 처리 등을 생략할 수 있다. 이상과 같이 하여 발액화된 뱅크재의 기능액(L)에 대한 접촉각으로서는, 40° 이상을 확보하는 것이 바람직하다.
다음으로, 1화소 피치의 1/20 내지 1/10로 되는 소스·드레인 전극용 뱅크(34d)를 형성한다. 구체적으로는, 우선, 포토리소그래피 처리에 의해, 게이트 절연막(39)의 상면에 도포한 뱅크재(34)의 소스 전극(43)에 대응하는 위치에 소스 전극용 형성 영역(43a)을 형성하고, 마찬가지로 드레인 전극(44)에 대응하는 위치에 드레인 전극용 형성 영역(44a)을 형성한다. 이 때, 소스 전극용 형성 영역(43a)을 구획하는 뱅크에서의 내측면부의 높이는, 상기 제 1 실시예와 마찬가지로, 소스 배선(42)에 대응하는 소스 배선용 형성 영역을 구획하는 뱅크의 내측면의 높이보다도 낮게 되어 있다(도시 생략).
따라서, 상기 소스 배선(42) 및 소스 전극(43) 사이에서의 막 두께 차를 방지하게 되어 있다.
다음으로, 소스/드레인 전극용 뱅크(34d)에 형성한 소스 전극용 형성 영역(43a) 및 드레인 전극용 형성 영역(44a)에 기능액(L)을 배치하여 소스 전극(43) 및 드레인 전극(44)을 형성한다. 구체적으로는, 우선, 액적 토출 장치(IJ)에 의해 소스 배선용 형성 영역에 기능액(L)을 배치한다(도시 생략). 소스 전극용 형성 영역(43a)의 폭 H5는, 도 6에 나타낸 바와 같이, 소스 배선용 홈부의 폭 H6보다도 좁게 형성되어 있다. 그 때문에, 소스 배선용 홈부에 배치한 기능액(L)은 소스 배선에 설치된 교축부에 의해 1차적으로 저지되고, 모세관 현상에 의해 소스 전극용 형성 영역(43a)에 유입된다. 이 때, 본 발명의 막 패턴 형성 방법을 채용함으로써, 소스 전극(43)과 소스 배선(42) 사이에서의 막 두께 차를 대략 없앨 수 있다. 이것에 의해, 도 7의 (c)에 나타낸 바와 같이, 소스 전극(43)이 형성된다. 또한, 드레인 전극용 형성 영역에 기능액을 토출하여 드레인 전극(44)을 형성한다(도시 생략).
다음으로, 도 7의 (c)에 나타낸 바와 같이, 소스 전극(43) 및 드레인 전극(44)을 형성한 후, 소스·드레인 전극용 뱅크(34d)를 제거한다. 그리고, 컨택트층(47) 위에 남은 소스 전극(43) 및 드레인 전극(44)의 각각을 마스크로 하여, 소스 전극(43) 및 드레인 전극(44) 사이에 형성되어 있는 컨택트층(47)의 n+형 실리콘막을 에칭한다. 이 에칭 처리에 의해, 소스 전극(43) 및 드레인 전극(44) 사이에 형성되어 있는 컨택트층(47)의 n+형 실리콘막이 제거되어, n+형 실리콘막의 하층에 형성되는 비정질 실리콘막(46)의 일부가 노출된다. 이와 같이 하여, 소스 전극(43)의 하층에는 n+형 실리콘으로 이루어지는 소스 영역(32)이 형성되고, 드레인 전극(44)의 하층에는 n+형 실리콘으로 이루어지는 드레인 영역(33)이 형성된다. 그리고, 이들 소스 영역(32) 및 드레인 영역(33)의 하층에는 비정질 실리콘으로 이루어지는 채널 영역(비정질 실리콘막(46))이 형성된다.
이상 설명한 공정에 의해, 보텀 게이트형 TFT(30)를 형성한다.
본 실시예의 패턴 형성 방법을 이용함으로써, 게이트 배선(40)과 게이트 전극(41)의 막 두께가 동일해지는 동시에, 소스 배선(42)과 소스 전극(43)을 동일한 막 두께로 형성할 수 있다. 그 결과, 트랜지스터 특성을 안정시킬 수 있어, 이 트랜지스터를 구비하는 화소는 신뢰성이 높은 것으로 할 수 있다.
다음으로, 도 7의 (d)에 나타낸 바와 같이, 소스 전극(43), 드레인 전극(44), 소스 영역(32), 드레인 영역(33), 및 노출된 실리콘층 위에 증착법, 스퍼터링법 등에 의해 패시베이션막(38)(보호막)을 성막한다. 이어서, 포토리소그래피 처리 및 에칭 처리에 의해, 후술하는 화소 전극(45)이 형성되는 게이트 절연막(39) 위의 패시베이션막(38)을 제거한다. 동시에, 화소 전극(45)과 소스 전극(43)을 전 기적으로 접속하기 위해, 드레인 전극(44) 위의 패시베이션막(38)에 컨택트 홀(49)을 형성한다.
다음으로, 도 7의 (e)에 나타낸 바와 같이, 화소 전극(45)이 형성되는 게이트 절연막(39)을 포함하는 영역에 뱅크재를 도포한다. 여기서, 뱅크재는 상술한 바와 같이 아크릴 수지, 폴리이미드 수지, 폴리실라잔 등의 재료를 함유하고 있다. 이어서, 이 뱅크재(화소 전극용 뱅크(34e)) 상면에 플라스마 처리 등에 의해 발액 처리를 실시한다. 다음으로, 포토리소그래피 처리에 의해, 화소 전극(45)이 형성되는 영역을 구획하는 화소 전극용 뱅크(34e)를 형성한다.
다음으로, 잉크젯법, 증착법 등에 의해, 상기 화소 전극용 뱅크(34e)에 의해 구획된 영역에 ITO(Indium Tin Oxide)로 이루어지는 화소 전극(45)을 형성한다. 또한, 화소 전극(45)을 상술한 컨택트 홀(49)에 충전시킴으로써, 화소 전극(45)과 드레인 전극(44)의 전기적 접속이 확보된다. 또한, 본 실시예에서는 화소 전극용 뱅크(34e)의 상면에 발액 처리를 실시하고, 또한 상기 화소 전극용 홈부에 친액 처리를 실시한다. 그 때문에, 화소 전극(45)을 화소 전극용 홈부로부터 비어져 나오지 않게 형성할 수 있다.
이상 설명한 바와 같이, 도 6에 나타낸 본 실시예의 화소 구조(250)를 형성할 수 있다.
(전기 광학 장치)
다음으로, 상기 뱅크 구조를 갖는 막 패턴 형성 방법에 의해 형성한 화소 구조(디바이스)(250)를 구비하는 본 발명의 전기 광학 장치의 일례인 액정 표시 장치 에 대해서 설명한다.
도 8은 본 발명에 따른 액정 표시 장치에 대해서 각 구성요소와 함께 나타낸 대향 기판 측으로부터 본 평면도이다. 도 9는 도 8의 H-H'선에 따른 단면도이다. 도 10은 액정 표시 장치의 화상 표시 영역에서 매트릭스 형상으로 형성된 복수의 화소에서의 각종 소자, 배선 등의 등가회로도이다. 또한, 이하의 설명에 사용한 각 도면에서는 각층이나 각 부재를 도면상에서 인식 가능한 정도의 크기로 하기 위해, 각층이나 각 부재마다 축척을 상이하게 한다.
도 8 및 도 9에 있어서, 본 실시예의 액정 표시 장치(전기 광학 장치)(100)는 짝을 이루는 TFT 어레이 기판(10)과 대향 기판(20)이 광경화성 밀봉재인 밀봉재(52)에 의해 접합되고, 이 밀봉재(52)에 의해 구획된 영역 내에 액정(50)이 봉입(封入), 유지되어 있다.
밀봉재(52) 형성 영역의 내측 영역에는 차광성 재료로 이루어지는 주변 구획(53)이 형성되어 있다. 밀봉재(52)의 외측 영역에는 데이터선 구동 회로(201) 및 실장 단자(202)가 TFT 어레이 기판(10)의 한 변을 따라 형성되어 있고, 이 한 변에 인접하는 두 변을 따라 주사선 구동 회로(204)가 형성되어 있다. TFT 어레이 기판(10)의 나머지 한 변에는, 화상 표시 영역의 양측에 설치된 주사선 구동 회로(204) 사이를 접속하기 위한 복수의 배선(205)이 설치되어 있다. 또한, 대향 기판(20) 코너부의 적어도 1개소에서는, TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 취하기 위한 기판간 도통재(206)가 배열 설치되어 있다.
또한, 데이터선 구동 회로(201) 및 주사선 구동 회로(204)를 TFT 어레이 기 판(10) 위에 형성하는 대신에, 예를 들어 구동용 LSI가 실장된 TAB(Tape Automated Bonding) 기판과 TFT 어레이 기판(10)의 주변부에 형성된 단자 그룹을 이방성 도전막을 통하여 전기적 및 기계적으로 접속하도록 할 수도 있다. 또한, 액정 표시 장치(100)에서는, 사용하는 액정(50)의 종류, 즉, TN(Twisted Nematic) 모드, C-TN법, VA 방식, IPS 방식 모드 등의 동작 모드나, 표준 백색 모드/표준 흑색 모드의 구별에 따라, 위상차판, 편광판 등이 소정의 방향으로 배치되지만, 여기서는 도시를 생략한다.
또한, 액정 표시 장치(100)를 컬러 표시용으로서 구성할 경우에는, 대향 기판(20)에 있어서, TFT 어레이 기판(10)의 후술하는 각 화소 전극에 대향하는 영역에 예를 들어 적색(R), 녹색(G), 청색(B)의 컬러 필터를 그 보호막과 함께 형성한다.
이러한 구조를 갖는 액정 표시 장치(100)의 화상 표시 영역에서는, 복수의 화소(100a)가 매트릭스 형상으로 구성되어 있는 동시에, 이들 화소(100a)의 각각에는 화소 스위칭용 TFT(스위칭 소자)(30)가 형성되어 있고, 화소 신호(S1, S2, …, Sn)를 공급하는 데이터선(6a)이 TFT(30)의 소스에 전기적으로 접속되어 있다. 데이터선(6a)에 기입하는 화소 신호(S1, S2, …, Sn)는 이 순서에 의해 선순차로 공급할 수도 있고, 서로 인접하는 복수의 데이터선(6a)끼리에 대하여 그룹마다 공급하도록 할 수도 있다. 또한, TFT(30)의 게이트에는 주사선(3a)이 전기적으로 접속되어 있고, 소정의 타이밍에서 주사선(3a)에 펄스적으로 주사 신호(G1, G2, …, Gm)를 이 순서에 의해 선순차로 인가하도록 구성되어 있다.
화소 전극(19)은 TFT(30)의 드레인에 전기적으로 접속되어 있으며, 스위칭 소자인 TFT(30)를 일정 기간만 온 상태로 함으로써, 데이터선(6a)으로부터 공급되는 화소 신호(S1, S2, …, Sn)를 각 화소에 소정의 타이밍에서 기입한다. 이와 같이 하여 화소 전극(19)을 통하여 액정에 기입된 소정 레벨의 화소 신호(S1, S2, …, Sn)는, 도 9에 나타낸 대향 기판(20)의 대향 전극(121)과의 사이에서 일정 기간 유지된다. 또한, 유지된 화소 신호(S1, S2, …, Sn)가 누설되는 것을 방지하기 위해, 화소 전극(19)과 대향 전극(121) 사이에 형성되는 액정 용량과 병렬로 축적 용량(60)이 부가되어 있다. 예를 들어 화소 전극(19)의 전압은 소스 전압이 인가된 시간보다도 3자릿수나 긴 시간만큼 축적 용량(60)에 의해 유지된다. 이것에 의해, 전하의 유지 특성은 개선되고, 콘트라스트비가 높은 액정 표시 장치(100)를 실현할 수 있다.
도 11은 상기 뱅크 구조 및 패턴 형성 방법에 의해 형성한 화소를 구비하는 유기 EL 장치의 측단면도이다. 이하, 도 11을 참조하면서 유기 EL 장치의 개략 구성을 설명한다.
도 11에 있어서, 유기 EL 장치(401)는 기판(411), 회로 소자부(421), 화소 전극(431), 뱅크부(441), 발광 소자(451), 음극(461)(대향 전극), 및 밀봉 기판(471)으로 구성된 유기 EL 소자(402)에 플렉시블 기판(도시 생략)의 배선 및 구동 IC(도시 생략)를 접속한 것이다. 회로 소자부(421)는 액티브 소자인 TFT(60)가 기판(411) 위에 형성되고, 복수의 화소 전극(431)이 회로 소자부(421) 위에 정렬되어 구성된 것이다. 그리고, TFT(60)를 구성하는 게이트 배선(61)이 상술한 실시예의 배선 패턴의 형성 방법에 의해 형성되어 있다.
각 화소 전극(431) 사이에는 뱅크부(441)가 격자 형상으로 형성되어 있고, 뱅크부(441)에 의해 생긴 오목부 개구(444)에 발광 소자(451)가 형성되어 있다. 또한, 발광 소자(451)는 적색의 발광을 행하는 소자와 녹색의 발광을 행하는 소자와 청색의 발광을 행하는 소자로 되어 있고, 이것에 의해 유기 EL 장치(401)는 풀 컬러(full-color) 표시를 실현하게 되어 있다. 음극(461)은 뱅크부(441) 및 발광 소자(451)의 상부 전면에 형성되고, 음극(461) 위에는 밀봉용 기판(471)이 적층되어 있다.
유기 EL 소자를 포함하는 유기 EL 장치(401)의 제조 프로세스는, 뱅크부(441)를 형성하는 뱅크부 형성 공정과, 발광 소자(451)를 적절히 형성하기 위한 플라스마 처리 공정과, 발광 소자(451)를 형성하는 발광 소자 형성 공정과, 음극(461)을 형성하는 대향 전극 형성 공정과, 밀봉용 기판(471)을 음극(461) 위에 적층하여 밀봉하는 밀봉 공정을 구비하고 있다.
발광 소자 형성 공정은 오목부 개구(444), 즉, 화소 전극(431) 위에 정공 주입층(452) 및 발광층(453)을 형성함으로써 발광 소자(451)를 형성하는 것이며, 정공 주입층 형성 공정과 발광층 형성 공정을 구비하고 있다. 그리고, 정공 주입층 형성 공정은 정공 주입층(452)을 형성하기 위한 액상체 재료를 각 화소 전극(431) 위에 토출하는 제 1 토출 공정과, 토출된 액상체 재료를 건조시켜 정공 주입층(452)을 형성하는 제 1 건조 공정을 갖고 있다. 또한, 발광층 형성 공정은 발광층(453)을 형성하기 위한 액상체 재료를 정공 주입층(452) 위에 토출하는 제 2 토출 공정과, 토출된 액상체 재료를 건조시켜 발광층(453)을 형성하는 제 2 건조 공정을 갖고 있다. 또한, 발광층(453)은 상술한 바와 같이 적색, 녹색, 청색의 3색에 대응하는 재료에 의해 3종류의 것이 형성되게 되어 있고, 따라서 상기 제 2 토출 공정은 3종류의 재료를 각각 토출하기 위해 3개의 공정으로 되어 있다.
이 발광 소자 형성 공정에서, 정공 주입층 형성 공정에서의 제 1 토출 공정과, 발광층 형성 공정에서의 제 2 토출 공정에서 상기 액적 토출 장치(IJ)를 사용할 수 있다. 따라서, 미세한 막 패턴을 갖는 경우일지라도, 균일한 막 패턴을 얻을 수 있다.
본 발명의 전기 광학 장치에 의하면, 고정밀도의 전기적 특성 등을 갖는 디바이스를 구비하기 때문에, 품질이나 성능의 향상을 도모한 전기 광학 장치를 실현할 수 있다.
또한, 본 발명에 따른 전기 광학 장치로서는, 상기 이외에, PDP(플라스마 디스플레이 패널)나, 기판 위에 형성된 소면적의 박막에 막면(膜面)과 평행하게 전류를 흐르게 함으로써, 전자 방출이 생기는 현상을 이용하는 표면 전도형 전자 방출 소자 등에도 적용할 수 있다.
(전자 기기)
다음으로, 본 발명의 전자 기기의 구체적인 예에 대해서 설명한다.
도 12는 휴대 전화의 일례를 나타낸 사시도이다. 도 12에 있어서, 참조부호 600은 휴대 전화 본체를 나타내고, 601은 상기 실시예의 액정 표시 장치를 구비한 액정 표시부를 나타낸다.
도 12에 나타낸 전자 기기는 상기 실시예의 뱅크 구조를 갖는 패턴 형성 방법에 의해 형성된 액정 표시 장치를 구비한 것이기 때문에, 높은 품질이나 성능을 얻을 수 있다.
또한, 본 실시예의 전자 기기는 액정 장치를 구비하는 것으로 했지만, 유기 일렉트로루미네선스 표시 장치, 플라스마형 표시 장치 등 다른 전기 광학 장치를 구비한 전자 기기로 할 수도 있다.
또한, 상술한 전자 기기 이외에도 다양한 전자 기기에 적용할 수 있다. 예를 들어 액정 프로젝터, 멀티미디어 대응의 퍼스널 컴퓨터(PC) 및 엔지니어링·워크스테이션(EWS), 소형 무선 호출기(pager), 워드프로세서, 텔레비전, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 리코더, 전자수첩, 전자계산기, 카 네비게이션 장치, POS 단말, 터치패널을 구비한 장치 등의 전자 기기에 적용할 수 있다.
이상 첨부 도면을 참조하면서 본 발명에 따른 적합한 실시예에 대해서 설명했지만, 본 발명이 이러한 예에 한정되지는 않는다. 상술한 예에서 나타낸 각 구성 부재의 모든 형상이나 조합 등은 일례로서, 본 발명의 주지로부터 일탈하지 않는 범위에서 설계 요구 등에 의거하여 다양하게 변경할 수 있다.
예를 들어 상기 실시예에서는, 포토리소그래피 처리 및 에칭 처리에 의해, 원하는 뱅크 구조(예를 들어 제 1 패턴 형성 영역 등)를 형성하고 있었다. 이것에 대하여, 상기 형성 방법 대신에, 레이저를 이용하여 뱅크에 패터닝함으로써, 원하는 홈부를 형성하도록 할 수도 있다.
상술한 바와 같이 본 발명에 의하면, 배선 폭이 상이한 배선 패턴에서의 막 두께 차를 없앤 뱅크 구조, 막 패턴 형성 방법, 디바이스, 전기 광학 장치, 및 전자 기기를 제공할 수 있다.

Claims (9)

  1. 기능액이 배치되는 패턴 형성 영역을 구획하는 뱅크 구조에 있어서,
    상기 패턴 형성 영역은 제 1 패턴 형성 영역과, 상기 제 1 패턴 형성 영역에 접속되고, 또한 상기 제 1 패턴 형성 영역보다도 폭이 좁은 제 2 패턴 형성 영역을 구비하여 이루어지며,
    상기 제 2 패턴 형성 영역을 구획하는 뱅크의 내측면부에서의 높이는 상기 제 1 패턴 형성 영역을 구획하는 뱅크의 내측면부에서의 높이보다도 낮게 되도록, 상기 제 2 패턴 형성 영역을 구획하는 뱅크는 계단 형상의 2단으로 이루어지는 것을 특징으로 하는 뱅크 구조.
  2. 제 1 항에 있어서,
    상기 제 1 패턴 형성 영역에는 상기 제 1 패턴 형성 영역에 배치된 기능액의 상기 제 2 패턴 형성 영역으로의 유입량을 조절하는 간섭부가 설치되고,
    상기 간섭부는 상기 제 1 패턴 형성 영역의 상기 간섭부가 설치되지 않은 부분에 비하여 폭이 좁게 형성되고, 또한 상기 간섭부를 구획하는 뱅크에서의 내면부의 높이는 상기 제 1 패턴 형성 영역의 상기 간섭부가 설치되지 않은 부분을 구획하는 뱅크에서의 내면부의 높이보다도 낮게 되어 있는 것을 특징으로 하는 뱅크 구조.
  3. 기능액을 기판 위에 배치하여 막 패턴을 형성하는 방법으로서,
    상기 기판 위에 뱅크 형성 재료를 설치하는 공정과,
    상기 뱅크 형성 재료로부터, 뱅크에 의해 구획된 홈 형상의 제 1 패턴 형성 영역과, 상기 제 1 패턴 형성 영역에 연속되는 동시에, 상기 제 1 패턴 형성 영역보다도 폭이 좁고, 상기 제 1 패턴 형성 영역을 구획하는 뱅크의 내측면부에서의 높이보다도 낮은 뱅크에 의해 구획되는 홈 형상의 제 2 패턴 형성 영역을 포함하는 뱅크 구조를 상기 뱅크 형성 재료로 형성하는 공정과,
    상기 제 1 패턴 형성 영역에 기능액을 배치함으로써, 모세관(毛細管) 현상에 의해, 상기 기능액을 상기 제 1 패턴 형성 영역으로부터 상기 제 2 패턴 형성 영역으로 배치시키는 공정과,
    상기 제 1 패턴 형성 영역 및 상기 제 2 패턴 형성 영역에 배치된 기능액을 경화(硬化) 처리하여 막 패턴으로 하는 공정을 구비하며,
    상기 제 2 패턴 형성 영역을 구획하는 뱅크는 계단 형상의 2단으로 이루어지는 것을 특징으로 하는 막 패턴의 형성 방법.
  4. 제 3 항에 있어서,
    포토리소그래피법에 의해 상기 뱅크를 형성할 경우, 상기 제 2 패턴 형성 영역을 구획하는 뱅크의 내측면부에 하프톤(half-tone) 마스크를 사용하여 노광한 후, 현상 처리를 행하는 것을 특징으로 하는 막 패턴의 형성 방법.
  5. 제 1 항 또는 제 2 항에 기재된 뱅크 구조와, 상기 뱅크 구조에서의 상기 제 1 패턴 형성 영역 및 상기 제 2 패턴 형성 영역에 형성된 막 패턴을 구비하는 것을 특징으로 하는 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 패턴 형성 영역에 형성된 막 패턴을 게이트 배선으로 하고, 상기 제 2 패턴 형성 영역에 형성된 막 패턴을 게이트 전극으로 하는 것을 특징으로 하는 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 패턴 형성 영역에 형성된 막 패턴을 소스 배선으로 하고, 상기 제 2 패턴 형성 영역에 형성된 막 패턴을 소스 전극으로 하는 것을 특징으로 하는 디바이스.
  8. 제 5 항에 기재된 디바이스를 구비하는 것을 특징으로 하는 전기 광학 장치.
  9. 제 8 항에 기재된 전기 광학 장치를 구비하는 것을 특징으로 하는 전자 기기.
KR1020060043030A 2005-05-16 2006-05-12 뱅크 구조, 배선 패턴 형성 방법, 디바이스, 전기 광학장치, 및 전자 기기 KR100805870B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005142191A JP4200981B2 (ja) 2005-05-16 2005-05-16 バンク構造、配線パターン形成方法、デバイス、電気光学装置、及び電子機器
JPJP-P-2005-00142191 2005-05-16

Publications (2)

Publication Number Publication Date
KR20060118340A KR20060118340A (ko) 2006-11-23
KR100805870B1 true KR100805870B1 (ko) 2008-02-20

Family

ID=37419531

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060043030A KR100805870B1 (ko) 2005-05-16 2006-05-12 뱅크 구조, 배선 패턴 형성 방법, 디바이스, 전기 광학장치, 및 전자 기기

Country Status (5)

Country Link
US (1) US20060257797A1 (ko)
JP (1) JP4200981B2 (ko)
KR (1) KR100805870B1 (ko)
CN (1) CN100429747C (ko)
TW (1) TWI304600B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965124B2 (en) * 2000-12-12 2005-11-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method of fabricating the same
KR101415560B1 (ko) 2007-03-30 2014-07-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20100010224A (ko) * 2008-07-22 2010-02-01 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법, 액정 표시장치
KR101564925B1 (ko) 2009-01-14 2015-11-03 삼성디스플레이 주식회사 컬러필터 기판 및 이의 제조 방법
KR101851679B1 (ko) * 2011-12-19 2018-04-25 삼성디스플레이 주식회사 유기 발광 표시 장치와, 이의 제조 방법
TW201346662A (zh) * 2012-05-09 2013-11-16 Wintek Corp 觸控顯示裝置及其驅動方法
KR20200138479A (ko) * 2019-05-29 2020-12-10 삼성디스플레이 주식회사 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040103777A (ko) * 2003-05-30 2004-12-09 세이코 엡슨 가부시키가이샤 디바이스와 그 제조 방법, 액티브 매트릭스 기판의 제조방법 및 전기 광학 장치 및 전자 기기
JP2005012179A (ja) * 2003-05-16 2005-01-13 Seiko Epson Corp 薄膜パターン形成方法、デバイスとその製造方法及び電気光学装置並びに電子機器、アクティブマトリクス基板の製造方法
KR20050016214A (ko) * 2003-08-12 2005-02-21 세이코 엡슨 가부시키가이샤 배선 패턴의 형성 방법, 반도체 장치의 제조 방법, 전기광학 장치 및 전자 기기

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3228181B2 (ja) * 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
JP2000216330A (ja) * 1999-01-26 2000-08-04 Seiko Epson Corp 積層型半導体装置およびその製造方法
US6541861B2 (en) * 2000-06-30 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
JP4511058B2 (ja) * 2001-02-06 2010-07-28 シャープ株式会社 液晶表示装置及び液晶配向方法
JP3787839B2 (ja) * 2002-04-22 2006-06-21 セイコーエプソン株式会社 デバイスの製造方法、デバイス及び電子機器
JP4136799B2 (ja) * 2002-07-24 2008-08-20 富士フイルム株式会社 El表示素子の形成方法
JP2004140267A (ja) * 2002-10-18 2004-05-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7042052B2 (en) * 2003-02-10 2006-05-09 Micron Technology, Inc. Transistor constructions and electronic devices
JP4123172B2 (ja) * 2003-04-01 2008-07-23 セイコーエプソン株式会社 薄膜パターンの形成方法及びデバイスの製造方法、電気光学装置及び電子機器
JP3788467B2 (ja) * 2003-05-28 2006-06-21 セイコーエプソン株式会社 パターン形成方法、デバイス及びデバイスの製造方法、電気光学装置、電子機器並びにアクティブマトリクス基板の製造方法
JP4400138B2 (ja) * 2003-08-08 2010-01-20 セイコーエプソン株式会社 配線パターンの形成方法
KR100568790B1 (ko) * 2003-12-30 2006-04-07 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 및 그 형성 방법
JP4096933B2 (ja) * 2004-09-30 2008-06-04 セイコーエプソン株式会社 パターンの形成方法
JP3922280B2 (ja) * 2004-09-30 2007-05-30 セイコーエプソン株式会社 配線パターンの形成方法及びデバイスの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005012179A (ja) * 2003-05-16 2005-01-13 Seiko Epson Corp 薄膜パターン形成方法、デバイスとその製造方法及び電気光学装置並びに電子機器、アクティブマトリクス基板の製造方法
KR20040103777A (ko) * 2003-05-30 2004-12-09 세이코 엡슨 가부시키가이샤 디바이스와 그 제조 방법, 액티브 매트릭스 기판의 제조방법 및 전기 광학 장치 및 전자 기기
KR20050016214A (ko) * 2003-08-12 2005-02-21 세이코 엡슨 가부시키가이샤 배선 패턴의 형성 방법, 반도체 장치의 제조 방법, 전기광학 장치 및 전자 기기

Also Published As

Publication number Publication date
TW200705540A (en) 2007-02-01
TWI304600B (en) 2008-12-21
CN100429747C (zh) 2008-10-29
KR20060118340A (ko) 2006-11-23
JP4200981B2 (ja) 2008-12-24
CN1866469A (zh) 2006-11-22
US20060257797A1 (en) 2006-11-16
JP2006319229A (ja) 2006-11-24

Similar Documents

Publication Publication Date Title
KR100726271B1 (ko) 패턴 형성 구조, 패턴 형성 방법, 디바이스 및 전기 광학장치, 전자 기기
KR100620881B1 (ko) 패턴 형성 방법, 디바이스의 제조 방법, 및 액티브 매트릭스 기판의 제조 방법
KR100726272B1 (ko) 격벽 구조체, 격벽 구조체의 형성 방법, 디바이스, 전기 광학 장치 및 전자 기기
KR100766514B1 (ko) 뱅크 구조, 배선 패턴 형성 방법, 디바이스, 전기 광학장치, 및 전자 기기
KR100753954B1 (ko) 배선 패턴의 형성 방법, 디바이스의 제조 방법, 및디바이스
US7723133B2 (en) Method for forming pattern, and method for manufacturing liquid crystal display
KR100671813B1 (ko) 박막 패턴 형성 방법, 반도체 장치, 전기 광학 장치, 및전자 기기
KR100805870B1 (ko) 뱅크 구조, 배선 패턴 형성 방법, 디바이스, 전기 광학장치, 및 전자 기기
KR100782493B1 (ko) 막 패턴의 형성 방법, 디바이스, 전기 광학 장치, 전자기기, 및 액티브 매트릭스 기판의 제조 방법
KR20060089660A (ko) 막 패턴의 형성 방법, 장치 및 그 제조 방법, 전기 광학장치, 및 전자기기
JP2005013985A (ja) 膜パターン形成方法、デバイス及びその製造方法、電気光学装置、並びに電子機器、アクティブマトリクス基板の製造方法、アクティブマトリクス基板
KR100715298B1 (ko) 반도체 디바이스, 액정 표시 장치, 유기 el장치, 플라즈마 디스플레이 장치, 이동 통신 단말기, 도전성 패턴의 제조 방법 및 반도체 디바이스의 제조 방법
JP2007027589A (ja) 膜パターンの形成方法、デバイス、電気光学装置、及び電子機器
JP4517583B2 (ja) 線パターン形成方法およびデバイスの製造方法
KR100797593B1 (ko) 막패턴 형성 방법, 디바이스, 전기 광학 장치, 및 전자기기
JP2006114930A (ja) パターン形成方法
JP2006269884A (ja) 膜パターンの形成方法、デバイスの製造方法、電気光学装置、並びに電子機器
JP2007027588A (ja) 膜パターンの形成方法、デバイス、電気光学装置、及び電子機器
JP2007288203A (ja) 薄膜トランジスタ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20110127

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee