KR100241287B1 - 액정표시소자 제조방법 - Google Patents

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Abstract

본 발명에 따른 액정표시소자 제조방법은 기판위의 박막트랜지스터부와 패드부의 각각에 3층으로 이루어진 게이트전극을 형성하는 단계와, 상기한 게이트전극을 양극산화하는 단계와, 기판 전체에 걸쳐서 2층의 절연층을 형성하는 단계와, 박막트랜지스터부의 절연층 위에 반도체층, n+층을 형성하는 단계와, 제1게이트전극과 에칭비가 유사한 소스/드레인전극을 형성하는 단계와, 기판 전체에 걸쳐서 보호막을 형성하는 단계와, 보호막을 에칭하여 소스/드레인전극과 패드부의 게이트전극 위에 콘택홀을 형성하는 단계와, 패드부의 게이트전극을 오버에칭하여 한층의 게이트전극을 제외한 나머지 게이트전극을 에칭하는 단계와, 보호막 위에 화소전극을 형성하는 단계로 구성된다.
제1게이트전극은 양극산화되지 않은 금속으로 이루어져 있으며 제2게이트전극 및 제3게이트전극은 양극산화되는 금속으로 이루어져 있어 양극산화시에 제2게이트금속 및 제3게이트금속만이 양극산화된다. 소스/드레인전극과 제1게이트전극은 동일한 금속으로 이루어져 있어서, 오버에칭이 저지된다.

Description

액정표시소자 제조방법{A METHOD FOR FABRICATING LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정표시소자 관한 것으로, 특히 제조공정을 간단히하여 제조비용이 절감되고 수율이 향상된 액정표시소자 제조방법에 관한 것이다.
텔레비젼이나 퍼스널컴퓨터의 표시장치에 주로 사용되고 있는 CRT(cathod ray tube)는 대면적의 화면을 만들 수 있다는 장점이 있지만, 이러한 대면적의 화면을 만들기 위해서는 전자총(electron gun)과 발광물질이 도포된 스크린과의 거리가 일정 이상을 유지해야만 하기 때문에 그 부피가 커지는 문제가 있었다. 따라서, CRT는 현재 활발하게 연구되고 있는 벽걸이용 텔레비젼 등에 적용할 수 없을 뿐만 아니라, 근래에 주목받고 있는 휴대용 텔레비젼이나 노트북 컴퓨터 등과 같이 저전력을 필요로 하며 소형화를 요구하는 전자제품에도 적용할 수가 없었다.
이러한 표시장치의 요구에 부응하여 LCD(Liquid Crystal Display), PDP (Plasma Display Panel), ELD(Electroluminescent Display), VFD(Vacuum Fluorescent Display)와 같은 여러가지의 평판표시장치가 연구되고 있지만, 그 중에서도 LCD(액정표시장치)가 여러가지의 단점에도 불구하고 화질이 우수하며 저전력을 사용한다는 점에서 근래에 가장 활발하게 연구되고 있다. 이러한 LCD로는 단순매트릭스(Passive Matrix) 구동방식 LCD와 액티브매트릭스(Active Matrix) 구동방식 LCD가 있는데, 이중에서도 AMLCD가 각각의 화소를 독립적으로 구동시킴으로써, 인접화소의 데이타신호에 의한 영향을 최소화시켜서 콘트라스트비(contrast ratio)를 높이면서 주사선수를 증가시킬 수 있기 때문에 근래의 LCD에 주로 사용되고 있다.
상기한 AMLCD를 구동하기 위한 능동소자로서 주로 사용되는 박막트랜지스터(Thin Film Transistor)가 적용된 LCD의 제조공정을 다음에 도 1을 참조하여 상세히 설명한다. 도면에서 TFT 어레이기판은 TFT가 형성되는 TFT부와 상기한 TFT에 신호를 인가하는 외부구동회로가 접속되는 패드(PAD)부로 나누어져 있다.
우선, 도 1(a)에 나타낸 바와 같이 투명한 유리기판(10)의 TFT부에 금속을 적층하고 에칭(etching)하여 제1게이트전극(11)을 형성한 후, 다시 TFT부와 패드부에 금속을 적층하고 에칭하여 제2게이트전극(12a, 12b)을 형성한다. 이때, 도면에 나타낸 바와 같이 TFT부에는 제1게이트전극(11) 및 제2게이트전극(12a)으로 이루어진 2중의 주사선이 형성되지만 패드부에는 제2게이트전극(12b)만이 형성되는데, 상기한 패드부의 제2게이트전극(12b)이 TFT에 신호를 인가하는 외부구동회로와 접속되는 패드역할을 한다. 이어서, 상기한 패드부에 포토레지스트(photoresist)를 도포한 상태에서 양극산화를 실시하여 TFT부의 제2게이트전극(112a) 위에 양극산화막(14)을 형성한다.
그후, 도 1(b)에 나타낸 바와 같이, 기판(10) 전체에 걸쳐서 SiOx나 SiNx 등과 같은 게이트절연층(15)을 형성하고 TFT부에 비정질실리콘, n형 불순물 비정질실리콘, 금속을 연속 적층한 후, 에칭하여 반도체층(17), n+층(18) 및 소스/드레인전극(19)을 형성한다. 이어서, 도 1(c)에 나타낸 바와 같이 보호막(21)을 적층한 후, 패터닝하여 TFT부의 소스/드레인전극(19)과 패드부의 제2게이트전극(12) 위에 콘택홀(contact hole)을 형성한다. 그리고, 도 1(d)에 나타낸 바와 같이 ITO (indium tin oxide)를 적층하고 패터닝하여 화소전극을 형성한다. 이때, 상기한 ITO는 콘택홀을 통해 소스/드레인전극(19) 및 제2게이트전극(12b)과 전기적으로 접속된다.
상기한 바와 같은 LCD 제조공정에서는 제1게이트전극 패턴용, 제2게이트전극 패턴용, TFT부의 게이트전극 양극산화용, 반도체층 및 n+층 패턴용, 소스/드레인전극 형성용, 보호막 패턴용, 화소전극 패턴용 등 총 7개의 마스크가 필요하게 되기 때문에 공정이 매우 복잡하게 된다. 따라서, 박막트랜지스터의 수율이 저하될 뿐만 아니라 제조비용이 상승하는 문제가 있었다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 제1게이트전극을 양극산화되지 않는 금속으로 형성하고 제2게이트전극 및 제3게이트전극을 양극산화되는 금속으로 형성함과 동시에 제1게이트전극을 제2게이트전극 및 제3게이트전극과는 에칭선택비가 다른 금속을 사용함으로써, 제조공정이 간단해진 액정표시소자 제조방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에 따른 액정표시소자 제조방법은 투명한 유리기판의 TFT부와 패드부 각각에 제1게이트전극, 제2게이트전극, 제3게이트전극을 형성하는 단계와, 상기한 제2게이트전극 및 제3게이트전극을 양극산화하여 양극산화막을 형성하는 단계와, 상기한 기판 전체에 걸쳐서 제1절연층 및 제2절연층을 적층하는 단계와, TFT부의 절연층 위에 반도체층, n+층을 형성하는 단계와, 상기한 제1게이트전극과 에칭비가 유사한 소스/드레인전극을 형성하는 단계와, 상기한 TFT부와 패드부 전체에 걸쳐서 콘택홀을 보유하는 보호막을 형성하는 단계와, 상기한 보호막 위에 화소전극을 형성하는 단계로 구성된다.
제1게이트전극은 양극산화되지 않는 금속으로 이루어져 있고 제2게이트전극 및 제3게이트전극은 양극산화되는 금속으로 이루어져 제3게이트전극 위면과 제2게이트전극 및 제3게이트전극의 측면이 양극산화된다. 또한, 제1게이트전극은 제2게이트전극과 제3게이트전극과는 다른 에칭선택비를 갖는 물질로 이루어져 패드 오픈시 상기한 제2게이트전극과 제3게이트전극만이 에칭된다.
콘택홀은 TFT부의 소스/드레인전극과 패드부의 제1게이트전극 위에 형성되어 상기한 화소전극이 소스/드레인전극과 접속됨과 동시에 패드가 외부구동회로와 연결된다.
도 1은 종래 액정표시소자 제조방법을 나타내는 도면.
도 2는 본 발명에 따른 액정표시소자 제조방법을 나타내는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
110 : 기판 111 : 제1게이트전극
112 : 제2게이트전극 113 : 제3게이트전극
114 : 양극산화막 115 : 제1게이트절연층
116 : 제2게이트절연층 117 : 반도체층
118 : n+층 119 : 소스/드레인전극
121 : 보호막 122 : 화소전극
이하, 첨부한 도면을 참조하여 본 발명에 따른 LCD의 TFT 제조방법을 상세히 설명한다.
우선, 도 2(a)에 나타낸 바와 같이 투명한 유리기판 위에 스퍼터링방법으로 금속을 연속 적층하여 3층의 금속층을 형성한 후, 하나의 마스크(mask)로 한꺼번에 포토에칭(photoetching)하여 TFT부와 패드부 각각에 제1게이트전극(111a,111b), 제2게이트전극(112a,112b) 및 제3게이트전극(113a,113b)를 형성한다. 이때, 제1게이트전극(111a,111b)은 Cr, Mo, Ti와 같이 힐록(hillock)이 발생하지 않으며 양극산화가 일어나지 않는 금속으로 이루어져 있으며, 제2게이트전극(112a,112b) 및 제3게이트전극(113a,113b)은 Al이나 AlTa와 같이 양극산화가 가능한 금속으로 이루어져 있기 때문에, 도면과 같이 주사선을 양극산화할 때 제3게이트전극(113a,113b) 윗면과 제2게이트전극(112a,112b) 및 제3게이트전극(113a,113b)의 측면에는 절연층인 양극산화막(114)이 형성되지만, 제1게이트전극(111a,111b) 측면에는 양극산화막이 형성되지 않는다. 또한, 상기한 제1게이트전극(111a,111b)의 에칭선택비(etching selectivity)와 제2게이트전극(112a,112b) 및 제3게이트전극(113a,113b)의 에칭선택비가 서로 다른 값으로 이루어져 후속 공정인 패드오픈(pad open)시 상기한 제2게이트전극(112b)과 제3게이트전극(113b)만이 에칭된다.
상기한 양극산화방법은 다음과 같다. 전해액이 담긴 용기 한쪽에 기판(110)이 배치되어 있고 상기한 기판(110) 위에는 게이트전극(111a,111b,112a,112b,113a, 113b)이 형성되어 있다. 기판(110)의 반대편에는 금속으로 이루어진 대향전극이 형성되어 있으며 상기한 게이트전극과 대향전극은 각각 전원의 양극과 음극에 연결선을 통해 연결된다. 상기한 전원으로부터 게이트전극과 대향전극에 전압이 인가되어 게이트전극이 양극산화된다.
그후, 도 2(b)에 나타낸 바와 같이 상기한 주사선(111,112,113) 및 기판(110) 위에 플라즈마 CVD(plasma chemical vapor deposition)방법으로 제1게이트절연층(115) 및 제2게이트절연층(116)을 적층한다. 제1게이트절연층(115)으로서는 절연특성이 좋은 SiOx를 사용하며, 제2게이트절연층(116)으로서는 계면특성이 좋은 SiNx를 사용하며, 이어서 TFT부의 제2게이트절연층(116) 위에 비정질실리콘(a-Si) 및 불순물 비정질실리콘(n+a-Si)을 플라즈마 CVD방법으로 연속 적층한 후, 에칭하여 반도체층(117) 및 n+층(118)을 형성한다. 이 n+층(118) 위에 스퍼터링방법으로 Cr, Mo, 또는 Ti와 같은 금속을 적층하고 포토에칭하여 소스/드레인전극(119)을 형성한 후, 상기한 소스/드레인전극(119)을 마스크로하여 채널영역(channel region)의 n+층(118)을 에칭한다.
그후, 도 2(c)에 나타낸 바와 같이 TFT부와 패드부 전체에 걸쳐서 보호막(121)을 플라즈마 CVD방법으로 적층한 후, 플라즈마 에칭방법으로 상기한 보호막(121)을 패터닝하여 TFT부의 소스/드레인전극(119) 및 패드부의 제1게이트전극(111b) 위에 콘택홀을 형성하며, 이어서 계속 오버에칭(overetching)하여 패드부의 제1절연층(115), 제2절연층(116), 제3게이트전극(113b) 및 제2게이트전극(112b)을 에칭한다. 이때, 상기한 소스/드레인전극(119)이 Cr, Mo, Ti 등으로 이루어져 있기 때문에, TFT부에서는 에칭이 상기한 소스/드레인전극(119)에 의해 저지된다. 반면, 패드부에서는 제2게이트전극(112b) 및 제3게이트전극(113b)은 에칭되지만, 제1게이트전극(111b)은 소스/드레인전극(119)과 동일한 금속으로 이루어져 있기 때문에, 상기한 제1게이트전극(111b)에 의해 에칭이 저지되어 결국 패드부에서는 제1게이트전극(111b)이 외부로 오픈된다.
그후, 도 2(d)에 나타낸 바와 같이 스퍼터링방법으로 ITO(indium tin oxide) 등을 적층하고 에칭하여 화소전극(122)을 형성한다. 상기한 화소전극(122)은 콘택홀을 통해 TFT부의 소스/드레인전극(119)과 패드부의 제1게이트전극(111b)에 연결된다.
본 발명은 상기한 바와 같이 TFT의 주사선과 패드를 제1금속층, 제2금속층 및 제3금속층을 연속 적층한 후, 1회의 에칭에 의해 제1게이트전극, 제2게이트전극 및 제3게이트전극을 형성할 수 있다. 더우기, 상기한 제1게이트전극이 양극산화 불가능한 금속으로 이루어져 있으며 제2게이트전극 및 제3게이트전극이 양극산화 가능한 금속으로 이루어져 있기 때문에, 종래에 패드부를 마스크로 블로킹한 후 양극산화를 실시하는 것과는 달리 TFT부와 패드부의 게이트전극을 동시에 양극산화하는 것도 가능하게 된다. 따라서, 본 발명에 따른 액정표시소자 제조방법에서는 게이트전극 패턴용, 반도체층 및 n+층 패턴용, 소스/드레인전극 형성용, 보호막 패턴용, 화소전극 패턴용 등 총 5개의 마스크가 필요하게 된다. 그러므로, 제조공정이 간단하게 되어 수율이 향상됨과 동시에 제조비용을 절감할 수 있게 된다.
더욱, TFT부와 패드부 전체를 한번에 양극산화하기 때문에, 대면적의 액정표시소자를 만들 수 있게 된다.
또한, 화소전극을 마스크로 하여 양극산화를 위해 게이트전극에 접속된 금속층을 제거할 수 있으므로 종래에 비해 마스크의 수가 추가 절감되는 효과를 얻을 수 있다.

Claims (11)

  1. 기판의 박막트랜지스터부와 패드부에 양극산화되지 않는 제1게이트전극을 형성하는 단계와;
    상기한 제1게이트전극 위에 양극산화되는 적어도 한층의 제2게이트전극을 형성하는 단계와;
    상기한 제2게이트전극의 위에 절연층을 형성하는 단계와;
    상기한 절연층 및 기판 위에 적어도 한층의 게이트절연층을 형성하는 단계와;
    상기한 박막트랜지스터부의 게이트절연층 위에 반도체층, n+층을 형성하는 단계와;
    상기한 제1게이트전극과 에칭비가 유사한 소스/드레인전극을 형성하는 단계와;
    상기한 박막트랜지스터부 및 패드부 전체에 걸쳐서 보호막을 형성하는 단계와;
    상기한 박막트랜지스터부의 소스/드레인전극 및 패드부의 게이트전극 위의 보호막에 콘택홀을 형성한 후 패드부를 오버에칭하여 한층의 게이트전극을 제외한 패드부의 나머지 게이트전극을 에칭하는 단계와;
    상기한 콘택홀 및 보호막 위에 화소전극을 형성하는 단계로 구성된 액정표시소자 제조방법.
  2. 제1항에 있어서, 상기한 제1게이트전극 및 제2게이트전극의 에칭선택비가 서로 다른 것을 특징으로 하는 액정표시소자 제조방법.
  3. 제1항에 있어서, 상기한 제1게이트전극이 Cr, Mo, Ti로 이루어진 일군으로부터 선택되는 것을 특징으로 하는 액정표시소자 제조방법.
  4. 제1항에 있어서, 상기한 제2게이트전극이 Al 및 AlTa로 이루어진 일군으로부터 선택되는 것을 특징으로 하는 액정표시소자 제조방법.
  5. 제1항에 있어서, 상기한 제1게이트전극 및 제2게이트전극이 동시에 에칭되는 것을 특징으로 하는 액정표시소자 제조방법.
  6. 제1항에 있어서, 상기한 절연층을 형성하는 단계가 게이트전극을 양극산화하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  7. 제1항에 있어서, 상기한 게이트절연층을 형성하는 단계가 상기한 절연층 및 기판 위에 제1게이트절연층 및 제2게이트절연층을 연속 적층하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  8. 제7항에 있어서, 상기한 제1절연층이 SiOx이고 제2절연층이 SiNx인 것을 특징으로 하는 액정표시소자 제조방법.
  9. 제1항에 있어서, 상기한 반도체층, n+층을 형성하는 단계 및 소스/드레인전극을 형성하는 단계가,
    비정질실리콘 및 불순물 비정질실리콘을 연속 적층하여 반도체층 및 n+층을 형성하는 단계와;
    상기한 반도체층 및 n+층을 에칭하는 단계와;
    상기한 불순물 비정질실리콘 위에 금속층을 적층하고 에칭하여 소스/드레인전극을 형성하는 단계와;
    상기한 소스/드레인전극을 마스크로 하여 채널영역의 n+층을 에칭하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  10. 제1항에 있어서, 상기한 소스/드레인전극이 Al 및 AlTa로 이루어진 일군으로부터 선택되는 것을 특징으로 하는 액정표시소자 제조방법.
  11. 제1항에 있어서, 상기한 오버에칭(over etching)이 플라즈마 에칭에 의해 이루어지는 것을 특징으로 하는 액정표시소자 제조방법.
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