JP2000029066A - 表示装置用アレイ基板、及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 表示装置用アレイ基板及びその製造方法に
おいて、膜厚の大きい絶縁膜(127)にウェットエッチン
グによりコンタクトホール(129)を貫通させた場合に
も、コンタクトホール(129)の周壁(129a)上で、導電層
(131)が段切れを起こすことを充分に防止できるものを
提供する。 【解決手段】コンタクトホール(129)を設ける絶縁膜(12
7)について、下方の第１−層間絶縁膜(1271)と、これよ
りエッチングされる速度の大きい上方の第２−層間絶縁
膜(1272)との積層膜とする。これにより、コンタクトホ
ールを形成するエッチング工程において、コンタクトホ
ールの周壁(129a)が略垂直状ないしオーバーハング状に
なることが防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられるアレイ基板の製造方法に関す
る。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力、目の疲れの少なさ等の
利点から特に注目を集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置された光透過型のアクティブマトリクス型の液晶表示
装置を例にとり説明する。アクティブマトリクス型液晶
表示装置は、アレイ基板と対向基板との間に配向膜を介
して液晶層が保持されて成っている。アレイ基板は、ガ
ラスや石英等の透明絶縁基板上に複数本の信号線と走査
線とが格子状に配置され、各交点部分にアモルファスシ
リコン（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体
薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと略称す
る。）が接続されている。そしてＴＦＴのゲート電極は
走査線に、ドレイン電極は信号線にそれぞれ電気的に接
続され、さらにソース電極は画素電極を構成する透明導
電材料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接
続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】ここで、通常、上記ゲート電極及び走査線
の上には、その上方の半導体層等とを絶縁するために、
酸化シリコンからなる第１ゲート絶縁膜が配されてお
り、さらに窒化シリコンからなる第２ゲート絶縁膜が配
されている。また、上記透明導電材料の層と信号線等の
金属配線層との間には、窒化シリコンからなる層間絶縁
膜が配されている。

【０００６】このようなアクティブマトリクス液晶表示
装置の製造コストを低減する上で、アレイ基板製造のた
めの工程数が多く、そのためアレイ基板のコスト比率が
高いという問題があった。

【０００７】そこで、特願平８−２６０５７２号におい
ては、画素電極を最上層に配置し、これに伴い信号線、
ソース、ドレイン電極と共に、半導体被膜等を同一のマ
スクパターンに基づいて一括してパターニングを行った
後、ソース電極と画素電極とを接続するソース電極用コ
ンタクトホールの作製と共に、信号線や走査線の接続端
を露出するための外周部コンタクトホールの作製を同時
に行うことが提案されている。これにより、少ないマス
ク数で生産性を向上でき、しかも製造歩留まりを低下さ
せることもない。

【０００８】しかし、上記のように、画素電極を構成す
る被覆導電層の一部がソース電極を覆う画素上置きタイ
プであって、特には、ソース電極用コンタクトホールと
外周部コンタクトホールとを同時に作製する場合、以下
に説明するような問題があった。

【０００９】図９に、従来のアレイ基板における、ソー
ス電極と画素電極との接続不良の発生について、ＴＦＴ
部分の模式的な断面斜視図により示す。

【００１０】ＴＦＴのソース電極(126b)は、その上面に
配されるコンタクトホール(129)により、画素電極(131
a)を構成する被覆導電層(131)と接続される。被覆導電
層(131)は、通常、ＩＴＯ膜である。ここで、コンタク
トホール(129)を形成するエッチング工程において、コ
ンタクトホールの周壁(129a)が、ほぼ垂直に近い形状な
いしはオーバーハング形状にエッチングされることがあ
り、その結果、次のような問題が生じることがあった。

【００１１】図９中に示すように、このようなコンタク
トホール(129)の上に被覆導電層(131)が堆積されると、
コンタクトホールの周壁(129a)に、被覆導電層(131)の
亀裂、すなわち段切れが往々にして生じる。段切れが生
じると、画素におけるソース電極(126b)と画素電極(131
a)との接続が不良となるため、平面表示装置の点欠点不
良を引き起こす。

【００１２】また、図１２の右半部に示すように、アレ
イ基板の外周部において、上層配線(125b)と下層配線(1
11b)とを電気的に導通させるためのコンタクトホール(1
63-166)においても、同様の段切れが生じることがあっ
た。

【００１３】上記の従来の技術のアレイ基板の製造工程
について、図１０〜１２を用いて、より詳細に説明す
る。ここでは、第１〜第４工程の説明を省略し、第５工
程から説明する。

【００１４】（１）第６工程 図１０に、第５工程終了後の状態を積層断面図で示す。
第６工程では、窒化シリコン膜から成る層間絶縁膜(12
7)を堆積した後、第４のマスクパターンを用いて露光、
現像し、ソース電極(126b)に対応する領域の一部、及
び、外周部のパッド形成部の層間絶縁膜(127)を除去す
ることにより、図１１に示すように、ソース電極用コン
タクトホール(129)と外周部コンタクトホール(163-166)
とを形成する。

【００１５】図１１中に示すように、斜め配線部の内側
端においては、外周部コンタクトホールとして、上層配
線部(125b)を露出させる第１コンタクトホール(163)
と、下層配線部(111b)を露出させる第２コンタクトホー
ル(164)とが互いに隣り合うように設けられる。斜め配
線部の外側端においても同様に、上層配線部(125b)を露
出させる第１コンタクトホール(165)と、下層配線部(11
1b)を露出させる第２コンタクトホール(166)とが隣り合
わせに設けられる。

【００１６】上記パターニングにおいて、これらコンタ
クトホール(129,163-166)の周壁に、略垂直ないしはオ
ーバーハング状の部分が生じることがある。特に、ウェ
ットエッチングにより膜厚の大きい絶縁層にコンタクト
ホールを形成する場合に、往々にして略垂直等となる。

【００１７】第１コンタクトホール(163,166)を一つの
エッチング処理により形成するためには、それぞれ酸化
ケイ素及び窒化ケイ素から成る第１及び第２ゲート絶縁
膜(117,119)と窒化ケイ素から成る層間絶縁膜(127)とを
一度に貫く必要があり、しかも貫くべき膜厚が非常に厚
くなる。このような場合に、充分なエッチング速度を確
保し、各絶縁膜のエッチング速度比を適切なものとする
ためには、一般に、フッ化水素を含有するエッチング液
等を用いるウェットエッチングが適していることが知ら
れている（特願平１０−６３２５４）。

【００１８】（２）第７工程 図１２の積層断面図には、被覆導電層(131)を堆積した
後、パターニングにより画素電極(131)を形成した様子
を模式的に示す。図には、ソース電極用コンタクトホー
ル(129)と第１及び第２コンタクトホール(163-166)との
全てのコンタクトホールにおいて、被覆導電層(131)の
段切れが起きた様子を表している。

【００１９】

【発明が解決しようとする課題】本発明は、上記問題点
に鑑み、画素電極(131)を構成するＩＴＯ膜が、ソース
電極(126b)の端縁(126c)上で段切れを起こすことがない
表示装置用アレイ基板、及びその製造方法を提供するも
のである。

【００２０】

【課題を解決するための手段】請求項１記載の表示装置
用アレイ基板は、基板上に配置される走査線と、この上
に配置されるゲート絶縁膜、この上に配置される半導体
膜、前記半導体膜に電気的に接続されるソース電極及び
ドレイン電極とを含む薄膜トランジスタと、前記ドレイ
ン電極から導出されて前記走査線と略直交する信号線
と、この信号線と前記ソース電極及びドレイン電極とを
被覆する層間絶縁膜と、前記ソース電極の上面の一部が
露出するように前記層間絶縁膜に設けられたソース電極
用コンタクトホールと、このソース電極用コンタクトホ
ールを覆う導電層を介して前記ソース電極と電気的に接
続される画素電極とを備えた表示装置用アレイ基板にお
いて、前記層間絶縁膜は、エッチング液によりエッチン
グされる速度が上面側において下面側より大きいことを
特徴とする。

【００２１】このような構成により、ソース電極用コン
タクトホールの周壁がほぼ垂直ないしはオーバーハング
状となることがなく、したがって、この周壁上における
導電層の段切れに起因する表示装置の点欠陥不良を充分
に防止することができる。

【００２２】請求項２記載の表示装置用アレイ基板にお
いては、前記エッチング液が、フッ化水素又はその塩を
含有してなることを特徴とする。

【００２３】請求項３記載の表示装置用アレイ基板にお
いては、請求項１記載のアレイ基板において、前記第３
絶縁膜は、上面側において下面側よりも、密度が大きい
ことを特徴とする。

【００２４】このような構成であると、上面側と下面側
とでエッチング速度の異なる層間絶縁膜を容易に製造す
ることができる。

【００２５】請求項４記載の表示装置用アレイ基板にお
いては、請求項１記載のアレイ基板において、前記第３
絶縁膜は、上面側において下面側よりも、窒素に対する
ケイ素の元素比が大きいことを特徴とする。

【００２６】このような構成であっても、上面側と下面
側とでエッチング速度の異なる層間絶縁膜を容易に製造
することができる。

【００２７】請求項５記載の表示装置用アレイ基板にお
いては、上面からイオンまたはラジカルが入射されて、
上面近傍についての前記エッチング速度が減少するよう
に形成されていることを特徴とする。

【００２８】請求項８記載の表示装置用アレイ基板にお
いては、アレイ基板の外周部に、前記層間絶縁膜とは別
の絶縁材料からなる層を含む前記ゲート絶縁膜と、前記
層間絶縁膜とからなる積層膜を貫くコンタクトホールを
備え、前記ゲート絶縁膜は、前記層間絶縁膜の下面側よ
りも前記エッチング速度が小さいことを特徴とする。

【００２９】請求項９記載の表示装置用アレイ基板の製
造方法においては、基板上に配置される走査線を含む第
１導電層パターンを形成する工程と、この上に、第ゲー
ト絶縁膜、及び、半導体膜を形成する工程と、前記前記
半導体膜に接続されて薄膜トランジスタを構成するソー
ス電極及びドレイン電極と、前記ドレイン電極から導出
されて前記走査線に略直交する信号線とを含む第２導電
層パターンを形成する工程と、前記第２導電層パターン
を被覆する層間絶縁膜を形成する工程と、前記ソース電
極の上面の一部が露出するよう前記層間絶縁膜にソース
電極用コンタクトホールを形成する工程と、前記ソース
電極用コンタクトホールにより前記ソース電極と電気的
に接続される画素電極を形成する工程とを備えた表示装
置用アレイ基板の製造方法において、前記層間絶縁膜
は、上面から下面に向かってエッチング液によりエッチ
ングされ、そのエッチング速度が下方に行くほど遅くな
るように形成されるように成膜条件が設定されることを
特徴とする。

【００３０】

【発明の実施の形態】＜アレイ基板の構成＞以下、本発
明の表示装置用アレイ基板の構成について図１から図３
に基づいて説明する。

【００３１】図１は、アレイ基板(100)の概略平面図を
示すものであり、図中の下側が液晶表示装置の画面上側
に位置するものであって、図中下側から上側に向かって
走査線が順次選択されるものである。

【００３２】アレイ基板(100)は、ガラス基板(101)上に
配置される４８０本の走査線(111)を含み、各走査線(11
1)の一端は、ガラス基板(101)の一端辺(101a)側に引き
出され、斜め配線部(150)を経て走査線パッド(152)に電
気的に接続される。

【００３３】アレイ基板(100)は、ガラス基板(101)上に
走査線(111)と略直交する１９２０本の信号線(110)を含
み、各信号線(110)はガラス基板(101)の他の一端辺(101
b)側に引き出され、斜め配線部(160)を経て信号線パッ
ド(162)に電気的に接続される。

【００３４】走査線(111)と信号線(110)との交点部分近
傍には、ＴＦＴ(112)が配置されている。

【００３５】（１）ＴＦＴ部分の構造 ＴＦＴ(112)の積層構造について、図２の模式的な断面
斜視図を用いて説明する。

【００３６】ＴＦＴ(112)は、下層の金属配線である走
査線(111)をゲートとした逆スタガー型であって、上層
の金属配線である信号線(110)からの延在部分がドレイ
ン電極(126a)をなしており、チャネル部にチャネル保護
被膜(122)を有する。また、ＴＦＴ(112)は画素上置きタ
イプであって、ソース電極(126b)は、この上面を露出さ
せるように層間被覆絶縁膜(127)に設けられたソース電
極用コンタクトホール(129)を介して、画素電極(131a)
と接続される。

【００３７】層間被覆絶縁膜(127)は、第１−層間被覆
絶縁膜(1271)と、これより厚さの小さい第２−層間被覆
絶縁膜(1272)とから成る。第２−層間被覆絶縁膜(1272)
の厚さは、ＩＴＯ(Indium Tin Oxide)からなる被覆導電
層(131)の厚さより小さいかまたは同程度である。

【００３８】ソース電極用のコンタクトホールの周壁(1
29a)は、図中に示すように、コンタクトホールの底面か
らコンタクトホールの開口縁に向かって拡がるテーパー
状に形成されている。ソース電極用のコンタクトホール
の周壁(129a)は、下層の第１−層間被覆絶縁膜(1271)の
部分では、傾斜角が底面側に行くに従い増大するもの
の、被覆導電層(131)による良好なカバレージに支障を
与えない範囲内である。また、上層の第２−層間被覆絶
縁膜(1272)の部分では略垂直ないしオーバーハング状に
形成されることがあるものの、その厚さが被覆導電層(1
31)の厚さ以下であるため、被覆導電層(131)により充分
に被覆される。

【００３９】したがって、被覆導電層(131)が、コンタ
クトホールの周壁(129a)上で段切れを起こすことがな
い。

【００４０】（２）信号線側外周部の構造 信号線(110)の外周部付近の構造について、図１、図３
及び図８に基づいて説明する。

【００４１】図１に示すように、走査線(111)と同一工
程にて同一材料で形成される下層配線部(111b)が、各信
号線(110)に対応してガラス基板(101)の一端辺(101b)側
の信号線(110)の斜め配線部(160)及び信号線パッド(16
2)に配置されている。

【００４２】図８に示すように、斜め配線部(160)にお
いては、下層配線部(111b)の上には、２層の絶縁膜(11
5),(117)が配置されている。また、この２層の絶縁膜(1
15),(117)の上に、半導体被膜(119)、低抵抗半導体被膜
(123)及び信号線(110)から延在される上層配線部(125b)
が積層され、この上層配線部(125b)上には層間絶縁膜(1
27)が配置されている。

【００４３】斜め配線部(160)においては、信号線(110)
から延在される上層配線部(125b)と、走査線(111)と同
一工程にて同一材料で形成される下層配線部(111b)とが
積層配置され、この２層によって、斜め配線部(160)の
基部と信号線パッド(162)とを電気的に接続している。

【００４４】そのため、斜め配線部(160)において、上
層配線部(125b)または下層配線部(111b)の一方が断線し
ても、他方が接続されているため、斜め配線部(160)に
断線不良が生じることが軽減される。

【００４５】この斜め配線部(160)の基部、及び、信号
線パッド(162)においては、それぞれ、第２コンタクト
ホール(163)及び(165)が形成された領域中に第１コンタ
クトホール(164)及び(166)が形成されている。そして、
これらコンタクトホールの領域に、画素電極(131)と同
一工程にて同一材料のＩＴＯから形成される信号線接続
層(131b)が配されることによって、信号線(110)から延
在される上層配線部(125b)と下層配線部(111b)とが電気
的に接続されている。なお、第１コンタクトホール(16
4)及び(166)は、下層配線部(111b)の主表面の一部を露
出するように２層の絶縁膜(115),(117)、半導体被膜(11
9)、低抵抗半導体被膜(123)及び上層配線部(125b)を貫
通する開口であって、第２コンタクトホール(163)及び
(165)は上層配線部(125b)の主表面の一部を露出するよ
うに層間絶縁膜(127)を貫通する開口である。

【００４６】図３の縦断面斜視図に模式的に示すよう
に、第２コンタクトホール(163)の底面(163b)がドーナ
ツ状をなし、第１コンタクトホール(164)の外端縁(164
b)は、同時に、ドーナツ状の底面(163b)の内縁となって
いる。

【００４７】このように、第２コンタクトホールの形成
された領域中に第１コンタクトホールが配されるため、
コンタクトホール形成のための面積は、両コンタクトホ
ールを別個の接続層により接続したものにおいての最小
面積とすることができる。

【００４８】また、第１コンタクトホール(164)の周壁
の部分が、オーバーハング状などにならない限り、上層
の配線部(125b)と下層の配線部(111b)との間での接続不
良が起こることがない。

【００４９】なお、走査線側外周部の構造は、上記に説
明した信号線付近の外周部の構造と同様である。

【００５０】本実施例においては、図１に示すように、
補助容量（Ｃｓ）が走査線の延在部(113)により形成さ
れるものとして説明しているが、走査線(111)と並行す
る補助容量線（Ｃｓ線）を配する構成とすることもでき
る。この場合、走査線(111)と同一工程にて同一材料よ
り形成される各補助容量線（Ｃｓ線）の一端又は両端
が、信号線(110)と同一工程にて同一材料より形成され
るＣｓ束ね線とコンタクトホールを介して接続される。
このコンタクトホールについても、上記で説明した、信
号線側外周部における構造と全く同様のものとすること
ができる。

【００５１】＜アレイ基板の製造工程＞次に、このアレ
イ基板(100)の製造工程について、図４から図８を参照
して詳細に説明する。下記の説明において、走査線付近
の外周部の製造工程は、信号線付近の外周部の製造工程
と全く同様であるので、省略する。

【００５２】（１）第１工程 ガラス基板(101)に、スパッタ法により、Ｍｏ−Ｗ膜
（モリブデン−タングステン合金膜）を３００ｎｍの膜
厚に堆積させる。

【００５３】この積層膜上に、フォトリソグラフィを用
いて走査線パターンと補助容量配線の一部を形成し、Ｃ
Ｆ₄／Ｏ₂系ＣＤＥでテーパー形状にドライエッチング
し、走査線と補助容量配線パターンを完成させる（第１
のパターニング）。

【００５４】これにより、ガラス基板(101)上に４８０
本の走査線(111)を作製すると共に、その一端辺(101a)
側において走査線(111)の斜め配線部(150)及び走査線パ
ッド(152)を構成する下層配線部(111a)、一端辺(101b)
において信号線(110)の斜め配線部(160)及び信号線パッ
ド(162)を構成する下層配線部(111b)をそれぞれ同時に
作製する。

【００５５】さらに、ＴＦＴ領域では走査線(111)と一
体で走査線(111)と直交する方向に導出されるゲート電
極を作製する。また、走査線(111)のパターニングの際
に走査線(111)と直交する方向に導出され、補助容量
（Ｃｓ）を形成するための延在領域(113)も同時に作製
しておく（図１参照）。

【００５６】（２）第２工程 第１工程の後、ガラス基板(101)を３００℃以上に加熱
した後、常圧プラズマＣＶＤ法により３５０ｎｍ厚の酸
化シリコン膜（ＳｉＯｘ膜）から成る第１ゲート絶縁膜
(115)を堆積した後、さらに減圧プラズマＣＶＤ法によ
り５０ｎｍ厚の窒化シリコン膜から成る第２ゲート絶縁
膜(117)、５０ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被
膜(119)及び２００ｎｍ厚の窒化シリコン膜から成るチ
ャネル保護被膜(121)を連続的に大気にさらすことなく
成膜する。

【００５７】窒化シリコン膜である第２ゲート絶縁膜(1
17)を成膜する際には、減圧プラズマＣＶＤの条件を、
膜組成におけるケイ素（シリコン）元素に対する窒素元
素の比（窒素／ケイ素の組成比Ｎ／Ｓｉ）が１．５以上
となるように調整する。

【００５８】ＳｉＯｘ膜の代わりに、ガラス基板(101)
を３００℃以上に加熱した後、熱ＣＶＤ法によるＳｉＯ
₂膜を用いてもよい。

【００５９】（３）第３工程 第２工程の後、走査線(111)をマスクとした裏面露光技
術により走査線(111)に自己整合的にチャネル保護被膜
(121)をパターニングし、さらにＴＦＴ領域に対応する
ように第２のマスクパターンを用いて露光し、現像、パ
ターニング（第２のパターニング）を経て、島状のチャ
ネル保護膜(122)を作製する。

【００６０】（４）第４工程 第３工程の後、図４に示すように、良好なオーミックコ
ンタクトが得られるように露出する半導体被膜(119)表
面をフッ酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法
により不純物としてリンを含む５０ｎｍ厚のｎ⁺ａ−Ｓ
ｉ：Ｈから成る低抵抗半導体被膜(123)を堆積し、３０
０ｎｍ厚のＭｏ膜（モリブデン膜）(125)をスパッター
により堆積する。

【００６１】（５）第５工程 第４工程の後、図５に示すように、第３のマスクパター
ンを用いて露光、現像した後、Ｍｏ膜(125)、低抵抗半
導体被膜(123)及び半導体被膜(119)についてのパターニ
ングを行う（第３のパターニング）。この際、Ｍｏ膜(1
25)は、リン酸、硝酸、酢酸及び水の混酸を用いたウエ
ットエッチングによりパターニングする。また、低抵抗
半導体被膜(123)及び半導体被膜(119)は、窒化シリコン
膜から成る第１ゲート絶縁膜(115)あるいは第２ゲート
絶縁膜(117)とチャネル保護膜(122)とのエッチング選択
比を制御することによって、プラズマエッチングにより
パターニングする。

【００６２】これにより、ＴＦＴ領域においては、ソー
ス電極(126b)とその下方の低抵抗半導体膜部分(124a)と
を一体に作製し、信号線(110)及びドレイン電極(126a)
とその下方の低抵抗半導体膜部分(124b)とを一体に作製
する。

【００６３】信号線パッド(162)及び斜め配線部(160)の
基部においては、下層配線部(111b)上に沿ってＭｏ膜(1
25)をパターニングして信号線(110)から延在される上層
配線部(125b)を形成すると共に、上層配線部(125b)に沿
って低抵抗半導体被膜(123)及び半導体被膜(119)を一括
してパターニングする。

【００６４】これと同時に、上述した第１コンタクトホ
ール(164),(166)に対応する領域の上層配線部(125b)、
低抵抗半導体被膜(123)及び半導体被膜(119)を貫通する
開口(164a),(166a)を作製する。

【００６５】ここでは、Ｍｏ膜(125)、低抵抗半導体被
膜(123)及び半導体被膜(119)のパターニングは、ウエッ
トエッチングとこれに続くドライエッチングとの連続工
程により行ったが、ドライエッチングのみ、又は、ウエ
ットエッチングのみにより行うこともできる。

【００６６】（６）第６工程 第５工程の後、窒化シリコン膜から成る、第１−層間絶
縁膜(1271)及び第２−層間絶縁膜(1272)を減圧プラズマ
ＣＶＤによりこの順に堆積する。２層積層膜から成る層
間絶縁膜(127)は、全体で、２５０ｎｍ厚である。

【００６７】ここで、第１−層間絶縁膜(1271)の堆積の
際には、ケイ素に対する窒素の元素比が１．２８以上と
なるように、ケイ素源ガスと窒素源ガスとの比率等を調
整する。

【００６８】一方、第２−層間絶縁膜(1272)の堆積の際
には、膜の密度が、第１−層間絶縁膜(1271)のそれより
も格段に小さくなるように減圧プラズマＣＶＤの条件を
調整する。例えば、ケイ素源及び窒素源ガスの全体の流
量、減圧度、基板温度等を調整する。

【００６９】または、第２−層間絶縁膜(1272)の堆積の
際に、ケイ素に対する窒素の元素比が第１−層間絶縁膜
(1271)のそれよりも格段に小さくなるように、ケイ素源
ガスと窒素源ガスとの比率等を調整する。

【００７０】そして、第４のマスクパターンを用いて露
光、現像し、ソース電極(126b)に対応する領域の一部の
層間絶縁膜(127)を除去してコンタクトホール(129,164-
166)を形成する（第４のパターニング）。

【００７１】コンタクトホールを形成するためのエッチ
ング処理薬剤としては、好ましくはフッ化水素系薬剤を
用いる。フッ化水素系薬剤であると、酸化シリコンから
なる第１ゲート絶縁膜(115)と窒化シリコンからなる第
２ゲート絶縁膜(117)及び第３絶縁膜(127)とより構成さ
れる多層膜にコンタクトホールを容易に開けることがで
きる。特に好ましいフッ化水素系薬剤としては、フッ化
水素−フッ化アンモニウム緩衝液（バッファードフッ
酸、ＢＨＦ）が挙げられる。バッファードフッ酸は、フ
ッ化水素を６％、フッ化アンモニウムを３０％含有する
水溶液である。

【００７２】層間絶縁膜(127)と第２ゲート絶縁膜(117)
は共に窒化シリコンからなるが、層間絶縁膜(127)がバ
ッファードフッ酸によってエッチングされる速度は、第
２ゲート絶縁膜(117)のそれの約１０倍である。すなわ
ち、エッチング速度比が約１０倍である。これは、同じ
減圧ＣＶＤ法により成膜されても、成膜条件が異なり、
密度及び窒素／ケイ素の重量組成比が大きく異なること
に起因する。

【００７３】以下に、図６〜７を用いて、層間絶縁膜(1
27)にコンタクトホールを形成するエッチング工程につ
いて説明する。

【００７４】a. エッチング初期 まず、図６に、オーバーエッチング前におけるＴＦＴ部
分の積層断面構造を示す。

【００７５】上層である第２−層間絶縁膜(1272)は、エ
ッチングを受ける速度が大きく膜厚が小さい。そのた
め、エッチングの開始後、間もなく、マスクパターンに
したがって形成されたレジストパターンにおけるコンタ
クトホール部分とほぼ同一の寸法の孔が第２−層間絶縁
膜(1272)に開けられる。

【００７６】ところが、下層である第１−層間絶縁膜(1
271)は、エッチングを受ける速度が小さく膜厚が大きい
ため、全体が、レジストパターンにおけるコンタクトホ
ール部分と同様の寸法にまでエッチングされるには、よ
り長い時間が必要である。

【００７７】一方、この時、信号線パッド(162)及び斜
め配線部(160)の基部においては、開口(164a),(166a)に
対応する第１及び第２ゲート絶縁膜(115),(117)と共に
層間絶縁膜(127)が一括して除去され、第１コンタクト
ホール(164),(166)が形成される（第４のパターニン
グ）。

【００７８】b. エッチングの終了 次に、図７に、エッチング終了後におけるＴＦＴ部分の
積層断面構造を示す。

【００７９】サイドエッチングにより、コンタクトホー
ル(129)の上側の開口の近傍すなわち第２−層間絶縁膜
(1272)のところでは、レジストパターンにおけるコンタ
クトホール部分よりも四周へといくぶん拡がっている。
コンタクトホールの周壁(129a)は、第２−層間絶縁膜(1
272)のところで、略垂直になる。

【００８０】第２−層間絶縁膜(1272)のオーバーエッチ
ングに伴い、第１−層間絶縁膜(1271)の上面がエッチン
グ液に順次露出されることとなる。そのため、コンタク
トホール(129)を形成する領域において、第１−層間絶
縁膜(1271)は、レジストパターンの開口を徐々にわずか
ずつ大きくしたような具合にエッチングを受ける。すな
わち、第１−層間絶縁膜(1271)の表層部分は、第２−層
間絶縁膜(1272)のサイドエッチングに追随して順次エッ
チングを受ける面積がわずかずつ拡大することになる。

【００８１】ところが、第１−層間絶縁膜(1271)はエッ
チングを受ける速度が小さく膜厚が大きいものである。
そのため、コンタクトホールの周壁(129a)の底面に近い
部分においては、第２−層間絶縁膜(1272)のサイドエッ
チングに追随してエッチングを受ける面積がわずかずつ
拡大する場合にもかなりのタイムラグが生じる。

【００８２】以上のようなエッチングにより、コンタク
トホールの周壁(129a)は、膜厚が大きくエッチング速度
の小さい第１−層間絶縁膜(1271)のところでは、底面側
から開口側へとラッパ状に拡がった形となる。

【００８３】一方、この時、信号線パッド(162)及び斜
め配線部(160)の基部においては、第１コンタクトホー
ル(164),(166)を取り囲む領域の層間絶縁膜(127)が除去
され、第２コンタクトホール(163),(165)が形成され
る。

【００８４】（７）第７工程 第６工程の後、図８に示すように、５０ｎｍ厚のＩＴＯ
膜を基板温度２３０℃でスパッターにより堆積し、第５
のマスクパターンを用いて露光、現像した後、画素電極
(131a)等の被覆導電層(131)のパターンを形成するパタ
ーニングを行う（第５のパターニング）。ＩＴＯ膜のパ
ターニングは、ウエットエッチングであってもドライエ
ッチングであってもかまわない。

【００８５】図８中に示すように、ＴＦＴ領域におい
て、被覆導電層(131)は、ソース電極用コンタクトホー
ル(129)の底面、周壁(129a)及びその周辺を被覆し、画
素電極(131a)に連続している。これにより、ソース電極
(126b)と画素電極(131a)とが電気的に接続される。

【００８６】ここで、コンタクトホールの周壁(129a)の
第１−層間絶縁膜(1271)に対応する領域は、略垂直ない
しオーバーハングとはならないため、被覆導電層(131)
が段切れを起こすことがない。また、コンタクトホール
の周壁(129a)が第２−層間絶縁膜(1272)に対応する領域
で略垂直ないしオーバーハングとなった場合にも、第２
−層間絶縁膜(1272)の膜厚が被覆導電層(131)の厚さよ
り小さいため、段切れが生じることはない。

【００８７】同時に、信号線パッド(162)及び斜め配線
部(160)の基部においては、図８に示すように、第２コ
ンタクトホール(163),(165)及び第１コンタクトホール
(164),(166)の領域を覆うようにパッチ状の接続層(131
b)を形成する。これにより信号線(110)と信号線接続パ
ッド(162)とは、下層配線部(111b)と上層配線部(125b)
の２層構造の斜め配線部(160)により電気的に接続され
る。

【００８８】上記実施例においては、層間絶縁膜(127)
を、エッチング速度の異なる２層積層膜で構成したが、
３層以上の積層膜であっても良く、エッチング速度が連
続的に変化する一つの連続層であっても良い。例えば、
窒素源ガスとケイ素源ガスとの比率を連続的に変化させ
ながら層間絶縁膜(127)を堆積することができる。また
は、基板温度を連続的に変化させることにより膜密度を
連続的に変化させることもできる。

【００８９】上記のいずれの方法であっても、層間絶縁
膜(127)の上面側において下面側よりもエッチング速度
が大きくなるように形成されるとともに、エッチング速
度Ａと、膜厚方向における上面からの距離ｔ（深さ）と
の関係をグラフにした場合に、エッチング速度Ａについ
て有意な大きさの逆転（ｄＡ／ｄｔ＞０）がなければ全
く問題がない。すなわち、層間絶縁膜(127)がエッチン
グを受ける速度が、上面（ｔ＝０）において下面（ｔ＝
Ｔ）におけるよりも大きく（Ａｔ＝０＞Ａｔ＝Ｔ）、該
エッチング速度についての上面から下面へ向かっての傾
斜（ｄＡ／ｄｔ）が、上面からの任意の深さにおいて実
質的に負またはゼロである（ｄＡ／ｄｔ≦０）ならば、
どのような構成であっても良い。したがって、本発明に
おいては、任意の深さｔにおいて上面側と下面側とに分
けた場合、常に上面側において下面側よりもエッチング
速度が大きく形成される。

【００９０】一方、一旦均質な絶縁膜を作製した後、プ
ラズマＣＶＤ装置等を用いてイオンまたはラジカルを打
ち込むことにより、表面層のエッチング速度を増大させ
ておいても、実施例とほぼ同様の効果が得られる。例え
ば、減圧酸素に放電を加えてプラズマ状態とし、表面付
近の酸素含有率を増加させることができる。このような
表面処理を用いる製造方法であると、表面処理工程及び
装置を別途必要とするものの、絶縁膜の堆積条件を途中
で変化させる必要がないため、成膜についての工程安定
性を高く保つことができる。

【００９１】上記実施例においては、第２コンタクトホ
ール(163),(165)の領域中に第１コンタクトホール(16
4),(166)が形成されるものとして説明したが、従来の技
術で説明したと同様の、これらが互いに隣り合わせに設
けられるものであっても良い。この場合、本発明の効果
がこれらコンタクトホール(163-166)について発揮され
ることとなる。特に、層間絶縁膜(127)と第１及び第２
ゲート絶縁膜(117,119)とを貫く第１コンタクトホール
(164),(166)は、格別に厚い絶縁膜を貫くものであるた
め、本発明の効果が極めて顕著に現れる。

【００９２】上記実施例においては、半導体被膜(119)
をａ−Ｓｉ：Ｈで構成する場合について説明したが、多
結晶シリコン膜等であっても全く同様である。また、ア
レイ基板の周縁領域に信号線パッド(162)及び走査線パ
ッド(152)パッド(152),(162)が備えられるものとして説
明したが、アレイ基板の周縁領域に駆動回路部を一体に
形成し、この駆動回路部への入力接続部を形成したもの
であっても良い。

【００９３】

【発明の効果】以上に述べたように本発明によれば、コ
ンタクトホールの周壁上における導電層の段切れの発生
を防止することができ、これにより製品不良を低減させ
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のアレイ基板の一部概略平面
図である。

【図２】実施例のアレイ基板のＴＦＴ部におけるコンタ
クトホール形成領域の積層構造について示す模式的な断
面斜視図である。

【図３】実施例のアレイ基板の接続パッド部におけるコ
ンタクトホール形成領域の積層構造について示す模式的
な断面斜視図である。

【図４】図１〜３に示す実施例のアレイ基板を製造する
際の、第４工程終了後における積層断面図である。

【図５】図１〜３に示す実施例のアレイ基板を製造する
際の、第５工程終了後における積層断面図である。

【図６】図１〜３に示す実施例のアレイ基板を製造する
際の、第６工程のエッチング初期における積層断面図で
ある。

【図７】図１〜３に示す実施例のアレイ基板を製造する
際の、第６工程のエッチングの終了後における積層断面
図である。

【図８】図１〜３に示す実施例のアレイ基板を製造する
際の、第７工程終了後における積層断面図である。

【図９】従来の技術のアレイ基板のＴＦＴ部におけるコ
ンタクトホール形成領域の積層構造について示す模式的
な縦断面図である。

【図１０】図９に示す従来のアレイ基板を製造する際
の、第５工程終了後における積層断面図である。

【図１１】図９に示す従来のアレイ基板を製造する際
の、第６工程終了後における積層断面図である。

【図１２】図９に示す従来のアレイ基板を製造する際
の、第７工程終了後における積層断面図である。

【符号の説明】

１１０ 信号線（Ｍｏ膜） １１１ 走査線（Ｍｏ−Ｗ膜） １１２ 薄膜トランジスタ（ＴＦＴ） １１３ 走査線の延在領域 １１５ 第１ゲート絶縁膜（ＳｉＯｘ） １１７ 第２ゲート絶縁膜（ＳｉＮ） １１９ 半導体被膜（ａ−Ｓｉ：Ｈ） １２３ 低抵抗半導体被膜（ｎ⁺ａ−Ｓｉ：Ｈ） １２６ａ ドレイン電極（Ｍｏ膜） １２６ｂ ソース電極（Ｍｏ膜） １２６ｃ ソース電極の画素電極側における円弧状端
縁 １２７ 層間絶縁膜（パッシベーション膜、Ｓｉ
Ｎ） １２９ ソース電極と画素電極との接続用のコンタ
クトホール １２９ａ コンタクトホールの画素電極接続側の端縁 １３１ 被覆導電層（ＩＴＯ膜） １３１ａ 画素電極 １５３，１５５ 走査線パッド用第１コンタクトホール １５４，１５６ 走査線パッド用第２コンタクトホール １６３，１６５ 信号線パッド用第１コンタクトホール １６４，１６６ 信号線パッド用第２コンタクトホール

Claims (9)

【特許請求の範囲】
1. 【請求項１】基板上に配置される走査線と、 この上に配置されるゲート絶縁膜、この上に配置される
   半導体膜、前記半導体膜に電気的に接続されるソース電
   極及びドレイン電極とを含む薄膜トランジスタと、 前記ドレイン電極から導出されて前記走査線と略直交す
   る信号線と、 この信号線と前記ソース電極及びドレイン電極とを被覆
   する層間絶縁膜と、 前記ソース電極の上面の一部が露出するように前記層間
   絶縁膜に設けられたソース電極用コンタクトホールと、 このソース電極用コンタクトホールを覆う導電層を介し
   て前記ソース電極と電気的に接続される画素電極とを備
   えた表示装置用アレイ基板において、 前記層間絶縁膜は、エッチング液によりエッチングされ
   る速度が上面側において下面側より大きいことを特徴と
   する表示装置用アレイ基板。
2. 【請求項２】前記エッチング液が、フッ化水素又はその
   塩を含有してなることを特徴とする請求項１記載の表示
   装置用アレイ基板。
3. 【請求項３】前記層間絶縁膜は、上面側において下面側
   よりも、密度が大きいことを特徴とする請求項２記載の
   表示装置用アレイ基板。
4. 【請求項４】前記層間絶縁膜は、上面側において下面側
   よりも、窒素に対するケイ素の元素比が大きいことを特
   徴とする請求項２記載の表示装置用アレイ基板。
5. 【請求項５】前記層間絶縁膜は、上面からイオンまたは
   ラジカルが入射されて、上面近傍についての前記エッチ
   ング速度が減少するように形成されていることを特徴と
   する請求項２記載の表示装置用アレイ基板。
6. 【請求項６】前記層間絶縁膜は、前記エッチング速度が
   互いに異なる複数の層から成ることを特徴とする請求項
   ２記載の表示装置用アレイ基板。
7. 【請求項７】前記層間絶縁膜は、上面側から下面側に向
   かって、前記エッチング速度が連続的に減少するように
   形成されていることを特徴とする請求項２記載の表示装
   置用アレイ基板。
8. 【請求項８】アレイ基板の外周部に、前記層間絶縁膜と
   は別の絶縁材料からなる層を含む前記ゲート絶縁膜と、
   前記層間絶縁膜とからなる積層膜を貫くコンタクトホー
   ルを備え、 前記ゲート絶縁膜は、前記層間絶縁膜の下面よりも前記
   エッチング速度が小さいことを特徴とする請求項２記載
   の表示装置用アレイ基板。
9. 【請求項９】基板上に配置される走査線を含む第１導電
   層パターンを形成する工程と、 この上に、第ゲート絶縁膜、及び、半導体膜を形成する
   工程と、 前記前記半導体膜に接続されて薄膜トランジスタを構成
   するソース電極及びドレイン電極と、前記ドレイン電極
   から導出されて前記走査線に略直交する信号線とを含む
   第２導電層パターンを形成する工程と、 前記第２導電層パターンを被覆する層間絶縁膜を形成す
   る工程と、 前記ソース電極の上面の一部が露出するよう前記層間絶
   縁膜にソース電極用コンタクトホールを形成する工程
   と、 前記ソース電極用コンタクトホールにより前記ソース電
   極と電気的に接続される画素電極を形成する工程とを備
   えた表示装置用アレイ基板の製造方法において、 前記ソース電極用コンタクトホールを形成する工程にお
   いて前記層間絶縁膜は上面から下面に向かってエッチン
   グ液によりエッチングされ、 前記層間絶縁膜を形成する工程において、このエッチン
   グ速度が下方に行くほど遅くなるように形成されること
   を特徴とする表示装置用アレイ基板の製造方法。