JP2002111004A - アレイ基板の製造方法 - Google Patents
アレイ基板の製造方法Info
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- JP2002111004A JP2002111004A JP2000302272A JP2000302272A JP2002111004A JP 2002111004 A JP2002111004 A JP 2002111004A JP 2000302272 A JP2000302272 A JP 2000302272A JP 2000302272 A JP2000302272 A JP 2000302272A JP 2002111004 A JP2002111004 A JP 2002111004A
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Abstract
(57)【要約】
【課題】 一つのマスクパターンを用いて、三層金属
膜（Mo／Al／Mo）及び多層非金属膜（ＳｉＮｘ／ａ-Ｓ
ｉ:Ｈ／ｎ+ａ-Ｓｉ:Ｈ）を一括してパターニングする工
程を含むアレイ基板の製造方法において、多層膜パター
ンを覆う膜についての段切れの形成、及びこれに起因す
る不良の発生を充分に防止することができるものを提供
する。 【解決手段】まず、混酸を用いるウェットエッチングに
よりジャストエッチングの段階まで三層金属膜５をパタ
ーニングする（第１のエッチング）。次いで、同一のレ
ジストパターン９下で、プラズマエッチングにより、ボ
トムＭｏ層５１のエッチング残りを除去するとともに、
三層金属膜のパターンの端面におけるトップＭｏ層５３
の突き出し部５４を除去する（第２のエッチングの第１
段階）。さらに、同一のレジストパターン９下で、プラ
ズマエッチングにより下方の三層非金属膜６をパターニ
ングする（第２のエッチングの第２段階）。
膜（Mo／Al／Mo）及び多層非金属膜（ＳｉＮｘ／ａ-Ｓ
ｉ:Ｈ／ｎ+ａ-Ｓｉ:Ｈ）を一括してパターニングする工
程を含むアレイ基板の製造方法において、多層膜パター
ンを覆う膜についての段切れの形成、及びこれに起因す
る不良の発生を充分に防止することができるものを提供
する。 【解決手段】まず、混酸を用いるウェットエッチングに
よりジャストエッチングの段階まで三層金属膜５をパタ
ーニングする（第１のエッチング）。次いで、同一のレ
ジストパターン９下で、プラズマエッチングにより、ボ
トムＭｏ層５１のエッチング残りを除去するとともに、
三層金属膜のパターンの端面におけるトップＭｏ層５３
の突き出し部５４を除去する（第２のエッチングの第１
段階）。さらに、同一のレジストパターン９下で、プラ
ズマエッチングにより下方の三層非金属膜６をパターニ
ングする（第２のエッチングの第２段階）。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられるアレイ基板の製造方法に関す
る。特には、画素ごとのスイッチ素子として薄膜トラン
ジスタ（ＴＦＴ）を備えるアクティブマトリクス型表示
装置用アレイ基板の製造方法に関する。
平面表示装置に用いられるアレイ基板の製造方法に関す
る。特には、画素ごとのスイッチ素子として薄膜トラン
ジスタ（ＴＦＴ）を備えるアクティブマトリクス型表示
装置用アレイ基板の製造方法に関する。
【０００２】
【従来の技術】近年、ＣＲＴディスプレイに代わる表示
装置として、平面型の表示装置が盛んに開発されてお
り、中でも液晶表示装置は、軽量、薄型、低消費電力等
の利点から注目を集めている。特には、各画素電極にス
イッチ素子が電気的に接続されて成るアクティブマトリ
クス型液晶表示装置は、隣接画素間でクロストークのな
い良好な表示画像を実現できることから、液晶表示装置
の主流となっている。
装置として、平面型の表示装置が盛んに開発されてお
り、中でも液晶表示装置は、軽量、薄型、低消費電力等
の利点から注目を集めている。特には、各画素電極にス
イッチ素子が電気的に接続されて成るアクティブマトリ
クス型液晶表示装置は、隣接画素間でクロストークのな
い良好な表示画像を実現できることから、液晶表示装置
の主流となっている。
【０００３】以下に、ＴＦＴ(Thin Film Transistor)を
スイッチ素子とする光透過型のアクティブマトリクス型
液晶表示装置を例にとり説明する。
スイッチ素子とする光透過型のアクティブマトリクス型
液晶表示装置を例にとり説明する。
【０００４】アクティブマトリクス型液晶表示装置は、
アレイ基板と対向基板との間に配向膜を介して液晶層が
保持されて成っている。アレイ基板においては、ガラス
や石英等の透明絶縁基板上に、複数本の信号線と複数本
の走査線とが絶縁膜を介して格子状に配置され、格子の
各マス目に相当する領域にＩＴＯ(Indium-Tin-Oxide)等
の透明導電材料からなる画素電極が配される。そして、
格子の各交点部分には、各画素電極を制御するスイッチ
ング素子としてのＴＦＴが配置される。ＴＦＴのゲート
電極は走査線に、ドレイン電極は信号線にそれぞれ電気
的に接続され、さらにソース電極は画素電極に電気的に
接続されている。
アレイ基板と対向基板との間に配向膜を介して液晶層が
保持されて成っている。アレイ基板においては、ガラス
や石英等の透明絶縁基板上に、複数本の信号線と複数本
の走査線とが絶縁膜を介して格子状に配置され、格子の
各マス目に相当する領域にＩＴＯ(Indium-Tin-Oxide)等
の透明導電材料からなる画素電極が配される。そして、
格子の各交点部分には、各画素電極を制御するスイッチ
ング素子としてのＴＦＴが配置される。ＴＦＴのゲート
電極は走査線に、ドレイン電極は信号線にそれぞれ電気
的に接続され、さらにソース電極は画素電極に電気的に
接続されている。
【０００５】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。
【０００６】このような液晶表示装置の製造コストにお
いてアレイ基板の製造コストの割合が高く、特には、ア
レイ基板上に、スイッチ素子であるＴＦＴを製造するた
めの工程のコストが大きな部分を占める。そのため、Ｔ
ＦＴ及びアレイ基板の製造工程を簡略化しコスト低減を
図ることが重要となる。
いてアレイ基板の製造コストの割合が高く、特には、ア
レイ基板上に、スイッチ素子であるＴＦＴを製造するた
めの工程のコストが大きな部分を占める。そのため、Ｔ
ＦＴ及びアレイ基板の製造工程を簡略化しコスト低減を
図ることが重要となる。
【０００７】そこで、ＴＦＴ及びアレイ基板の製造を、
より少ない数のパターニングにより、すなわち、より少
ない数のフォトマスクにより行うことで製造プロセスを
短縮し製造コストを削減しようとする試みが行われてい
る。このように、ＴＦＴ及びアレイ基板を構成するのに
必要なパターンを少ない数のパターニングによって製造
するためには、例えば、複数の相異なる材料から成る多
層膜を、一つのフォトマスクを用いて、すなわわち同一
のレジストパターン等のエッチングパターンの下で、一
括してパターニングすることが考えられる。特願平８−
２６０５７２号においては、画素電極を最上層に配置
し、これに伴い信号線、ソース、ドレイン電極と共に、
半導体被膜等を同一のマスクパターンに基づいて一括し
てパターニングを行うことが提案されている。
より少ない数のパターニングにより、すなわち、より少
ない数のフォトマスクにより行うことで製造プロセスを
短縮し製造コストを削減しようとする試みが行われてい
る。このように、ＴＦＴ及びアレイ基板を構成するのに
必要なパターンを少ない数のパターニングによって製造
するためには、例えば、複数の相異なる材料から成る多
層膜を、一つのフォトマスクを用いて、すなわわち同一
のレジストパターン等のエッチングパターンの下で、一
括してパターニングすることが考えられる。特願平８−
２６０５７２号においては、画素電極を最上層に配置
し、これに伴い信号線、ソース、ドレイン電極と共に、
半導体被膜等を同一のマスクパターンに基づいて一括し
てパターニングを行うことが提案されている。
【０００８】一方、液晶表示装置の高精細化等に伴な
い、信号線の材料としてアルミニウム（Ａｌ）の単体ま
たは合金が用いられるようになって来ている。そして、
このようにアルミニウムからなる金属膜を信号線に用い
る場合に、製造工程中の加熱により金属膜にヒロックが
生じて被覆絶縁膜の絶縁性を低下させるなどの問題があ
った。そこで、特願平１０−６１１０７号においては、
アルミニウム層をモリブデン（Ｍｏ）層によりサンドイ
ッチ状に挟み込んだ三層金属膜とすることが提案されて
いる。
い、信号線の材料としてアルミニウム（Ａｌ）の単体ま
たは合金が用いられるようになって来ている。そして、
このようにアルミニウムからなる金属膜を信号線に用い
る場合に、製造工程中の加熱により金属膜にヒロックが
生じて被覆絶縁膜の絶縁性を低下させるなどの問題があ
った。そこで、特願平１０−６１１０７号においては、
アルミニウム層をモリブデン（Ｍｏ）層によりサンドイ
ッチ状に挟み込んだ三層金属膜とすることが提案されて
いる。
【０００９】
【発明が解決しようとする課題】しかし、生産効率面で
実用的なエッチャントを用いる場合に、アルミニウム層
とモリブデン膜とでは、エッチングを受ける速度（エッ
チングレート）が大きく異なることから、サイドエッチ
ングの程度に大きな差が生じてしまう。そのため、得ら
れる三層金属膜パターンの端面に凹部やオーバーハング
といった、被覆膜による被覆が難しい部分が形成され
る。この様子を図７及び８に示す。
実用的なエッチャントを用いる場合に、アルミニウム層
とモリブデン膜とでは、エッチングを受ける速度（エッ
チングレート）が大きく異なることから、サイドエッチ
ングの程度に大きな差が生じてしまう。そのため、得ら
れる三層金属膜パターンの端面に凹部やオーバーハング
といった、被覆膜による被覆が難しい部分が形成され
る。この様子を図７及び８に示す。
【００１０】図７に示す例では、多層膜のうち、モリブ
デンからなるトップ層及びボトム層が優先的にサイドエ
ッチングを受けるため、これらに挟まれるアルミニウム
層がトップ及びボトム層に対して外側へと膨出して、金
属層の端面が断面図において横倒しＵ字状ないしは横倒
しＶ字状をなしている。この上に絶縁保護膜等の被覆膜
が形成された場合、被覆膜にカバレッジ不良が生じる。
すなわち、被覆膜に亀裂が走る、いわゆる「段切れ」と
いう問題が生じる。図中には、被覆膜の亀裂に起因し
て、レジストの濡れ性が低下し、これにより、レジスト
９１にピンホール８１が生成した様子を示す。図示の例
では、レジスト９１がコンタクトホール形成のためのも
のであり、レジストのピンホールにより、後工程におけ
るパターニングに際し、エッチャントが亀裂から侵入し
絶縁膜３０にピンホールが生じ、短絡や絶縁不良を引き
起こすこととなる。
デンからなるトップ層及びボトム層が優先的にサイドエ
ッチングを受けるため、これらに挟まれるアルミニウム
層がトップ及びボトム層に対して外側へと膨出して、金
属層の端面が断面図において横倒しＵ字状ないしは横倒
しＶ字状をなしている。この上に絶縁保護膜等の被覆膜
が形成された場合、被覆膜にカバレッジ不良が生じる。
すなわち、被覆膜に亀裂が走る、いわゆる「段切れ」と
いう問題が生じる。図中には、被覆膜の亀裂に起因し
て、レジストの濡れ性が低下し、これにより、レジスト
９１にピンホール８１が生成した様子を示す。図示の例
では、レジスト９１がコンタクトホール形成のためのも
のであり、レジストのピンホールにより、後工程におけ
るパターニングに際し、エッチャントが亀裂から侵入し
絶縁膜３０にピンホールが生じ、短絡や絶縁不良を引き
起こすこととなる。
【００１１】図８に示す例では、アルミニウム層が優先
的にサイドエッチングを受けて内側へと引き込んでしま
う。そのため、モリブデンからなるトップ層が外側にひ
さし（庇）状に突き出してオーバーハング状の突き出し
部５４をなすこととなる。この上に被覆膜３０，４２ａ
が形成された場合にも、これらに段切れが生じる。図中
には、絶縁保護膜３０を介して多層膜パターンの端面付
近を被覆する透明導電膜（ＩＴＯ膜）４２ａに段切れ８
が生じた様子を示している。図示の例では、ＩＴＯ膜４
２ａが完全に断線している。
的にサイドエッチングを受けて内側へと引き込んでしま
う。そのため、モリブデンからなるトップ層が外側にひ
さし（庇）状に突き出してオーバーハング状の突き出し
部５４をなすこととなる。この上に被覆膜３０，４２ａ
が形成された場合にも、これらに段切れが生じる。図中
には、絶縁保護膜３０を介して多層膜パターンの端面付
近を被覆する透明導電膜（ＩＴＯ膜）４２ａに段切れ８
が生じた様子を示している。図示の例では、ＩＴＯ膜４
２ａが完全に断線している。
【００１２】例えば、一括してパターニングするための
レジストパターンを形成後、リン酸、酢酸、硝酸及び水
からなるエッチング液を用いてレジストパターン領域外
にある三層金属膜を充分に除去した後、プラズマエッチ
ングによってその下方の低抵抗半導体膜、半導体膜及び
第２ゲート絶縁膜を除去することが行われていた。この
場合に、図７〜８中に示すようなオーバーハング及びこ
れに起因する段切れが生じることがあり問題となってい
た。
レジストパターンを形成後、リン酸、酢酸、硝酸及び水
からなるエッチング液を用いてレジストパターン領域外
にある三層金属膜を充分に除去した後、プラズマエッチ
ングによってその下方の低抵抗半導体膜、半導体膜及び
第２ゲート絶縁膜を除去することが行われていた。この
場合に、図７〜８中に示すようなオーバーハング及びこ
れに起因する段切れが生じることがあり問題となってい
た。
【００１３】本発明は、上記問題点に鑑みなされたもの
であり、一つのフォトマスクを用いて、多層金属膜及び
多層非金属膜を一括してパターニングする工程を含む、
アレイ基板の製造方法において、多層膜パターンの端面
の個所での被覆膜の段切れ、及びこれに起因する不良の
発生を充分に防止することができるものを提供する。
であり、一つのフォトマスクを用いて、多層金属膜及び
多層非金属膜を一括してパターニングする工程を含む、
アレイ基板の製造方法において、多層膜パターンの端面
の個所での被覆膜の段切れ、及びこれに起因する不良の
発生を充分に防止することができるものを提供する。
【００１４】
【課題を解決するための手段】請求項１のアレイ基板の
製造方法は、少なくとも一つの半導体層及び絶縁膜を含
む多層非金属膜、及びこれを覆う多層金属膜を堆積する
工程と、これら多層非金属膜と多層金属膜とからなる多
層膜について一つのレジストパターンの下で一括してパ
ターニングする多層膜連続エッチング工程と、前記多層
膜からなるパターンの端面をまたぐ領域に、該端面近傍
を直接被覆する、絶縁保護性または導電性の被覆膜を形
成する工程とを含むアレイ基板の製造方法において、前
記多層膜連続エッチング工程が、ウェットエッチングに
より、前記多層金属膜をジャストエッチングまたはその
直前までパターニングする第１エッチング工程と、ドラ
イエッチングにより、前記多層金属膜をさらに除去する
とともに、前記多層非金属膜をパターニングする第２エ
ッチング工程とからなることを特徴とする。
製造方法は、少なくとも一つの半導体層及び絶縁膜を含
む多層非金属膜、及びこれを覆う多層金属膜を堆積する
工程と、これら多層非金属膜と多層金属膜とからなる多
層膜について一つのレジストパターンの下で一括してパ
ターニングする多層膜連続エッチング工程と、前記多層
膜からなるパターンの端面をまたぐ領域に、該端面近傍
を直接被覆する、絶縁保護性または導電性の被覆膜を形
成する工程とを含むアレイ基板の製造方法において、前
記多層膜連続エッチング工程が、ウェットエッチングに
より、前記多層金属膜をジャストエッチングまたはその
直前までパターニングする第１エッチング工程と、ドラ
イエッチングにより、前記多層金属膜をさらに除去する
とともに、前記多層非金属膜をパターニングする第２エ
ッチング工程とからなることを特徴とする。
【００１５】上記構成によると、多層膜パターンを覆う
膜についての段切れを防止することができる。
膜についての段切れを防止することができる。
【００１６】請求項３のアレイ基板の製造方法は、三層
金属膜（Mo／Al／Mo）のパターンの端面には前記第３金
属層が外側へとひさし状に突き出す突き出し部が形成さ
れ、前記第２エッチング工程の第１段階にて前記突き出
し部がプラズマエッチングにより除去され、前記第２エ
ッチング工程の第２段階にて、前記第１段階とは異なる
活性ガス種を用いたプラズマエッチングにより前記多層
非金属膜のパターニングが完了することを特徴とする。
金属膜（Mo／Al／Mo）のパターンの端面には前記第３金
属層が外側へとひさし状に突き出す突き出し部が形成さ
れ、前記第２エッチング工程の第１段階にて前記突き出
し部がプラズマエッチングにより除去され、前記第２エ
ッチング工程の第２段階にて、前記第１段階とは異なる
活性ガス種を用いたプラズマエッチングにより前記多層
非金属膜のパターニングが完了することを特徴とする。
【００１７】このような構成であると、多層膜パターン
の端面について、容易に、なだらかなテーパー状とする
ことができる。
の端面について、容易に、なだらかなテーパー状とする
ことができる。
【００１８】
【発明の実施の形態】まず、実施例の製造方法により得
られる薄膜トランジスタ（ＴＦＴ）及びこれを含む表示
装置用アレイ基板について、図１〜２を用いて概略を説
明する。
られる薄膜トランジスタ（ＴＦＴ）及びこれを含む表示
装置用アレイ基板について、図１〜２を用いて概略を説
明する。
【００１９】図１は、ＴＦＴ形成部及びその付近の構成
を模式的に示す縦断図（図２のＡ−Ａ線図）である。図
２は、ＴＦＴを含む、アレイ基板上の各画素の構成を模
式的に示す平面図である。
を模式的に示す縦断図（図２のＡ−Ａ線図）である。図
２は、ＴＦＴを含む、アレイ基板上の各画素の構成を模
式的に示す平面図である。
【００２０】アレイ基板１０には、複数の信号線２１と
複数の走査線１１とが互いに直交するように配列され
る。走査線１１及びゲート電極１１ａを含む下層の金属
配線パターンは、例えばモリブデン−タングステン(Mo-
W)により形成され、全体が第１ゲート絶縁膜１５により
覆われる。
複数の走査線１１とが互いに直交するように配列され
る。走査線１１及びゲート電極１１ａを含む下層の金属
配線パターンは、例えばモリブデン−タングステン(Mo-
W)により形成され、全体が第１ゲート絶縁膜１５により
覆われる。
【００２１】信号線２１と走査線１１とにより区画され
る画素開口ごとにおいて、信号線２１と走査線１１との
交差部近傍に、スイッチング素子としてのＴＦＴ７が配
置される。ＴＦＴ７は、図示の具体例では、逆スタガ・
チャネル保護（エッチングストッパ）型である。すなわ
ち、ガラス基板１８上のゲート電極１１ａの上方に、第
１及び第２ゲート絶縁膜１５，２５及び半導体膜２６を
介して、島状のチャネル保護膜２０が位置し、この上の
略中央部が、左右のソース電極２３及びドレイン電極２
２を互いに離間する谷溝状のバックチャネル部４５をな
す。
る画素開口ごとにおいて、信号線２１と走査線１１との
交差部近傍に、スイッチング素子としてのＴＦＴ７が配
置される。ＴＦＴ７は、図示の具体例では、逆スタガ・
チャネル保護（エッチングストッパ）型である。すなわ
ち、ガラス基板１８上のゲート電極１１ａの上方に、第
１及び第２ゲート絶縁膜１５，２５及び半導体膜２６を
介して、島状のチャネル保護膜２０が位置し、この上の
略中央部が、左右のソース電極２３及びドレイン電極２
２を互いに離間する谷溝状のバックチャネル部４５をな
す。
【００２２】図中に示されるように、走査線１１の延在
部がＴＦＴ７のゲート電極１１ａをなしており、このゲ
ート電極１１ａを覆う個所に、第１及び第２ゲート絶縁
膜１５，２５を介して、アモルファスシリコン（ａ-Ｓ
ｉ:Ｈ）からなる半導体膜２６が配置される。この半導
体膜２６の上には、ＴＦＴのバックチャネル部の底面に
相当する個所を除き、リンドープアモルファスシリコン
（ｎ+ａ-Ｓｉ:Ｈ）からなる低抵抗半導体膜２７が配置
され、チャネル保護膜２０が介在する個所以外では半導
体膜２６と直接積層される。低抵抗半導体膜２７の上に
は、三層金属膜５から成るソース電極２３及びドレイン
電極２２が配置される。
部がＴＦＴ７のゲート電極１１ａをなしており、このゲ
ート電極１１ａを覆う個所に、第１及び第２ゲート絶縁
膜１５，２５を介して、アモルファスシリコン（ａ-Ｓ
ｉ:Ｈ）からなる半導体膜２６が配置される。この半導
体膜２６の上には、ＴＦＴのバックチャネル部の底面に
相当する個所を除き、リンドープアモルファスシリコン
（ｎ+ａ-Ｓｉ:Ｈ）からなる低抵抗半導体膜２７が配置
され、チャネル保護膜２０が介在する個所以外では半導
体膜２６と直接積層される。低抵抗半導体膜２７の上に
は、三層金属膜５から成るソース電極２３及びドレイン
電極２２が配置される。
【００２３】三層金属膜５は、図示の具体例では、金属
アルミニウム(Al)層５２を、金属アルミニウム（Ａｌ）
層よりも比較的薄い（例えば５０ｎｍの）、上下の金属
モリブデン(Mo)層５１，５３により挟み込んだものであ
る。
アルミニウム(Al)層５２を、金属アルミニウム（Ａｌ）
層よりも比較的薄い（例えば５０ｎｍの）、上下の金属
モリブデン(Mo)層５１，５３により挟み込んだものであ
る。
【００２４】ここで、第２ゲート絶縁膜２５、半導体膜
２６、低抵抗半導体膜２７、及び、金属膜５から成るソ
ース電極２３、ドレイン電極２２は、バックチャネル部
４５以外において、輪郭が略一致している。また、ドレ
イン電極２２に連続する信号線２１も、ソース電極２３
及びドレイン電極２２と同様、三層金属膜５からなり、
信号線２１と輪郭の略一致する三層の非金属膜６の上に
重ねられている。
２６、低抵抗半導体膜２７、及び、金属膜５から成るソ
ース電極２３、ドレイン電極２２は、バックチャネル部
４５以外において、輪郭が略一致している。また、ドレ
イン電極２２に連続する信号線２１も、ソース電極２３
及びドレイン電極２２と同様、三層金属膜５からなり、
信号線２１と輪郭の略一致する三層の非金属膜６の上に
重ねられている。
【００２５】これら信号線２１、ドレイン電極２２及び
ソース電極２３は、三層金属膜５と、三層非金属膜６
が、一つのレジストパターン（エッチングマスク）の下
で、一括してパターニングされて形成されるものであ
る。
ソース電極２３は、三層金属膜５と、三層非金属膜６
が、一つのレジストパターン（エッチングマスク）の下
で、一括してパターニングされて形成されるものであ
る。
【００２６】一つのレジストパターンの下でのパターニ
ングは、以下の(ａ)〜(ｃ)に説明するように、ウェット
エッチングによる第１エッチング工程と、ドライエッチ
ングによる第２エッチング工程とからなり、第１エッチ
ング工程は、三層金属膜５についてのジャストエッチン
グまたはその直前まで行われる。また、第２エッチング
工程は、三層金属膜５をさらに除去して金属膜のエッチ
ング残りを完全に除去する第１段階と、三層非金属膜６
のエッチングを完了させる第２段階とからなる。
ングは、以下の(ａ)〜(ｃ)に説明するように、ウェット
エッチングによる第１エッチング工程と、ドライエッチ
ングによる第２エッチング工程とからなり、第１エッチ
ング工程は、三層金属膜５についてのジャストエッチン
グまたはその直前まで行われる。また、第２エッチング
工程は、三層金属膜５をさらに除去して金属膜のエッチ
ング残りを完全に除去する第１段階と、三層非金属膜６
のエッチングを完了させる第２段階とからなる。
【００２７】(ａ) 第１エッチング工程（図３） まず、リン酸、酢酸及び硝酸、及び水からなる混酸を用
いたウェットエッチングにより三層金属膜５をパターニ
ングする。
いたウェットエッチングにより三層金属膜５をパターニ
ングする。
【００２８】好ましい混酸の組成は、例えば、下記の酸
水溶液を下記の範囲で混合したならば、または、さらに
適量の水を添加したならば得られるものである。
水溶液を下記の範囲で混合したならば、または、さらに
適量の水を添加したならば得られるものである。
【００２９】 ８５％リン酸水溶液 ７０〜８０容量％（v/v％） ７０％硝酸水溶液 １〜 ５容量％ ９０％酢酸水溶液 １０〜２０容量％ このような組成の混酸をエッチング液として用いた場合
には、Ａｌ層５２に対するエッチングの速度が、ボトム
Ｍｏ層５１及びトップＭｏ層５３に対するエッチングの
速度よりも大きくなる。したがって、トップＭｏ層５３
がひさし状に突き出して突き出し部５４を形成する。
には、Ａｌ層５２に対するエッチングの速度が、ボトム
Ｍｏ層５１及びトップＭｏ層５３に対するエッチングの
速度よりも大きくなる。したがって、トップＭｏ層５３
がひさし状に突き出して突き出し部５４を形成する。
【００３０】このエッチングの際には、エンドポイント
モニター(End point Monitor)を使用してジャストエッ
チングまでエッチング処理を行う。エンドポイントモニ
ターは反射光量または透過光量の変化を捕らえて、基板
の下地（この場合、低抵抗半導体膜２７をなすためのｎ
+ａ-Ｓｉ:Ｈ層６１）が露出した時点を検出するもので
ある。または、レジストパターン９の外でＡｌ層５２が
完全に除去された時点、すなわち三層金属膜５のうちボ
トムＭｏ層５１のみが全面または一部に残る時点までエ
ッチング処理を行なう。この時点は、例えば、アルミニ
ウム金属の表面反射率とモリブデン金属の表面反射率の
違いにより、同様にエンドポイントモニターにより検出
することが可能である。
モニター(End point Monitor)を使用してジャストエッ
チングまでエッチング処理を行う。エンドポイントモニ
ターは反射光量または透過光量の変化を捕らえて、基板
の下地（この場合、低抵抗半導体膜２７をなすためのｎ
+ａ-Ｓｉ:Ｈ層６１）が露出した時点を検出するもので
ある。または、レジストパターン９の外でＡｌ層５２が
完全に除去された時点、すなわち三層金属膜５のうちボ
トムＭｏ層５１のみが全面または一部に残る時点までエ
ッチング処理を行なう。この時点は、例えば、アルミニ
ウム金属の表面反射率とモリブデン金属の表面反射率の
違いにより、同様にエンドポイントモニターにより検出
することが可能である。
【００３１】なお、エッチング処理の時間は、ジャスト
エッチングまでの時間を把握した後、例えば、ジャスト
エッチングの時間よりも所定時間だけ短い処理時間を採
用するという具合に設定することもできる。
エッチングまでの時間を把握した後、例えば、ジャスト
エッチングの時間よりも所定時間だけ短い処理時間を採
用するという具合に設定することもできる。
【００３２】ウェットエッチングは、ディッピング方式
で行うこともできるが、サイドエッチング（アンダーカ
ット）の量を少なくできるシャワー方式が、より好まし
い。
で行うこともできるが、サイドエッチング（アンダーカ
ット）の量を少なくできるシャワー方式が、より好まし
い。
【００３３】上記のようにジャストエッチングまたはそ
の直前までウェットエッチングを行なうならば、レジス
トパターンの縁からＡｌ層５２が引き込まれるサイドエ
ッチングの寸法を所定範囲内に収めることができ、後の
工程（第２エッチング工程の第１段階）において、トッ
プＭｏ層５３からなる突き出し部５４を容易に除去する
ことができる。
の直前までウェットエッチングを行なうならば、レジス
トパターンの縁からＡｌ層５２が引き込まれるサイドエ
ッチングの寸法を所定範囲内に収めることができ、後の
工程（第２エッチング工程の第１段階）において、トッ
プＭｏ層５３からなる突き出し部５４を容易に除去する
ことができる。
【００３４】(ｂ) 第２エッチング工程の第１段階（図
４） 次に、プラズマエッチング等のドライエッチングによ
り、上記突き出し部５４を除去するとともに、レジスト
パターン９の外側に残留するボトムＭｏ層５１のエッチ
ング残渣を完全に除去する。
４） 次に、プラズマエッチング等のドライエッチングによ
り、上記突き出し部５４を除去するとともに、レジスト
パターン９の外側に残留するボトムＭｏ層５１のエッチ
ング残渣を完全に除去する。
【００３５】この際、反応性ガス種その他の条件の選択
により、Ｍｏ層に対するエッチングの速度がＡｌ層５２
に対するそれよりも充分に大きくなるようにする。例え
ば、六フッ化硫黄（ＳＦ6）のみを反応性ガス種とした
プラズマエッチングとし、キャリアガスその他の条件を
適宜選択する。
により、Ｍｏ層に対するエッチングの速度がＡｌ層５２
に対するそれよりも充分に大きくなるようにする。例え
ば、六フッ化硫黄（ＳＦ6）のみを反応性ガス種とした
プラズマエッチングとし、キャリアガスその他の条件を
適宜選択する。
【００３６】このような第１段階のドライエッチングに
おいて、一般には、低抵抗半導体膜２７及び半導体膜２
６のパターンをなすための、ｎ+ａ-Ｓｉ:Ｈ層６１及び
ａ-Ｓｉ:Ｈ層６２のエッチングも進行する。
おいて、一般には、低抵抗半導体膜２７及び半導体膜２
６のパターンをなすための、ｎ+ａ-Ｓｉ:Ｈ層６１及び
ａ-Ｓｉ:Ｈ層６２のエッチングも進行する。
【００３７】この第１段階のドライエッチングは、トッ
プＭｏ層５３からの突き出し部５４が完全に除去され
て、三層金属膜５の端面が充分になだらかテーパー状と
なる時点まで行う。
プＭｏ層５３からの突き出し部５４が完全に除去され
て、三層金属膜５の端面が充分になだらかテーパー状と
なる時点まで行う。
【００３８】(ｃ) 第２エッチング工程の第２段階（図
５） 引き続くドライエッチングにより、三層非金属膜６のパ
ターニングを完了させる。
５） 引き続くドライエッチングにより、三層非金属膜６のパ
ターニングを完了させる。
【００３９】この際には、窒化シリコン膜６３と、ａ-
Ｓｉ:Ｈ層６２及びｎ+ａ-Ｓｉ:Ｈ層６１とからなる三層
非金属膜６を一括してパターニングするのに適したエッ
チング条件を選択する。例えば、塩化水素（ＨＣｌ）及
び六フッ化硫黄（ＳＦ6）からなる混合ガスを反応性ガ
ス種とするプラズマエッチングにより行われる。この
際、ヘリウム（Ｈｅ）を沈着物（デポ）防止用のキャリ
アガスとした。
Ｓｉ:Ｈ層６２及びｎ+ａ-Ｓｉ:Ｈ層６１とからなる三層
非金属膜６を一括してパターニングするのに適したエッ
チング条件を選択する。例えば、塩化水素（ＨＣｌ）及
び六フッ化硫黄（ＳＦ6）からなる混合ガスを反応性ガ
ス種とするプラズマエッチングにより行われる。この
際、ヘリウム（Ｈｅ）を沈着物（デポ）防止用のキャリ
アガスとした。
【００４０】第２段階のドライエッチングは、好ましく
は、エンドポイントモニター(End point Monitor)を使
用してオーバーエッチング、例えば約１０％のオーバー
エッチングを行う。すなわち、レジストパターンの輪郭
までエッチングされるジャストエッチングの時間を基準
として、約１０％だけエッチング時間を伸ばす。
は、エンドポイントモニター(End point Monitor)を使
用してオーバーエッチング、例えば約１０％のオーバー
エッチングを行う。すなわち、レジストパターンの輪郭
までエッチングされるジャストエッチングの時間を基準
として、約１０％だけエッチング時間を伸ばす。
【００４１】このように約１０％だけのオーバーエッチ
ングを行うことにより、三層非金属膜６のボトム層であ
る窒化シリコン膜６３が部分的に残留するのを充分に防
止できるとともに、三層非金属膜６に過度のサイドエッ
チングが生じるのを防止することができる。特には、三
層非金属膜６のトップ層であるｎ+ａ-Ｓｉ:Ｈ層６１に
過度のサイドエッチングが生じるのを防止することがで
きる。
ングを行うことにより、三層非金属膜６のボトム層であ
る窒化シリコン膜６３が部分的に残留するのを充分に防
止できるとともに、三層非金属膜６に過度のサイドエッ
チングが生じるのを防止することができる。特には、三
層非金属膜６のトップ層であるｎ+ａ-Ｓｉ:Ｈ層６１に
過度のサイドエッチングが生じるのを防止することがで
きる。
【００４２】上記のように、窒化シリコン膜６３、ａ-
Ｓｉ:Ｈ層６２及びｎ+ａ-Ｓｉ:Ｈ層６１からなる三層非
金属膜６を一括してエッチングするようなエッチング条
件においては、通常、ｎ+ａ-Ｓｉ:Ｈ層６１のエッチン
グ速度が他の層のエッチング速度に比べてかなり大きく
なってしまう。そのため、図５中に示すように、低抵抗
半導体膜２７をなすｎ+ａ-Ｓｉ:Ｈ層６１のパターンの
端面が、レジストパターン９の端面、及び、同時に生成
される他の非金属層６２，６３のパターンの端面よりも
パターンの内側に引き込まれる。
Ｓｉ:Ｈ層６２及びｎ+ａ-Ｓｉ:Ｈ層６１からなる三層非
金属膜６を一括してエッチングするようなエッチング条
件においては、通常、ｎ+ａ-Ｓｉ:Ｈ層６１のエッチン
グ速度が他の層のエッチング速度に比べてかなり大きく
なってしまう。そのため、図５中に示すように、低抵抗
半導体膜２７をなすｎ+ａ-Ｓｉ:Ｈ層６１のパターンの
端面が、レジストパターン９の端面、及び、同時に生成
される他の非金属層６２，６３のパターンの端面よりも
パターンの内側に引き込まれる。
【００４３】しかし、本実施例においては、ｎ+ａ-Ｓ
ｉ:Ｈ層６１の次に堆積されたボトムＭｏ層５１からな
るパターンが上記の第１段階のドライエッチングにより
適当なサイドエッチングを受けているため、ボトムＭｏ
層５１のパターンの端面はｎ+ａ-Ｓｉ:Ｈ層６１のパタ
ーンの端面よりパターン内側に位置するか、またはほぼ
重なる個所に位置する。したがって、ｎ+ａ-Ｓｉ:Ｈ層
６１のところで、多層膜パターンの端面に凹部が生じる
ことが防止されている。
ｉ:Ｈ層６１の次に堆積されたボトムＭｏ層５１からな
るパターンが上記の第１段階のドライエッチングにより
適当なサイドエッチングを受けているため、ボトムＭｏ
層５１のパターンの端面はｎ+ａ-Ｓｉ:Ｈ層６１のパタ
ーンの端面よりパターン内側に位置するか、またはほぼ
重なる個所に位置する。したがって、ｎ+ａ-Ｓｉ:Ｈ層
６１のところで、多層膜パターンの端面に凹部が生じる
ことが防止されている。
【００４４】次に、実施例に係る薄膜トランジスタ及び
アレイ基板の製造方法に関する、より詳細な例について
図３〜５を用いて説明する。
アレイ基板の製造方法に関する、より詳細な例について
図３〜５を用いて説明する。
【００４５】(1) 第１のパターニング ガラス基板１８上に、スパッタ法によりモリブデン−タ
ングステン合金膜（ＭｏＷ膜）を２５０ｎｍ堆積させ
る。そして、第１のマスクパターンを用いるパターニン
グにより、６００本の走査線１１、その延在部からなる
ゲート電極１１ａ、及び、走査線１１と略同数の補助容
量線１２を形成する（図２、及び図６左部を参照）。同
時に、アレイ基板１０の接続用周縁部１０ａに走査線接
続パッド１１ｂを形成する（図２、及び図６の右部参
照）。
ングステン合金膜（ＭｏＷ膜）を２５０ｎｍ堆積させ
る。そして、第１のマスクパターンを用いるパターニン
グにより、６００本の走査線１１、その延在部からなる
ゲート電極１１ａ、及び、走査線１１と略同数の補助容
量線１２を形成する（図２、及び図６左部を参照）。同
時に、アレイ基板１０の接続用周縁部１０ａに走査線接
続パッド１１ｂを形成する（図２、及び図６の右部参
照）。
【００４６】(2) 第２のパターニング (2-1) ＣＶＤ法による連続堆積 まず、第１ゲート絶縁膜１５をなす１７５ｎｍ厚の、酸
化シリコン膜（ＳｉＯｘ膜）または酸化・窒化シリコン
膜（ＳｉＯＮｘ膜）を堆積する。表面をフッ酸で処理し
た後、さらに、第２ゲート絶縁膜２５を形成するための
５０ｎｍ厚の窒化シリコン膜（ＳｉＮｘ膜）６３、ＴＦ
Ｔ７の半導体膜２６を作成するための５０ｎｍ厚のアモ
ルファスシリコン（ａ-Ｓｉ:Ｈ）層６２、及び、ＴＦＴ
７のチャネル保護膜２０を形成するための膜厚３００ｎ
ｍの窒化シリコン膜（ＳｉＮｘ膜）を、大気に曝すこと
なく連続して成膜する。
化シリコン膜（ＳｉＯｘ膜）または酸化・窒化シリコン
膜（ＳｉＯＮｘ膜）を堆積する。表面をフッ酸で処理し
た後、さらに、第２ゲート絶縁膜２５を形成するための
５０ｎｍ厚の窒化シリコン膜（ＳｉＮｘ膜）６３、ＴＦ
Ｔ７の半導体膜２６を作成するための５０ｎｍ厚のアモ
ルファスシリコン（ａ-Ｓｉ:Ｈ）層６２、及び、ＴＦＴ
７のチャネル保護膜２０を形成するための膜厚３００ｎ
ｍの窒化シリコン膜（ＳｉＮｘ膜）を、大気に曝すこと
なく連続して成膜する。
【００４７】(2-2) チャネル保護膜２０の作成 レジスト層を塗布した後、走査線１１及びゲート電極１
１ａ等の金属パターンをマスクとした裏面露光技術によ
り、自己整合的な露光を行う。次いで、ＴＦＴ７に対応
する領域のみに該窒化シリコン膜のパターンが残るよう
に、第２のマスクパターンを用いる表側（図では上面
側）からの露光を行う。この後、現像及びエッチング処
理を行うことにより、島状のチャネル保護膜２０を得
る。
１ａ等の金属パターンをマスクとした裏面露光技術によ
り、自己整合的な露光を行う。次いで、ＴＦＴ７に対応
する領域のみに該窒化シリコン膜のパターンが残るよう
に、第２のマスクパターンを用いる表側（図では上面
側）からの露光を行う。この後、現像及びエッチング処
理を行うことにより、島状のチャネル保護膜２０を得
る。
【００４８】(3) 第３のパターニング (3-1) ｎ+ａ-Ｓｉ:Ｈ層及び三層金属膜（Mo／Al／Mo）
の堆積 良好なオーミックコンタクトが得られるように、アモル
ファスシリコン（ａ-Ｓｉ:Ｈ）層６２の露出する表面を
フッ酸で処理した後、低抵抗半導体膜２７を作成するた
めの５０ｎｍ厚のリンドープアモルファスシリコン（ｎ
+ａ-Ｓｉ:Ｈ）層６１を上記と同様のＣＶＤ法により堆
積する。
の堆積 良好なオーミックコンタクトが得られるように、アモル
ファスシリコン（ａ-Ｓｉ:Ｈ）層６２の露出する表面を
フッ酸で処理した後、低抵抗半導体膜２７を作成するた
めの５０ｎｍ厚のリンドープアモルファスシリコン（ｎ
+ａ-Ｓｉ:Ｈ）層６１を上記と同様のＣＶＤ法により堆
積する。
【００４９】この後、スパッタ法により、５０ｎｍ厚の
ボトムＭｏ層５１、２５０ｎｍ厚のＡｌ層５２、及び、
５０ｎｍ厚のトップＭｏ層５３からなる三層金属膜（Mo
／Al／Mo）５を堆積する。
ボトムＭｏ層５１、２５０ｎｍ厚のＡｌ層５２、及び、
５０ｎｍ厚のトップＭｏ層５３からなる三層金属膜（Mo
／Al／Mo）５を堆積する。
【００５０】(3-2) 多層膜のパターニング そして、第３のマスクパターンを用いて、レジスト９を
露光、現像した後、上記の窒化シリコン膜６３、ａ-Ｓ
ｉ:Ｈ層６２、ｎ+ａ-Ｓｉ:Ｈ層６１、及び三層金属膜５
を一括してパターニングする。この第３のパターニング
により、８００×３本の信号線２１と、各信号線２１か
ら延在するドレイン電極２２と、未だドレイン電極２２
に連続したままのソース電極２３とを作成する（図５参
照）。また、図には示さないが、アレイ基板１０の周縁
接続領域においては、信号線２１から引き出された信号
線パッド（信号線２１からの引き出し線を含む）が同時
に作成される。
露光、現像した後、上記の窒化シリコン膜６３、ａ-Ｓ
ｉ:Ｈ層６２、ｎ+ａ-Ｓｉ:Ｈ層６１、及び三層金属膜５
を一括してパターニングする。この第３のパターニング
により、８００×３本の信号線２１と、各信号線２１か
ら延在するドレイン電極２２と、未だドレイン電極２２
に連続したままのソース電極２３とを作成する（図５参
照）。また、図には示さないが、アレイ基板１０の周縁
接続領域においては、信号線２１から引き出された信号
線パッド（信号線２１からの引き出し線を含む）が同時
に作成される。
【００５１】(3-2-ａ) 第１のエッチング（図３） 三層金属膜５について、まず、ウェットエッチングを施
した。エッチング液としては、８５％リン酸水溶液、７
０％硝酸水溶液、９０％酢酸水溶液及び水を、７５／２
／１７／５の体積比で混合したものを用いた。また、基
板上にこのようなエッチング液を吹き付けるシャワー方
式によりジャストエッチングの時点までエッチングを行
なった。
した。エッチング液としては、８５％リン酸水溶液、７
０％硝酸水溶液、９０％酢酸水溶液及び水を、７５／２
／１７／５の体積比で混合したものを用いた。また、基
板上にこのようなエッチング液を吹き付けるシャワー方
式によりジャストエッチングの時点までエッチングを行
なった。
【００５２】(3-2-ｂ) 第２のエッチングの第１段階
（図４） 次に、窒化シリコン膜、ａ-Ｓｉ:Ｈ層、ｎ+ａ-Ｓｉ:Ｈ
層について、ＳＦ6、ＨＣｌ、及びＨｅの混合ガスを用
いるプラズマエッチングによりパターニングした。
（図４） 次に、窒化シリコン膜、ａ-Ｓｉ:Ｈ層、ｎ+ａ-Ｓｉ:Ｈ
層について、ＳＦ6、ＨＣｌ、及びＨｅの混合ガスを用
いるプラズマエッチングによりパターニングした。
【００５３】エッチングチャンバーに導入する混合ガス
は、流量３００ＳＣＣＭのＳＦ6、流量３００ＳＣＣＭ
のＨｅ、及び流量５０ＳＣＣＭのＮ2を混合したもので
ある。すなわち、導入ガスの混合体積比は、ＳＦ6／Ｈ
ｅ／Ｎ2＝３００／３００／５０である。
は、流量３００ＳＣＣＭのＳＦ6、流量３００ＳＣＣＭ
のＨｅ、及び流量５０ＳＣＣＭのＮ2を混合したもので
ある。すなわち、導入ガスの混合体積比は、ＳＦ6／Ｈ
ｅ／Ｎ2＝３００／３００／５０である。
【００５４】プラズマエッチングの際、エッチングチャ
ンバー内の圧力を２８．８Ｐａ、高周波入力電力（パワ
ー）を１８００Ｗに保った。このような条件により、１
４０ｎｍ／ｍｉｎ以上のエッチング速度が得られた。
ンバー内の圧力を２８．８Ｐａ、高周波入力電力（パワ
ー）を１８００Ｗに保った。このような条件により、１
４０ｎｍ／ｍｉｎ以上のエッチング速度が得られた。
【００５５】(2-2-ｃ) 第２のエッチングの第２段階
（図５） 次に、窒化シリコン膜、ａ-Ｓｉ:Ｈ層、ｎ+ａ-Ｓｉ:Ｈ
層について、ＨＣｌ、ＳＦ6、及びＨｅの混合ガスを用
いるプラズマエッチングによりパターニングした。
（図５） 次に、窒化シリコン膜、ａ-Ｓｉ:Ｈ層、ｎ+ａ-Ｓｉ:Ｈ
層について、ＨＣｌ、ＳＦ6、及びＨｅの混合ガスを用
いるプラズマエッチングによりパターニングした。
【００５６】エッチングチャンバーへの導入ガスの混合
体積比を、ＨＣｌ／ＳＦ6／Ｈｅ＝３００／２００／３
００とし、エッチングチャンバー内の圧力を２６．７Ｐ
ａ、高周波入力電力（パワー）を１０００Ｗに保った。
また、エンドポイントモニターを使用し、ジャストエッ
チングまでの時間の１０％の時間だけオーバーエッチン
グを行った。
体積比を、ＨＣｌ／ＳＦ6／Ｈｅ＝３００／２００／３
００とし、エッチングチャンバー内の圧力を２６．７Ｐ
ａ、高周波入力電力（パワー）を１０００Ｗに保った。
また、エンドポイントモニターを使用し、ジャストエッ
チングまでの時間の１０％の時間だけオーバーエッチン
グを行った。
【００５７】(4) 第４のパターニング 上記のように得られた多層膜パターンの上に、２００ｎ
ｍ厚の窒化シリコン膜からなる層間絶縁膜３０を堆積す
る。
ｍ厚の窒化シリコン膜からなる層間絶縁膜３０を堆積す
る。
【００５８】第４のマスクパターンによる露光、現像の
後、バッファードフッ酸（ＢＨＦ）を用いるウェットエ
ッチングにより、ソース電極２３上の層間絶縁膜３０を
除去してコンタクトホール４１を作成する。また、走査
線パッド部１１ｂ上の第１ゲート絶縁膜１５及び層間絶
縁膜３０を除去してコンタクトホール４１を作成する。
後、バッファードフッ酸（ＢＨＦ）を用いるウェットエ
ッチングにより、ソース電極２３上の層間絶縁膜３０を
除去してコンタクトホール４１を作成する。また、走査
線パッド部１１ｂ上の第１ゲート絶縁膜１５及び層間絶
縁膜３０を除去してコンタクトホール４１を作成する。
【００５９】(5) 第５のパターニング ＤＣスパッタ法により４０ｎｍ厚のＩＴＯ層を堆積す
る。この際、スパッタ雰囲気として、アルゴン（Ａｒ）
ガス及びクリプトン（Ｋｒ）ガスのうちの少なくともい
ずれかを主として用い、さらにＨ2Ｏを導入することに
より、アモルファスのＩＴＯ層が形成されるようにす
る。
る。この際、スパッタ雰囲気として、アルゴン（Ａｒ）
ガス及びクリプトン（Ｋｒ）ガスのうちの少なくともい
ずれかを主として用い、さらにＨ2Ｏを導入することに
より、アモルファスのＩＴＯ層が形成されるようにす
る。
【００６０】第５のマスクパターンを用いる露光、現像
の後、シュウ酸系の有機エッチング液により画素電極４
１を形成する。この後、２３０℃以上の加熱を行うこと
によりＩＴＯ層を結晶化させる。
の後、シュウ酸系の有機エッチング液により画素電極４
１を形成する。この後、２３０℃以上の加熱を行うこと
によりＩＴＯ層を結晶化させる。
【００６１】以上に説明した実施例の製造方法によれ
ば、多層金属膜及び多層非金属膜を一括してパターニン
グする際にも、得られる多層膜パターンの端面に凹部や
オーバーハングが形成されるのを防止することができる
ので、該端面を覆う被覆膜に段切れ、及びこれに起因す
る不良が発生するのを充分に防止することができる。
ば、多層金属膜及び多層非金属膜を一括してパターニン
グする際にも、得られる多層膜パターンの端面に凹部や
オーバーハングが形成されるのを防止することができる
ので、該端面を覆う被覆膜に段切れ、及びこれに起因す
る不良が発生するのを充分に防止することができる。
【００６２】上記実施例においては、得られるパターン
の端面が絶縁保護膜を介して導電膜により被覆される場
合について説明したが、導電膜により直接被覆される場
合や、絶縁保護膜のみにより被覆される場合についても
全く同様である。
の端面が絶縁保護膜を介して導電膜により被覆される場
合について説明したが、導電膜により直接被覆される場
合や、絶縁保護膜のみにより被覆される場合についても
全く同様である。
【００６３】また、光透過型液晶表示装置用アレイ基板
の場合を例にとり説明したが、反射型液晶表示装置用ア
レイ基板や有機ＥＬ用アレイ基板等の他の用途に用いら
れる薄膜トランジスタの製造であっても同様の方法によ
り行うことができる。
の場合を例にとり説明したが、反射型液晶表示装置用ア
レイ基板や有機ＥＬ用アレイ基板等の他の用途に用いら
れる薄膜トランジスタの製造であっても同様の方法によ
り行うことができる。
【００６４】
【発明の効果】一つのマスクパターンを用いて、多層膜
を一括してパターニングする工程を含むアレイ基板の製
造方法において、多層膜パターンを覆う膜についての段
切れの形成、及びこれに起因する不良の発生を充分に防
止することができる。
を一括してパターニングする工程を含むアレイ基板の製
造方法において、多層膜パターンを覆う膜についての段
切れの形成、及びこれに起因する不良の発生を充分に防
止することができる。
【図１】実施例に係る、アレイ基板上のＴＦＴ形成部の
構成を模式的に示す縦断面図である（図２のＡ−Ａ線
図）。
構成を模式的に示す縦断面図である（図２のＡ−Ａ線
図）。
【図２】実施例に係る、アレイ基板上のアレイ基板上の
各画素の構成を模式的に示す平面図である。
各画素の構成を模式的に示す平面図である。
【図３】第１のエッチングの後の様子、すなわち、ウェ
ットエッチングにより、三層金属膜（Mo/Al/Mo）をジャ
ストエッチングの時点までパターニングした後の様子を
示すＴＦＴ形成部の模式的な縦断面図である。
ットエッチングにより、三層金属膜（Mo/Al/Mo）をジャ
ストエッチングの時点までパターニングした後の様子を
示すＴＦＴ形成部の模式的な縦断面図である。
【図４】第２のエッチングの第１段階の後の様子、すな
わち、プラズマエッチングにより、三層金属膜（Mo/Al/
Mo）の端面から突き出るトップＭｏ層の突き出し部、及
びボトムＭｏ層のエッチング残り部を除去した後の様子
を示す、図３に対応する模式的な縦断面図である。
わち、プラズマエッチングにより、三層金属膜（Mo/Al/
Mo）の端面から突き出るトップＭｏ層の突き出し部、及
びボトムＭｏ層のエッチング残り部を除去した後の様子
を示す、図３に対応する模式的な縦断面図である。
【図５】第２のエッチング終了後の様子を示す、図３に
対応する模式的な縦断面図である。すなわち、引き続い
てのプラズマエッチングにより三層非金属膜（ｎ+ａ-Ｓ
ｉ:Ｈ層、ａ-Ｓｉ:Ｈ層及び窒化シリコン膜）のパター
ニングを完了した後の様子を示す模式図である。
対応する模式的な縦断面図である。すなわち、引き続い
てのプラズマエッチングにより三層非金属膜（ｎ+ａ-Ｓ
ｉ:Ｈ層、ａ-Ｓｉ:Ｈ層及び窒化シリコン膜）のパター
ニングを完了した後の様子を示す模式図である。
【図６】アレイ基板の完成時における補助容量形成部
（図２のＢ−Ｂ線図）及び走査線パッド部（図２のＣ−
Ｃ線図）についての模式的な縦断面図である。
（図２のＢ−Ｂ線図）及び走査線パッド部（図２のＣ−
Ｃ線図）についての模式的な縦断面図である。
【図７】従来の技術により生ずるレジストのピンホール
について説明するためのＴＦＴ形成部の縦断面図であ
る。
について説明するためのＴＦＴ形成部の縦断面図であ
る。
【図８】他の従来の技術により生ずるＩＴＯ膜の段切れ
について説明するためのＴＦＴ形成部の縦断面図であ
る。
について説明するためのＴＦＴ形成部の縦断面図であ
る。
10 アレイ基板 11 走査線 11a 走査線から延在されたゲート電極 11b 走査線外周部のパッド部 12 補助容量線 20 チャネル保護膜 21 信号線 22 信号線から延在されたドレイン電極 23 ソース電極 15 第１ゲート絶縁膜（ＳｉＮＯｘ膜） 25 第２ゲート絶縁膜（ＳｉＮｘ膜） 26 ＴＦＴの半導体膜 27 低抵抗半導体膜 42 画素電極 42a 画素電極延在部としてのＩＴＯ膜 ５ 三層金属膜（Mo/Al/Mo） ６ 三層非金属膜（ｎ+ａ-Ｓｉ:Ｈ層、ａ-Ｓｉ:Ｈ層及
び窒化シリコン膜） ７ ＴＦＴ
び窒化シリコン膜） ７ ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 21/88 Ｃ ５Ｇ４３５ 21/3213 29/78 ６１６Ｕ ６１６Ｊ Ｆターム(参考） 2H092 HA04 JA26 JA36 JA44 JA46 JB57 KA05 KB24 KB25 MA05 MA07 MA14 MA15 MA17 MA27 MA42 NA15 NA27 5C094 AA42 AA43 BA03 BA29 BA43 CA19 DA15 EA04 EA07 5F004 AA11 CB18 DA00 DA18 DA22 DA25 DA30 DB00 DB02 DB07 DB08 5F033 HH22 HH38 JJ01 JJ38 KK08 KK09 KK20 MM08 PP15 QQ08 QQ09 QQ10 QQ12 QQ19 QQ21 QQ35 QQ37 RR06 VV15 XX02 5F110 AA26 BB01 EE06 EE44 FF02 FF03 FF04 FF09 FF28 GG02 GG15 GG25 GG44 HK03 HK04 HK09 HK16 HK22 HK25 HK34 HK41 HL07 HL23 NN04 NN14 NN24 QQ04 QQ05 QQ09 QQ12 5G435 AA17 BB12 CC09 HH13 KK05 KK09 KK10
Claims (5)
- 【請求項１】少なくとも一つの半導体層及び絶縁膜を含
む多層非金属膜、及びこれを覆う多層金属膜を堆積する
工程と、 これら多層非金属膜と多層金属膜とからなる多層膜につ
いて一つのレジストパターンの下で一括してパターニン
グする多層膜連続エッチング工程と、 前記多層膜からなるパターンの端面をまたぐ領域に、該
端面近傍を直接被覆する、絶縁保護性または導電性の被
覆膜を形成する工程とを含むアレイ基板の製造方法にお
いて、 前記多層膜連続エッチング工程が、 ウェットエッチングにより、前記多層金属膜をジャスト
エッチングまたはその直前までパターニングする第１エ
ッチング工程と、 ドライエッチングにより、前記多層金属膜をさらに除去
するとともに、前記多層非金属膜をパターニングする第
２エッチング工程とからなることを特徴とするアレイ基
板の製造方法。 - 【請求項２】前記多層金属膜が、モリブデン（Ｍｏ）か
らなる第１金属層と、これを覆うアルミニウム（Ａｌ）
の単体または合金からなる第２金属層と、さらにこれを
覆うモリブデン（Ｍｏ）からなる第３金属層との三層金
属膜であることを特徴とする請求項１記載のアレイ基板
の製造方法。 - 【請求項３】前記第１エッチング工程により、前記三層
金属膜のパターンの端面には前記第３金属層が外側へと
ひさし状に突き出す突き出し部が形成され、 前記第２エッチング工程の第１段階にて前記突き出し部
がプラズマエッチングにより除去され、 前記第２エッチング工程の第２段階にて、前記第１段階
とは異なる活性ガス種を用いたプラズマエッチングによ
り前記多層非金属膜のパターニングが完了することを特
徴とする請求項２記載のアレイ基板の製造方法。 - 【請求項４】前記多層非金属膜に含まれる絶縁膜が窒化
シリコンからなる膜であることを特徴とする請求項１ま
たは３記載のアレイ基板の製造方法。 - 【請求項５】基板上に配置される走査線と、 この上に配置される第１及び第２絶縁膜、この上に配置
される半導体膜及び低抵抗半導体膜、前記低抵抗半導体
膜を介して前記半導体膜に電気的に接続されるソース電
極及びドレイン電極とを含む薄膜トランジスタと、 前記ドレイン電極から導出されて前記走査線と略直交す
る信号線と、 この信号線と前記ソース電極及びドレイン電極とを被覆
する第３絶縁膜と、 前記ソース電極の上面の一部が露出するように前記第３
絶縁膜に設けられたコンタクトホールと、 該コンタクトホールを覆う導電層を介して前記ソース電
極と電気的に接続される画素電極とをアレイ基板上に備
え、 前記多層非金属膜が、前記第２絶縁膜と前記半導体膜及
び低抵抗半導体膜との積層膜であり、 前記多層金属膜が前記ソース電極及びドレイン電極をな
す金属膜であることを特徴とする請求項１記載のアレイ
基板の製造方法。
Priority Applications (1)
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| JP2000302272A JP2002111004A (ja) | 2000-10-02 | 2000-10-02 | アレイ基板の製造方法 |
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| JP2002111004A true JP2002111004A (ja) | 2002-04-12 |
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006163244A (ja) * | 2004-12-10 | 2006-06-22 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板、電気光学表示装置および、薄膜トランジスタアレイ基板の製造方法 |
| JP2006173227A (ja) * | 2004-12-14 | 2006-06-29 | Seiko Epson Corp | コンタクトの形成方法、及び有機ｅｌ装置 |
| JP2006179871A (ja) * | 2004-11-29 | 2006-07-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2007115779A (ja) * | 2005-10-18 | 2007-05-10 | Mitsubishi Electric Corp | 膜のパターン形成方法、及び、薄膜トランジスタの製造方法、並びに、薄膜トランジスタ基板の製造方法、及び薄膜トランジスタ基板 |
| US7635436B2 (en) | 2005-02-15 | 2009-12-22 | Samsung Elctronics Co., Ltd. | Etchant composition and manufacturing method for thin film transistor array panel |
| US7811868B2 (en) | 2007-02-22 | 2010-10-12 | Samsung Electronics Co., Ltd. | Method for manufacturing a signal line, thin film transistor panel, and method for manufacturing the thin film transistor panel |
| US7876039B2 (en) | 2004-10-27 | 2011-01-25 | Samsung Mobile Display Co., Ltd. | Flat panel display having pad electrode |
| US8124544B2 (en) | 2004-11-29 | 2012-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8198657B2 (en) | 2009-09-21 | 2012-06-12 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method for manufacturing the same |
| US9755036B2 (en) | 2013-09-18 | 2017-09-05 | Sharp Kabushiki Kaisha | Semiconductor device, display device, and method for producing semiconductor device |
| EP3480853A1 (en) | 2017-11-01 | 2019-05-08 | Sharp Kabushiki Kaisha | Method for manufacturing thin-film transistor and thin-film transistor |
| WO2023175794A1 (ja) * | 2022-03-16 | 2023-09-21 | シャープディスプレイテクノロジー株式会社 | 表示装置及びその製造方法 |
-
2000
- 2000-10-02 JP JP2000302272A patent/JP2002111004A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8182301B2 (en) | 2004-10-27 | 2012-05-22 | Samsung Mobile Display Co., Ltd. | Method of fabricating flat panel display having pad electrode |
| US7876039B2 (en) | 2004-10-27 | 2011-01-25 | Samsung Mobile Display Co., Ltd. | Flat panel display having pad electrode |
| JP4741343B2 (ja) * | 2004-11-29 | 2011-08-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2006179871A (ja) * | 2004-11-29 | 2006-07-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8124544B2 (en) | 2004-11-29 | 2012-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2006163244A (ja) * | 2004-12-10 | 2006-06-22 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板、電気光学表示装置および、薄膜トランジスタアレイ基板の製造方法 |
| JP4667846B2 (ja) * | 2004-12-10 | 2011-04-13 | 三菱電機株式会社 | 薄膜トランジスタアレイ基板の製造方法 |
| JP2006173227A (ja) * | 2004-12-14 | 2006-06-29 | Seiko Epson Corp | コンタクトの形成方法、及び有機ｅｌ装置 |
| JP4501666B2 (ja) * | 2004-12-14 | 2010-07-14 | セイコーエプソン株式会社 | コンタクトの形成方法 |
| US7635436B2 (en) | 2005-02-15 | 2009-12-22 | Samsung Elctronics Co., Ltd. | Etchant composition and manufacturing method for thin film transistor array panel |
| JP2007115779A (ja) * | 2005-10-18 | 2007-05-10 | Mitsubishi Electric Corp | 膜のパターン形成方法、及び、薄膜トランジスタの製造方法、並びに、薄膜トランジスタ基板の製造方法、及び薄膜トランジスタ基板 |
| US7811868B2 (en) | 2007-02-22 | 2010-10-12 | Samsung Electronics Co., Ltd. | Method for manufacturing a signal line, thin film transistor panel, and method for manufacturing the thin film transistor panel |
| US8198657B2 (en) | 2009-09-21 | 2012-06-12 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method for manufacturing the same |
| US9755036B2 (en) | 2013-09-18 | 2017-09-05 | Sharp Kabushiki Kaisha | Semiconductor device, display device, and method for producing semiconductor device |
| EP3480853A1 (en) | 2017-11-01 | 2019-05-08 | Sharp Kabushiki Kaisha | Method for manufacturing thin-film transistor and thin-film transistor |
| WO2023175794A1 (ja) * | 2022-03-16 | 2023-09-21 | シャープディスプレイテクノロジー株式会社 | 表示装置及びその製造方法 |
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