WO2023175794A1 - 表示装置及びその製造方法 - Google Patents

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WO2023175794A1
WO2023175794A1 PCT/JP2022/012037 JP2022012037W WO2023175794A1 WO 2023175794 A1 WO2023175794 A1 WO 2023175794A1 JP 2022012037 W JP2022012037 W JP 2022012037W WO 2023175794 A1 WO2023175794 A1 WO 2023175794A1
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WO
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film
layer
metal layer
display device
terminal electrode
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Application number
PCT/JP2022/012037
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English (en)
French (fr)
Inventor
忠芳 宮本
壮太郎 田中
史江 八代
Original Assignee
シャープディスプレイテクノロジー株式会社
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Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources

Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • organic EL display devices using organic electroluminescence (hereinafter also referred to as "EL") elements have been attracting attention as display devices that can replace liquid crystal display devices.
  • EL organic electroluminescence
  • TFTs thin film transistors
  • the semiconductor layer constituting the TFT for example, a semiconductor layer made of polysilicon with high mobility, a semiconductor layer made of an oxide semiconductor such as In-Ga-Zn-O with small leakage current, etc. are well known. ing.
  • Patent Document 1 discloses a display device having a hybrid structure in which a first TFT using a polysilicon semiconductor and a second TFT using an oxide semiconductor are respectively formed on a substrate.
  • polysilicon is used in order to increase the aperture ratio of each sub-pixel.
  • the surface step of the laminated film between the inorganic insulating film covering the lower layer wiring and another inorganic insulating film covering the upper layer wiring becomes large, so that When multiple conductive layers such as wiring are formed, the metal film (see R in FIG. 20) that constitutes the conductive layer remains on the surface step portion of the laminated film, and adjacent conductive layers are caused by the remaining metal film. There is a risk of short circuit.
  • the present invention has been made in view of this point, and its purpose is to suppress short circuits between adjacent conductive layers.
  • a display device includes a base substrate, a first semiconductor film made of polysilicon, a first inorganic insulating film, a first metal film, and a second semiconductor film provided on the base substrate.
  • the first thin film transistor is provided with a first conductor region and a second conductor region defined so as to be spaced apart from each other, and a first channel region defined between the first conductor region and the second conductor region.
  • the second semiconductor layer in which a region and a fourth conductor region are defined, and a second channel region is defined between the third conductor region and the fourth conductor region;
  • a second gate electrode is provided through an insulating film and formed of the second metal film, and a second gate electrode is provided by the third metal film so as to be spaced apart from each other, and electricity is provided in the third conductor region and the fourth conductor region.
  • a display device comprising a third terminal electrode and a fourth terminal electrode connected to each other, wherein each of the first terminal electrode, the second terminal electrode, the third terminal electrode, and the fourth terminal electrode
  • the terminal electrode includes a lower metal layer, an intermediate metal layer, and an upper metal layer stacked in this order, and the intermediate metal layer has a lower electrical resistance and a lower melting point than the lower metal layer and the upper metal layer.
  • the end face of the lower metal layer and the end face of the intermediate metal layer are aligned with each other, and the upper metal layer is provided so as to cover the aligned end faces. do.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the present invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the display area of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 4 is an equivalent circuit diagram of a TFT layer forming the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of a terminal electrode that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the present invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the display area of the organic EL display device according
  • FIG. 6 is a cross-sectional view of an organic EL layer constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 7 is a first cross-sectional view showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 8 is a second sectional view following FIG. 7 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 9 is a third sectional view following FIG. 8 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 10 is a fourth sectional view following FIG. 9 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 10 is a fourth sectional view following FIG. 9 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 11 is a fifth sectional view following FIG. 10 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 12 is a sixth cross-sectional view following FIG. 11 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 13 is a seventh cross-sectional view following FIG. 12 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 14 is an eighth sectional view following FIG. 13 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 15 is a ninth sectional view following FIG.
  • FIG. 16 is a tenth cross-sectional view following FIG. 15 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 17 is an eleventh sectional view following FIG. 16 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 18 is a twelfth cross-sectional view following FIG. 17 showing a part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 19 is a thirteenth sectional view following FIG.
  • FIG. 20 corresponds to the portion along line XX-XX in FIG. 2 after the step of patterning the third metal film in the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device 50 of this embodiment.
  • 2 and 3 are a plan view and a cross-sectional view of the display area D of the organic EL display device 50.
  • FIG. 4 is an equivalent circuit diagram of the TFT layer 30 that constitutes the organic EL display device 50.
  • FIG. 5 is a cross-sectional view of the terminal electrode 20x that constitutes the organic EL display device 50.
  • FIG. 6 is a cross-sectional view of the organic EL layer 33 that constitutes the organic EL display device 50.
  • the organic EL display device 50 includes, for example, a rectangular display area D for displaying an image and a frame area F provided around the display area D.
  • a rectangular display area D is illustrated, but this rectangular shape may have, for example, a shape with arcuate sides, a shape with arcuate corners, or a shape with a part of the side.
  • a substantially rectangular shape such as a shape with a notch is also included.
  • a plurality of sub-pixels P are arranged in a matrix.
  • a sub-pixel P having a red light-emitting region Er for displaying red color a sub-pixel P having a green light-emitting region Eg for displaying green color
  • sub-pixels P each having a blue light emitting region Eb for displaying blue color are provided adjacent to each other.
  • one pixel is configured by three adjacent sub-pixels P having, for example, a red light emitting region Er, a green light emitting region Eg, and a blue light emitting region Eb.
  • a terminal portion T is provided at the end of the frame area F on the positive side in the X direction in FIG. 1 so as to extend in one direction (Y direction in FIG. 1).
  • the frame area F as shown in Figure 1, between the display area D and the terminal part T, it is possible to bend, for example, 180 degrees (in a U-shape) with the Y direction in the figure as the bending axis.
  • a bent portion B is provided so as to extend in one direction (the Y direction in the figure).
  • the organic EL display device 50 includes a resin substrate 10 provided as a base substrate, a TFT layer 30 provided on the resin substrate 10, and a light emitting element layer provided on the TFT layer 30. It includes an organic EL element layer 40 and a sealing film 45 provided on the organic EL element layer 40.
  • the resin substrate 10 is made of, for example, an organic resin material such as polyimide resin.
  • the TFT layer 30 includes a base coat film 11 provided on the resin substrate 10, four first TFTs 9A, three second TFTs 9B, and one TFT 9A provided for each subpixel P on the base coat film 11. It includes a capacitor 9h (see FIG. 4), and a protective insulating film 21 and a planarization film 22 provided in this order on each first TFT 9A, each second TFT 9B, and each capacitor 9h.
  • the TFT layer 30 is provided with a plurality of gate lines 14g extending parallel to each other in the X direction in the figure. Further, as shown in FIG.
  • the TFT layer 30 is provided with a plurality of light emission control lines 14e extending parallel to each other in the X direction in the figure. Further, as shown in FIG. 2, the TFT layer 30 is provided with a plurality of second initialization power supply lines 18i extending parallel to each other in the X direction in the figure. Note that, as shown in FIG. 2, each light emission control line 14e is provided adjacent to each gate line 14g and each second initialization power supply line 18i. Moreover, each second initialization power supply line 18i is provided so as to overlap each light emission control line 14e, as shown in FIG. Further, as shown in FIG. 2, the TFT layer 30 is provided with a plurality of source lines 20f extending parallel to each other in the Y direction in the figure.
  • the TFT layer 30 is provided with a plurality of power supply lines 20g extending parallel to each other in the Y direction in the figure. Note that, as shown in FIG. 2, each power supply line 20g is provided adjacent to each source line 20f.
  • a first metal film 14 (see FIG. 9), a first interlayer insulating film (second inorganic insulating film) 15, a second semiconductor film 16 (see FIG. 12), which will be described later, and a second gate insulating film (third inorganic insulating film).
  • 17a, a second metal film 18 see FIG.
  • a second interlayer insulating film (fourth inorganic insulating film) 19 a third metal film 20 (see FIG. 17) to be described later, a protective insulating film 21, and planarization.
  • the membranes 22 are stacked one after the other.
  • the gate line 14g and the emission control line 14e are formed of the first metal film 14.
  • the second initialization power supply line 18i is formed of the second metal film 18.
  • the source line 20f and the power supply line 20g are formed of the third metal film 20.
  • the base coat film 11, first gate insulating film 13, first interlayer insulating film 15, second gate insulating film 17a, second interlayer insulating film 19, and protective insulating film 21 are, for example, silicon nitride, silicon oxide, silicon oxynitride, etc. It is composed of a single-layer film or a laminated film of inorganic insulating films.
  • at least the second semiconductor layer 16a side, which will be described later, of the first interlayer insulating film 15 and the second semiconductor layer 16a side of the second gate insulating film 17a are formed of, for example, a silicon oxide film.
  • the first TFT 9A includes a first semiconductor layer 12a provided on the base coat film 11, and a first gate electrode 14a provided on the first semiconductor layer 12a with a first gate insulating film 13 interposed therebetween. and a first terminal electrode 20a and a second terminal electrode 20b provided on the second interlayer insulating film 19 so as to be spaced apart from each other.
  • the first semiconductor layer 12a is formed of a first semiconductor film 12 made of polysilicon such as LTPS (low temperature polysilicon), for example, and as shown in FIG. and a second conductor region 12ab, and a first channel region 12ac defined between the first conductor region 12aa and the second conductor region 12ab.
  • LTPS low temperature polysilicon
  • the first gate electrode 14a is formed of the first metal film 14, and is provided so as to overlap the first channel region 12ac of the first semiconductor layer 12a, as shown in FIG. It is configured to control conduction between the region 12aa and the second conductor region 12ab.
  • the first terminal electrode 20a and the second terminal electrode 20b are formed of the third metal film 20, and as shown in FIG. It is electrically connected to the first conductor region 12aa and the second conductor region 12ab of the first semiconductor layer 12a, respectively, through a first contact hole Ha and a second contact hole Hb formed in the laminated film.
  • the second TFT 9B includes a second semiconductor layer 16a provided on the first interlayer insulating film 15, and a second semiconductor layer 16a provided on the second semiconductor layer 16a with a second gate insulating film 17a interposed therebetween.
  • a third terminal electrode 20c and a fourth terminal electrode 20d are provided.
  • the second semiconductor layer 16a is formed of a second semiconductor film 16 made of, for example, an oxide semiconductor such as In-Ga-Zn-O, and as shown in FIG. It includes a conductor region 16aa, a fourth conductor region 16ab, and a second channel region 16ac defined between the third conductor region 16aa and the fourth conductor region 16ab.
  • the In-Ga-Zn-O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the proportion (composition ratio) of In, Ga, and Zn is is not particularly limited.
  • the In--Ga--Zn--O based semiconductor may be amorphous or crystalline.
  • the crystalline In-Ga-Zn-O-based semiconductor is preferably a crystalline In-Ga-Zn-O-based semiconductor in which the c-axis is oriented approximately perpendicular to the layer plane.
  • other oxide semiconductors may be included instead of the In-Ga-Zn-O-based semiconductor.
  • Other oxide semiconductors may include, for example, In--Sn--Zn--O based semiconductors (eg, In 2 O 3 --SnO 2 --ZnO; InSnZnO).
  • the In-Sn-Zn-O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • Zn-O-based semiconductors include ZnO amorphous ( It is possible to use a material in an amorphous state, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a material to which no impurity element is added.
  • the second gate electrode 18a is formed of the second metal film 18, and is provided so as to overlap the second channel region 16ac of the second semiconductor layer 16a, as shown in FIG. It is configured to control conduction between the region 16aa and the fourth conductor region 16ab.
  • the second gate insulating film 17a is provided in an island shape so as to overlap with the second gate electrode 18a.
  • the third gate electrode 14b is formed of the first metal film 14, and as shown in FIG. 3, is provided so as to overlap the second channel region 16ac of the second semiconductor layer 16a, and is electrically connected to the second gate electrode 18a. By being connected, conduction between the third conductor region 16aa and the fourth conductor region 16ab of the second semiconductor layer 16a is controlled. Further, the third gate electrode 14b overlaps with the second channel region 16ac of the second semiconductor layer 16a, so that light may be incident on the second channel region 16ac and impurity ions contained in the resin substrate 10 may be transferred to the second channel region 16ac. 16ac.
  • the third terminal electrode 20c and the fourth terminal electrode 20d are formed of the third metal film 20, and as shown in FIG. 3, the third contact hole Hc and the fourth contact hole Hd are formed in the second interlayer insulating film 19. are electrically connected to the third conductor region 16aa and the fourth conductor region 16ab of the second semiconductor layer 16a, respectively.
  • Each terminal electrode 20x which is the first terminal electrode 20a, the second terminal electrode 20b, the third terminal electrode 20c, and the fourth terminal electrode 20d, is composed of a lower metal layer 6, an intermediate metal layer, which are laminated in this order, as shown in FIG. 7 and an upper metal layer 8.
  • the lower metal layer 6 and the upper metal layer 8 are formed of, for example, a titanium film or a molybdenum film.
  • the intermediate metal layer 7 is formed of, for example, an aluminum film or the like. Therefore, the intermediate metal layer 7 has a lower electrical resistance and a lower melting point than the lower metal layer 6 and the upper metal layer 8.
  • the lower metal layer 6 and the upper metal layer 8 may be formed of, for example, an alloy film of a titanium film or a molybdenum film, and the intermediate metal layer 7 may be formed of, for example, an alloy film of an aluminum film.
  • the end faces of the lower metal layer 6 and the end faces of the intermediate metal layer 7 are aligned with each other, and the upper metal layer 8 is placed so as to cover the aligned end faces. It is provided.
  • the source line 20f and the power supply line 20g are formed of the same material and in the same layer as the first terminal electrode 20a, second terminal electrode 20b, third terminal electrode 20c, and fourth terminal electrode 20d, so each terminal electrode 20x Similarly, a lower metal layer 6, an intermediate metal layer 7, and an upper metal layer 8 are laminated in this order. At both ends of the source line 20f and the power supply line 20g, the end surfaces of the lower metal layer 6 and the intermediate metal layer 7 are aligned with each other, and the upper metal layer 8 is provided so as to cover the aligned end surfaces. (See Figure 5).
  • a write TFT 9c, a driving TFT 9d, a power supply TFT 9e, and a light emission control TFT 9f which will be described later, are exemplified as four first TFTs 9A having a first semiconductor layer 12a formed of polysilicon.
  • first TFTs 9A having a first semiconductor layer 12a formed of polysilicon.
  • second TFTs 9B having the second semiconductor layer 16a formed of a semiconductor, an initialization TFT 9a, a compensation TFT 9b, and an anode discharge TFT 9g, which will be described later, are illustrated (see FIG. 4).
  • an initialization TFT 9a, a compensation TFT 9b, and an anode discharge TFT 9g which will be described later.
  • the first terminal electrode 20a and second terminal electrode 20b of each TFT 9c, 9d, 9e, and 9f are indicated by circled numbers 1 and 2
  • the third terminal of each TFT 9a, 9b, and 9g is
  • the electrode 20c and the fourth terminal electrode 20d are indicated by circled numbers 3 and 4.
  • the equivalent circuit diagram in FIG. 4 shows the pixel circuit of the sub-pixel P in the n-th row and m-th column, it also includes a part of the pixel circuit of the sub-pixel P in the (n-1)th row and m-th column. There is. Furthermore, in the equivalent circuit diagram of FIG.
  • the power supply line 20g that supplies the high power supply voltage ELVDD also serves as the first initialization power supply line, but the power supply line 20g and the first initialization power supply line are provided separately. It's okay. Further, the same voltage as the low power supply voltage ELVSS is inputted to the second initialization power supply line 18i, but the present invention is not limited to this, and the organic EL element 35 described later is turned off at a voltage different from the low power supply voltage ELVSS. You may also input a voltage.
  • the initialization TFT 9a has its gate electrode electrically connected to the gate line 14g (n-1) of the previous stage (n-1 stage) in each sub-pixel P, and its third terminal The electrode is electrically connected to a lower conductive layer of a capacitor 9h, which will be described later, and the gate electrode of a driving TFT 9d, and its fourth terminal electrode is electrically connected to a power supply line 20g.
  • the compensation TFT 9b has its gate electrode electrically connected to the gate line 14g (n) of its own stage (n stage), and its third terminal electrode is connected to the gate line 14g (n) for driving. It is electrically connected to the gate electrode of the TFT 9d, and its fourth terminal electrode is electrically connected to the first terminal electrode of the driving TFT 9d.
  • the write TFT 9c has its gate electrode electrically connected to the gate line 14g(n) of its own stage (n stage), and its first terminal electrode corresponds to The second terminal electrode thereof is electrically connected to the second terminal electrode of the driving TFT 9d.
  • the drive TFT 9d has its gate electrode electrically connected to the third terminal electrode of the initialization TFT 9a and the compensation TFT 9b in each sub-pixel P, and its first terminal electrode for the compensation TFT 9d.
  • the second terminal electrode is electrically connected to the fourth terminal electrode of the writing TFT 9b and the second terminal electrode of the power supply TFT 9e, and the second terminal electrode is connected to the second terminal electrode of the writing TFT 9c and the first terminal electrode of the light emission control TFT 9f. electrically connected.
  • the driving TFT 9d is configured to control the driving current of the organic EL element 35.
  • the power supply TFT 9e has its gate electrode electrically connected to the light emission control line 14e of its own stage (n stage), and its first terminal electrode connected to the power supply line 20g.
  • the second terminal electrode thereof is electrically connected to the first terminal electrode of the driving TFT 9d.
  • the gate electrode of the light emission control TFT 9f is electrically connected to the light emission control line 14e of the current stage (n stage) in each sub-pixel P, and the first terminal electrode thereof is connected to the drive TFT 9d.
  • the second terminal electrode is electrically connected to a first electrode 31 (described later) of an organic EL element 35 (described later).
  • the anode discharge TFT 9g has its gate electrode electrically connected to the gate line 14g (n) of its own stage (n stage) in each sub-pixel P, and its third terminal electrode connected to the organic It is electrically connected to the first electrode 31 of the EL element 35, and its fourth terminal electrode is electrically connected to the second initialization power supply line 18i.
  • the capacitor 9h includes, for example, a lower conductive layer (not shown) formed by the first metal film 14, a first interlayer insulating film 15 and a second gate insulating film (not shown) provided to cover the lower conductive layer. and an upper conductive layer (not shown) provided on the second gate insulating film so as to overlap with the lower conductive layer and formed of the second metal film 18. Further, as shown in FIG. 4, in each sub-pixel P, the capacitor 9h has its lower conductive layer electrically connected to the gate electrode of the driving TFT 9d, the initialization TFT 9a, and the third terminal electrode of the compensation TFT 9b. The upper conductive layer is electrically connected to the third terminal electrode of the anode discharge TFT 9g, the second terminal electrode of the light emission control TFT 9f, and the first electrode 31 of the organic EL element 35.
  • the flattening film 22 has a flat surface in the display area D, and is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG (spin on glass) material.
  • the organic EL element layer 40 includes a plurality of organic EL elements 35 provided as a plurality of light emitting elements so as to be arranged in a matrix, corresponding to a plurality of sub-pixels P, and each organic EL element.
  • the edge cover 32 is provided in common to all sub-pixels P in a lattice shape so as to cover the peripheral edge of the first electrode 31 of the element 35.
  • the organic EL element 35 includes a first electrode 31 provided on the flattening film 22 of the TFT layer 30 and an organic EL layer provided on the first electrode 31 in each sub-pixel P. 33, and a second electrode 34 provided on the organic EL layer 33.
  • the first electrode 31 is electrically connected to the second terminal electrode of the light emission control TFT 9f of each sub-pixel P via a contact hole formed in the laminated film of the protective insulating film 21 and the planarization film 22. . Further, the first electrode 31 has a function of injecting holes into the organic EL layer 33. Moreover, in order to improve the efficiency of hole injection into the organic EL layer 33, the first electrode 31 is preferably formed of a material with a large work function.
  • examples of materials constituting the first electrode 31 include silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), and gold (Au).
  • the material constituting the first electrode 31 may be, for example, an alloy such as astatine (At)/astatine oxide (AtO 2 ).
  • the material constituting the first electrode 31 is, for example, a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO). There may be. Further, the first electrode 31 may be formed by laminating a plurality of layers made of the above materials. Note that examples of compound materials with a large work function include indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the organic EL layer 33 includes a hole injection layer 1, a hole transport layer 2, a light emitting layer 3, an electron transport layer 4, and an electron injection layer 5 provided in this order on the first electrode 31. ing.
  • the hole injection layer 1 is also called an anode buffer layer, and has a function of bringing the energy level of the first electrode 31 and the organic EL layer 33 close to each other and improving the hole injection efficiency from the first electrode 31 to the organic EL layer 33.
  • examples of the material constituting the hole injection layer 1 include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styryl anthracene derivatives, fluorenone derivatives, Examples include hydrazone derivatives and stilbene derivatives.
  • the hole transport layer 2 has a function of improving hole transport efficiency from the first electrode 31 to the organic EL layer 33.
  • examples of materials constituting the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylene vinylene, polysilane, triazole derivatives, and oxadiazole.
  • the light-emitting layer 3 when voltage is applied by the first electrode 31 and the second electrode 34, holes and electrons are injected from the first electrode 31 and the second electrode 34, respectively, and the holes and electrons are recombined. It is an area.
  • the light emitting layer 3 is formed of a material with high luminous efficiency. Examples of materials constituting the light-emitting layer 3 include metal oxinoid compounds [8-hydroxyquinoline metal complexes], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, and coumarin derivatives.
  • the electron transport layer 4 has a function of efficiently transporting electrons to the light emitting layer 3.
  • the materials constituting the electron transport layer 4 include, for example, organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, and fluorenone derivatives. , silole derivatives, metal oxinoid compounds, and the like.
  • the electron injection layer 5 has a function of bringing the energy levels of the second electrode 34 and the organic EL layer 33 close to each other and improving the efficiency with which electrons are injected from the second electrode 34 to the organic EL layer 33. With this function, The driving voltage of the organic EL element 35 can be lowered.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • examples of materials constituting the electron injection layer 5 include lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride.
  • examples include inorganic alkali compounds such as (BaF 2 ), aluminum oxide (Al 2 O 3 ), strontium oxide (SrO), and the like.
  • the second electrode 34 is provided in common to all sub-pixels P so as to cover each organic EL layer 33 and edge cover 32. Further, the second electrode 34 has a function of injecting electrons into the organic EL layer 33. Moreover, in order to improve the efficiency of electron injection into the organic EL layer 33, the second electrode 34 is preferably made of a material with a small work function.
  • materials constituting the second electrode 34 include silver (Ag), aluminum (Al), vanadium (V), calcium (Ca), titanium (Ti), yttrium (Y), and sodium (Na).
  • the second electrode 34 may be made of, for example, magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/astatine oxide (AtO 2 ), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al), etc. It's okay.
  • the second electrode 34 may be formed of a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO). . Further, the second electrode 34 may be formed by laminating a plurality of layers made of the above materials. Examples of materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), and sodium.
  • a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO).
  • the second electrode 34 may be formed by laminating a plurality of layers made of the above materials. Examples of materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag
  • the edge cover 32 is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG material.
  • the sealing film 45 is provided to cover the second electrode 34, and includes a first inorganic sealing film 41, an organic sealing film 42, and a second It includes an inorganic sealing film 43 and has a function of protecting the organic EL layer 33 of the organic EL element layer 35 from moisture and oxygen.
  • the first inorganic sealing film 41 and the second inorganic sealing film 43 are made of an inorganic insulating film such as a silicon nitride film, a silicon oxide film, a silicon oxynitride film, etc., for example.
  • the organic sealing film 42 is made of an organic resin material such as acrylic resin, epoxy resin, silicone resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the organic EL element 35 becomes in the non-emission state.
  • the previous stage gate line 14g (n-1) is selected, and a gate signal is input to the initialization TFT 9a via the gate line 14g (n-1), so that the initialization TFT 9a is turned on, the high power supply voltage ELVDD of the power supply line 20g is applied to the capacitor 9h, and the driving TFT 9d is turned on.
  • the charge in the capacitor 9h is discharged, and the voltage applied to the gate electrode of the driving TFT 9d is initialized.
  • the gate line 14g(n) of the current stage is selected and activated, so that the compensation TFT 9b and the write TFT 9c are turned on, and the source signal is transmitted via the corresponding source line 20f.
  • a predetermined voltage corresponding to is written to the capacitor 9h via the diode-connected driving TFT 9d, and the anode discharge TFT 9g is turned on, and an initialization signal is sent to the organic EL element via the second initialization power supply line 18i.
  • the charge applied to the first electrode 31 of No. 35 and accumulated in the first electrode 31 is reset.
  • the light emission control line 14e is selected, the power supply TFT 9e and the light emission control TFT 9f are turned on, and a drive current corresponding to the voltage applied to the gate electrode of the drive TFT 9d is supplied from the power line 20g to the organic EL element 35. be done.
  • the organic EL element 35 in each sub-pixel P emits light with a brightness according to the drive current, and an image is displayed.
  • the method for manufacturing the organic EL display device 50 includes a TFT layer forming step, an organic EL element layer forming step, and a sealing film forming step. 7, FIG. 8, FIG. 9, FIG. 10, FIG. 11, FIG. 12, FIG. 13, FIG. 14, FIG. 15, FIG. 16, FIG. 17, FIG. 18, and FIG. 1st, 2nd, 3rd, 4th, 5th, 6th, 7th, 8th, 9th, 10th, 11th, 12th, and 13th sequentially showing the process (TFT layer forming process) FIG.
  • FIG. 20 corresponds to the portion along line XX-XX in FIG. 2 after the step of patterning the third metal film 20 in the manufacturing process (TFT layer forming step) of the organic EL display device 50.
  • FIG. 20 corresponds to the portion along line XX-XX in FIG. 2 after the step of patterning the third metal film 20 in the manufacturing process (TFT layer forming step) of the organic EL display device 50.
  • ⁇ TFT layer formation process First, for example, a silicon nitride film (about 50 nm thick) and a silicon oxide film (about 250 nm thick) are sequentially formed on a resin substrate 10 formed on a glass substrate, for example, by plasma CVD (Chemical Vapor Deposition) method. By this, a base coat film 11 is formed.
  • a silicon nitride film about 50 nm thick
  • a silicon oxide film about 250 nm thick
  • an amorphous silicon film (about 50 nm thick) is formed on the substrate surface on which the base coat film 11 is formed by, for example, plasma CVD, and the amorphous silicon film is crystallized by laser annealing or the like, as shown in FIG.
  • a first semiconductor film 12 made of polysilicon is formed.
  • the first semiconductor film 12 is patterned to form a first semiconductor layer 12a, as shown in FIG.
  • the first metal film 14 is formed by depositing a molybdenum film (about 200 nm thick) by sputtering.
  • the first metal film 14 is patterned to form a first gate electrode 14a, a third gate electrode 14b, etc., as shown in FIG.
  • impurity ions such as phosphorus are doped to form the first conductor region 12aa, the second conductor region 12ab, and the first semiconductor layer 12a.
  • a channel region 12a is formed.
  • the first interlayer insulating film 15 is formed.
  • an oxide semiconductor film about 30 nm thick
  • InGaZnO 4 is formed by a sputtering method, thereby forming a second semiconductor film 16 as shown in FIG.
  • the second semiconductor film 16 is patterned to form a second semiconductor layer 16a, as shown in FIG.
  • a silicon oxide film (about 100 nm thick) is formed on the surface of the substrate on which the second semiconductor layer 16a is formed by, for example, plasma CVD, so that a second gate insulating film forming film 17 is formed.
  • a molybdenum film (about 200 nm thick) using a sputtering method, the second metal film 18 is formed as shown in FIG.
  • the second metal film 18 and the second gate insulating film forming film 17 are patterned to form a second gate insulating film 17a, a second gate electrode 18a, etc., as shown in FIG.
  • a second interlayer insulating film 19 is formed. Note that by heat treatment after forming the second interlayer insulating film 19, a part of the second semiconductor layer 16a is made into a conductor, and a third conductor region 16aa, a fourth conductor region 16ab, and a second channel are formed in the second semiconductor layer 16a. A region 16ac is formed.
  • the first gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 19 are patterned on the substrate surface on which the second interlayer insulating film 19 is formed, thereby forming a first contact hole Ha. , a second contact hole Hb, a third contact hole Hc, a fourth contact hole Hd, etc. are formed.
  • a titanium film (about 50 nm thick) and an aluminum film (about 400 nm thick) are formed as a lower metal film and an intermediate metal film in this order by sputtering, for example, on the substrate surface where the first contact hole Ha etc. have been formed.
  • the laminated film of the titanium film and the aluminum film is patterned by dry etching to form the lower metal layer 6 and the intermediate metal layer 7 (first patterning step).
  • a titanium film (about 100 nm thick) is formed as an upper metal film on the surface of the substrate on which the lower metal layer 6 and the intermediate metal layer 7 are formed, for example, by sputtering, as shown in FIG.
  • the third metal film 20 (in which each laminate of the lower metal layer 6 and the intermediate metal layer 7 is covered with the upper metal film) is formed.
  • the upper metal film of the third metal film 20 is patterned by dry etching to form the upper metal layer 8, thereby forming the first terminal electrode 20a, the second terminal electrode 20b, and the third terminal electrode 20b, as shown in FIG. A terminal electrode 20c, a fourth terminal electrode 20d, etc. are formed (second patterning step).
  • the surface step of the second interlayer insulating film 19 is large, but Since dry etching is performed twice on the laminated film of /titanium film, the generation of residue R on the third metal film 20 is suppressed.
  • the source line 20f and the power line 20g are formed so as to extend adjacent to each other in the X direction in FIG.
  • the generation of the residue R of the third metal film 20 is suppressed, short circuits between the adjacent source line 20f and power supply line 20g are suppressed.
  • the protective insulating film 21 by forming a silicon oxide film (about 250 nm thick) by, for example, plasma CVD method on the surface of the substrate on which the first terminal electrode 20a etc. are formed, for example, After applying an acrylic photosensitive resin film (approximately 2 ⁇ m thick) by spin coating or slit coating, the coating film is subjected to pre-baking, exposure, development and post-baking to form the image shown in Figure 19. As shown, a planarization film 22 having contact holes (not shown) is formed.
  • the TFT layer 30 can be formed.
  • each end surface of the lower metal layer 6 and the intermediate metal layer 7 is illustrated, but each end surface of the lower metal layer 6 and the intermediate metal layer 7 is The upper metal layer 8 may be formed so that the upper metal layer 8 is exposed.
  • the first electrode 31, edge cover 32, organic EL layer 33 (hole injection layer 1, hole transport A layer 2, a light emitting layer 3, an electron transport layer 4, an electron injection layer 5) and a second electrode 34 are formed to form an organic EL element layer 40.
  • ⁇ Sealing film formation process> First, using a mask, an inorganic insulating film such as a silicon nitride film, a silicon oxide film, a silicon oxynitride film, etc.
  • a first inorganic sealing film 41 is formed by forming a film by a plasma CVD method.
  • an organic resin material such as acrylic resin is deposited on the surface of the substrate on which the first inorganic sealing film 41 is formed, for example, by an inkjet method, to form an organic sealing film 42.
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, a silicon oxynitride film, etc., is formed by plasma CVD using a mask on the surface of the substrate on which the organic sealing film 42 has been formed.
  • a sealing film 45 is formed.
  • a laser beam is irradiated from the glass substrate side of the resin substrate 10 to remove the glass substrate from the bottom surface of the resin substrate 10.
  • a protective sheet is attached to the lower surface of the resin substrate 10 from which the glass substrate has been peeled off.
  • the organic EL display device 50 of this embodiment can be manufactured.
  • Each terminal electrode 20x of the terminal electrode 20d includes a lower metal layer 6, an intermediate metal layer 7, and an upper metal layer 8, which are laminated in this order.
  • the end faces of the lower metal layer 6 and the end faces of the intermediate metal layer 7 are aligned with each other, and the upper metal layer 8 is provided so as to cover the aligned end faces.
  • a lower metal film that will become the lower metal layer 6 and an intermediate metal film that will become the intermediate metal layer 7 are formed on the second interlayer insulating film 19.
  • the films are sequentially formed, and the lower metal film and the intermediate metal film are patterned by dry etching to form the lower metal layer 6 and the intermediate metal layer 7 whose end surfaces are aligned with each other.
  • an upper metal film that will become the upper metal layer 8 is formed so as to cover the lower metal layer 6 and the intermediate metal layer 7, and the upper metal film is patterned by dry etching so that they are aligned with each other.
  • An upper metal layer 8 is formed to cover the end faces of the lower metal layer 6 and the intermediate metal layer 7.
  • the lower metal film, the intermediate metal film, and the upper metal film are patterned by dry etching twice, so the lower metal film, the intermediate metal film, and the upper metal film are patterned by dry etching once.
  • the first gate electrode 14a, the second gate electrode 18a, and the third gate electrode 14b are formed in the lower layer, and the generation of a residue R of the metal film 20 is suppressed on the second interlayer insulating film 19 having a large surface step.
  • the end faces of the lower metal layer 6 and the end faces of the intermediate metal layer 7 are aligned with each other, and the upper metal layer 8 is provided so as to cover the end faces that are aligned with each other. Oxidation and corrosion of the layer 7 can be suppressed, and in particular, deterioration of the characteristics of the second TFT 9B using an oxide semiconductor can be suppressed.
  • the source line 20f and the power supply line 20g are connected to the first terminal electrode 20a, the second terminal electrode 20b, the third terminal electrode 20c, and the fourth terminal electrode. Since it is formed in the same layer from the same material as the terminal electrode 20d, it includes a lower metal layer 6, an intermediate metal layer 7, and an upper metal layer 8 which are laminated in this order, similarly to each terminal electrode 20x. At both ends of the source line 20f and the power supply line 20g, the end surfaces of the lower metal layer 6 and the intermediate metal layer 7 are aligned with each other, and the upper metal layer 8 is provided so as to cover the aligned end surfaces. There is.
  • the generation of residues R of the metal film 20 on the second interlayer insulating film 19 having a large surface step is suppressed, so that short circuits between the adjacent source line 20f and power supply line 20g can be suppressed. can be suppressed.
  • the end faces of the lower metal layer 6 and the end faces of the intermediate metal layer 7 are aligned with each other, and the upper metal layer 8 is provided so as to cover the aligned end faces. Therefore, oxidation and corrosion of the intermediate metal layer 7 can be suppressed, and in particular, deterioration of the characteristics of the second TFT 9B using an oxide semiconductor can be suppressed.
  • the third gate electrode 14b is provided on the resin substrate 10 side of the second semiconductor layer 16a so as to overlap with the second channel region 16ac. is provided, the diffusion of impurity ions contained in the resin substrate 10 into the second channel region 16ac and the incidence of light into the second channel region 16ac are suppressed, thereby suppressing the deterioration of the characteristics of the second TFT 9B. I can do it.
  • the second TFT 9B since the second TFT 9B includes the second gate electrode 18a and the third gate electrode 14b and has a double gate structure, the second TFT 9B is driven. ability can be improved.
  • the base coat film 11 made of an inorganic insulating film is provided between the resin substrate 10 and the first semiconductor layer 12a. Peeling of the layer 12a and the like can be suppressed.
  • an organic EL layer having a five-layer stacked structure including a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer is exemplified. It may be a three-layer stacked structure including a hole transport layer that also functions as a hole transport layer, a light emitting layer, and an electron transport layer and an electron injection layer.
  • an organic EL display device is illustrated in which the first electrode is an anode and the second electrode is a cathode, but the present invention reverses the stacked structure of the organic EL layer and uses the first electrode as a cathode. , it can also be applied to an organic EL display device in which the second electrode is an anode.
  • an organic EL display device was used as an example of the display device, but the present invention can be applied to a display device including a plurality of light emitting elements driven by an electric current.
  • the present invention can be applied to a display device equipped with a QLED (Quantum-dot light emitting diode), which is a light-emitting element using a layer containing quantum dots.
  • QLED Quantum-dot light emitting diode
  • the present invention is useful for flexible display devices.

Landscapes

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Abstract

第１薄膜トランジスタの第１端子電極及び第２端子電極、並びに第２薄膜トランジスタの第３端子電極及び第４端子電極の各端子電極（２０ｘ）は、順に積層された下側金属層（６）、中間金属層（７）及び上側金属層（８）を備え、中間金属層（８）は、下側金属層（６）及び上側金属層（７）よりも低い電気抵抗及び低い融点を有し、各端子電極（２０ｘ）の端部では、下側金属層（６）の端面及び中間金属層（７）の端面が互いに揃い、その互いに揃った端面を覆うように上側金属層（８）が設けられている。

Description

表示装置及びその製造方法
　本発明は、表示装置及びその製造方法に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下、「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。この有機ＥＬ表示装置では、画像の最小単位であるサブ画素毎に複数の薄膜トランジスタ（thin film transistor、以下「ＴＦＴ」とも称する）が設けられている。ここで、ＴＦＴを構成する半導体層としては、例えば、移動度が高いポリシリコンからなる半導体層、リーク電流が小さいＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体からなる半導体層等がよく知られている。
　例えば、特許文献１には、ポリシリコン半導体を用いた第１のＴＦＴ、及び酸化物半導体を用いた第２のＴＦＴが基板上にそれぞれ形成されたハイブリッド構造を有する表示装置が開示されている。
特開２０２０－１７５５８号公報
　ところで、各サブ画素にポリシリコンを用いたＴＦＴ及び酸化物半導体を用いたＴＦＴが設けられたハイブリッド構造を有する有機ＥＬ表示装置では、各サブ画素の開口率を高めるために、ポリシリコンを用いたＴＦＴのゲート電極と同一材料により同一層に形成された下層配線と、酸化物半導体を用いたＴＦＴのゲート電極と同一材料により同一層に形成された上層配線とが重なる部分が存在する。ここで、下層配線と上層配線とが重なる部分では、下層配線を覆う無機絶縁膜と上層配線を覆う他の無機絶縁膜との積層膜の表面段差が大きくなってしまうので、その積層膜上に複数の配線等の導電層を形成すると、その積層膜の表面段差の部分に導電層を構成する金属膜（図２０中のＲ参照）が残存して、隣り合う導電層が残存した金属膜により短絡するおそれがある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、隣り合う導電層の間の短絡を抑制することにある。
　上記目的を達成するために、本発明に係る表示装置は、ベース基板と、上記ベース基板上に設けられ、ポリシリコンからなる第１半導体膜、第１無機絶縁膜、第１金属膜、第２無機絶縁膜、酸化物半導体からなる第２半導体膜、第３無機絶縁膜及び第２金属膜、第４無機絶縁膜及び第３金属膜が順に積層された薄膜トランジスタ層とを備え、上記薄膜トランジスタ層には、上記第１半導体膜により形成された第１半導体層を有する第１薄膜トランジスタ、及び上記第２半導体膜により形成された第２半導体層を有する第２薄膜トランジスタが表示領域を構成するサブ画素毎に設けられ、上記第１薄膜トランジスタは、互いに離間するように第１導体領域及び第２導体領域が規定されて該第１導体領域及び該第２導体領域の間に第１チャネル領域が規定された上記第１半導体層と、該第１半導体層上に上記第１無機絶縁膜を介して設けられ、上記第１金属膜により形成された第１ゲート電極と、互いに離間するように上記第３金属膜により設けられ、上記第１導体領域及び上記第２導体領域に電気的にそれぞれ接続された第１端子電極及び第２端子電極とを備え、上記第２薄膜トランジスタは、互いに離間するように第３導体領域及び第４導体領域が規定されて該第３導体領域及び該第４導体領域の間に第２チャネル領域が規定された上記第２半導体層と、該第２半導体層上に上記第３無機絶縁膜を介して設けられ、上記第２金属膜により形成された第２ゲート電極と、互いに離間するように上記第３金属膜により設けられ、上記第３導体領域及び上記第４導体領域に電気的にそれぞれ接続された第３端子電極及び第４端子電極とを備えた表示装置であって、上記第１端子電極、上記第２端子電極、上記第３端子電極及び上記第４端子電極の各端子電極は、順に積層された下側金属層、中間金属層及び上側金属層を備え、上記中間金属層は、上記下側金属層及び上記上側金属層よりも低い電気抵抗及び低い融点を有し、上記各端子電極の端部では、上記下側金属層の端面及び上記中間金属層の端面が互いに揃い、該互いに揃った端面を覆うように上記上側金属層が設けられていることを特徴とする。
　本発明によれば、隣り合う導電層の間の短絡を抑制することができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の平面図である。 図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の等価回路図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する端子電極の断面図である。 図６は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する有機ＥＬ層の断面図である。 図７は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す第１の断面図である。 図８は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図７に続く第２の断面図である。 図９は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図８に続く第３の断面図である。 図１０は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図９に続く第４の断面図である。 図１１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１０に続く第５の断面図である。 図１２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１１に続く第６の断面図である。 図１３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１２に続く第７の断面図である。 図１４は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１３に続く第８の断面図である。 図１５は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１４に続く第９の断面図である。 図１６は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１５に続く第１０の断面図である。 図１７は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１６に続く第１１の断面図である。 図１８は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１７に続く第１２の断面図である。 図１９は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１８に続く第１３の断面図である。 図２０は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程における第３金属膜をパターニングする工程を行った後の図２中のXX-XX線に沿った部分に対応する断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図２０は、本発明に係る表示装置及びその製造方法の第１の実施形態を示している。なお、以下の各実施形態では、発光素子層を備えた表示装置として、有機ＥＬ素子層を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置５０の概略構成を示す平面図である。また、図２及び図３は、有機ＥＬ表示装置５０の表示領域Ｄの平面図及び断面図である。また、図４は、有機ＥＬ表示装置５０を構成するＴＦＴ層３０の等価回路図である。また、図５は、有機ＥＬ表示装置５０を構成する端子電極２０ｘの断面図である。また、図６は、有機ＥＬ表示装置５０を構成する有機ＥＬ層３３の断面図である。
　有機ＥＬ表示装置５０は、図１に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。なお、本実施形態では、矩形状の表示領域Ｄを例示したが、この矩形状には、例えば、辺が円弧状になった形状、角部が円弧状になった形状、辺の一部に切り欠きがある形状等の略矩形状も含まれる。
　表示領域Ｄには、図２に示すように、複数のサブ画素Ｐがマトリクス状に配列されている。また、表示領域Ｄでは、図２に示すように、例えば、赤色の表示を行うための赤色発光領域Ｅｒを有するサブ画素Ｐ、緑色の表示を行うための緑色発光領域Ｅｇを有するサブ画素Ｐ、及び青色の表示を行うための青色発光領域Ｅｂを有するサブ画素Ｐが互いに隣り合うように設けられている。なお、表示領域Ｄでは、例えば、赤色発光領域Ｅｒ、緑色発光領域Ｅｇ及び青色発光領域Ｅｂを有する隣り合う３つのサブ画素Ｐにより、１つの画素が構成されている。
　額縁領域Ｆの図１中におけるＸ方向の正側の端部には、端子部Ｔが一方向（図１中のＹ方向）に延びるように設けられている。また、額縁領域Ｆにおいて、図１に示すように、表示領域Ｄ及び端子部Ｔの間には、図中のＹ方向を折り曲げの軸として、例えば、１８０°に（Ｕ字状に）折り曲げ可能な折り曲げ部Ｂが一方向（図中のＹ方向）に延びるように設けられている。
　有機ＥＬ表示装置５０は、図３に示すように、ベース基板として設けられた樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０と、ＴＦＴ層３０上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０上に設けられた封止膜４５とを備えている。
　樹脂基板１０は、例えば、ポリイミド樹脂等の有機樹脂材料により構成されている。
　ＴＦＴ層３０は、図３に示すように、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上にサブ画素Ｐ毎に設けられた４つの第１ＴＦＴ９Ａ、３つの第２ＴＦＴ９Ｂ及び１つのキャパシタ９ｈ（図４参照）と、各第１ＴＦＴ９Ａ及び各第２ＴＦＴ９Ｂ及び各キャパシタ９ｈ上に順に設けられた保護絶縁膜２１及び平坦化膜２２とを備えている。ここで、ＴＦＴ層３０には、図２に示すように、図中のＸ方向に互いに平行に延びるように複数のゲート線１４ｇが設けられている。また、ＴＦＴ層３０には、図２に示すように、図中のＸ方向に互いに平行に延びるように複数の発光制御線１４ｅが設けられている。また、ＴＦＴ層３０には、図２に示すように、図中のＸ方向に互いに平行に延びるように複数の第２初期化電源線１８ｉが設けられている。なお、各発光制御線１４ｅは、図２に示すように、各ゲート線１４ｇ及び各第２初期化電源線１８ｉと隣り合うように設けられている。また、各第２初期化電源線１８ｉは、図２に示すように、各発光制御線１４ｅと重なるように設けられている。また、ＴＦＴ層３０には、図２に示すように、図中のＹ方向に互いに平行に延びるように複数のソース線２０ｆが設けられている。また、ＴＦＴ層３０には、図２に示すように、図中のＹ方向に互いに平行に延びるように複数の電源線２０ｇが設けられている。なお、各電源線２０ｇは、図２に示すように、各ソース線２０ｆと隣り合うように設けられている。
　ＴＦＴ層３０では、図３に示すように、樹脂基板１０上に、ベースコート膜１１、後述する第１半導体膜１２（図７参照）、第１ゲート絶縁膜（第１無機絶縁膜）１３、後述する第１金属膜１４（図９参照）、第１層間絶縁膜（第２無機絶縁膜）１５、後述する第２半導体膜１６（図１２参照）、第２ゲート絶縁膜（第３無機絶縁膜）１７ａ、後述する第２金属膜１８（図１４参照）、第２層間絶縁膜（第４無機絶縁膜）１９、後述する第３金属膜２０（図１７参照）、保護絶縁膜２１及び平坦化膜２２が順に積層されている。ここで、ゲート線１４ｇ及び発光制御線１４ｅは、第１金属膜１４により形成されている。また、第２初期化電源線１８ｉは、第２金属膜１８により形成されている。また、ソース線２０ｆ及び電源線２０ｇは、第３金属膜２０により形成されている。
　ベースコート膜１１、第１ゲート絶縁膜１３、第１層間絶縁膜１５、第２ゲート絶縁膜１７ａ、第２層間絶縁膜１９及び保護絶縁膜２１は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の無機絶縁膜の単層膜又は積層膜により構成されている。ここで、少なくとも第１層間絶縁膜１５の後述する第２半導体層１６ａ側、及び第２ゲート絶縁膜１７ａの第２半導体層１６ａ側は、例えば、酸化シリコン膜により構成されている。
　第１ＴＦＴ９Ａは、図３に示すように、ベースコート膜１１上に設けられた第１半導体層１２ａと、第１半導体層１２ａ上に第１ゲート絶縁膜１３を介して設けられた第１ゲート電極１４ａと、第２層間絶縁膜１９上に互いに離間するように設けられた第１端子電極２０ａ及び第２端子電極２０ｂとを備えている。
　第１半導体層１２ａは、例えば、ＬＴＰＳ（low temperature polysilicon）等のポリシリコンからなる第１半導体膜１２により形成され、図３に示すように、互いに離間するように規定された第１導体領域１２ａａ及び第２導体領域１２ａｂと、第１導体領域１２ａａ及び第２導体領域１２ａｂの間に規定された第１チャネル領域１２ａｃとを備えている。
　第１ゲート電極１４ａは、第１金属膜１４により形成され、図３に示すように、第１半導体層１２ａの第１チャネル領域１２ａｃに重なるように設けられ、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂの間の導通を制御するように構成されている。
　第１端子電極２０ａ及び第２端子電極２０ｂは、第３金属膜２０により形成され、図３に示すように、第１ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１９の積層膜に形成された第１コンタクトホールＨａ及び第２コンタクトホールＨｂを介して第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂに電気的にそれぞれ接続されている。
　第２ＴＦＴ９Ｂは、図３に示すように、第１層間絶縁膜１５上に設けられた第２半導体層１６ａと、第２半導体層１６ａ上に第２ゲート絶縁膜１７ａを介して設けられた第２ゲート電極１８ａと、第２半導体層１６ａの樹脂基板１０側に第１層間絶縁膜１５を介して設けられた第３ゲート電極１４ｂと、第２層間絶縁膜１９上に互いに離間するように設けられた第３端子電極２０ｃ及び第４端子電極２０ｄとを備えている。
　第２半導体層１６ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体からなる第２半導体膜１６により形成され、図３に示すように、互いに離間するように規定された第３導体領域１６ａａ及び第４導体領域１６ａｂと、第３導体領域１６ａａ及び第４導体領域１６ａｂの間に規定された第２チャネル領域１６ａｃとを備えている。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されない。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。なお、Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素、１７族元素等のうち１種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のもの、多結晶状態のもの、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
　第２ゲート電極１８ａは、第２金属膜１８により形成され、図３に示すように、第２半導体層１６ａの第２チャネル領域１６ａｃに重なるように設けられ、第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂの間の導通を制御するように構成されている。ここで、第２ゲート絶縁膜１７ａは、図３に示すように、第２ゲート電極１８ａと重なり合うように島状に設けられている。
　第３ゲート電極１４ｂは、第１金属膜１４により形成され、図３に示すように、第２半導体層１６ａの第２チャネル領域１６ａｃに重なるように設けられ、第２ゲート電極１８ａと電気的に接続されることにより、第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂの間の導通を制御するように構成されている。また、第３ゲート電極１４ｂは、第２半導体層１６ａの第２チャネル領域１６ａｃと重なることにより、第２チャネル領域１６ａｃに光が入射したり、樹脂基板１０に含まれる不純物イオンが第２チャネル領域１６ａｃに到達したりすることを抑制するように構成されている。
　第３端子電極２０ｃ及び第４端子電極２０ｄは、第３金属膜２０により形成され、図３に示すように、第２層間絶縁膜１９に形成された第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを介して第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂに電気的にそれぞれ接続されている。
　第１端子電極２０ａ、第２端子電極２０ｂ、第３端子電極２０ｃ及び第４端子電極２０ｄの各端子電極２０ｘは、図５に示すように、順に積層された下側金属層６、中間金属層７及び上側金属層８を備えている。ここで、下側金属層６及び上側金属層８は、例えば、チタン膜又はモリブデン膜等により形成されている。また、中間金属層７は、例えば、アルミニウム膜等により形成されている。そのため、中間金属層７は、下側金属層６及び上側金属層８よりも低い電気抵抗及び低い融点を有している。なお、下側金属層６及び上側金属層８は、例えば、チタン膜又はモリブデン膜の合金膜により形成され、中間金属層７は、例えば、アルミニウム膜の合金膜により形成されていてもよい。そして、各端子電極２０ｘの端部では、図５に示すように、下側金属層６の端面及び中間金属層７の端面が互いに揃い、その互いに揃った端面を覆うように上側金属層８が設けられている。なお、ソース線２０ｆ及び電源線２０ｇは、第１端子電極２０ａ、第２端子電極２０ｂ、第３端子電極２０ｃ及び第４端子電極２０ｄと同一材料により同一層に形成されるので、各端子電極２０ｘと同様に、順に積層された下側金属層６、中間金属層７及び上側金属層８を備えている。そして、ソース線２０ｆ及び電源線２０ｇの両側端部では、下側金属層６の端面及び中間金属層７の端面が互いに揃い、その互いに揃った端面を覆うように上側金属層８が設けられている（図５参照）。
　本実施形態では、ポリシリコンにより形成された第１半導体層１２ａを有する４つの第１ＴＦＴ９Ａとして、後述する書込用ＴＦＴ９ｃ、駆動用ＴＦＴ９ｄ、電源供給用ＴＦＴ９ｅ及び発光制御用ＴＦＴ９ｆを例示し、酸化物半導体により形成された第２半導体層１６ａを有する３つの第２ＴＦＴ９Ｂとして、後述する初期化用ＴＦＴ９ａ、補償用ＴＦＴ９ｂ及び陽極放電用ＴＦＴ９ｇを例示する（図４参照）。なお、図４の等価回路図では、各ＴＦＴ９ｃ、９ｄ、９ｅ、９ｆの第１端子電極２０ａ及び第２端子電極２０ｂを丸数字の１及び２で示し、各ＴＦＴ９ａ、９ｂ、９ｇの第３端子電極２０ｃ及び第４端子電極２０ｄを丸数字の３及び４で示している。また、図４の等価回路図では、ｎ行ｍ列目のサブ画素Ｐの画素回路を示しているが、（ｎ－１）行ｍ列目のサブ画素Ｐの画素回路の一部も含んでいる。また、図４の等価回路図では、高電源電圧ＥＬＶＤＤを供給する電源線２０ｇが第１初期化電源線を兼ねているが、電源線２０ｇ及び第１初期化電源線は、別々に設けられていてもよい。また、第２初期化電源線１８ｉには、低電源電圧ＥＬＶＳＳと同じ電圧を入力するが、これに限定されることなく、低電源電圧ＥＬＶＳＳと異なる電圧で後述する有機ＥＬ素子３５が消灯するような電圧を入力してもよい。
　初期化用ＴＦＴ９ａは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が前段（ｎ－１段）のゲート線１４ｇ（ｎ－１）に電気的に接続され、その第３端子電極が後述するキャパシタ９ｈの下部導電層及び駆動用ＴＦＴ９ｄのゲート電極に電気的に接続され、その第４端子電極が電源線２０ｇに電気的に接続されている。
　補償用ＴＦＴ９ｂは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１４ｇ（ｎ）に電気的に接続され、その第３端子電極が駆動用ＴＦＴ９ｄのゲート電極に電気的に接続され、その第４端子電極が駆動用ＴＦＴ９ｄの第１端子電極に電気的に接続されている。
　書込用ＴＦＴ９ｃは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１４ｇ（ｎ）に電気的に接続され、その第１端子電極が対応するソース線２０ｆに電気的に接続され、その第２端子電極が駆動用ＴＦＴ９ｄの第２端子電極に電気的に接続されている。
　駆動用ＴＦＴ９ｄは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が初期化用ＴＦＴ９ａ及び補償用ＴＦＴ９ｂの各第３端子電極に電気的に接続され、その第１端子電極が補償用ＴＦＴ９ｂの第４端子電極及び電源供給用ＴＦＴ９ｅの第２端子電極に電気的に接続され、その第２端子電極が書込用ＴＦＴ９ｃの第２端子電極及び発光制御用ＴＦＴ９ｆの第１端子電極に電気的に接続されている。ここで、駆動用ＴＦＴ９ｄは、有機ＥＬ素子３５の駆動電流を制御するように構成されている。
　電源供給用ＴＦＴ９ｅは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）の発光制御線１４ｅに電気的に接続され、その第１端子電極が電源線２０ｇに電気的に接続され、その第２端子電極が駆動用ＴＦＴ９ｄの第１端子電極に電気的に接続されている。
　発光制御用ＴＦＴ９ｆは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）の発光制御線１４ｅに電気的に接続され、その第１端子電極が駆動用ＴＦＴ９ｄの第２端子電極に電気的に接続され、その第２端子電極が後述する有機ＥＬ素子３５の後述する第１電極３１に電気的に接続されている。
　陽極放電用ＴＦＴ９ｇは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１４ｇ（ｎ）に電気的に接続され、その第３端子電極が有機ＥＬ素子３５の第１電極３１に電気的に接続され、その第４端子電極が第２初期化電源線１８ｉに電気的に接続されている。
　キャパシタ９ｈは、例えば、第１金属膜１４により形成された下部導電層（不図示）と、下部導電層を覆うように設けられた第１層間絶縁膜１５及び第２ゲート絶縁膜（不図示）と、その第２ゲート絶縁膜上に下部導電層と重なるように設けられ、第２金属膜１８により形成された上部導電層（不図示）とを備えている。また、キャパシタ９ｈは、図４に示すように、各サブ画素Ｐにおいて、その下部導電層が駆動用ＴＦＴ９ｄのゲート電極、初期化用ＴＦＴ９ａ及び補償用ＴＦＴ９ｂの各第３端子電極に電気的に接続され、その上部導電層が陽極放電用ＴＦＴ９ｇの第３端子電極、発光制御用ＴＦＴ９ｆの第２端子電極及び有機ＥＬ素子３５の第１電極３１に電気的に接続されている。
　平坦化膜２２は、表示領域Ｄにおいて、平坦な表面を有し、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ（spin on glass）材料等により構成されている。
　有機ＥＬ素子層４０は、図３に示すように、複数のサブ画素Ｐに対応して、マトリクス状に配列するように複数の発光素子として設けられた複数の有機ＥＬ素子３５と、各有機ＥＬ素子３５の第１電極３１の周端部を覆うように全てのサブ画素Ｐに共通して格子状に設けられたエッジカバー３２とを備えている。
　有機ＥＬ素子３５は、図３に示すように、各サブ画素Ｐにおいて、ＴＦＴ層３０の平坦化膜２２上に設けられた第１電極３１と、第１電極３１上に設けられた有機ＥＬ層３３と、有機ＥＬ層３３上に設けられた第２電極３４とを備えている。
　第１電極３１は、保護絶縁膜２１及び平坦化膜２２の積層膜に形成されたコンタクトホールを介して、各サブ画素Ｐの発光制御用ＴＦＴ９ｆの第２端子電極に電気的に接続されている。また、第１電極３１は、有機ＥＬ層３３にホール（正孔）を注入する機能を有している。また、第１電極３１は、有機ＥＬ層３３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極３１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極３１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極３１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極３１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。
　有機ＥＬ層３３は、図６に示すように、第１電極３１上に順に設けられた正孔注入層１、正孔輸送層２、発光層３、電子輸送層４及び電子注入層５を備えている。
　正孔注入層１は、陽極バッファ層とも呼ばれ、第１電極３１と有機ＥＬ層３３とのエネルギーレベルを近づけ、第１電極３１から有機ＥＬ層３３への正孔注入効率を改善する機能を有している。ここで、正孔注入層１を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
　正孔輸送層２は、第１電極３１から有機ＥＬ層３３への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層２を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
　発光層３は、第１電極３１及び第２電極３４による電圧印加の際に、第１電極３１及び第２電極３４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層３は、発光効率が高い材料により形成されている。そして、発光層３を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンゾチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。
　電子輸送層４は、電子を発光層３まで効率良く移動させる機能を有している。ここで、電子輸送層４を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
　電子注入層５は、第２電極３４と有機ＥＬ層３３とのエネルギーレベルを近づけ、第２電極３４から有機ＥＬ層３３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子３５の駆動電圧を下げることができる。なお、電子注入層５は、陰極バッファ層とも呼ばれる。ここで、電子注入層５を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極３４は、図３に示すように、各有機ＥＬ層３３及びエッジカバー３２を覆うように全てのサブ画素Ｐに共通して設けられている。また、第２電極３４は、有機ＥＬ層３３に電子を注入する機能を有している。また、第２電極３４は、有機ＥＬ層３３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第２電極３４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極３４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極３４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極３４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　エッジカバー３２は、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ材料等により構成されている。
　封止膜４５は、図３に示すように、第２電極３４を覆うように設けられ、第２電極３４上に順に積層された第１無機封止膜４１、有機封止膜４２及び第２無機封止膜４３を備え、有機ＥＬ素子層３５の有機ＥＬ層３３を水分や酸素から保護する機能を有している。
　第１無機封止膜４１及び第２無機封止膜４３は、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜により構成されている。
　有機封止膜４２は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機樹脂材料により構成されている。
　上記構成の有機ＥＬ表示装置５０では、各サブ画素Ｐにおいて、まず、発光制御線１４ｅが選択されて非活性状態とされると、有機ＥＬ素子３５が非発光状態となる。その非発光状態で、前段のゲート線１４ｇ（ｎ－１）が選択され、そのゲート線１４ｇ（ｎ－１）を介してゲート信号が初期化用ＴＦＴ９ａに入力されることにより、初期化用ＴＦＴ９ａがオン状態となり、電源線２０ｇの高電源電圧ＥＬＶＤＤがキャパシタ９ｈに印加されると共に、駆動用ＴＦＴ９ｄがオン状態となる。これにより、キャパシタ９ｈの電荷が放電されて、駆動用ＴＦＴ９ｄのゲート電極にかかる電圧が初期化される。次に、自段のゲート線１４ｇ（ｎ）が選択されて活性状態とされることにより、補償用ＴＦＴ９ｂ及び書込用ＴＦＴ９ｃがオン状態となり、対応するソース線２０ｆを介して伝達されるソース信号に対応する所定の電圧がダイオード接続状態の駆動用ＴＦＴ９ｄを介してキャパシタ９ｈに書き込まれると共に、陽極放電用ＴＦＴ９ｇがオン状態となり、第２初期化電源線１８ｉを介して初期化信号が有機ＥＬ素子３５の第１電極３１に印加されて第１電極３１に蓄積した電荷がリセットされる。その後、発光制御線１４ｅが選択されて、電源供給用ＴＦＴ９ｅ及び発光制御用ＴＦＴ９ｆがオン状態となり、駆動用ＴＦＴ９ｄのゲート電極にかかる電圧に応じた駆動電流が電源線２０ｇから有機ＥＬ素子３５に供給される。このようにして、有機ＥＬ表示装置５０では、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　次に、本実施形態の有機ＥＬ表示装置５０の製造方法について説明する。なお、有機ＥＬ表示装置５０の製造方法は、ＴＦＴ層形成工程、有機ＥＬ素子層形成工程及び封止膜形成工程を備える。ここで、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８及び図１９は、有機ＥＬ表示装置５０の製造工程（ＴＦＴ層形成工程）を連続的に示す第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１、第１２及び第１３の断面図である。また、図２０は、有機ＥＬ表示装置５０の製造工程（ＴＦＴ層形成工程）における第３金属膜２０をパターニングする工程を行った後の図２中のXX-XX線に沿った部分に対応する断面図である。
　＜ＴＦＴ層形成工程＞
　まず、例えば、ガラス基板上に形成した樹脂基板１０上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（５０ｎｍ程度）及び酸化シリコン膜（厚さ２５０ｎｍ程度）を順に成膜することにより、ベースコート膜１１を形成する。
　続いて、ベースコート膜１１が形成された基板表面に、例えば、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化して、図７に示すように、ポリシリコンからなる第１半導体膜１２を形成する。その後、第１半導体膜１２をパターニングして、図８に示すように、第１半導体層１２ａを形成する。
　さらに、第１半導体層１２ａが形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）成膜することにより、第１ゲート絶縁膜１３を形成した後に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等を成膜することにより、図９に示すように、第１金属膜１４を形成する。
　その後、第１金属膜１４をパターニングして、図１０に示すように、第１ゲート電極１４ａ及び第３ゲート電極１４ｂ等を形成する。
　続いて、第１ゲート電極１４ａをマスクとして、図１１に示すように、リン等の不純物イオンをドーピングすることにより、第１半導体層１２ａに第１導体領域１２ａａ、第２導体領域１２ａｂ及び第１チャネル領域１２ａを形成する。
　さらに、不純物イオンがドーピングされた基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（１５０ｎｍ程度）及び酸化シリコン膜（厚さ１００ｎｍ程度）を順に成膜することにより、第１層間絶縁膜１５を形成した後に、例えば、スパッタリング法により、ＩｎＧａＺｎＯ４等の酸化物半導体膜（厚さ３０ｎｍ程度）を成膜することにより、図１２に示すように、第２半導体膜１６を形成する。
　その後、第２半導体膜１６をパターニングして、図１３に示すように、第２半導体層１６ａを形成する。
　続いて、第２半導体層１６ａが形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）成膜することにより、第２ゲート絶縁膜形成膜１７を形成した後に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等を成膜することにより、図１４に示すように、第２金属膜１８を形成する。
　その後、第２金属膜１８及び第２ゲート絶縁膜形成膜１７をパターニングして、図１５に示すように、第２ゲート絶縁膜１７ａ及び第２ゲート電極１８ａ等を形成する。
　さらに、第２ゲート電極１８ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）及び窒化シリコン膜（厚さ１５０ｎｍ程度）を順に成膜することにより、図１６に示すように、第２層間絶縁膜１９を形成する。なお、第２層間絶縁膜１９を形成した後の熱処理により、第２半導体層１６ａの一部を導体化して、第２半導体層１６ａに第３導体領域１６ａａ、第４導体領域１６ａｂ及び第２チャネル領域１６ａｃが形成される。
　続いて、第２層間絶縁膜１９が形成された基板表面に対して、第１ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１９をパターニングすることにより、第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ、第４コンタクトホールＨｄ等を形成する。
　その後、第１コンタクトホールＨａ等が形成された基板表面に、例えば、スパッタリング法により、下側金属膜及び中間金属膜として、チタン膜（厚さ５０ｎｍ程度）及びアルミニウム膜（厚さ４００ｎｍ程度）順に成膜した後に、それらのチタン膜及びアルミニウム膜の積層膜をドライエッチングによりパターニングして、下側金属層６及び中間金属層７を形成する（第１パターニング工程）。
　さらに、下側金属層６及び中間金属層７が形成された基板表面に、例えば、スパッタリング法により、上側金属膜として、チタン膜（厚さ１００ｎｍ程度）を成膜することにより、図１７に示すように、（下側金属層６及び中間金属層７の各積層体が上側金属膜に覆われた）第３金属膜２０を形成する。
　その後、第３金属膜２０の上側金属膜をドライエッチングによりパターニングして、上側金属層８を形成することにより、図１８に示すように、第１端子電極２０ａ、第２端子電極２０ｂ、第３端子電極２０ｃ及び第４端子電極２０ｄ等を形成する（第２パターニング工程）。ここで、第３金属膜２０をパターニングする工程を行った後の基板表面には、図２０に示すように、第２層間絶縁膜１９の表面段差が大きくなっているが、チタン膜／アルミニウム膜／チタン膜の積層膜に対して、ドライエッチングを２回に分けて行っているので、第３金属膜２０の残渣Ｒの発生が抑制される。なお、例えば、（第２層間絶縁膜１９上に第１端子電極２１ａ等と同時に形成される）ソース線２０ｆ及び電源線２０ｇは、図２０中のＸ方向に互いに隣り合うように延びるように形成されているが、第３金属膜２０の残渣Ｒの発生が抑制されるので、隣り合うソース線２０ｆ及び電源線２０ｇの間の短絡が抑制される。
　さらに、第１端子電極２０ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ２５０ｎｍ程度）を成膜することにより、保護絶縁膜２１を形成した後に、例えば、スピンコート法やスリットコート法により、アクリル系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、図１９に示すように、コンタクトホール（不図示）を有する平坦化膜２２を形成する。
　最後に、平坦化膜２２のコンタクトホールから露出する保護絶縁膜２１を除去して、そのコンタクトホールを発光制御用ＴＦＴ９ｆの第２端子電極に到達させる。
　以上のようにして、ＴＦＴ層３０を形成することができる。
　なお、本実施形態では、下側金属層６及び中間金属層７の各端面を覆うように上側金属層８を形成する方法を例示したが、下側金属層６及び中間金属層７の各端面が露出するように上側金属層８を形成してもよい。
　＜有機ＥＬ素子層形成工程＞
　上記ＴＦＴ層形成工程で形成されたＴＦＴ層３０の平坦化膜２２上に、周知の方法を用いて、第１電極３１、エッジカバー３２、有機ＥＬ層３３（正孔注入層１、正孔輸送層２、発光層３、電子輸送層４、電子注入層５）及び第２電極３４を形成して、有機ＥＬ素子層４０を形成する。
　＜封止膜形成工程＞
　まず、上記有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層４０が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１無機封止膜４１を形成する。
　続いて、第１無機封止膜４１が形成された基板表面に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機封止膜４２を形成する。
　その後、有機封止膜４２が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２無機封止膜４３を形成することにより、封止膜４５を形成する。
　最後に、封止膜４５が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板１０のガラス基板側からレーザー光を照射することにより、樹脂基板１０の下面からガラス基板を剥離させ、ガラス基板を剥離させた樹脂基板１０の下面に保護シート（不図示）を貼付する。
　以上のようにして、本実施形態の有機ＥＬ表示装置５０を製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０及びその製造方法によれば、第１ＴＦＴ９Ａの第１端子電極２０ａ及び第２端子電極２０ｂ、並びに第２ＴＦＴ９Ｂの第３端子電極２０ｃ及び第４端子電極２０ｄの各端子電極２０ｘは、順に積層された下側金属層６、中間金属層７及び上側金属層８を備えている。そして、各端子電極２０ｘの端部では、下側金属層６の端面及び中間金属層７の端面が互いに揃い、その互いに揃った端面を覆うように上側金属層８が設けられている。この端子電極２０ｘの端部の構造を得るには、第１パターニング工程において、第２層間絶縁膜１９上に、下側金属層６となる下側金属膜、及び中間金属層７となる中間金属膜を順に成膜し、それらの下側金属膜及び中間金属膜をドライエッチングによりパターニングして、互いに揃った端面の下側金属層６及び中間金属層７を形成する。それに続く第２パターニング工程において、下側金属層６及び中間金属層７を覆うように上側金属層８となる上側金属膜を成膜し、その上側金属膜をドライエッチングによりパターニングして、互いに揃った下側金属層６及び中間金属層７の端面を覆うように上側金属層８を形成する。このような形成方法によれば、下側金属膜、中間金属膜及び上側金属膜を２回のドライエッチングによりパターニングするので、下側金属膜、中間金属膜及び上側金属膜を１回のドライエッチングによりパターニングする際に懸念される金属膜の残渣Ｒの発生が抑制される。これにより、第１ゲート電極１４ａ、第２ゲート電極１８ａ及び第３ゲート電極１４ｂが下層に形成されて、表面段差の大きい第２層間絶縁膜１９上において、金属膜２０の残渣Ｒの発生が抑制されるので、隣り合う端子電極２０ｘの間（第１端子電極２０ａ及び第２端子電極２０ｂの間や第３端子電極２０ｃ及び第４端子電極２０ｄの間）の短絡を抑制することができる。さらに、端子電極２０ｘの端部では、下側金属層６の端面及び中間金属層７の端面が互いに揃い、その互いに揃った端面を覆うように上側金属層８が設けられているので、中間金属層７の酸化や腐食を抑制することができ、特に、酸化物半導体を用いた第２ＴＦＴ９Ｂの特性低下を抑制することができる。
　また、本実施形態の有機ＥＬ表示装置５０及びその製造方法によれば、ソース線２０ｆ及び電源線２０ｇは、第１端子電極２０ａ、第２端子電極２０ｂ、第３端子電極２０ｃ及び第４端子電極２０ｄと同一材料により同一層に形成されているので、各端子電極２０ｘと同様に、順に積層された下側金属層６、中間金属層７及び上側金属層８を備えている。そして、ソース線２０ｆ及び電源線２０ｇの両側端部では、下側金属層６の端面及び中間金属層７の端面が互いに揃い、その互いに揃った端面を覆うように上側金属層８が設けられている。そのため、各端子電極２０ｘと同様に、表面段差の大きい第２層間絶縁膜１９上において、金属膜２０の残渣Ｒの発生が抑制されるので、隣り合うソース線２０ｆ及び電源線２０ｇの間の短絡を抑制することができる。さらに、ソース線２０ｆ及び電源線２０ｇの両側端部では、下側金属層６の端面及び中間金属層７の端面が互いに揃い、その互いに揃った端面を覆うように上側金属層８が設けられているので、中間金属層７の酸化や腐食を抑制することができ、特に、酸化物半導体を用いた第２ＴＦＴ９Ｂの特性低下を抑制することができる。
　また、本実施形態の有機ＥＬ表示装置５０及びその製造方法によれば、第２ＴＦＴ９Ｂにおいて、第２半導体層１６ａの樹脂基板１０側には、第２チャネル領域１６ａｃと重なるように第３ゲート電極１４ｂが設けられているので、樹脂基板１０に含まれる不純物イオンの第２チャネル領域１６ａｃへの拡散、及び第２チャネル領域１６ａｃへの光の入射がそれぞれ抑制され、第２ＴＦＴ９Ｂの特性低下を抑制することができる。
　また、本実施形態の有機ＥＬ表示装置５０及びその製造方法によれば、第２ＴＦＴ９Ｂが第２ゲート電極１８ａ及び第３ゲート電極１４ｂを備え、ダブルゲート構造を有しているので、第２ＴＦＴ９Ｂの駆動能力を向上させることができる。
　また、本実施形態の有機ＥＬ表示装置５０及びその製造方法によれば、樹脂基板１０と第１半導体層１２ａとの間に無機絶縁膜からなるベースコート膜１１が設けられているので、第１半導体層１２ａ等の膜剥がれを抑制することができる。
　《その他の実施形態》
　上記実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　また、上記実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　また、上記実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置に適用することができ、例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）を備えた表示装置に適用することができる。
　以上説明したように、本発明は、フレキシブルな表示装置について有用である。
Ｄ　　　　　表示領域
Ｐ　　　　　サブ画素
６　　　　　下側金属層
７　　　　　中間金属層
８　　　　　上側金属層
９Ａ　　　　第１ＴＦＴ（第１薄膜トランジスタ）
９Ｂ　　　　第２ＴＦＴ（第１薄膜トランジスタ）
９ａ　　　　初期化用ＴＦＴ（第２薄膜トランジスタ）
９ｂ　　　　補償用ＴＦＴ（第２薄膜トランジスタ）
９ｃ　　　　書込用ＴＦＴ（第１薄膜トランジスタ）
９ｄ　　　　駆動用ＴＦＴ（第１薄膜トランジスタ）
９ｅ　　　　電源供給用ＴＦＴ（第１薄膜トランジスタ）
９ｆ　　　　発光制御用ＴＦＴ（第１薄膜トランジスタ）
９ｇ　　　　陽極放電用ＴＦＴ（第２薄膜トランジスタ）
１０　　　　樹脂基板（ベース基板）
１１　　　　ベースコート膜
１２　　　　第１半導体膜
１２ａ　　　第１半導体層
１２ａａ　　第１導体領域
１２ａｂ　　第２導体領域
１２ａｃ　　第１チャネル領域
１３　　　　第１ゲート絶縁膜（第１無機絶縁膜）
１４　　　　第１金属膜
１４ａ　　　第１ゲート電極
１４ｂ　　　第３ゲート電極
１５　　　　第１層間絶縁膜（第２無機絶縁膜）
１６　　　　第２半導体膜
１６ａ　　　第２半導体層
１６ａａ　　第３導体領域
１６ａｂ　　第４導体領域
１６ａｃ　　第２チャネル領域
１７ａ　　　第２ゲート絶縁膜（第３無機絶縁膜）
１８　　　　第２金属膜
１８ａ　　　第２ゲート電極
１９　　　　第２層間絶縁膜（第４無機絶縁膜）
２０　　　　第３金属膜
２０ａ　　　第１端子電極
２０ｂ　　　第２端子電極
２０ｃ　　　第３端子電極
２０ｄ　　　第４端子電極
２０ｆ　　　ソース線（導電層）
２０ｇ　　　電源線（導電層）
２０ｘ　　　端子電極（導電層）
３０　　　　ＴＦＴ層（薄膜トランジスタ層）
３５　　　　有機ＥＬ素子（有機エレクトロルミネッセンス素子、発光素子）
４０　　　　有機ＥＬ素子層（発光素子層）
４５　　　　封止膜
５０　　　　有機ＥＬ表示装置

Claims (10)

  1. 　ベース基板と、
    　上記ベース基板上に設けられ、ポリシリコンからなる第１半導体膜、第１無機絶縁膜、第１金属膜、第２無機絶縁膜、酸化物半導体からなる第２半導体膜、第３無機絶縁膜及び第２金属膜、第４無機絶縁膜及び第３金属膜が順に積層された薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、上記第１半導体膜により形成された第１半導体層を有する第１薄膜トランジスタ、及び上記第２半導体膜により形成された第２半導体層を有する第２薄膜トランジスタが表示領域を構成するサブ画素毎に設けられ、
    　上記第１薄膜トランジスタは、互いに離間するように第１導体領域及び第２導体領域が規定されて該第１導体領域及び該第２導体領域の間に第１チャネル領域が規定された上記第１半導体層と、該第１半導体層上に上記第１無機絶縁膜を介して設けられ、上記第１金属膜により形成された第１ゲート電極と、互いに離間するように上記第３金属膜により設けられ、上記第１導体領域及び上記第２導体領域に電気的にそれぞれ接続された第１端子電極及び第２端子電極とを備え、
    　上記第２薄膜トランジスタは、互いに離間するように第３導体領域及び第４導体領域が規定されて該第３導体領域及び該第４導体領域の間に第２チャネル領域が規定された上記第２半導体層と、該第２半導体層上に上記第３無機絶縁膜を介して設けられ、上記第２金属膜により形成された第２ゲート電極と、互いに離間するように上記第３金属膜により設けられ、上記第３導体領域及び上記第４導体領域に電気的にそれぞれ接続された第３端子電極及び第４端子電極とを備えた表示装置であって、
    　上記第１端子電極、上記第２端子電極、上記第３端子電極及び上記第４端子電極の各端子電極は、順に積層された下側金属層、中間金属層及び上側金属層を備え、
    　上記中間金属層は、上記下側金属層及び上記上側金属層よりも低い電気抵抗及び低い融点を有し、
    　上記各端子電極の端部では、上記下側金属層の端面及び上記中間金属層の端面が互いに揃い、該互いに揃った端面を覆うように上記上側金属層が設けられていることを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　上記第２薄膜トランジスタは、上記第２半導体層の上記ベース基板側に上記第２無機絶縁膜を介して設けられ、上記第１金属膜により形成された第３ゲート電極を備えていることを特徴とする表示装置。
  3. 　請求項１又は２に記載された表示装置において、
    　上記第３無機絶縁膜は、上記第２ゲート電極と重なり合うように設けられていることを特徴とする表示装置。
  4. 　請求項１～３の何れか１つ記載された表示装置において、
    　上記下側金属層及び上記上側金属層は、チタン膜又はモリブデン膜により形成され、
    　上記中間金属層は、アルミニウム膜により形成されていることを特徴とする表示装置。
  5. 　請求項１～４の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層は、互いに平行に延びるように設けられて上記第３金属膜により形成された複数のソース線と、該複数のソース線の間にそれぞれ設けられ、互いに平行に延びるように上記第３金属膜により形成された複数の電源線とを備え、
    　上記各ソース線及び各電源線は、上記下側金属層、上記中間金属層及び上記上側金属層を備え、
    　上記各ソース線及び各電源線の両側端部では、上記下側金属層の端面及び上記中間金属層の端面が互いに揃い、該互いに揃った端面を覆うように上記上側金属層が設けられていることを特徴とする表示装置。
  6. 　請求項１～５の何れか１つに記載された表示装置において、
    　上記ベース基板は、有機樹脂材料により形成されていることを特徴とする表示装置。
  7. 　請求項６に記載された表示装置において、
    　上記ベース基板上には、ベースコート膜が設けられ、
    　上記第１半導体層は、上記ベースコート膜上に設けられていることを特徴とする表示装置。
  8. 　請求項１～７の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層上に設けられ、複数の発光素子が配列された発光素子層と、
    　上記発光素子層上に設けられた封止膜とを備えていることを特徴とする表示装置。
  9. 　請求項８に記載された表示装置において、
    　上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。
  10. 　請求項１～９の何れか１つに記載された表示装置を製造する方法であって、
    　上記第３金属膜をパターニングする工程は、
    　上記第４無機絶縁膜上に、上記下側金属層となる下側金属膜、及び上記中間金属層となる中間金属膜を順に成膜した後に、該下側金属膜及び該中間金属膜をドライエッチングによりパターニングして、上記下側金属層及び上記中間金属層を形成する第１パターニング工程と、
    　上記第１パターニング工程で形成された上記下側金属層及び上記中間金属層を覆うように上記上側金属層となる上側金属膜を成膜した後に、該上側金属膜をドライエッチングによりパターニングして、上記上側金属層を形成する第２パターニング工程とを備えることを特徴とする表示装置の製造方法。
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